KR20050082034A - Cell block gate pattern of active recess channel transistor and method of manufacturing the same - Google Patents

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KR20050082034A KR1020040010376A KR20040010376A KR20050082034A KR 20050082034 A KR20050082034 A KR 20050082034A KR 1020040010376 A KR1020040010376 A KR 1020040010376A KR 20040010376 A KR20040010376 A KR 20040010376A KR 20050082034 A KR20050082034 A KR 20050082034A
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Abstract

본 발명은 활성 리세스(recess) 채널 트랜지스터의 셀 블록 게이트 패턴에 관한 것으로, 활성 영역과 필드 영역으로 구분되는 반도체 기판에 바(bar) 형태로 배열된 다수개의 주 게이트(gate) 패턴들과 상기 주 게이트 패턴들의 최외각에 다수의 슬릿에 의해 분할된 분할 더미 게이트 패턴들을 포함하며, 상기 분할 더미 게이트 패턴은 필드 영역 상에 형성되는 더미 게이트 패턴을 형성하는 것을 특징으로 하는 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴 및 그 형성방법을 제공하는 것이다.The present invention relates to a cell block gate pattern of an active recess channel transistor, and includes a plurality of main gate patterns arranged in a bar shape on a semiconductor substrate divided into an active region and a field region. A split dummy gate pattern divided by a plurality of slits at an outermost part of the main gate patterns, wherein the split dummy gate pattern forms a dummy gate pattern formed on a field region. A cell block gate pattern and a method of forming the same are provided.

이에 따르면, 더미 게이트 패턴에서는 리세스를 형성하지 않으므로 폴리실리콘(poly-Si)을 증착할 때 그루브가 발생하는 것을 원천적으로 방지하고, 나아가 더미 게이트 패턴에서의 게이트 텅스텐규화물(WSix) 쪼개짐 결함(fail)을 개선할 수 있다.Accordingly, since a recess is not formed in the dummy gate pattern, grooves are prevented from occurring when the poly-Si is deposited, and further, gate tungsten silicide (WSix) cleavage defect in the dummy gate pattern is prevented. ) Can be improved.

Description

활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴 및 그 형성방법{Cell block gate pattern of Active recess channel transistor and Method of Manufacturing the same}Cell block gate pattern of active recess channel transistor and method of manufacturing the same

본 발명은 활성 리세스(recess) 채널 트랜지스터의 셀 블록 게이트 패턴에 관한 것으로, 다수의 슬릿(slit)에 의해 분할된 분할 더미 게이트 패턴들이 필드 영역 상에 형성되는 더미 게이트(gate) 패턴을 포함하는 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴 및 그 형성방법에 관한 것이다.The present invention relates to a cell block gate pattern of an active recess channel transistor, and includes a dummy gate pattern in which divided dummy gate patterns divided by a plurality of slits are formed on a field region. A cell block gate pattern of an active recess channel transistor and a method of forming the same.

반도체 장치의 고집적화로 인하여 하나의 칩에서 단위 셀이 차지하는 단위 면적이 아주 작은 미세 회로를 필요로 하게 되었다. 그리고 이러한 미세 회로에서 트랜지스터의 게이트 길이가 감소될 때 채널길이도 감소하므로, 유효채널길이를 충분히 증가시키기 위하여 게이트를 리세스한 트랜지스터 구조가 많이 연구되고 있다. Due to the high integration of semiconductor devices, a microcircuit having a very small unit area occupied by a single cell in a chip is required. In this microcircuit, since the channel length decreases when the gate length of the transistor decreases, many transistor structures having recessed the gate in order to sufficiently increase the effective channel length have been studied.

그러나 게이트를 형성하기 위하여, 단위 셀 게이트의 연속형태로 사진공정을 수행하여 반도체 기판위의 포토레지스트 막에 패턴을 형성하고, 반도체 기판을 식각하여 리세스를 형성한 후, 반도체 기판에 폴리실리콘(poly-Si)과 텅스텐규화물 (WSix)을 증착할 때, 리세스 구조에 따른 갭-필(gap-fill)능력의 저하로 게이트 패턴의 텅스텐규화물이 쪼개지는 결함(fail)이 발생하고 있으며, 이러한 결함은 리세스 오픈 치수가 오픈 임계치수(Critical Dimension; CD)보다 커지는 단위 셀 게이트의 연속형태인 셀 블록 게이트 패턴의 최외각 더미 게이트 패턴에서 더욱 심하게 발생하고 있다.However, in order to form a gate, a photolithography process is performed in a continuous form of a unit cell gate to form a pattern on the photoresist film on the semiconductor substrate, and the semiconductor substrate is etched to form a recess. When depositing poly-Si) and tungsten silicide (WSix), a defect in which the tungsten silicide of the gate pattern is broken due to a decrease in the gap-fill ability according to the recess structure is generated. The defect is more severe in the outermost dummy gate pattern of the cell block gate pattern, which is a continuous form of the unit cell gate in which the recess open dimension becomes larger than the open critical dimension (CD).

이하 종래기술에 있어서, 리세스 오픈 치수가 큰 최외각 더미 게이트 패턴에서의 게이트 텅스텐규화물 쪼개짐 현상에 관하여 도면을 참조하여 설명한다. In the prior art, the gate tungsten silicide cleavage phenomenon in the outermost dummy gate pattern having a large recess open dimension will be described with reference to the drawings.

단, 이하 설명에서 종래기술의 셀 블록 게이트 패턴의 평면도와 셀 블록 게이트 패턴을 형성하기 위한 포토레지스트 막 패턴의 평면도는 동일하므로, 셀 블록 게이트 패턴의 평면도는 생략한다.However, in the following description, the plan view of the cell block gate pattern of the prior art and the photoresist film pattern for forming the cell block gate pattern are the same, and thus the plan view of the cell block gate pattern is omitted.

도 1은 종래기술에 따른 셀 블록 게이트 패턴을 형성하기 위한 포토레지스트 막 패턴을 나타낸 평면도이며, 도 2는 종래기술에 따른 셀 블록 게이트 패턴의 더미 게이트 패턴을 나타낸 부분절개도이다.1 is a plan view illustrating a photoresist film pattern for forming a cell block gate pattern according to the prior art, and FIG. 2 is a partial cutaway view illustrating a dummy gate pattern of the cell block gate pattern according to the prior art.

도 1 및 도 2를 참조하면, 반도체 기판(20)에 활성 리세스 채널 트랜지스터의 미세한 셀 블록 게이트 패턴을 형성하기 위하여 반도체 기판(20)위에 포토레지스트 막(10a)을 도포 한다. 그리고 포토레지스트 막(10a)을 셀 블록 게이트 패턴에 따라 패터닝하기 위하여 노광한다.1 and 2, a photoresist film 10a is coated on the semiconductor substrate 20 to form a fine cell block gate pattern of an active recess channel transistor on the semiconductor substrate 20. The photoresist film 10a is exposed to pattern the cell block gate pattern.

이때 셀 블록 게이트 패턴은 바 형태로 배열된 다수개의 주 게이트 패턴(도시되어 있지 않음)들과 주 게이트 패턴들의 최외각에 바 형태의 더미 게이트 패턴 (26)을 포함하므로 노광되는 포토레지스트 막(10a) 역시, 바 형태의 주 게이트 패턴들에 대응하여 형성된, 바 형태의 주 패턴(12a)들과 그 주 패턴(12a)들의 최외각에, 바 형태의 더미 게이트 패턴(26)에 대응하여 형성된, 바 형태의 더미 패턴 (11a)을 포함한다.In this case, the cell block gate pattern includes a plurality of main gate patterns (not shown) arranged in a bar shape and a dummy gate pattern 26 in a bar shape at an outermost portion of the main gate patterns, thereby exposing the photoresist film 10a. ) Also formed in correspondence with the bar-shaped dummy gate patterns 26 at the outermost portions of the bar-shaped main patterns 12a and the main patterns 12a, which are formed in correspondence with the bar-shaped main gate patterns, A dummy pattern 11a in the form of a bar.

그러나 더미 패턴(11a)은 노광시 포토레지스트 막 패턴의 기준점으로서, 더욱 명확히 보여질 수 있게 하기 위하여 주 패턴(12a)들에 비하여 상대적으로 큰 폭으로 형성되며, 나아가 마스크 또는 레티클(reticle)(도시되어 있지 않음)을 통하여 광이 포토레지스트 막(10a)위에 조사되어 패턴이 형성되는 과정에서 광학렌즈를 통한 초점조정 등의 어려움으로 인하여 더욱 큰 폭으로 된다. However, the dummy pattern 11a is a reference point of the photoresist film pattern at the time of exposure, and is formed in a relatively larger width than the main patterns 12a in order to be more clearly seen, and furthermore, a mask or a reticle (shown in FIG. Light is irradiated onto the photoresist film 10a and becomes wider due to difficulty such as focusing through an optical lens in the process of forming a pattern.

다음으로, 형성된 주 패턴(12a)들과 더욱 큰 폭의 더미 패턴(11a)에 대하여 현상공정을 수행하고, 현상된 주 패턴(12a)들과 더미 패턴(11a)에 따라 반도체 기판(20)을 식각하여 리세스(21)를 형성한다.Next, a development process is performed on the formed main patterns 12a and the larger dummy pattern 11a, and the semiconductor substrate 20 is formed according to the developed main patterns 12a and the dummy pattern 11a. Etching forms a recess 21.

이때 더미 게이트 패턴(26)의 리세스(21) 오픈 치수(22)는 더욱 큰 폭의 더미 패턴(11a)에 의해 오픈 임계치수(Critical Dimension ;CD)보다 커지게 된다.At this time, the opening 21 of the recess 21 of the dummy gate pattern 26 is larger than the open critical dimension CD by the larger dummy pattern 11a.

후속공정으로 포토레지스트 막(10a)을 제거하고, 반도체 기판(20)위에 폴리실리콘 (23)을 증착한다.In a subsequent step, the photoresist film 10a is removed, and polysilicon 23 is deposited on the semiconductor substrate 20.

또한 증착된 폴리실리콘(23)위에 동일한 프로파일(Profile)을 따라서 텅스텐규화물(24)을 증착하여 셀 블록 게이트 패턴을 형성한다. In addition, the tungsten silicide 24 is deposited on the deposited polysilicon 23 along the same profile to form a cell block gate pattern.

이때 더미 게이트 패턴(26)은 훨씬 큰 오픈 치수(22)의 리세스(21)에 폴리실리콘(23)을 증착하게 되므로, 낮은 가스 압력과 높은 이온 에너지에 의한 증착시 리세스의 사이드 스텝 커버리지(side step coverage)가 감소하게 되고, 감소된 사이드 스텝 커버리지에 의하여 갭-필 능력이 저하된다. 그러므로 증착된 폴리실리콘 (23)층에서의 그루브(25a)의 각도(도 2의 θ)와 깊이(도 2의 d)가 커지며, 아울러 텅스텐규화물(24)층에서의 증착 그루브(25b)의 각도와 깊이 역시 커지게 된다. 따라서 후속공정으로 텅스텐규화물(24)층위에 질산실리콘(도시되어 있지 않음)을 증착하고, 마스크를 정렬하여 노광한 후 게이트 패턴들을 식각하고, 열 공정을 수행 할 때 더미 게이트 패턴(26)의 텅스텐규화물(24) 쪼개짐 결함이 발생 될 수 있다.In this case, since the dummy gate pattern 26 deposits the polysilicon 23 in the recess 21 having a much larger open dimension 22, the side step coverage of the recess during deposition by low gas pressure and high ion energy ( side step coverage) is reduced, and the gap-fill capability is degraded by the reduced side step coverage. Therefore, the angle (θ in FIG. 2) and the depth (d in FIG. 2) of the groove 25a in the deposited polysilicon 23 layer are increased, and the angle of the deposition groove 25b in the tungsten silicide 24 layer is also increased. And depth also increase. Therefore, in the subsequent process, silicon nitrate (not shown) is deposited on the tungsten silicide 24 layer, the masks are aligned and exposed, the gate patterns are etched, and the tungsten of the dummy gate pattern 26 is subjected to a thermal process. Silicate 24 cleavage defects may occur.

더욱이 발생된 텅스텐규화물(24) 쪼개짐 결함으로 인하여 더미 게이트 패턴 (26)의 폴리실리콘(23) 반쪽이 옆으로 쓰러지거나 기울 경우 자기정렬 컨택(Self Align Contact; SAC) 오픈시 숄더(shoulder)가 약해져서 더미 게이트 패턴(26)의 폴리실리콘(23)으로부터 자기정렬 컨택으로의 단락을 유발하거나, 심한 경우 자기정렬 컨택 오픈시 식각을 멈추게 하여 자기정렬 컨택이 오픈되지 않게 할 수도 있다. 따라서 하드-결함(hard-fail)의 증가로 심각한 수율 감소 및 공정 스텝의 증가 등의 장애요인이 된다.Furthermore, if the polysilicon 23 half of the dummy gate pattern 26 falls sideways or tilts due to the cracked tungsten silicide 24 generated, the shoulder becomes weak when the self-aligned contact (SAC) is opened. The self-aligned contact may not be opened by causing a short circuit from the polysilicon 23 of the gate pattern 26 to the self-aligned contact or, in severe cases, stopping the etching upon opening the self-aligned contact. Therefore, the increase in hard-fails is a barrier to serious yield reduction and increase of process steps.

따라서 본 발명의 목적은, 셀 블록 게이트 패턴의 최외각 더미 게이트 패턴에서 폴리실리콘 증착에 의한 그루브의 발생을 억제하고, 이에 따라 더미 게이트 패턴의 결정화된 텅스텐규화물이 쪼개지는 결함을 개선하는데 있다.Accordingly, an object of the present invention is to suppress the occurrence of grooves due to polysilicon deposition in the outermost dummy gate pattern of the cell block gate pattern, thereby improving the defect that the crystallized tungsten silicide of the dummy gate pattern splits.

상기 목적을 달성하기 위하여 본 발명은, 바 형태로 배열된 다수개의 주 게이트 패턴들과 주 게이트 패턴들의 최외각에 다수의 슬릿에 의해 분할된 분할 더미 게이트 패턴들이 필드 영역상에 형성되는 더미 게이트 패턴을 갖는 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴을 형성하는 것을 특징으로 한다.In order to achieve the above object, the present invention provides a dummy gate pattern in which a plurality of main gate patterns arranged in a bar shape and divided dummy gate patterns divided by a plurality of slits at the outermost portions of the main gate patterns are formed on a field region. Forming a cell block gate pattern of the active recess channel transistor having a.

이하 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다. Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

단, 이하 설명에서 본 발명의 셀 블록 게이트 패턴의 평면도와 셀 블록 게이트 패턴을 형성하기 위한 포토레지스트 막 패턴의 평면도는 동일하므로, 셀 블록 게이트 패턴의 평면도는 생략한다.However, in the following description, the plan view of the cell block gate pattern and the photoresist film pattern for forming the cell block gate pattern are the same, and therefore, the plan view of the cell block gate pattern is omitted.

도 3은 본 발명에 따른 셀 블록 게이트 패턴을 형성하기 위한 포토레지스트 막의 패턴을 나타낸 평면도이다.3 is a plan view showing a pattern of a photoresist film for forming a cell block gate pattern according to the present invention.

도 3을 참조하면, 셀 블록 게이트 패턴을 형성하기 위한 포토레지스트 막 (10b)의 패턴 역시, 바 형태로 배열된 다수개의 주 게이트 패턴들과 대응하여 형성된 주 패턴(12b)들과, 주 패턴(12b)들의 최외각에 다수의 슬릿에 의해 분할된 분할 더미 게이트 패턴들이 필드 영역(14b)상에 형성되는, 더미 게이트 패턴(36)에 대응하여 형성된 더미 패턴(11b)을 포함한다.Referring to FIG. 3, the pattern of the photoresist film 10b for forming the cell block gate pattern may also include main patterns 12b formed corresponding to a plurality of main gate patterns arranged in a bar shape, and a main pattern ( The dummy dummy gate patterns divided by the plurality of slits at the outermost portions of the 12b) are formed on the field region 14b and include a dummy pattern 11b formed corresponding to the dummy gate pattern 36.

도 4는 본 발명에 따른 셀 블록 게이트 패턴의 더미 게이트 패턴을 나타낸 평면도이다.4 is a plan view illustrating a dummy gate pattern of the cell block gate pattern according to the present invention.

도 3 및 도 4를 참조하면, 반도체 기판(30)에 활성 리세스 채널 트랜지스터의 미세한 셀 블록 게이트 패턴을 형성하기 위하여 반도체 기판(30)위에 포토레지스트 막(10b)을 도포한다. 그리고 포토레지스트 막(10b)을 주 패턴(12b)들과 더미 패턴 (11b)을 포함하는 포토레지스 막 패턴에 따라 노광한다. 3 and 4, a photoresist film 10b is coated on the semiconductor substrate 30 to form a fine cell block gate pattern of the active recess channel transistor on the semiconductor substrate 30. The photoresist film 10b is exposed according to the photoresist film pattern including the main patterns 12b and the dummy pattern 11b.

후속공정으로 노광된 포토레지스트 막(10b)의 패턴을 현상하고, 현상된 포토레지스트 막(10b)의 패턴에 따라 반도체 기판(30)의 상부가 실리콘(31) 재질인 활 성 영역(13)과 반도체 기판(30)의 상부가 절연막(32)재질인 필드 영역(14)에 대하여 고 선택성 식각을 한다. 즉, 실리콘(31)의 식각 비율이 절연막(32)의 식각 비율보다 월등히 큰 식각을 한다. The pattern of the exposed photoresist film 10b is developed in a subsequent process, and the active region 13 made of silicon 31 is formed on top of the semiconductor substrate 30 according to the developed pattern of the photoresist film 10b. High selectivity etching is performed on the field region 14 having the upper portion of the semiconductor substrate 30 formed of an insulating film 32. That is, the etching rate of the silicon 31 is significantly larger than the etching rate of the insulating film 32.

따라서 활성 영역(13)에서는 리세스(도시되어 있지 않음)가 형성되며, 필드 영역에서는 리세스가 형성되지 않는다. 그러므로 더미 패턴(11b)이 필드 영역(14)에만 형성되도록 한 더미 게이트 패턴(36)에서는 리세스가 형성되지 않는다. Thus, a recess (not shown) is formed in the active region 13, and no recess is formed in the field region. Therefore, no recess is formed in the dummy gate pattern 36 in which the dummy pattern 11b is formed only in the field region 14.

또한 포토레지스트 막(10b)을 제거하고 반도체 기판(30)위에 폴리실리콘(33)을 증착 할 때, 더미 게이트 패턴(36)에서는 리세스가 형성되지 있지 않으므로 리세스 구조에 따른 갭-필이 원천적으로 발생하지 않고, 이에 따라 폴리실리콘(33) 증착에 의한 그루브가 발생하지 않으며, 아울러 후속의 동일한 프로파일을 따라 증착된 텅스텐규화물(34)에서도 그루브가 발생하지 않는다. In addition, when the photoresist film 10b is removed and the polysilicon 33 is deposited on the semiconductor substrate 30, no gap is formed in the dummy gate pattern 36. Therefore, no groove is generated by polysilicon 33 deposition, and no groove is generated in tungsten silicide 34 deposited along the same profile.

나아가 후속공정으로 텅스텐규화물(34)위에 질산실리콘(Si-N)을 증착하고, 마스크를 정렬하여 식각한 더미 게이트 패턴(36)은 리세스가 형성되지 않은 반도체 기판 (30)위에 폴리실리콘(33)과 텅스텐규화물(34)이 증착된 플래너 타입이 된다.Further, in the subsequent process, the silicon nitrate (Si-N) is deposited on the tungsten silicide 34 and the dummy gate pattern 36 etched by aligning the mask is formed on the semiconductor substrate 30 on which the recess is not formed. ) And tungsten silicide 34 are deposited planar type.

본 발명에 의하면, 활성 리세스 채널 트랜지스터 셀 블록 더미 게이트 패턴에서의 그루브를 발생하지 않도록 하여, 더미 게이트 패턴의 텅스텐규화물 쪼개짐 결함을 개선함에 따라 수율을 증가시키고 신뢰성 및 품질을 개선하는 이점(利點)이 있다.Advantageous Effects of the Invention The present invention provides an advantage of increasing yield and improving reliability and quality by improving tungsten silicide cleavage defects in the dummy gate pattern by preventing grooves in the active recess channel transistor cell block dummy gate pattern. There is).

도 1은 종래기술에 따른 셀 블록 게이트 패턴을 형성하기 위한 포토레지스트 막 패턴을 나타낸 평면도.1 is a plan view showing a photoresist film pattern for forming a cell block gate pattern according to the prior art.

도 2는 종래기술에 따른 셀 블록 게이트 패턴의 더미 게이트 패턴을 나타낸 부분절개도.Figure 2 is a partial cutaway view showing a dummy gate pattern of the cell block gate pattern according to the prior art.

도 3은 본 발명에 따른 셀 블록 게이트 패턴을 형성하기 위한 포토레지스트 막 패턴을 나타낸 평면도.3 is a plan view showing a photoresist film pattern for forming a cell block gate pattern according to the present invention.

도 4는 본 발명에 따른 셀 블록 게이트 패턴의 더미 게이트 패턴을 나타낸 단면도.4 is a cross-sectional view illustrating a dummy gate pattern of a cell block gate pattern according to the present invention.

* 도면의 주요부분에 대한 부호설명 ** Explanation of Signs of Major Parts of Drawings *

10a,10b:포토레지스트 막 11a,11b:더미 패턴10a and 10b photoresist films 11a and 11b dummy patterns

21:리세스 22:오픈 치수21: recess 22: open dimensions

25a,25b:그루브 26,36:더미 게이트 패턴25a, 25b: Groove 26, 36: Dummy gate pattern

Claims (3)

활성 영역과 필드 영역으로 구분되는 반도체 기판에 형성되는 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴으로서,A cell block gate pattern of an active recess channel transistor formed in a semiconductor substrate divided into an active region and a field region, 바 형태로 배열된 다수개의 주 게이트 패턴들과;A plurality of main gate patterns arranged in a bar shape; 상기 주 게이트 패턴들의 최외각에 형성된 더미 게이트 패턴;을 포함하며 And a dummy gate pattern formed at the outermost portions of the main gate patterns. 상기 더미 게이트 패턴은 다수의 슬릿에 의해 분할된 분할 더미 게이트 패턴들을 포함하며, 상기 분할 더미 게이트 패턴은 필드 영역 상에 형성되도록 하는 것을 특징으로 하는 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴.And the dummy gate pattern includes divided dummy gate patterns divided by a plurality of slits, and the divided dummy gate pattern is formed on a field region. 셀 활성 영역과 절연막의 필드 영역으로 구분되는 기판에 형성되는 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴 형성 방법으로서, A method for forming a cell block gate pattern of an active recess channel transistor formed in a substrate divided into a cell active region and a field region of an insulating film, (a)기판위에 포토레지스트 막을 도포하는 단계;(a) applying a photoresist film on the substrate; (b)상기 포토레지스트 막에 바 형태의 주 패턴들과 상기 주 패턴들의 최외각에 다수의 슬릿에 의해 분할된 분할 더미 패턴들이 절연막의 필드 영역 상에 형성되는 더미 패턴을 포함하는 포토레지스트 막 패턴을 노광하는 노광단계;(b) a photoresist film pattern including a dummy pattern in which bar-shaped main patterns and divided dummy patterns divided by a plurality of slits at the outermost portions of the main patterns are formed on the field region of the insulating film in the photoresist film; Exposing the light; (c)상기 포토레지스트 막 패턴에 따라 포토레지스트 막을 현상하는 현상단계;(c) developing the photoresist film according to the photoresist film pattern; (d)상기 현상된 포토레지스트 막 패턴에 따라 기판을 셀 활성영역만 고 선택성 식각 하여 리세스를 형성하는 식각단계;및(d) an etching step of forming a recess by highly selective etching only the active region of the substrate according to the developed photoresist film pattern; and (e)상기 고 선택성 식각된 기판상의 포토레지스트 막을 제거하고, 도전층을 증착하여 주 게이트 패턴들과 더미 게이트 패턴을 갖는 셀 블록 게이트 패턴을 형성하는 단계;를 포함하는 것을 특징으로 하는 활성 리세스 채널 트랜지스터의 셀 블록 게이트 패턴 형성방법.(e) removing the photoresist film on the highly selective etched substrate and depositing a conductive layer to form a cell block gate pattern having main gate patterns and a dummy gate pattern; A method of forming a cell block gate pattern of a channel transistor. 제 2항에 있어서, 상기 (b)의 더미 패턴에 따라 형성된 상기 (e)의 더미 게이트 패턴은 플래너 타입으로 형성되는 것을 특징으로 하는 활성 리세스 채널 트랜지스터의 셀 블록 패턴 형성방법.The method of claim 2, wherein the dummy gate pattern of (e) formed according to the dummy pattern of (b) is formed in a planar type.
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* Cited by examiner, † Cited by third party
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US7772103B2 (en) 2007-06-26 2010-08-10 Samsung Electronics Co. Ltd Method of forming a wire structure

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