KR20050062915A - Method for manufacturing capacitor of semiconduct device - Google Patents

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Abstract

본 발명은 MIM 캐패시터의 상부 전극 영역을 정의하는 트렌치의 식각 공정에서 발생하는 유전막의 손상을 방지하여 누설 전류의 발생을 억제하고 소자의 신뢰성을 높이는 반도체 소자의 캐패시터 제조 방법에 관한 것이다. 본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 하부 전극 영역을 정의하는 트렌치를 형성하는 단계와, 상기 하부 전극 영역을 정의하는 트렌치를 매립하는 평탄화된 하부 전극을 형성하는 단계와, 전체 표면 상부에 상기 하부 전극의 소정 영역을 노출시키는 식각 정지막 패턴을 형성하는 단계와, 상기 하부 전극의 노출된 영역 상부에 배리어 금속층 및 유전막의 적층 구조를 형성하는 단계와, 전체 표면 상부에 층간 절연막을 형성하는 단계와, 상기 유전막 상부의 층간 절연막을 소정 깊이 식각하여 상부 전극 영역을 정의하는 트렌치를 형성하되, 상기 상부 전극 영역을 정의하는 트렌치는 상기 유전막을 노출시키지 않는 깊이로 형성하는 단계와, 상기 상부 전극 영역을 정의하는 트렌치 저부의 층간 절연막을 식각하여 상기 유전막을 노출시키는 단계 및 상기 상부 전극 영역을 정의하는 트렌치 내에 상부 전극을 형성하는 단계를 포함한다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, which prevents damage to a dielectric film generated in an etching process of a trench defining an upper electrode region of a MIM capacitor, thereby suppressing leakage current and increasing device reliability. A method of manufacturing a capacitor of a semiconductor device according to the present invention includes the steps of forming a trench defining a lower electrode region, forming a planarized lower electrode filling a trench defining the lower electrode region, Forming an etch stop layer pattern exposing a predetermined region of the lower electrode, forming a stacked structure of a barrier metal layer and a dielectric layer over the exposed region of the lower electrode, and forming an interlayer insulating layer over the entire surface And forming a trench defining an upper electrode region by etching the interlayer insulating layer over the dielectric layer to a predetermined depth, wherein the trench defining the upper electrode region is formed to a depth not exposing the dielectric layer. Etching the interlayer insulating film at the bottom of the trench to define the dielectric film Step and forming a top electrode in the trench, which defines the upper electrode area.

Description

반도체 소자의 캐패시터 제조 방법{METHOD FOR MANUFACTURING CAPACITOR OF SEMICONDUCT DEVICE}METHODS FOR MANUFACTURING CAPACITOR OF SEMICONDUCT DEVICE

본 발명은 반도체 소자의 캐패시터 제조 방법에 관한 것으로, 특히 MIM 캐패시터의 상부 전극 영역을 정의하는 트렌치의 식각 공정에서 발생하는 유전막의 손상을 방지하여 누설 전류의 발생을 억제하고 소자의 신뢰성을 높이는 반도체 소자의 캐패시터 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a capacitor of a semiconductor device, and more particularly, to prevent damage to a dielectric film generated in an etching process of a trench defining an upper electrode region of a MIM capacitor, thereby suppressing leakage current and increasing device reliability. It relates to a method for producing a capacitor.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들이다.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 1a를 참조하면, 소정의 하부 구조물이 형성된 반도체 기판(미도시) 상부에 평탄화된 절연막(10)을 형성한 후 절연막(10)을 식각하여 하부 전극 영역을 정의하는 트렌치를 형성한다. 다음에는, 상기 하부 전극 영역을 정의하는 트렌치의 표면에 배리어 금속층(20)을 형성한 후 상기 트렌치를 매립하는 평탄화된 하부 전극(30)을 형성한다.Referring to FIG. 1A, a planarized insulating film 10 is formed on a semiconductor substrate (not shown) on which a predetermined lower structure is formed, and then the insulating film 10 is etched to form a trench defining a lower electrode region. Next, the barrier metal layer 20 is formed on the surface of the trench defining the lower electrode region, and then the planarized lower electrode 30 filling the trench is formed.

도 1b를 참조하면, 하부 전극(30)의 소정 영역을 노출시키는 제1 식각 정지막 패턴(40)을 형성한다. 다음에는, 하부 전극(30)의 노출된 영역 상부에 배리어 금속층 패턴(50) 및 유전막 패턴(60)의 적층 구조를 형성한다.Referring to FIG. 1B, a first etch stop layer pattern 40 exposing a predetermined region of the lower electrode 30 is formed. Next, a stacked structure of the barrier metal layer pattern 50 and the dielectric layer pattern 60 is formed on the exposed region of the lower electrode 30.

도 1c를 참조하면, 전체 표면 상부에 제2 식각 정지막 패턴(70)과 층간 절연막(80)을 순차적으로 형성한다.Referring to FIG. 1C, the second etch stop layer pattern 70 and the interlayer insulating layer 80 are sequentially formed on the entire surface.

도 1d를 참조하면, 유전막 패턴(60) 및 하부 전극(30) 상부의 제1 식각 정지막 패턴(40), 제2 식각 정지막 패턴(70) 및 층간 절연막(80)을 플라즈마 식각하여 상부 전극 영역을 정의하는 트렌치(90)와 하부 전극 콘택홀(100)을 형성한다. 여기서, 상기 플라즈마 식각 공정에 의하여 유전막 패턴(60)의 손상이 심하게 발생한다.Referring to FIG. 1D, the first etch stop layer pattern 40, the second etch stop layer pattern 70, and the interlayer insulating layer 80 on the dielectric layer pattern 60 and the lower electrode 30 are plasma-etched to form an upper electrode. A trench 90 and a lower electrode contact hole 100 defining an area are formed. Here, the damage of the dielectric layer pattern 60 is severely generated by the plasma etching process.

도 1e를 참조하면, 트렌치(90) 및 하부 전극 콘택홀(100) 내에 상부 전극(110) 및 콘택 플러그(120)를 각각 형성한다.Referring to FIG. 1E, the upper electrode 110 and the contact plug 120 are formed in the trench 90 and the lower electrode contact hole 100, respectively.

상기 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법은, 상부 전극 영역을 정의하는 트렌치의 식각 공정에서 유전막의 손상이 발생하고, 이러한 유전막의 손상은 누설 전류를 증가시키고 브레이크다운 등을 발생시키는 문제점이 있다.In the method of manufacturing a capacitor of a semiconductor device according to the related art, a dielectric film is damaged in an etching process of a trench defining an upper electrode region, and such a dielectric film has a problem of increasing leakage current and causing breakdown. .

상기 문제점을 해결하기 위하여, 본 발명은 상부 전극 영역을 정의하는 트렌치의 식각 공정을 2단계로 진행함으로써, 유전막이 플라즈마에 노출되는 것을 방지하여 유전막의 손상을 억제하고 누설 전류의 발생을 방지하여 소자의 신뢰성을 높이는 반도체 소자의 캐패시터 제조 방법을 제공하는 것을 그 목적으로 한다.In order to solve the above problems, the present invention proceeds to the etching process of the trench defining the upper electrode region in two steps, thereby preventing the dielectric film from being exposed to the plasma, thereby preventing damage to the dielectric film and preventing the occurrence of leakage current. It is an object of the present invention to provide a method for manufacturing a capacitor of a semiconductor device which improves the reliability of the semiconductor device.

본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 하부 전극 영역을 정의하는 트렌치를 형성하는 단계와, 상기 하부 전극 영역을 정의하는 트렌치를 매립하는 평탄화된 하부 전극을 형성하는 단계와, 전체 표면 상부에 상기 하부 전극의 소정 영역을 노출시키는 식각 정지막 패턴을 형성하는 단계와, 상기 하부 전극의 노출된 영역 상부에 배리어 금속층 및 유전막의 적층 구조를 형성하는 단계와, 전체 표면 상부에 층간 절연막을 형성하는 단계와, 상기 유전막 상부의 층간 절연막을 소정 깊이 식각하여 상부 전극 영역을 정의하는 트렌치를 형성하되, 상기 상부 전극 영역을 정의하는 트렌치는 상기 유전막을 노출시키지 않는 깊이로 형성하는 단계와, 상기 상부 전극 영역을 정의하는 트렌치 저부의 층간 절연막을 식각하여 상기 유전막을 노출시키는 단계 및 상기 상부 전극 영역을 정의하는 트렌치 내에 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.A method of manufacturing a capacitor of a semiconductor device according to the present invention includes the steps of forming a trench defining a lower electrode region, forming a planarized lower electrode filling a trench defining the lower electrode region, Forming an etch stop layer pattern exposing a predetermined region of the lower electrode, forming a stacked structure of a barrier metal layer and a dielectric layer over the exposed region of the lower electrode, and forming an interlayer insulating layer over the entire surface And forming a trench defining an upper electrode region by etching the interlayer insulating layer over the dielectric layer to a predetermined depth, wherein the trench defining the upper electrode region is formed to a depth not exposing the dielectric layer. Etching the interlayer insulating film at the bottom of the trench to define the dielectric film Step and is characterized in that it comprises the step of forming the upper electrode in the trench, which defines the upper electrode area.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings an embodiment of the present invention will be described in detail.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들이다.2A to 2H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

도 2a를 참조하면, 소정의 하부 구조물이 형성된 반도체 기판(미도시) 상부에 평탄화된 절연막(200)을 형성한 후 절연막(200)을 식각하여 하부 전극 영역을 정의하는 트렌치(210)를 형성한다.Referring to FIG. 2A, after forming a planarized insulating layer 200 on a semiconductor substrate (not shown) on which a predetermined lower structure is formed, a trench 210 defining the lower electrode region is formed by etching the insulating layer 200. .

도 2b를 참조하면, 하부 전극 영역을 정의하는 트렌치(210)의 표면에 배리어 금속층(220)을 형성한 후 트렌치(210)를 매립하는 평탄화된 하부 전극(230)을 형성한다. 여기서, 배리어 금속층(220) 및 하부 전극(230)은 전체 표면 상부에 금속층(미도시)과 하부 전극용 도전층(미도시)형성하고 절연막(200)이 노출될 때까지 평탄화 식각하여 형성한다. 하부 전극(230)은 TaN, Ta, Ti, TiN 및 Ru 중 선택된 어느 하나로 형성하는 것이 바람직하며, 배리어 금속층(220)은 TaN, Ta, Ti 및 Ru 중 선택된 어느 하나로 형성하는 것이 바람직하다.Referring to FIG. 2B, the barrier metal layer 220 is formed on the surface of the trench 210 defining the lower electrode region, and then the planarized lower electrode 230 filling the trench 210 is formed. Here, the barrier metal layer 220 and the lower electrode 230 are formed by forming a metal layer (not shown) and a conductive layer for the lower electrode (not shown) on the entire surface of the barrier metal layer 220 and planarization etching until the insulating film 200 is exposed. The lower electrode 230 may be formed of any one selected from TaN, Ta, Ti, TiN, and Ru, and the barrier metal layer 220 may be formed of any one selected from TaN, Ta, Ti, and Ru.

도 2c를 참조하면, 전체 표면 상부에 식각 정지막(미도시)를 형성한 후 패터닝하여 하부 전극(230)의 소정 영역, 즉 유전막이 형성되는 영역을 노출시키는 식각 정지막 패턴(240)을 형성한다.Referring to FIG. 2C, an etch stop layer (not shown) is formed over the entire surface, and then patterned to form an etch stop layer pattern 240 exposing a predetermined region of the lower electrode 230, that is, a region where a dielectric layer is formed. do.

도 2d를 참조하면, 하부 전극(230)의 노출된 영역 상부에 배리어 금속층 패턴(250) 및 유전막 패턴(260)의 적층 구조를 형성한다. 여기서, 배리어 금속층(250) 및 유전막(260)의 적층 구조는 전체 표면 상부에 소정 두께의 배리어 금속층 및 유전막을 순차적으로 형성하고 이를 패터닝하여 형성한다. 유전막 패턴(260)의 두께는 10 내지 1000Å인 것이 바람직하다.Referring to FIG. 2D, a stacked structure of the barrier metal layer pattern 250 and the dielectric layer pattern 260 is formed on the exposed region of the lower electrode 230. Here, the stacked structure of the barrier metal layer 250 and the dielectric film 260 is formed by sequentially forming and patterning a barrier metal layer and a dielectric film having a predetermined thickness over the entire surface. It is preferable that the thickness of the dielectric film pattern 260 is 10 to 1000 micrometers.

도 2e를 참조하면, 전체 표면 상부에 층간 절연막(270)을 형성한다. 종래 기술에서는, 층간 절연막을 형성하기 전에 식각 정지층을 추가적으로 형성하였으나, 본 발명에 따른 반도체 소자의 캐패시터 제조 방법에서는 식각 정지층을 추가적으로 형성하지 않는다.Referring to FIG. 2E, an interlayer insulating layer 270 is formed on the entire surface. In the prior art, the etch stop layer is additionally formed before the interlayer insulating film is formed, but the etch stop layer is not additionally formed in the capacitor manufacturing method of the semiconductor device according to the present invention.

도 2f를 참조하면, 유전막 패턴(260) 및 하부 전극(230) 상부의 층간 절연막(270)을 소정 깊이 식각하여 상부 전극 영역을 정의하는 트렌치(280)와 하부 전극 콘택홀(290)을 각각 형성하되, 상부 전극 영역을 정의하는 트렌치(280)는 상기 유전막 패턴(260)을 노출시키지 않는 깊이로 형성한다. 즉, 상부 전극 영역을 정의하는 트렌치(280)의 식각 공정은 유전막 패턴(260) 상부에 소정 두께, 바람직하게는 10 내지 500Å의 층간 절연막(270)이 남도록 실시하여야 한다. Referring to FIG. 2F, a trench 280 and a lower electrode contact hole 290 defining an upper electrode region are formed by etching the dielectric layer pattern 260 and the interlayer insulating layer 270 on the lower electrode 230 by a predetermined depth. However, the trench 280 defining the upper electrode region is formed to a depth not exposing the dielectric layer pattern 260. That is, the etching process of the trench 280 defining the upper electrode region should be performed such that the interlayer insulating layer 270 having a predetermined thickness, preferably 10 to 500 kV, remains on the dielectric layer pattern 260.

여기서, 트렌치(280)의 식각 공정은 플라즈마 식각으로 수행하게 되는데, 플라즈마에 유전막 패턴(260)이 노출되는 경우 손상이 심하게 발생한다. 따라서, 유전막 패턴(260)이 노출되지 않는 깊이로 트렌치(280)를 형성하여야 한다. 도시되어 있지는 않으나, 트렌치(280)의 형성 공정은 인덕터 라인 형성을 위한 층간 절연막 식각 공정과 동시에 수행되는 것이 바람직하다.Here, the etching process of the trench 280 is performed by plasma etching. When the dielectric layer pattern 260 is exposed to the plasma, damage is severely generated. Therefore, the trench 280 must be formed to a depth where the dielectric layer pattern 260 is not exposed. Although not shown, the process of forming the trench 280 is preferably performed simultaneously with the interlayer insulating layer etching process for forming the inductor line.

도 2g를 참조하면, 트렌치(280) 저부의 층간 절연막(270)과 하부 전극 콘택홀(290) 저부의 층간 절연막(270) 및 식각 정지막 패턴(240)을 식각하여 유전막 패턴(260) 및 하부 전극(230)을 각각 노출시킨다. 여기서, 트렌치(280) 저부의 층간 절연막을 식각하는 공정은 HF 또는 BOE를 이용하여 수행되는 습식 식각 공정인 것이 바람직하다.Referring to FIG. 2G, the dielectric layer pattern 260 and the lower part may be etched by etching the interlayer insulating layer 270 at the bottom of the trench 280, the interlayer insulating layer 270 at the bottom of the lower electrode contact hole 290, and the etch stop layer pattern 240. Each electrode 230 is exposed. Here, the process of etching the interlayer insulating film at the bottom of the trench 280 is preferably a wet etching process performed using HF or BOE.

도 2h를 참조하면, 트렌치(280) 및 하부 전극 콘택홀(290) 내에 상부 전극(310) 및 콘택 플러그(320)를 각각 형성한다. 트렌치(280) 및 하부 전극 콘택홀(290)의 측벽에 배리어 금속층(300)을 더 포함할 수도 있다.Referring to FIG. 2H, the upper electrode 310 and the contact plug 320 are formed in the trench 280 and the lower electrode contact hole 290, respectively. The barrier metal layer 300 may be further included on sidewalls of the trench 280 and the lower electrode contact hole 290.

본 발명에 따른 반도체 소자의 캐패시터 제조 방법은 상부 전극 영역을 정의하는 트렌치의 식각 공정을 2단계로 진행함으로써, 유전막이 플라즈마에 노출되는 것을 방지하여 유전막의 손상을 억제하고 누설 전류의 발생을 방지하여 소자의 신뢰성을 높이는 효과가 있다.In the method of manufacturing a capacitor of a semiconductor device according to the present invention, the etching process of the trench defining the upper electrode region is performed in two steps, thereby preventing the dielectric film from being exposed to plasma, thereby preventing damage to the dielectric film and preventing generation of leakage current. There is an effect of increasing the reliability of the device.

도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들.1A to 1E are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the prior art.

도 2a 내지 도 2h는 본 발명에 따른 반도체 소자의 캐패시터 제조 방법을 도시한 단면도들.2A to 2H are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to the present invention.

Claims (10)

하부 전극 영역을 정의하는 트렌치를 형성하는 단계;Forming a trench defining a lower electrode region; 상기 하부 전극 영역을 정의하는 트렌치를 매립하는 평탄화된 하부 전극을 형성하는 단계;Forming a planarized bottom electrode filling the trench defining the bottom electrode region; 전체 표면 상부에 상기 하부 전극의 소정 영역을 노출시키는 식각 정지막 패턴을 형성하는 단계;Forming an etch stop layer pattern over the entire surface to expose a predetermined region of the lower electrode; 상기 하부 전극의 노출된 영역 상부에 배리어 금속층 및 유전막의 적층 구조를 형성하는 단계;Forming a stacked structure of a barrier metal layer and a dielectric layer on the exposed region of the lower electrode; 전체 표면 상부에 층간 절연막을 형성하는 단계;Forming an interlayer insulating film over the entire surface; 상기 유전막 상부의 층간 절연막을 소정 깊이 식각하여 상부 전극 영역을 정의하는 트렌치를 형성하되, 상기 상부 전극 영역을 정의하는 트렌치는 상기 유전막을 노출시키지 않는 깊이로 형성하는 단계;Etching the interlayer insulating layer over the dielectric layer to a predetermined depth to form a trench defining an upper electrode region, wherein the trench defining the upper electrode region is formed to a depth not exposing the dielectric layer; 상기 상부 전극 영역을 정의하는 트렌치 저부의 층간 절연막을 식각하여 상기 유전막을 노출시키는 단계; 및Etching the interlayer insulating film at the bottom of the trench defining the upper electrode region to expose the dielectric film; And 상기 상부 전극 영역을 정의하는 트렌치 내에 상부 전극을 형성하는 단계Forming an upper electrode in a trench defining the upper electrode region 를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Capacitor manufacturing method of a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 하부 전극은 TaN, Ta, Ti, TiN 및 Ru 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The lower electrode may be formed of any one selected from TaN, Ta, Ti, TiN, and Ru. 제1항에 있어서,The method of claim 1, 상기 하부 전극을 형성하는 단계는 상기 하부 전극과 상기 하부 전극 영역을 정의하는 트렌치와의 경계면에 배리어 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The forming of the lower electrode further includes forming a barrier metal layer on an interface between the lower electrode and the trench defining the lower electrode region. 제3항에 있어서,The method of claim 3, 상기 배리어 금속층은 TaN, Ta, Ti 및 Ru 중 선택된 어느 하나로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The barrier metal layer is a capacitor manufacturing method of a semiconductor device, characterized in that made of any one selected from TaN, Ta, Ti and Ru. 제1항에 있어서,The method of claim 1, 상기 유전막의 두께는 10 내지 1000Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The thickness of the dielectric film is a capacitor manufacturing method of the semiconductor device, characterized in that 10 to 1000Å. 제1항에 있어서,The method of claim 1, 상부 전극 영역을 정의하는 트렌치를 형성하는 단계는 플라즈마 식각 공정을 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.Forming a trench defining an upper electrode region comprises a plasma etching process. 제1항에 있어서, The method of claim 1, 상기 상부 전극 영역을 정의하는 트렌치 저부의 층간 절연막을 식각하는 공정은 습식 식각 공정인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And etching the interlayer insulating film at the bottom of the trench defining the upper electrode region is a wet etching process. 제7항에 있어서,The method of claim 7, wherein 상기 습식 식각 공정은 HF 또는 BOE를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The wet etching process is a capacitor manufacturing method of a semiconductor device, characterized in that performed using HF or BOE. 제1항에 있어서,The method of claim 1, 상기 상부 전극 영역을 정의하는 트렌치를 형성한 후 상기 유전막 상부에 잔류하는 층간 절연막의 두께는 10 내지 500Å인 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.The thickness of the interlayer insulating film remaining on the dielectric film after forming the trench defining the upper electrode region is 10 to 500 kW, characterized in that the capacitor manufacturing method of the semiconductor device. 제1항에 있어서,The method of claim 1, 상기 상부 전극 영역을 정의하는 트렌치를 형성하는 공정은 인덕터 라인 형성 공정과 동시에 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 제조 방법.And forming a trench defining the upper electrode region at the same time as the inductor line forming process.
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* Cited by examiner, † Cited by third party
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US8163623B2 (en) 2010-01-04 2012-04-24 Hynix Semiconductor Inc. Using a mesh to form a lower electrode in a capacitor

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