KR20040019191A - Manufacturing method for flash memory device - Google Patents
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Abstract
Description
본 발명은 불휘발성 메모리 소자(non-volatile device)에 관한 것으로, 특히, LDD(lightly doped drain) 구조를 위한 스페이서(spacer)를 도입하고 스페이서 물질로 게이트 라인(gate line) 사이를 채우는 플래시 메모리 소자 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile device, and more particularly, to a flash memory device that introduces a spacer for a lightly doped drain (LDD) structure and fills between gate lines with a spacer material. It relates to a manufacturing method.
플래시 메모리 소자는 전자의 터널링(tunneling)에 의해 데이터(data)를 저장 및 소거를 하는 셀 트랜지스터(cell transistor)와 이러한 셀 트랜지스터의 구동을 위한 주변 회로로 구성되어 있다. 플래시 메모리 장치의 셀(cell) 영역에 배치되는 라인 형태의 게이트 구조는 실리콘 기판으로부터 게이트 산화층(gate oxide), 플로팅 게이트(floating gate), ONO(oxide-nitride-oxide)의 층간 유전층, 컨트롤 게이트(control gate) 및 하드 마스크층(hard mask layer)들의 스택(stack)으로 구성된다.The flash memory device includes a cell transistor for storing and erasing data by tunneling electrons and a peripheral circuit for driving the cell transistor. The line-type gate structure disposed in the cell region of the flash memory device may include a gate oxide layer, a floating gate, an interlayer dielectric layer of an oxide-nitride-oxide (ONO), and a control gate from a silicon substrate. control stack and a stack of hard mask layers.
한편, 게이트 구성 후에 핫 캐리어 효과(hot carrier effect)에 의한 신뢰성 불량을 개선하기 위해서 게이트 스택의 측벽에 스페이서(spacer)가 도입되고 있다. 이러한 스페이서는 특정 트랜지스터에 LDD구조를 부여하는 과정에서 이온 주입 마스크(mask for ion implantation)로도 이용된다. 이러한 LDD 구조가 부여되는 특정 트랜지스터는 주로 주변 회로 영역에 배치된다. 이때 셀 영역의 게이트들 사이는 상대적으로 협소하므로 이러한 스페이서를 이루는 막질로 채우질 수도 있다.Meanwhile, spacers are introduced into sidewalls of the gate stack in order to improve reliability failure due to a hot carrier effect after the gate configuration. The spacer is also used as a mask for ion implantation in the process of imparting the LDD structure to a specific transistor. The specific transistor to which this LDD structure is given is mainly arranged in the peripheral circuit area. In this case, the gates of the cell region may be relatively narrow, and may be filled with a film forming the spacer.
그런데, 최근 소자의 선폭이 미세해짐에 따라 인접 셀의 문턱 전압(Vth)의 변화가 메모리 셀의 문턱 전압에 민감하게 작용하고 있어, 스페이서 막질의 유전율이 중요시되고 있다. 현재까지 스페이서는 실리콘 질화물(Si3N4)로 이루어지고 있는 데 이를 대체할 수 있고 보다 유전율이 낮은 물질에 대한 관심이 집중되고 있다. 특히, 셀 간의 문턱 전압(Vth)의 폭이 작은 다중 수위 셀(multi-level- cell)에서는 매우 중요한 문제점으로 지적되고 있다.However, as the line width of the device becomes smaller in recent years, the change of the threshold voltage V th of adjacent cells is sensitive to the threshold voltage of the memory cell, so that the dielectric constant of the spacer film quality is important. To date, spacers are made of silicon nitride (Si 3 N 4 ), which can replace and focus attention on materials having a lower dielectric constant. In particular, it is pointed out as a very important problem in a multi-level cell having a small width of the threshold voltage V th between cells.
현재, 이러한 스페이서 물질로서의 실리콘 질화물을 대체할 수 있을 것으로 기대되는 절연 물질로 상대적으로 유전율이 낮은 실리콘 산화물이 대두되고 있다.이에 따라, 이러한 실리콘 산화물로 스페이서를 형성하고자 하는 노력과 연구가 많이 진행되고 있다.Currently, relatively low dielectric constant silicon oxide is emerging as an insulating material that is expected to replace the silicon nitride as the spacer material. Accordingly, a lot of efforts and researches to form a spacer from such silicon oxide have been conducted. have.
도 1 내지 도 5는 종래의 플래시 메모리 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.1 to 5 are cross-sectional views schematically illustrating a method of manufacturing a conventional flash memory device.
도 1을 참조하면, 반도체 기판(10) 상에 게이트 스택(20)을 형성한다. 게이트 스택(20)은 바람직하게 실리콘으로 이루어진 기판(10) 상에 형성된 게이트 산화층(21), 플로팅 게이트(22), 층간 유전층(23), 컨트롤 게이트(24) 및 하드 마스크층(25)들이 적층되어 형성된다.Referring to FIG. 1, a gate stack 20 is formed on a semiconductor substrate 10. The gate stack 20 is a stack of a gate oxide layer 21, a floating gate 22, an interlayer dielectric layer 23, a control gate 24 and a hard mask layer 25 formed on a substrate 10 made of silicon. It is formed.
이와 같이 형성되는 게이트 스택(20)은 사진 식각 과정을 통해 패터닝되며, 셀 영역의 제1게이트 스택(27)은 매우 집적되기 위해서 보다 좁은 폭으로 패터닝될 수 있고, 주변 회로 영역의 제2게이트 스택(29)은 주변 회로에 적합하게 셀 영역의 제1게이트 스택(27)에 비해 상대적으로 큰 폭으로 형성될 수 있다. 예컨대, 제2게이트 스택(29)은 NMOS 트랜지스터를 위해 준비될 수 있다(또는 PMOS 트랜지스터를 위해서 준비될 수도 있다).The gate stack 20 thus formed is patterned through a photolithography process, and the first gate stack 27 of the cell region may be patterned to a narrower width in order to be highly integrated, and the second gate stack of the peripheral circuit region may be formed. Reference numeral 29 may be formed to have a relatively larger width than the first gate stack 27 of the cell region to suit the peripheral circuit. For example, the second gate stack 29 may be prepared for the NMOS transistor (or may be prepared for the PMOS transistor).
도 2를 참조하면, 게이트 스택(20)에 인근하는 반도체 기판(10)에 드레인 및 소스 영역(drain/source region)으로 이용될 제1불순물층(31)을 형성한다. 이때, 제1불순물층(31)은 상대적으로 낮은 도핑(doping) 영역으로 N-의 도전형을 이온 주입으로 도핑하여 형성될 수 있다.Referring to FIG. 2, a first impurity layer 31 to be used as a drain and source region is formed in the semiconductor substrate 10 adjacent to the gate stack 20. In this case, the first impurity layer 31 may be formed by doping a conductive type of N − by ion implantation into a relatively low doping region.
도 3을 참조하면, 게이트 스택(20)의 측벽에 스페이서(41)를 형성한다. 구체적으로, 게이트 스택(20)을 덮도록 유전 물질층을 증착하고 이방성 건식 식각하여 게이트 스택(20)의 측벽에 스페이서(41)를 형성한다. 이때, 스페이서(41)는 하드 마스크층(29)에 연결되어 게이트 스택(20)의 측벽을 완전히 가리는 것이 바람직하다. 그러나, 스페이서(41)의 상측 부위는 스페이서(41)를 형성하는 식각 과정에 침식되어 스페이서(41)가 하드 마스크층(29)의 높이 보다 낮아질 수 있다. 이와 같이 침식이 극심할 경우에는 게이트 스택(20)에서 바람직하게 노출되지 않아야 할 부분, 예컨대, 컨트롤 게이트(24)를 이루는 텅스텐 실리사이드층 부분이 노출될 수 있다. 이는 스페이서(41)를 실리콘 산화물로 도입하는 데 수반되는 문제점이다.Referring to FIG. 3, spacers 41 are formed on sidewalls of the gate stack 20. Specifically, the dielectric material layer is deposited to cover the gate stack 20 and anisotropic dry etching to form a spacer 41 on the sidewall of the gate stack 20. In this case, the spacer 41 may be connected to the hard mask layer 29 to completely cover the sidewall of the gate stack 20. However, the upper portion of the spacer 41 may be eroded by the etching process of forming the spacer 41, so that the spacer 41 may be lower than the height of the hard mask layer 29. In this case, when the erosion is severe, a portion of the gate stack 20 that should not be preferably exposed, for example, a portion of the tungsten silicide layer forming the control gate 24 may be exposed. This is a problem associated with introducing the spacer 41 into silicon oxide.
최근 소자의 선폭이 미세해 짐에 따라 인접 셀의 문턱 전압(Vth)의 변화가 메모리 셀의 문턱 전압(Vth) 변화에 민감한 영향을 주게 된다. 이에 스페이서 막질로 유전율이 작은 막질, 예컨대, 실리콘 산화물 막질을 사용하고자 하는 데, 이와 같은 실리콘 산화물 스페이서(41)는 침식이 보다 용이하게 되는 문제점을 수반할 수 있다.Recently, as the line width of the device becomes smaller , the change in the threshold voltage V th of the adjacent cell has a sensitive influence on the change in the threshold voltage V th of the memory cell. In order to use the film having a low dielectric constant, for example, a silicon oxide film, as the spacer film, the silicon oxide spacer 41 may have a problem in that erosion becomes easier.
도 4를 참조하면, 제2게이트 스택(29)에 인근하는 반도체 기판(10)에 제1불순물층(31)과 함께 LDD 구조를 이루는 제2불순물층(35)을 이온 주입으로 도핑한다. 제2불순물층(35)은 상대적으로 높은 도핑 영역으로 예를 들어 N+도전형으로 이온 주입되어 형성된다. 이때, 제2게이트 스택(29)의 측벽에 도입된 스페이서(41)는 이온 주입 마스크로 이용된다. 한편, 이러한 LDD 구조는 제2게이트 스택(29)과 같이 NMOS 트랜지스터를 구성하기 위한 게이트 라인에만 선택적으로 부여될 수 있다. 이를 위해서, LDD 구조가 요구되지 않는 부분, 예컨대, 셀 영역은 별도의 이온 주입 마스크(50), 예컨대, 포토레지스트 패턴으로 가려질 수 있다.Referring to FIG. 4, the second impurity layer 35 having the LDD structure together with the first impurity layer 31 is doped into the semiconductor substrate 10 adjacent to the second gate stack 29 by ion implantation. The second impurity layer 35 is formed by ion implantation into a relatively high doping region, for example, N + conductivity type. In this case, the spacer 41 introduced into the sidewall of the second gate stack 29 is used as an ion implantation mask. On the other hand, such an LDD structure may be selectively provided only to a gate line constituting an NMOS transistor like the second gate stack 29. To this end, portions in which the LDD structure is not required, such as a cell region, may be covered by a separate ion implantation mask 50, eg, a photoresist pattern.
도 5를 참조하면, 식각 방지층(45)을 형성한 후, 층간 절연층(47)을 바람직하게 실리콘 산화물로 형성한다. 이때, 식각 방지층(45)은 후속의 층간 절연층(47)을 식각할 때, 이러한 식각 과정에 의해서 스페이서(41) 등이 침식되는 것을 방지하는 역할을 한다. 이를 위해서 식각 방지층(45)은 실리콘 질화물로 형성될 수 있다.Referring to FIG. 5, after the etch stop layer 45 is formed, the interlayer insulating layer 47 is preferably formed of silicon oxide. At this time, the etching prevention layer 45 serves to prevent the spacer 41 and the like from being eroded by the etching process when the subsequent interlayer insulating layer 47 is etched. To this end, the etch stop layer 45 may be formed of silicon nitride.
그런데, NMOS의 N+/N_의 제1 및 제2불순물층들(31, 35)의 LDD 구조가 형성될 때, 셀 영역의 제1게이트 스택(27)들 사이는 빈 공간으로 남아 있게 된다. 따라서, 이러한 제1게이트 스택(27)들 사이에는 후속 공정에서 식각 방지층(45)으로 채워지게 된다. 즉, 이러한 공간은 스페이서(41)와는 다른 이종 막질인 실리콘 질화물(Si3N4)의 식각 방지층(45)으로 채워지게 된다.However, when the LDD structures of the first and second impurity layers 31 and 35 of N + / N _ of the NMOS are formed, the space between the first gate stacks 27 of the cell region remains empty. . Therefore, the first gate stacks 27 may be filled with the etch stop layer 45 in a subsequent process. That is, the space is filled with the etch stop layer 45 of silicon nitride (Si 3 N 4 ), which is a different film quality from the spacer 41.
이에 따라, 셀 영역의 제1게이트 스택(27)들 사이가 유전율이 작은 막질, 예컨대, 실리콘 산화물로 완전히 채워지질 못하고 결국, 스페이서(41)의 실리콘 산화물/식각 방지층(45)의 실리콘 질화물/이웃하는 스페이서(41)의 실리콘 산화물의 막질 구조가 형성된다. 이러한 실리콘 산화물/실리콘 질화물/실리콘 산화물의 막질 구조는 이종 막질 계면을 게이트 스택(20)들 사이에 구비하게 되므로, 결국 높은 유전율을 나타내게 된다. 따라서, 보다 낮은 유전율의 유전층을 도입하여 인접 셀의 문턱 전압(Vth)의 변화가 메모리 셀의 문턱 전압(Vth) 변화에 민감한 영향을 주는것을 방지하고자 하는 것을 방해하게 된다. 즉, 스페이서(41)를 실리콘 산화물로 형성하는 효과를 방해하게 된다.Accordingly, the gap between the first gate stacks 27 of the cell region may not be completely filled with a low dielectric constant film, for example, silicon oxide, and eventually silicon nitride / neighbor of the silicon oxide / anti-etch layer 45 of the spacer 41. The film structure of the silicon oxide of the spacer 41 is formed. The film structure of the silicon oxide / silicon nitride / silicon oxide has a heterogeneous film-like interface between the gate stacks 20, resulting in high dielectric constant. Thus, the introduction of a lower dielectric constant prevents the change of the threshold voltage V th of adjacent cells from being sensitive to the change of the threshold voltage V th of the memory cells. That is, the effect of forming the spacer 41 from silicon oxide is hindered.
한편, 도 3에서와 같이 스페이서(41)가 형성될 때, 컨트롤 게이트(24)의 측면을 스페이서(41)가 완전히 덮어 주질 못하는 경우가 발생할 수 있다. 이는 스페이서(41)가 실리콘 산화물로 형성됨에 따라 필연적으로 수반될 수 있다. 이와 같이 되면, 컨트롤 게이트(24)를 바람직하게 이루는 텅스텐 실리사이드층이 외부로 노출될 수 있다. 텅스텐 실리사이드층이 노출되면, 후속되는 열처리 공정, 예컨대, 층간 절연층(47)의 증착 후에 수반되는 열처리 공정 중에 텅스텐 실리사이드층에의 원하지 않는 산화가 극심하게 발생할 수 있다.On the other hand, when the spacer 41 is formed as shown in FIG. 3, the spacer 41 may not completely cover the side surface of the control gate 24. This may inevitably be involved as the spacer 41 is formed of silicon oxide. In this way, the tungsten silicide layer which preferably constitutes the control gate 24 may be exposed to the outside. When the tungsten silicide layer is exposed, undesired oxidation to the tungsten silicide layer may occur severely during a subsequent heat treatment process, such as the heat treatment process following the deposition of the interlayer insulating layer 47.
도 5에서와 같이 층간 절연층(47)이 형성된 후에, 층간 절연층(47)을 패터닝하여 전기적 접촉 연결을 형성하기 위한 콘택 오프닝(contact opening)을 형성하게 된다. 예를 들어, 공통 소스 라인(CSL:Common Source Line), 다이렉트 콘택(DC:Direct Contact), 금속 콘택(metal contact) 등을 위해서 층간 절연층(47)을 패터닝하여 게이트 스택(20)들 사이의 반도체 기판(10)을 노출시키는 여러 형태의 콘택 오프닝들을 형성하게 된다.After the interlayer insulating layer 47 is formed as shown in FIG. 5, the interlayer insulating layer 47 is patterned to form a contact opening for forming an electrical contact connection. For example, the interlayer insulating layer 47 may be patterned between the gate stacks 20 for the common source line (CSL), direct contact (DC), direct metal (metal contact), or the like. Various types of contact openings are formed to expose the semiconductor substrate 10.
그런데, 소자의 선폭이 미세해 짐에 따라, SSL 또는 GSL과 같은 게이트 스택(20)의 선폭이 또한 감소되고 있다. 이에 따라, CSL의 폭 또한 감소하게 되고 DC 또는 CSL 형성 시 접촉 저항이 증가하는 문제점이 또한 발생하고 있다.However, as the line width of the device becomes smaller, the line width of the gate stack 20 such as SSL or GSL is also reduced. Accordingly, the width of the CSL is also reduced and there is a problem that the contact resistance increases when the DC or CSL is formed.
본 발명이 이루고자 하는 기술적 과제는, 소자의 선폭 감소에 따른 게이트라인 사이에 채워지는 유전 물질에 따른 문턱 전압에의 영향을 방지할 수 있는 플래시 메모리 소자 제조 방법을 제공하는 데 있다.An object of the present invention is to provide a method of manufacturing a flash memory device capable of preventing the influence of the threshold voltage due to the dielectric material filled between the gate lines according to the reduction of the line width of the device.
도 1 내지 도 5는 종래의 플래시 메모리 소자(flash memory device) 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.1 to 5 are cross-sectional views schematically illustrating a method of manufacturing a conventional flash memory device.
도 6 내지 도 13은 본 발명의 실시예에 의한 플래시 메모리 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.6 to 13 are cross-sectional views schematically illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 14는 본 발명의 실시예에 의한 플래시 메모리 소자 제조 방법에서 제2스페이서가 도입되는 형태를 상세히 보여주는 단면도이다.14 is a cross-sectional view illustrating a form in which a second spacer is introduced in a method of manufacturing a flash memory device according to an embodiment of the present invention.
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 플래시 메모리 소자 제조 방법을 제공한다. 상기 제조 방법은 반도체 기판 상에 상호 다른 선폭을 가지는 두 종류의 게이트 스택(gate stack)을 형성하는 단계와, 상기 게이트 스택에 인접하는 상기 반도체 기판 부분에 제1불순물층을 이온 주입하는 단계와, 상기 게이트 스택의 측벽에 제1스페이서를 형성하는 단계와, 상기 게이트 스택들 중의 일부인 제1게이트 스택들을 가리고 다른 일부인 제2게이트 스택들을 선택적으로 노출하는 이온 주입 마스크를 도입하는 단계와, 상기 이온 주입 마스크에 의해서 노출되는 상기 제2게이트 스택의 상기 제1스페이서에 인접하는 상기 반도체 기판 부분에 제2불순물층을 이온 주입하여 상기 제1불순물층과 함께 엘디디(LDD:Lightly Doped Drain) 구조를 형성하는 단계와, 상기 제1스페이서 상에 적어도 상기 제1게이트 스택들 사이를 메우는 제2스페이서를 형성하는 단계와, 상기 제2스페이서 상에 상기 제2스페이서와 다른 절연 물질로 식각 방지층을 형성하는 단계. 및 상기 식각 방지층 상에 층간 절연층을 형성하는 단계를 포함하여 구성될 수 있다.One aspect of the present invention for achieving the above technical problem, provides a flash memory device manufacturing method. The manufacturing method includes forming two kinds of gate stacks having different line widths on a semiconductor substrate, ion implanting a first impurity layer into a portion of the semiconductor substrate adjacent to the gate stack; Forming a first spacer on a sidewall of the gate stack, introducing an ion implantation mask that masks first gate stacks that are part of the gate stacks and selectively exposes second gate stacks that are another part, the ion implantation A second impurity layer is ion-implanted into a portion of the semiconductor substrate adjacent to the first spacer of the second gate stack exposed by a mask to form an LDD structure together with the first impurity layer. And forming a second spacer on the first spacer, the second spacer filling the gap between at least the first gate stacks. , Wherein the step of forming an etch stop layer to the second spacer and the other insulating material on the second spacer. And forming an interlayer insulating layer on the etch stop layer.
상기 제조 방법에서 상기 게이트 스택을 형성하는 단계는 상기 반도체 기판 상에 게이트 산화층을 형성하는 단계와, 상기 게이트 산화층 상에 플로팅 게이트(floating gate)를 형성하는 단계와 상기 플로팅 게이트 상에 층간 유전층을 형성하는 단계와 상기 층간 유전층 상에 컨트롤 게이트를 형성하는 단계와, 상기컨트롤 게이트 상에 하드 마스크층을 형성하는 단계, 및 사진 식각 과정으로 상기 하드 마스크층이 형성된 결과물을 선택적으로 패터닝하는 단계를 포함할 수 있다. 이때, 상기 게이트 산화층 상에 플로팅 게이트(floating gate)를 형성하는 단계는 상기 게이트 산화층 상에 도전성 폴리 실리콘층을 형성하는 단계, 및 상기 도전성 폴리 실리콘층을 사진 식각 과정으로 패터닝하는 단계를 포함할 수 있다.In the manufacturing method, the forming of the gate stack may include forming a gate oxide layer on the semiconductor substrate, forming a floating gate on the gate oxide layer, and forming an interlayer dielectric layer on the floating gate. And forming a control gate on the interlayer dielectric layer, forming a hard mask layer on the control gate, and selectively patterning a result on which the hard mask layer is formed by a photolithography process. Can be. In this case, forming a floating gate on the gate oxide layer may include forming a conductive polysilicon layer on the gate oxide layer, and patterning the conductive polysilicon layer by a photolithography process. have.
한편, 상기 제1게이트 스택은 상기 제2게이트 스택에 비해 좁은 선폭으로 형성되고 상기 제1게이트 스택들 간의 사이는 상기 제2게이트 스택과의 사이에 비해 상대적으로 좁게 형성될 수 있다.The first gate stack may be formed to have a narrower line width than the second gate stack, and the first gate stack may be formed to be relatively narrower than the second gate stack than to the second gate stack.
상기 제1게이트 스택은 셀 영역에 형성될 수 있다.The first gate stack may be formed in the cell region.
또한, 상기 제1스페이서 및 상기 제2스페이서는 동종 물질로 형성될 수 있다. 예를 들어, 상기 제1스페이서 및 상기 제2스페이서는 실리콘 산화물로 형성되거나, 상기 제1스페이서 및 상기 제2스페이서는 실리콘 질화물로 형성될 수 있다. 상기 제조 방법은 상기 제1스페이서에 의해서 노출되는 상기 반도체 기판 부분에 옥시나이트라이드(NO) 이온 주입하는 단계를 더 포함할 수 있다. 여기서, 상기 옥시나이트라이드 이온 주입되는 상기 반도체 기판 부분은 공통 소스 라인(common source line) 또는 콘택(contact)이 접촉될 부분을 포함할 수 있다.In addition, the first spacer and the second spacer may be formed of the same material. For example, the first spacer and the second spacer may be formed of silicon oxide, or the first spacer and the second spacer may be formed of silicon nitride. The method may further include implanting oxynitride (NO) ions into a portion of the semiconductor substrate exposed by the first spacer. The portion of the semiconductor substrate to which the oxynitride ions are implanted may include a common source line or a portion to which a contact is to be contacted.
상기 제조 방법에서, 상기 제2스페이서를 형성하는 단계는 상기 제1스페이서가 형성된 결과물을 덮는 제2스페이서층을 형성하는 단계 및 상기 제2스페이서층을 상기 반도체 기판의 일부 표면이 적어도 노출될 때까지 건식 식각하는 단계를 포함할 수 있다. 이때, 상기 제2스페이서층을 형성하는 단계는 상기 제1게이트 스택들의 상대적으로 좁은 사이를 적어도 메우도록 제2스페이서층을 증착하는 단계를 포함할 수 있다.In the manufacturing method, the forming of the second spacer may include forming a second spacer layer covering a resultant product on which the first spacer is formed and exposing the second spacer layer until at least a portion of the surface of the semiconductor substrate is exposed. Dry etching may include the step. In this case, the forming of the second spacer layer may include depositing a second spacer layer to at least fill a relatively narrow gap between the first gate stacks.
상기 식각 방지층은 실리콘 질화물로 형성될 수 있다.The etch stop layer may be formed of silicon nitride.
본 발명에 따르면, 소자의 선폭 감소에 따른 게이트 라인 사이에 채워지는 유전 물질에 따른 문턱 전압에의 영향을 효과적으로 방지할 수 있는 플래시 메모리 소자 제조 방법을 제공한다. 더불어, 선폭 감소에 따른 접촉 저항의 증가를 효과적으로 방지할 수 있다.According to the present invention, there is provided a method of manufacturing a flash memory device capable of effectively preventing an influence on a threshold voltage due to a dielectric material filled between gate lines due to a decrease in line width of the device. In addition, an increase in contact resistance due to a decrease in line width can be effectively prevented.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below. Embodiments of the present invention are provided to more completely explain the present invention to those skilled in the art. Accordingly, the shape and the like of the elements in the drawings are exaggerated to emphasize a more clear description, and the elements denoted by the same reference numerals in the drawings means the same elements. In addition, where a layer is described as being "on" another layer or semiconductor substrate, the layer may exist in direct contact with the other layer or semiconductor substrate, or a third layer therebetween. May be interposed.
본 발명의 실시예에서는 스페이서를 도입하여 LDD 구조를 형성할 때, 스페이서 물질로 실리콘 질화물(Si3N4) 외에 유전율이 상대적으로 낮은 물질, 예컨대, 고온 산화물(HTO:High Temperature Oxide) 또는 중간 온도 산화물(MTO:Middle Temperature Oxide) 등과 같은 실리콘 산화물을 이용하는 방법을 제시한다. 이때, 이러한 스페이서 물질로 셀 영역의 게이트 라인들 사이를 충분히 채움으로써, 게이트 라인들 사이가 동종 물질로 채워지도록 하는 방법을 제시한다. 이에 따라, 이러한 유전 물질에 의해서 셀의 문턱 전압이 변화되는 것을 효과적으로 방지하는 바를 제시한다.In the embodiment of the present invention, when the spacer is introduced to form the LDD structure, a material having a relatively low dielectric constant other than silicon nitride (Si 3 N 4 ) as the spacer material, for example, high temperature oxide (HTO) or intermediate temperature A method of using a silicon oxide such as an MTO (Middle Temperature Oxide) is disclosed. In this case, a method of filling the gap between the gate lines of the cell region with the spacer material so that the gap between the gate lines is filled with the same material is provided. Accordingly, the present invention effectively prevents the threshold voltage of the cell from being changed by the dielectric material.
도 6 내지 도 13은 본 발명의 실시예에 의한 플래시 메모리 소자를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.6 to 13 are cross-sectional views schematically illustrating a method of manufacturing a flash memory device according to an embodiment of the present invention.
도 6을 참조하면, 반도체 기판(100) 상에 게이트 스택(200)을 형성한다. 이때, 반도체 기판(100)에는 선행 공정으로 트렌치(trench) 식각 공정 등에 의해서 소자 분리 과정이 수행되어 활성 영역과 비활성 영역으로 구분된 상태일 수 있다.Referring to FIG. 6, a gate stack 200 is formed on a semiconductor substrate 100. In this case, the semiconductor substrate 100 may be separated into an active region and an inactive region by performing a device isolation process by a trench etching process as a preceding process.
게이트 스택(200)은 바람직하게 실리콘으로 이루어진 기판(100) 상에 형성된 게이트 산화층(210), 플로팅 게이트(220), 층간 유전층(230), 컨트롤 게이트(240) 및 하드 마스크층(250)들이 적층되어 형성된다. 이때, 플로팅 게이트(220)는 바람직하게 도전성 폴리 실리콘(poly-silicon)으로 형성될 수 있으며, 층간 유전층(230)은 바람직하게 ONO(Oxide/Nitride/Oxide)층으로 형성될 수 있고, 컨트롤 게이트(240)는 도전성 폴리 실리콘층 및 텅스텐 실리사이드(WSix)층을 포함하여 형성될 수 있고, 하드 마스크층(250)은 바람직하게 실리콘 질화물(Si3N4)층으로 형성될 수 있다. 이때, 플로팅 게이트(220)는 상기 게이트 산화층(210) 상에 도전성폴리 실리콘층을 형성하고, 상기 도전성 폴리 실리콘층을 사진 식각 과정으로 패터닝하여 형성된다.The gate stack 200 is preferably formed by stacking a gate oxide layer 210, a floating gate 220, an interlayer dielectric layer 230, a control gate 240 and a hard mask layer 250 formed on a substrate 100 made of silicon. It is formed. In this case, the floating gate 220 may be preferably formed of a conductive poly-silicon, and the interlayer dielectric layer 230 may be preferably formed of an oxide / nitride / oxide (ONO) layer, and a control gate ( The 240 may include a conductive polysilicon layer and a tungsten silicide (WSi x ) layer, and the hard mask layer 250 may be preferably formed of a silicon nitride (Si 3 N 4 ) layer. In this case, the floating gate 220 is formed by forming a conductive polysilicon layer on the gate oxide layer 210 and patterning the conductive polysilicon layer by a photolithography process.
이와 같이 형성되는 게이트 스택(200)은 사진 식각 과정을 통해 패터닝되어 형성된다. 이러한 게이트 스택(200)들은 플래시 메모리 소자의 셀 영역 및 주변 회로 영역에 적절한 위치에 배치된다. 예를 들어, 셀 영역들에는 보다 매우 집적되게 상대적으로 보다 좁은 폭의 제1게이트 스택(200)들이 배치되고, 주변 회로 영역의 제2게이트 스택(290)은 주변 회로에 적합하게 셀 영역의 제1게이트 스택(270)에 비해 상대적으로 큰 폭으로 형성될 수 있다. 예컨대, 제2게이트 스택(290)은 NMOS 트랜지스터를 위해 준비될 수 있다(또는 PMOS 트랜지스터를 위해서 준비될 수도 있다).The gate stack 200 formed as described above is patterned and formed through a photolithography process. The gate stacks 200 are disposed at appropriate positions in the cell region and the peripheral circuit region of the flash memory device. For example, relatively narrower widths of the first gate stacks 200 are disposed in the cell regions, and the second gate stack 290 of the peripheral circuit region is formed in the cell region to be suitable for the peripheral circuit. It may be formed in a relatively larger width than the one-gate stack 270. For example, the second gate stack 290 may be prepared for the NMOS transistor (or may be prepared for the PMOS transistor).
도 7을 참조하면, 게이트 스택(200)에 인근하는 반도체 기판(100)에 드레인 및 소스 영역(drain/source region)으로 이용될 제1불순물층(310)을 형성한다. 이때, 제1불순물층(310)은 상대적으로 낮은 도핑(doping) 영역으로서, 예컨대, N-의 도전형을 이온 주입으로 반도체 기판(100)에 도핑함으로써 형성될 수 있다. 이때, 게이트 스택(200)은 이온 주입의 마스크로서 작용한다.Referring to FIG. 7, a first impurity layer 310 to be used as a drain and source region is formed in the semiconductor substrate 100 adjacent to the gate stack 200. In this case, the first impurity layer 310 is a relatively low doping region, for example, may be formed by doping the semiconductor substrate 100 with ion implantation of N − . At this time, the gate stack 200 serves as a mask for ion implantation.
도 8을 참조하면, 게이트 스택(200)을 덮는 제1스페이서층(410)을 형성한다. 이러한 제1스페이서층(410)은 게이트 스택(200)의 측벽에 제1스페이서를 형성하기 위해 증착된다. 이때, 제1스페이서층(410)은 유전율이 낮은 절연 물질, 예컨대, 고온 산화물(HTO) 또는 중간 온도 산화물(MTO) 등과 같은 실리콘 산화물로 형성될 수있다. 실리콘 질화물로도 형성될 수 있으나, 셀의 문턱 전압에의 유전 물질이 영향을 미치는 것을 최소화하기 위해서 보다 유전율이 낮은 실리콘 산화물로 제1스페이서층(410)을 증착하는 것이 바람직하다.Referring to FIG. 8, a first spacer layer 410 covering the gate stack 200 is formed. The first spacer layer 410 is deposited to form the first spacer on the sidewall of the gate stack 200. In this case, the first spacer layer 410 may be formed of an insulating material having a low dielectric constant, for example, silicon oxide such as high temperature oxide (HTO) or intermediate temperature oxide (MTO). Silicon nitride may also be formed, but in order to minimize the influence of the dielectric material on the threshold voltage of the cell, it is preferable to deposit the first spacer layer 410 with a silicon oxide having a lower dielectric constant.
도 9를 참조하면, 제1스페이서층(410)을 식각하여 게이트 스택(200)의 측벽을 덮는 제1스페이서(415)를 형성한다. 제1스페이서층(410)의 식각은 이방성 건식 식각으로 진행하게 하여 게이트 스택(200)의 측벽에 제1스페이서(410)가 형성되도록 한다. 이때, 제1스페이서(410)는 하드 마스크층(290)과 충분한 두께로 연결되어 게이트 스택(200)의 측벽을 완전히 가리도록 형성되는 것이 바람직하다.Referring to FIG. 9, the first spacer layer 410 is etched to form a first spacer 415 covering the sidewall of the gate stack 200. The etching of the first spacer layer 410 is performed by anisotropic dry etching so that the first spacer 410 is formed on the sidewall of the gate stack 200. In this case, the first spacer 410 is preferably formed to be completely connected to the hard mask layer 290 so as to completely cover the sidewall of the gate stack 200.
그럼에도 불구하고, 식각 공정 과정이나 후속되는 세정 과정에서 제1스페이서(410)의 상측 부위가 침식되어 제1스페이서(410)가 하드 마스크층(290)의 높이 보다 원하지 않게 낮아질 수도 있다. 더욱이, 제1스페이서(410)를 바람직하게 실리콘 산화물로 형성할 경우, 이러한 침식 문제는 더욱 심화될 수 있다. 그러나, 제1스페이서(410)가 컨트롤 게이트(240)의 텅스텐 실리사이드층을 노출하더라도, 본 발명의 실시예에서는 후속되는 공정에 의해서 이러한 노출을 보상하여 이러한 원하지 않는 노출에 따른 문제가 수반 발생되는 것을 효과적으로 방지할 수 있다.Nevertheless, an upper portion of the first spacer 410 may be eroded during the etching process or the subsequent cleaning process so that the first spacer 410 may be undesirably lower than the height of the hard mask layer 290. Furthermore, when the first spacer 410 is preferably formed of silicon oxide, this erosion problem may be further exacerbated. However, even if the first spacer 410 exposes the tungsten silicide layer of the control gate 240, in the embodiment of the present invention, the subsequent process compensates for this exposure, thereby causing a problem with this unwanted exposure. Can be effectively prevented.
한편, 후속에 형성될 층간 절연층(도시되지 않음)을 관통하여 반도체 기판(100) 등에 전기적으로 연결되는 접촉 연결을 형성할 때, 예컨대, 공통 소스 라인(CSL:Common Source Line), 다이렉트 콘택(DC:Direct Contact), 금속 콘택(metal contact) 등이 반도체 기판(100) 등과 전기적으로 연결되기 위해서 도입될 때, 소자의 선폭이 미세화됨에 따라 이러한 전기적 접촉에서의 저항 증가가수반될 수 있다.On the other hand, when forming a contact connection electrically connected to the semiconductor substrate 100 or the like through the interlayer insulating layer (not shown) to be formed later, for example, a common source line (CSL), a direct contact ( When a direct contact (DC), a metal contact, or the like is introduced to be electrically connected to the semiconductor substrate 100 or the like, an increase in resistance in the electrical contact may be accompanied by a miniaturization of the line width of the device.
이러한 접촉 저항의 증가를 방지하고 접촉 저항의 감소를 유도하기 위해서, 본 발명의 실시예에서는, 도 9에 도시된 바와 같이, 반도체 기판(100)에 NO(oxynitride) 이온 주입을 실시한다. NO 이온 주입은 반도체 기판(100)의 저항을 감소시키는 역할을 한다. 반도체 기판(100)의 표면에 주입되는 NO 이온은 표면에 존재하는 자연 산화막(native oxide) 등을 파괴하고 환원시키는 등의 작용을 하여, 반도체 기판(100) 표면의 저항을 낮추는 효과를 구현하게 된다. 따라서, NO 이온 주입 처리된 영역(370)은 보다 낮은 저항을 나타내게 되어, 이러한 영역(370)에 전기적으로 연결되는 CSL, DC, MC 등과의 접촉 저항이 감소될 수 있다.In order to prevent such an increase in contact resistance and induce a decrease in contact resistance, in the embodiment of the present invention, as shown in FIG. 9, oxynitride (NO) ion implantation is performed in the semiconductor substrate 100. NO ion implantation serves to reduce the resistance of the semiconductor substrate 100. NO ions implanted on the surface of the semiconductor substrate 100 act to destroy and reduce native oxides, etc., present on the surface, thereby reducing the resistance of the surface of the semiconductor substrate 100. . Accordingly, the NO ion implanted region 370 exhibits a lower resistance, so that contact resistance of CSL, DC, MC, etc., which is electrically connected to the region 370 may be reduced.
도 10을 참조하면, 제2게이트 스택(290)에 인근하는 반도체 기판(100)에 제1불순물층(310)과 함께 LDD 구조를 이루는 제2불순물층(350)을 이온 주입으로 도핑한다. 제2불순물층(350)은 상대적으로 높은 도핑 영역으로 예를 들어 N+도전형으로 이온 주입되어 형성된다. 이때, 제2게이트 스택(290)의 측벽에 도입된 제1스페이서(410)는 이온 주입 마스크로 이용된다. 한편, 이러한 LDD 구조는 제2게이트 스택(290)과 같이 NMOS 트랜지스터를 구성하기 위한 게이트 라인에만 선택적으로 부여될 수 있다. 이를 위해서, LDD 구조가 요구되지 않는 부분, 예컨대, 셀 영역은 이온 주입 과정 중에 별도의 이온 주입 마스크(500), 예컨대, 포토레지스트 패턴으로 가려질 수 있다.Referring to FIG. 10, the second impurity layer 350 having the LDD structure together with the first impurity layer 310 is doped into the semiconductor substrate 100 adjacent to the second gate stack 290 by ion implantation. The second impurity layer 350 is formed by ion implantation into a relatively high doping region, for example, N + conductivity type. In this case, the first spacer 410 introduced to the sidewall of the second gate stack 290 is used as an ion implantation mask. On the other hand, such an LDD structure may be selectively provided only to a gate line for forming an NMOS transistor like the second gate stack 290. To this end, portions where the LDD structure is not required, such as a cell region, may be covered by a separate ion implantation mask 500 such as a photoresist pattern during the ion implantation process.
도 11을 참조하면, 제1스페이서(415)를 덮도록, 결과물 상에제2스페이서층(430)을 제1스페이서(415)를 이루는 데 이용된 물질과 동일한 또는 대등한 물질로 형성한다. 예를 들어, HTO 또는 MTO 등과 같은 낮은 유전율의 실리콘 산화물로 제2스페이서층(430)을 게이트 스택(200)을 덮도록 형성한다. 이와 같은 제2스페이서층(430)은, 특히, 셀 영역의 제1게이트 스택(270)들 사이의 좁은 간격의 공간을 충분히 메울 수 있는 두께로 형성되는 것이 바람직하다. 이는 셀 영역의 제1게이트 스택(270)들 사이에 이종 막질들 간의 계면이 발생하는 것을 최대한 억제하는 데 유리하기 때문이다.Referring to FIG. 11, the second spacer layer 430 is formed of the same or equivalent material as the material used to form the first spacer 415 so as to cover the first spacer 415. For example, the second spacer layer 430 is formed to cover the gate stack 200 with silicon oxide having a low dielectric constant such as HTO or MTO. In particular, the second spacer layer 430 is preferably formed to have a thickness sufficient to fill a narrow gap between the first gate stacks 270 of the cell region. This is because it is advantageous to suppress the generation of the interface between the heterogeneous films between the first gate stacks 270 of the cell region.
도 12를 참조하면, 제2스페이서층(430)을 식각하여 게이트 스택(200)의 측벽을 추가로 덮는 제2스페이서(435)를 적어도 제1스페이서(415) 상측을 덮도록 형성한다. 이를 위해서, 제2스페이서층(430)을 적어도 반도체 기판(100)의 표면이 노출될 때까지 건식 식각하여 제2스페이서(435)를 형성한다. 이때, 건식 식각은 이방성 건식 식각으로 진행할 수 있다. 노출되는 반도체 기판(100) 영역은 실질적으로 후속 공정에서 CSL이나 DC 또는 MC 등과 같은 전기적 연결들이 접촉될 영역에 해당된다.Referring to FIG. 12, the second spacer layer 430 is etched to form a second spacer 435 which covers the sidewall of the gate stack 200 to cover at least the first spacer 415. To this end, the second spacer layer 430 is dry-etched until at least the surface of the semiconductor substrate 100 is exposed to form the second spacer 435. At this time, the dry etching may proceed to anisotropic dry etching. The exposed region of the semiconductor substrate 100 substantially corresponds to the region where electrical connections such as CSL, DC, or MC are to be contacted in a subsequent process.
이러한 노출되는 반도체 기판(100) 영역들은 도 11에 도시된 바와 같이 실질적으로 게이트 스택(200) 사이의 간격이 상대적으로 넓은 부분에 해당된다. 이와 대조되게, 셀 영역의 게이트 스택(200)들, 제1게이트 스택(270) 사이는 상대적으로 매우 좁은 간격을 가진다. 이에 따라, 제2스페이서(435)는 이러한 상대적으로 좁은 제1게이트 스택(200)들 사이에서는 이러한 제1게이트 스택(200)들 사이 간격을 충분히 메워주게 된다.As shown in FIG. 11, the exposed semiconductor substrate 100 regions correspond to portions having relatively large spacings between the gate stacks 200. In contrast, the gate stacks 200 and the first gate stack 270 of the cell region have a relatively narrow gap. Accordingly, the second spacer 435 fills the gap between the first gate stacks 200 between the relatively narrow first gate stacks 200.
한편, 이러한 제2스페이서(435)의 도입은 컨트롤 게이트(240) 등의 노출에 수반될 수 있는 산화 등의 문제를 극복하게 한다. 구체적으로, 상술한 바와 같이 제1스페이서(410)의 원하지 않는 침식 등에 의해서 제1스페이서(410)에 컨트롤 게이트(240) 부분, 특히, 컨트롤 게이트(240)를 이루는 텅스텐 실리사이드층 부분이 노출될 수 있다. 그러나, 본 발명의 실시예에서는 제2스페이서(435)를 추가로 도입함으로써, 제1스페이서(410)에 의해 충분히 가려지지 못한 부분이 발생하더라도 이러한 노출 부분을 제2스페이서(435)가 충분히 추가적으로 가려주게 된다. 이에 따라, 텅스텐 실리사이드층 등과 같은 산화가 용이하게 이루어질 수 있는 금속 실리사이드층의 노출에 따른 산화 문제가 발생하는 것을 효과적으로 방지할 수 있다.On the other hand, the introduction of the second spacer 435 overcomes problems such as oxidation that may be accompanied by exposure of the control gate 240 or the like. Specifically, as described above, a portion of the control gate 240, in particular, a portion of the tungsten silicide layer forming the control gate 240 may be exposed to the first spacer 410 by unwanted erosion or the like of the first spacer 410. have. However, in the embodiment of the present invention, by additionally introducing the second spacer 435, even if a portion that is not sufficiently covered by the first spacer 410 occurs, the second spacer 435 covers the exposed portion sufficiently. Given. Accordingly, it is possible to effectively prevent the occurrence of an oxidation problem due to the exposure of the metal silicide layer, which may be easily oxidized, such as a tungsten silicide layer.
도 13을 참조하면, 식각 방지층(450)을 형성한 후, 층간 절연층(470)을 바람직하게 실리콘 산화물로 형성한다. 이때, 식각 방지층(450)은 후속의 층간 절연층(470)을 식각 또는 패터닝할 때, 이러한 식각 과정에 의해서 스페이서(410, 450) 또는 반도체 기판(100) 등이 과다하게 침식되는 것을 방지하는 역할을 한다. 즉, 층간 절연층(470)의 식각을 종료하는 역할을 한다. 이를 위해서 식각 방지층(450)은 층간 절연층(470)과 식각 선택비를 바람직하게 가지는 실리콘 질화물로 형성될 수 있다.Referring to FIG. 13, after the etch stop layer 450 is formed, the interlayer insulating layer 470 is preferably formed of silicon oxide. In this case, the etch stop layer 450 prevents excessive erosion of the spacers 410 and 450 or the semiconductor substrate 100 by such an etching process when etching or patterning a subsequent interlayer insulating layer 470. Do it. That is, it serves to terminate the etching of the interlayer insulating layer 470. To this end, the etch stop layer 450 may be formed of silicon nitride having an interlayer insulating layer 470 and an etch selectivity.
종래에서는 도 4에 도시된 바와 같이 NMOS의 N+/N_의 제1 및 제2불순물층들(31, 35)의 LDD 구조가 형성될 때, 셀 영역의 제1게이트 스택(27)들 사이는 빈 공간으로 남아 있게 된다. 따라서, 도 5에 이러한 제1게이트 스택(27)들사이에는 후속 공정에서 식각 방지층(45)으로 채워지게 된다. 특히, 단위 셀 제1게이트 스택(27)들 사이에 식각 방지층(45)이 채워지게 된다. 이에 따라, 제1게이트 스택(27)들 사이의 공간에 스페이서(41)와는 다른 이종 막질인 실리콘 질화물(Si3N4)의 식각 방지층(45)으로 채워지게 되어, 실리콘 산화물/실리콘 질화물/실리콘 산화물의 막질 구조의 이종 막질 계면이 제1게이트 스택(27)들 사이에 구비된다. 이에 따라, 제1게이트 스택(27)들 사이는 결국 높은 유전율을 나타내는 구조를 가지게 된다. 이에 다라, 인접 셀의 문턱 전압(Vth)의 변화가 메모리 셀의 문턱 전압(Vth) 변화에 민감한 영향을 주게 된다.Conventionally, when the LDD structures of the first and second impurity layers 31 and 35 of N + / N _ of the NMOS are formed, as shown in FIG. 4, between the first gate stacks 27 of the cell region. Will remain empty. Therefore, in FIG. 5, the first gate stacks 27 are filled with the etch stop layer 45 in a subsequent process. In particular, the etch stop layer 45 is filled between the unit cell first gate stacks 27. Accordingly, the space between the first gate stacks 27 is filled with the etch stop layer 45 of silicon nitride (Si 3 N 4 ), which is a different film quality different from that of the spacer 41, to form silicon oxide / silicon nitride / silicon. A heterogeneous film interface of the oxide film structure is provided between the first gate stacks 27. Accordingly, the first gate stacks 27 may have a structure showing high dielectric constant. Accordingly, the change in the threshold voltage V th of the adjacent cell has a sensitive influence on the change in the threshold voltage V th of the memory cell.
이와 대조되게 본 발명의 실시예에서는, 도 12에 도시된 바와 같이 하나의 단위 셀 내의 제1게이트 스택(270)들 사이에 이러한 식각 방지층(450)의 실리콘 질화물이 채워지는 것이 최대한 방지될 수 있다. 실질적으로, 제1게이트 스택(270)들 사이가 상대적으로 좁은 영역, 즉, 단위 셀 내에서의 제1게이트 스택(270)들 사이 영역에서는 식각 방지층(450)과 제2스페이서(435)의 계면이 실질적으로 제1게이트 스택(270)의 컨트롤 게이트(240) 보다 높은 위치에서 형성되게 된다.In contrast, in the embodiment of the present invention, the silicon nitride of the etch stop layer 450 may be prevented from filling between the first gate stacks 270 in one unit cell as shown in FIG. 12. . Substantially, the interface between the etch stop layer 450 and the second spacer 435 is relatively narrow between the first gate stacks 270, that is, between the first gate stacks 270 in the unit cell. It is formed at a position substantially higher than the control gate 240 of the first gate stack 270.
따라서, 셀 내의 제1게이트 스택(270)들 사이에 이종 막질 계면, 즉, 실리콘 산화물과 실리콘 질화물의 계면이 도입되는 것을 억제할 수 있다. 이에 따라, 이웃하는 제1게이트 스택(270)들 간의 유전율을 보다 낮출 수 있다. 이에 따라, 소자의 미세화에 따라 인접 셀의 문턱 전압(Vth)의 변화가 메모리 셀의 문턱 전압(Vth) 변화에 민감한 영향을 주는 것을 최대한 효과적으로 방지할 수 있다.Therefore, it is possible to suppress the introduction of a heterogeneous interfacial interface, that is, the interface between silicon oxide and silicon nitride, between the first gate stacks 270 in the cell. Accordingly, the dielectric constant between neighboring first gate stacks 270 may be lowered. Accordingly, it is possible to effectively prevent the change of the threshold voltage V th of the adjacent cell from being sensitive to the change of the threshold voltage V th of the memory cell as the device becomes smaller.
도 13에 도시된 바와 같이 층간 절연층(470)이 형성된 후에, 층간 절연층(470)을 패터닝하여 반도체 기판(100)과의 전기적 접촉 연결을 형성하기 위한 콘택 오프닝(도시되지 않음)을 형성하게 된다. 예를 들어, CSL, DC, MC 등을 위해서 층간 절연층(470)을 패터닝하여 게이트 스택(200)들 사이의 반도체 기판(100) 부분을 선택적으로 노출시키는 여러 형태의 콘택 오프닝들을 형성하게 된다. 이때, 노출되는 반도체 기판(100) 표면 부분은 도 9에서 설명한 바와 같이 NO 이온 주입으로 표면 처리된 상태인 영역(370)에 실질적으로 해당되게 된다. 이에 따라, DC 또는 CSL 형성 시 접촉 저항이 감소되는 효과를 구현할 수 있다.After the interlayer insulating layer 470 is formed as shown in FIG. 13, the interlayer insulating layer 470 is patterned to form a contact opening (not shown) for forming an electrical contact connection with the semiconductor substrate 100. do. For example, the interlayer insulating layer 470 is patterned for CSL, DC, MC, etc. to form various types of contact openings that selectively expose portions of the semiconductor substrate 100 between the gate stacks 200. In this case, the exposed portion of the surface of the semiconductor substrate 100 substantially corresponds to the region 370 surface-treated with NO ion implantation as described with reference to FIG. 9. Accordingly, the effect of reducing the contact resistance when forming the DC or CSL can be implemented.
도 14는 본 발명의 실시예에 의한 제2스페이서(435)의 도입 형태를 상세히 보여주는 단면도이다.14 is a cross-sectional view showing in detail the introduction form of the second spacer 435 according to an embodiment of the present invention.
도 14를 참조하면, 제2스페이서(435)의 도입에 따라 게이트 스택(200)에 인근하는 반도체 기판(100)에는 이중 턱이 발생하게 된다. 이러한 이중 턱의 발생은 제1스페이서(415)와 제2스페이서(435)가 형성될 때 도입되는 식각 과정들에 수반된다. 또한, 제1스페이서(415)가 컨트롤 게이트(240)를 충분히 가려주지 못하는 경우가 발생하여, 도전성 폴리 실리콘층(241)과 함께 컨트롤 게이트(240)를 이루는 금속 실리사이드층, 예컨대, 텅스텐 실리사이드층(245)이 제1스페이서(415)에 대해서 노출되더라도, 추가의 제2스페이서(435)가 이러한 노출 부위를 다시 충분히 가려주게 된다. 이에 따라, 텅스텐 실리사이드층(245)이 노출되어 층간 절연층(470) 등을 위한 열처리 공정 등에서 원하지 않게 산화되는 것을 효과적으로 방지할 수 있다.Referring to FIG. 14, with the introduction of the second spacer 435, a double jaw occurs in the semiconductor substrate 100 adjacent to the gate stack 200. The occurrence of this double jaw is accompanied by etching processes introduced when the first spacer 415 and the second spacer 435 are formed. In addition, a case where the first spacer 415 does not sufficiently cover the control gate 240 may occur, such that a metal silicide layer constituting the control gate 240 together with the conductive polysilicon layer 241, for example, a tungsten silicide layer ( Although 245 is exposed with respect to the first spacer 415, an additional second spacer 435 will again sufficiently mask this exposed site. Accordingly, the tungsten silicide layer 245 may be exposed to effectively prevent unwanted oxidation in the heat treatment process for the interlayer insulating layer 470 or the like.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention. .
상술한 본 발명에 따르면, 셀 내의 게이트 스택들 사이의 유전율을 효과적으로 낮출 수 있어, 이웃하는 셀들 사이에서 인접 셀의 문턱 전압(Vth)의 변화가 다른 메모리 셀의 문턱 전압(Vth) 변화에 민감한 영향을 주는 것을 최대한 효과적으로 방지할 수 있다. 또한, 스페이서를 형성할 때 컨트롤 게이트를 이루는 텅스텐 실리사이드층이 노출되어 후속 열처리 공정에서 산화되는 것을 충분히 방지할 수 있다. 더욱이, NO 이온 주입 처리 과정을 도입하여 접촉 저항의 감소를 유도할 수 있어, 공통 소스 라인, 콘택 등과 반도체 기판과의 사이에서의 소자의 미세화에 기인하는 접촉 저항 증가를 방지할 수 있다.According to the present invention described above, the threshold voltage (V th) changes in it can effectively reduce the dielectric constant between the gate stacks in the cell, change in threshold voltage (V th) of the cell adjacent to between neighboring cells by other memory cells Sensitive influences can be prevented as effectively as possible. In addition, when forming the spacer, the tungsten silicide layer constituting the control gate may be exposed to sufficiently prevent oxidation in a subsequent heat treatment process. Furthermore, the NO ion implantation process can be introduced to induce a decrease in contact resistance, thereby preventing an increase in contact resistance due to miniaturization of the device between the common source line, the contact, and the semiconductor substrate.
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