KR20030082094A - Data realignment device of serial communication receiver - Google Patents
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Abstract
Description
본 발명은 직렬 데이터 수신 장치에 관한 것으로, 더욱 상세하게는 데이터 수신시에 데이터의 시작 위치의 계산 과정에 의한 지연 시간을 갖지 않고 데이터 정렬이 이루어지도록 하는 직렬 데이터 수신장치의 데이터 정렬 장치에 관한 것이다.The present invention relates to a serial data receiving apparatus, and more particularly, to a data sorting apparatus of a serial data receiving apparatus which allows data to be aligned without having a delay time caused by a calculation process of a start position of data at the time of data reception. .
일반적으로 디지털 회로 내에 사용되는 데이터 시프트 레지스터는 다수의 플립플롭 회로를 접속하여 이루어지며, 데이터를 일시적으로 저장하고 필요한 경우 출력할 수 있도록 되어 있다.In general, a data shift register used in a digital circuit is formed by connecting a plurality of flip-flop circuits, so that data can be temporarily stored and output if necessary.
즉, 데이터 시프트 레지스터는 다수의 플립플롭을 접속하여 구성되며 클럭 펄스신호가 인가될 때마다 인접하는 플립플롭에 순차적으로 데이터가 전송되도록 한 것이다.That is, the data shift register is configured by connecting a plurality of flip-flops, and the data is sequentially transmitted to adjacent flip-flops whenever a clock pulse signal is applied.
이하에서 종래 기술의 직렬 데이터 수신장치의 데이터 정렬 장치에 관하여 설명한다.Hereinafter, a data alignment device of a serial data receiver of the related art will be described.
도 1은 종래 기술의 직렬 데이터 수신 장치의 데이터 정렬 장치의 구성도이다.1 is a block diagram of a data alignment device of a serial data receiving device of the prior art.
먼저, 직렬 데이터를 순차적으로 시프트하여 출력하는 시프트 레지스터부(1a)(1b)(1c)(1d)(1e)와, 리드 사이즈 정보를 입력으로 하여 카운트 동작 및 비교 동작을 하는 카운터/비교기(2)와, 카운터/비교기(2)의 출력 신호와 동기 클럭을 이용하여 상기 시프트 레지스터부(1a)(1b)(1c)(1d)(1e)로 직렬 데이터 출력을 위한 클럭 신호를 출력하는 직렬 데이터 출력 클럭 출력부(3)로 크게 구성된다.First, a shift register unit 1a (1b) (1c) (1d) (1e) which sequentially shifts and outputs serial data, and a counter / comparator (2) which performs count operation and comparison operation by using read size information as input. ) And serial data for outputting a clock signal for serial data output to the shift registers 1a, 1b, 1c, 1d, and 1e using the output signal of the counter / comparator 2 and the synchronous clock. The output clock output section 3 is large.
여기서, 직렬 데이터 출력 클럭 출력부(3)는 AND 게이트로 구성된다.Here, the serial data output clock output section 3 is composed of an AND gate.
이와 같이 다수의 바이트를 수신할 수 있는 시프트 레지스터를 구성할 경우에는 수신되는 바이트의 사이즈가 가변하는 것에 따라 최종 수신을 마쳤을 때 데이터의 시작 위치가 가변한다.When a shift register capable of receiving a large number of bytes is configured as described above, the start position of the data varies when the final reception is completed due to the change in the size of the received byte.
즉, 만약 1 바이트만 수신했을 경우 첫 번째 시프트 레지스터(1a)의 출력단(4)에서 처음 시작 데이터를 읽을 수 있지만 8 바이트를 수신했을 경우는 최종 시프트 레지스터(1e)의 출력단(5)에서 처음 시작 데이터를 읽을 수 있게 된다.That is, if only one byte is received, the first start data can be read from the output stage 4 of the first shift register 1a, but if eight bytes are received, the first start data is output from the output stage 5 of the last shift register 1e. The data can be read.
이런 것을 방지하기 위해서 마이크로 프로세서에서 읽어갈 때 자신이 읽고자하는 바이트의 사이즈를 계산하거나 또는 카운터/비교기(2)에서 하드웨어 로직으로 항상 최대치의 바이트가 입력되는 것으로 클럭수를 계산하여 시작데이터의 위치를 정렬시키는 방법을 사용한다.To prevent this from happening, the size of the byte to be read by the microprocessor is calculated or the maximum number of bytes are always input to the hardware logic in the counter / comparator (2). Use the method of sorting.
그러나 이와 같은 종래 기술의 직렬 데이터 수신 장치는 다음과 같은 문제가 있다.However, such a prior art serial data receiving apparatus has the following problems.
이와 같이 다수의 바이트를 수신할 수 있는 시프트 레지스터를 구성할 경우에는 수신되는 바이트의 사이즈가 가변하는 것에 의해 1 바이트를 읽는 경우에도 8바이트를 읽었을 경우 걸리는 시간만큼이 항상 소요되기 때문에 이에 따른 동작 성능의 감소, 시간 지연 등의 문제가 나타난다.As such, when a shift register capable of receiving a large number of bytes is configured, since the size of the received byte is variable, the time required to read 8 bytes is always required even when reading 1 byte. Problems such as a decrease in time and a time delay.
또한, 소프트웨어로 계산을 하는 경우 매번 리드 사이즈를 계산하여 데이터의 읽어야하는 불편함이 있고 또한 마이크로프로세서가 빈번히 리드 동작을 취하므로 이에 따른 성능 감소가 나타나게 된다.In addition, in the case of software calculation, it is inconvenient to read the data by calculating the read size every time, and the microprocessor frequently reads the data, thereby reducing the performance.
본 발명은 이와 같은 종래 기술의 데이터 수신 장치의 문제를 해결하기 위한 것으로, 데이터 수신시에 데이터의 시작 위치의 계산 과정에 의한 지연 시간을 갖지 않고 데이터 정렬이 이루어지도록 하는 직렬 데이터 수신 장치의 데이터 정렬장치를 제공하는데 그 목적이 있다.The present invention is to solve the problem of the data receiver of the prior art, the data alignment of the serial data receiving device such that the data is aligned without having a delay time by the calculation process of the start position of the data at the time of data reception The purpose is to provide a device.
도 1은 종래 기술의 직렬 데이터 수신 장치의 데이터 정렬 장치의 구성도,1 is a block diagram of a data alignment device of a serial data receiving device of the prior art;
도 2는 본 발명에 따른 직렬 데이터 수신 장치의 데이터 정렬 장치의 구성도.2 is a block diagram of a data alignment device of a serial data receiving device according to the present invention;
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
21a, 21b, 21c, 21d, 21e : 시프트 레지스터부21a, 21b, 21c, 21d, 21e: shift register section
22 : 멀티플렉서부23 : 멀티플렉서 제어부22: multiplexer section 23: multiplexer control section
24 : 어드레스 디코더25 : 클럭 공급부24: address decoder 25: clock supply unit
26 : 카운터/비교부27 : 곱셈기26: counter / comparison unit 27: multiplier
이와 같은 목적을 달성하기 위한 본 발명에 따른 직렬 데이터 수신 장치의 데이터 정렬 장치는 수신되는 데이터를 직렬/병렬 시프트하여 출력하는 시프트 레지스터부; 상기 시프트 레지스터부의 출력 바이트중에서 사용자가 원하는 위치의 수신 바이트를 데이터 버스로 출력시켜주기 위한 멀티플렉서부; 입력 어드레스를 디코딩하여 사용자가 원하는 수신 데이터 레지스터에 대한 선택 신호(A)를 출력하는 어드레스 디코더; 상기 선택 신호(A)와 리드 동작의 바이트 사이즈 정보를 받아서 그 데이터의 위치를 계산하고 이 결과값에 의해 제어 신호(B)를 출력하는 멀티플렉서 제어부; 리드 사이즈 정보와 수신 데이터를 곱하는 곱셈기의 출력 및 동기 클럭 신호에 의해 카운트 동작 및 비교 동작을 하여 출력하는 카운터/비교기; 및 상기 카운터/비교기의 출력 신호와 동기 클럭 신호에 의해 동기 클럭이 출력되는 기간을 결정하는 클럭 공급부를 포함하는 것을 특징으로 한다.The data alignment device of the serial data receiving apparatus according to the present invention for achieving the above object comprises a shift register unit for outputting the serial / parallel shift of the received data; A multiplexer unit for outputting a received byte of a position desired by a user from the output bytes of the shift register unit to a data bus; An address decoder for decoding an input address and outputting a selection signal A for a reception data register desired by a user; A multiplexer controller which receives the selection signal A and the byte size information of the read operation, calculates a position of the data, and outputs a control signal B based on the result value; A counter / comparator for outputting a count operation and a comparison operation by an output of a multiplier that multiplies read size information by received data and a synchronous clock signal; And a clock supply unit configured to determine a period during which the synchronous clock is output by the output signal of the counter / comparator and the synchronous clock signal.
이하, 첨부된 도면을 참고하여 본 발명에 따른 직렬 데이터 수신 장치의 데이터 정렬 장치에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a data sorting apparatus of a serial data receiving apparatus according to the present invention will be described in detail with reference to the accompanying drawings.
도 2는 본 발명에 따른 직렬 데이터 수신 장치의 데이터 정렬 장치의 구성도이다.2 is a block diagram of a data alignment device of a serial data receiving device according to the present invention.
본 발명은 데이터 수신시에 시간 지연없이 빠른 성능을 보장하면서 소프트웨어 측면에서도 시작 데이터 위치 계산없이 효율적으로 사용 할 수 있는 회로를 제공하기 위한 것이다.The present invention is to provide a circuit that can be efficiently used without calculating the start data position in terms of software while ensuring fast performance without time delay when receiving data.
그 구성은 수신되는 데이터를 직렬/병렬 시프트하여 출력하는 시프트 레지스터부(21a)(21b)(21c)(21d)(21e)와, 시프트 레지스터부(21a)(21b)(21c)(21d)(21e)의 출력 바이트중에서 사용자가 원하는 위치의 수신 바이트를 데이터 버스로 출력시켜주기 위한 멀티플렉서부(22)와, 어드레스 버스를 통하여 입력되는 어드레스를 디코딩하여 사용자가 원하는 수신 데이터 레지스터에 대한 선택 신호(A)를 출력하는 어드레스 디코더(24)와, 상기 사용자가 원하는 수신 데이터 레지스터에 대한 선택 신호(A)와 리드 동작의 바이트 사이즈 정보를 받아서 그 데이터의 위치를 계산하고 이 결과값으로 멀티플렉서부(22)를 제어하기 위한 제어 신호(B)를 출력하는 멀티플렉서 제어부(23)와, 바이트 단위의 리드 사이즈 정보와 수신 데이터를 곱하는 곱셈기(27)와, 곱셈기의 출력 및 동기 클럭 신호에 의해 카운트 동작 및 비교 동작을 하여 출력하는 카운터/비교기(26)와, 카운터/비교기(26)의 출력 신호와 동기 클럭 신호에 의해 입력되는 리드 사이즈 정보가 바이트 단위이므로 이를 비트 단위로 바꾸어 동기 클럭이 출력되는 기간을 결정하는 클럭 공급부(25)로 구성된다.The configuration includes shift register sections 21a, 21b, 21c, 21d, 21e for shifting and outputting received data in series / parallel, and shift register sections 21a, 21b, 21c, 21d ( A multiplexer unit 22 for outputting the received byte of the desired position of the user from the output bytes of 21e) to the data bus, and a selection signal (A) for the received data register desired by the user by decoding the address inputted through the address bus. ), An address decoder 24 for outputting a signal), a selection signal A for the reception data register desired by the user, and byte size information of a read operation are received, the position of the data is calculated, and the multiplexer unit 22 is used as the result value. A multiplexer control unit 23 for outputting a control signal B for controlling a signal, a multiplier 27 for multiplying read size information in bytes and received data, and an output and a synchronization clock of the multiplier. The counter / comparator 26 outputting the count operation and the comparison operation by the signal and the read size information inputted by the output signal of the counter / comparator 26 and the synchronous clock signal are in units of bytes. It consists of a clock supply part 25 which determines the period which a clock is output.
여기서, 클럭 공급부(25)는 AND 게이트로 구성된다.Here, the clock supply section 25 is composed of an AND gate.
이와 같은 본 발명에 따른 직렬 데이터 수신 장치의 데이터 정렬 장치의 동작을 설명하면 다음과 같다.The operation of the data alignment device of the serial data receiver according to the present invention will be described as follows.
본 발명의 직렬 데이터 수신 장치에서 수신 가능한 최대 바이트 수를 8바이트라고 가정한 후에 설명한다.A description will be given after assuming that the maximum number of bytes that can be received by the serial data receiving apparatus of the present invention is 8 bytes.
최대 수신가능 바이트 수가 8바이트이므로 멀티플렉서부(22)의 입력부는 1~8의 8가지의 경우가 된다.Since the maximum number of bytes that can be received is 8 bytes, the input section of the multiplexer section 22 is eight cases of 1 to 8.
멀티플렉서 제어부(23)에서 출력되는 멀티플렉서 제어 신호(B)는 3가지(23= 8)가 된다.The multiplexer control signal B output from the multiplexer control unit 23 is three (2 3 = 8).
만약, 사용자가 3개의 바이트를 수신하고자 한다면 리드 사이즈 정보를 '3'으로 입력한다.If the user wants to receive 3 bytes, the read size information is input as '3'.
그러면 수신부의 시프트레지스터부(21a)(21b)(21c)(21d)(21e)에는 클럭 공급부(25)의 동작에 의해 총 24 비트만큼의 직렬 데이터를 수신할 수 있도록 클럭이 나온다.Then, a clock is outputted to the shift registers 21a, 21b, 21c, 21d, and 21e of the receiver so that a total of 24 bits of serial data can be received by the operation of the clock supply unit 25.
그리고 카운터/비교기(26)는 입력된 리드 사이즈 정보와 카운터의 값이 일치하는 경우에 '0'을 출력하여 더 이상 클럭이 시프트레지스터부(21a)(21b)(21c)(21d)(21e)에 공급되지 않도록 한다.The counter / comparator 26 outputs '0' when the input read size information and the counter value coincide so that the clock is no longer shifted by the register registers 21a, 21b, 21c, 21d and 21e. Do not supply to.
수신된 1번째 바이트는 도 2의 'N-2번째 바이트(현재의 실시예에서는 6번째 바이트) 시프트레지스터(21c)에 저장되어 있는 상태이다.The received first byte is a state stored in the shift register 21c of the " N-2 " byte (6th byte in the present embodiment) of FIG.
사용자가 수신된 1번째 바이트를 읽고자 하면 1번째 바이트에 대한 어드레스를 입력하고 이에 따라 어드레스 디코더(24)가 데이터 레지스터에 대한 선택 신호(A)중에 1개를 인에이블 시킨다.If the user wants to read the received first byte, he enters the address for the first byte and accordingly the address decoder 24 enables one of the selection signals A for the data register.
이와 같은 상태에서 멀티플렉서 제어부(23)에서의 Y = N - (Size - Index)의 계산에 의해 Y = 8 - (3 - 1) = 6이 되어 멀티플렉서 제어 신호(B)는 '011'이 된다.In this state, Y = 8-(3-1) = 6 by calculating Y = N-(Size-Index) in the multiplexer control unit 23, and the multiplexer control signal B becomes '011'.
여기서, Y는 멀티플렉서 제어 신호(B)이고, N은 최대 수신 가능 바이트 수를의미한다.Where Y is the multiplexer control signal B and N is the maximum number of bytes that can be received.
그리고 Size는 리드 사이즈 정보이고, Index는 사용자가 선택한 어드레스의 디코딩에 의한 데이터 레지스터에 대한 선택 신호(A)중에 인에이블된 신호이다.Size is read size information, and Index is an enabled signal in the selection signal A for the data register by decoding the address selected by the user.
이와 같은 제어에 의해 멀티플렉서부(22)의 N-2번째 port(실시예에서는 6번째 port)를 열게 되며 사용자는 데이터 버스를 통하여 이 데이터를 읽어갈 수 있게 된다.By this control, the N-2nd port (6th port in the embodiment) of the multiplexer unit 22 is opened, and the user can read this data through the data bus.
이와 같은 본 발명은 직렬통신을 하는 장치에 있어서 1 바이트(byte) 이상의 데이터를 수신하는 경우 이 데이터를 시간 지연없이 시프트 레지스터로부터 정렬하여 출력하는 것이 가능하도록 한다.In the present invention as described above, in the case of serial communication, when data of 1 byte or more is received, the data can be aligned and output from the shift register without time delay.
이상 본 발명의 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술분야에 있어서 통상의 지식을 가진 사람이라면, 첨부된 청구 범위에 정의된 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다. 따라서 본 발명의 앞으로의 실시예들의 변경은 본 발명의 기술을 벗어날 수 없을 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will appreciate that the present invention may be modified without departing from the spirit and scope of the invention as defined in the appended claims. It will be appreciated that modifications or variations may be made. Therefore, changes in the future embodiments of the present invention will not be able to escape the technology of the present invention.
이와 같은 본 발명에 따른 직렬 데이터 수신 장치의 데이터 정렬 장치는 다음과 같은 효과가 있다.The data alignment device of the serial data receiver according to the present invention has the following effects.
수신된 바이트만큼만 시프트레지스터가 동작하므로 데이터 수신시에 시간지연 요소를 근본적으로 제한한다.Since the shift register operates only as many bytes as received, it fundamentally limits the time delay factor when receiving data.
이는 효율적으로 마이크로프로세서가 동작하는 것을 가능하게 하는 효과를갖는다.This has the effect of enabling the microprocessor to operate efficiently.
1 바이트씩 수신하는 소프트웨어 프로그램의 경우에 항상 N 바이트를 받는 만큼의 시간이 소요되지 않고 본 발명에서는 수신 시간을 1/N 만큼으로 절약하는 효과를 구현한다.In the case of a software program receiving one byte at a time, it does not always take time to receive N bytes, and the present invention realizes the effect of saving the reception time by 1 / N.
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