KR20030002235A - Prefetch device for high speed DRAM - Google Patents

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Abstract

PURPOSE: A pre-fetch apparatus for high-speed DRAM is provided to minimize the number of data lines by installing a pre-fetch circuit at a memory bank and using a bidirectional high-speed shift register. CONSTITUTION: The first pre-fetch portion(100) is installed between the bank 0(20) and the bank 1(10). The second pre-fetch portion(200) is installed between the bank 3(30) and the bank 2(40). A pipe latch portion(50) is connected with the first pre-fetch portion(100) and the second pre-fetch portion(200). The first pre-fetch portion(100) and the second pre-fetch portion(200) are connected with a 16DQ pin through the pipe latch portion(50). An operating speed of a core is about 100MHz. The numbers of data lines for the first and the second pre-fetch portions(100,200) are determined according to an external clock speed. The first and the second pre-fetch portions(100,200) perform an interfacing function between high-speed data and a low-speed core.

Description

고속력 디램을 위한 프리패치 장치{Prefetch device for high speed DRAM}Prefetch device for high speed DRAM

본 발명은 고속력 디램을 위한 프리패치 장치에 관한 것으로, 특히 고속력 디램의 프리패치 회로의 배치와 회로의 구성을 효율적으로 설계하여 면적의 증가를 최소화시킴과 동시에 고속력 동작시의 안정도를 높여줄 수 있도록 하는 고속력 디램을 위한 프리패치 장치에 관한 것이다.The present invention relates to a prefetching device for high speed DRAM, and in particular, the layout and configuration of the prepatch circuit of the high speed DRAM can be efficiently designed to minimize the increase of the area and at the same time increase the stability during the high speed operation. The present invention relates to a prefetching device for high-speed DRAM that can be given.

일반적으로, 디램이 고속력으로 동작하기 위해서는 대부분 데이터 엑세스시 한꺼번에 많은 데이터를 읽어내어 이것을 빠른 속도록 한정된 데이터 버스로 인가하는 방법을 사용하는데, 이것은 데이터 저장 소자인 디램 셀의 속도는 증가시키는데 한계가 있기 때문이다.In general, in order to operate a DRAM at high speed, a method of reading a large amount of data at the time of data access and applying it to a limited data bus at a high speed is used. This is a limitation in increasing the speed of a DRAM cell as a data storage device. Because there is.

예를 들어, SDRAM인 DDR(double data rate) 메모리는 노멀(normal) SDRAM의 2배가 되는 데이터를 한꺼번에 코어(core) 메모리 셀로부터 읽어내어, 데이터 엑세스 레이트(rate)를 최대 클럭 주파수의 2배가 되는 속도로 데이터를 리드하거나 라이트할 수 있도록 한다.For example, DDR (double data rate) memory, which reads twice the data of a normal SDRAM from core memory cells at once, doubles the data access rate to twice the maximum clock frequency. Allows you to read or write data at speed.

따라서, 이렇게 2배의 속도로 데이터를 읽어내는데 고속력 접근을 가능케 하는 장치를 2비트의 프리패치 장치라고 한다.Thus, a device that enables high-speed access to read data at twice the speed is called a 2-bit prefetch device.

그러나, 메모리 장치에 이러한 프리패치 장치를 사용하면 2배의 속도로 데이터를 제어하기 위해 데이터 라인 수가 2배로 늘어나기 때문에 면적의 증가를 가져오는 문제점이 있다.However, the use of such a prefetch device in a memory device has a problem of increasing the area since the number of data lines is doubled to control data at twice the speed.

즉, 기존의 프리패치 회로는 리드시와 라이트시 프리패치 회로를 따로 구분하여 사용하고 별도의 회로로 배치되어 있기 때문에 면적의 증가를 가져오게 되고, 리던던트 회로나 리던던트 데이터 버스를 충분히 활용하지 못하여 전체 칩의 면적이 증가하게 되는 문제점이 있다.In other words, the existing prefetch circuit uses separate read-and-write prefetch circuits separately and is arranged as separate circuits, resulting in an increase in area, and insufficient use of redundant circuits or redundant data buses. There is a problem that the area of the chip is increased.

특히, SDRAM보다 4배 또는 8배 빠른 최대 데이터 레이트로 동작하는 고속력 장치에서는 더 많은 데이터 라인이 필요하기 때문에 면적 증가의 문제가 더욱 심각해진다.In particular, high-power devices that operate at full data rates four or eight times faster than SDRAM require more data lines, which makes the problem of increased area more serious.

결국, 기존의 프리패치 장치는 데이터 라인의 숫자를 최대한 줄이기 위해 내부 고속력 버스를 사용하여 데이터 라인의 수를 줄이는데는 성공했지만, 프리패치 회로 자체가 차지하는 면적의 비중이 상대적으로 많이 커졌기 때문에 결과적으로메모리 장치의 면적 감소에 크게 기여하지 못하는 문제점이 있다.As a result, conventional prefetchers have succeeded in reducing the number of data lines by using an internal high-speed bus to minimize the number of data lines, but as a result the area of the prefetch circuit itself has become relatively large. There is a problem that does not contribute significantly to the reduction of the area of the memory device.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 프리패치 회로를 메모리 뱅크와 뱅크 사이에 배치함으로써 데이터 라인의 갯수를 최대한 줄이고, 양방향 고속력 시프트 레지스터를 사용하여 리드 경로나 라이트 경로를 공유함으로써 데이터 라인의 수를 반으로 줄이도록 하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and the prefetch circuit is disposed between the memory bank and the bank to reduce the number of data lines as much as possible, and share the read path or the write path using a bidirectional high speed shift register. The purpose is to reduce the number of data lines by half.

도 1은 본 발명에 따른 고속력 디램을 위한 프리패치 장치의 구성도.1 is a block diagram of a prefetch device for a high-speed DRAM according to the present invention.

도 2는 본 발명에 따른 고속력 디램을 위한 프리패치 장치의 시스템 배치도.2 is a system layout diagram of a prefetching device for a high speed DRAM according to the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

10,20,30,40 : 뱅크 50 : 파이프 래치부10, 20, 30, 40: bank 50: pipe latch

100,200 : 프리패치부 110,120,130,140 : 스위치부100,200: prefetch unit 110,120,130,140: switch unit

150,160,170,180 : 레지스터부150,160,170,180: register

상기한 목적을 달성하기 위한 본 발명의 고속력 디램을 위한 프리패치 장치는, 코어를 구비한 복수개의 뱅크들과, 복수개의 뱅크 사이에 연결되어 외부 클럭 신호의 속도 및 코어의 동작 속도에 따라 데이터 전송 속도를 제어하는 복수개의 프리패치부들과, 프리패치부들로부터 출력되는 데이터 전송 속도에 따라 데이터를 래치하는 파이프 래치부 및 파이프 래치부와 외부간의 데이터 인터페이스를 이루는 데이터 입출력수단을 구비함을 특징으로 한다.A prefetching device for a high speed DRAM of the present invention for achieving the above object, the plurality of banks having a core, and connected between the plurality of banks according to the speed of the external clock signal and the operating speed of the core data And a plurality of prefetchers for controlling the transfer rate, a pipe latch unit for latching data according to the data transfer rates output from the prefetch units, and data input / output means for forming a data interface between the pipe latch unit and the outside. do.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

제 1도는 본 발명에 따른 고속력 디램을 위한 프리패치 장치의 구성을 나타낸다.1 shows a configuration of a prefetching device for a high speed DRAM according to the present invention.

도 1을 보면, 본 발명의 장치는 4개의 뱅크(10~40)로 구성되는데, 뱅크0(10) 및 뱅크1(10) 사이에 제 1프리패치부(100)를 구비하고, 뱅크2(40) 및 뱅크4(30) 사이에 제 2프리패치부(200)를 구비한다.1, the apparatus of the present invention is composed of four banks 10 to 40, having a first prefetch unit 100 between bank 0 (10) and bank 1 (10), and bank 2 ( A second prefetch unit 200 is provided between the 40 and the bank 4 30.

그리고, 제 1프리패치부(100) 및 제 2프리패치부(200)와 연결된 파이프 래치(pipe latch)부(50)를 통해 16DQ핀과 연결된다.The pin 16 is connected to the 16DQ pin through a pipe latch unit 50 connected to the first prefetch unit 100 and the second prepatch unit 200.

이러한 구성을 갖는 본 발명에서 코어의 동작 속도는 약 100㎒이고, 외부 클럭의 속도에 따라 프리패치부(100,200)가 필요로 하는 데이터 라인의 수가 결정된다.In the present invention having such a configuration, the operation speed of the core is about 100 MHz, and the number of data lines required by the prefetch units 100 and 200 is determined according to the speed of the external clock.

따라서, 본 발명은 뱅크와 뱅크 사이에 고속력 프리패치부를 구비하여 저속력의 코어와 고속력의 외부 클럭을 인터페이스 하게 된다.Therefore, the present invention provides a high speed prefetch unit between the bank and the bank to interface the low speed core and the high speed external clock.

도 1에서 외부 클럭이 400㎒이고 최대 데이터 레이트가 핀당 800Mbps라고 하면 고속력 디램을 구성하기 위한 가장 효율적인 방법은 외부 클럭을 활용하여 고속력 데이터 버스를 구성하는 것이다.In FIG. 1, when the external clock is 400 MHz and the maximum data rate is 800 Mbps per pin, the most efficient method for configuring a high speed DRAM is to configure a high speed data bus using an external clock.

이러한 고속력 데이터 버스의 대역폭(bandwidth)은 ×16의 메모리로 동작하기 위해서 32개의 라인을 400㎒로 동작시키는 것이다.The bandwidth of this high-speed data bus is to operate 32 lines at 400 MHz in order to operate with x16 memory.

따라서, 이러한 동작을 가능케 하기 위해서 도 1과 같이 저속력의 코어와 고속력 데이타간의 인터페이스 역할을 하는 프리패치부(100,200)가 필요하다.Therefore, in order to enable such an operation, as shown in FIG. 1, the prefetch units 100 and 200 that serve as an interface between the low speed core and the high speed data are required.

예를 들어, 노멀 DRAM에서와 같은 4뱅크 구조에서는 뱅크와 뱅크간의 피치(Pitch)를 최소화하기 위해 데이터를 데이터 버스(data bus)가 분할된 두개의 프리패치부(100,200)로부터 엑세스하게 된다.For example, in a four bank structure such as in a normal DRAM, data is accessed from two prefetch units 100 and 200 in which data buses are divided in order to minimize the pitch between the banks and the banks.

이 각각의 프리패치부(100,200)는 결국 코어 쪽에서의 64개의 데이터 라인을 파이프 래치부(50)로 전송하고, 파이프 래치부(50)에서 16개의 데이터 라인으로 만들어, 코어의 속력보다 4배 빠른 속도로 전송할 수 있게 하는 인터페이스 역할을한다.Each of these prefetch sections 100,200 eventually transfers 64 data lines from the core side to the pipe latch section 50 and turns the pipe latch section 50 into 16 data lines, four times faster than the core's speed. It serves as an interface that allows transmission at speed.

한편, 도 2는 도 1에서 설명한 제 1프리패치부(100)에 관한 상세 구성도를 나타낸다.2 shows a detailed configuration diagram of the first prefetch unit 100 described with reference to FIG. 1.

도 2는 제 1도에서 외부 클럭이 400㎒이고 코어의 속력이 100㎒일 때의 제 1프리패치부(100)의 구성을 나타낸다.FIG. 2 shows the configuration of the first prefetch unit 100 when the external clock is 400 MHz and the speed of the core is 100 MHz in FIG.

뱅크0(20)과 뱅크1(10) 사이에 구비된 제 1프리패치부(100)는 4개의 스위치부(110~140)와 4개의 레지스터부(150~180)로 구성되는데, 고속력 데이터 라인 갯수가 DQ패드의 핀 개수와 동일하다.The first prefetch unit 100 provided between the bank 0 (20) and the bank 1 (10) is composed of four switch units (110-140) and four register units (150-180). The number of lines equals the number of pins on the DQ pad.

여기서, 하나의 스위치부(110)는 뱅크0(20) 및 뱅크1(10) 사이에 각각 16개의 I/O SA(sense amp)와 라이트 드라이버(write driver)를 구비한다.Here, one switch unit 110 includes 16 I / O sense amplifiers (SAs) and write drivers between the banks 0 (20) and 1 (10).

여기서, I/O SA는 뱅크1(10)로부터 리드한 데이터를 증폭하여 제 1스위치부(110)로 출력하고, 반대로 라이트 드라이버는 제 1스위치부(110)를 통해 기록할 데이터를 뱅크1(10)에 라이트할 경우 동작한다.Here, the I / O SA amplifies the data read from the bank 1 (10) and outputs it to the first switch unit 110. On the contrary, the write driver writes data to be written through the first switch unit 110 to the bank 1 ( It works when writing to 10).

그리고, 각각의 스위치부(110~140) 사이에는 레지스터부(150~180)가 구비되어 뱅크로부터 DQ핀으로 리드할 데이터와 DQ핀으로부터 뱅크에 라이트할 데이터를 저장한다.In addition, register units 150 to 180 are provided between the switch units 110 to 140 to store data to be read from the bank to the DQ pin and data to be written to the bank from the DQ pin.

이러한 레지스터부(150~180)는 16비트의 양방향 시프트 레지스터로서, 하나의 뱅크와 연결된 인터페이스 라인을 각각의 레지스터부(150)에 16비트씩 연결하고, 결국 파이프 래치부(50)를 통하여 64개의 데이터 라인을 16개의 데이터 라인으로 만들게 된다.The registers 150 to 180 are bi-bit shift registers of 16 bits, and each of the interface lines connected to one bank is connected to each register unit 150 by 16 bits, and eventually, 64 through the pipe latch unit 50. The data line is made into 16 data lines.

이러한 구성을 갖는 본 발명의 동작 과정을 데이터 리드시와 라이트시로 나누어 설명하면 다음과 같다.An operation process of the present invention having such a configuration will be described below by dividing data read and write.

먼저, 데이터 리드시에는 스위치부(110~140)를 통해 각각의 레지스터부(150~180)간의 데이터 경로를 차단하고 뱅크로부터 레지스터부(150~180)로의 경로를 열어주면 64비트의 뱅크 데이터가 I/O SA를 통해 증폭되어 4개의 레지스터부(150~180)에 각각 저장된다.First, when reading data, the data path between each register unit 150 to 180 is blocked through the switch unit 110 to 140, and the path to the register unit 150 to 180 is opened from the bank. Amplified through the I / O SA is stored in each of the four register units (150 ~ 180).

이어서, 스위치부(110~140)를 통해 코어로부터 레지스터부(150~180)로의 경로를 차단하고, 레지스터부(150~180)간의 고속력 경로를 열어주면 각각의 레지스터부(150~180)에 저장된 데이터가 파이프 래치부(150)를 통해 16DQ핀으로 시프팅된다.Subsequently, the paths from the core to the register parts 150 to 180 are blocked through the switch parts 110 to 140, and the high-speed path between the register parts 150 to 180 is opened to each of the register parts 150 to 180. The stored data is shifted to the 16DQ pin through the pipe latch unit 150.

반대로, 데이터 라이트시에는 스위치부(110~140)를 통해 코어로부터 레지스터부(150~180)쪽으로의 경로를 차단하고, 레지스터부(150~180)간의 고속력 경로를 열어주어 16DQ핀 쪽에서 고속력으로 입력되는 데이터가 제 4레지스터부(180)에서 제 1레지스터부(150)까지 차례로 저장된다.On the contrary, when writing data, the path from the core to the register parts 150 to 180 is interrupted through the switch parts 110 to 140, and the high speed power path between the register parts 150 to 180 is opened to open the high speed power on the 16DQ pin side. Data input to the first register unit 150 is sequentially stored from the fourth register unit 180 to the first register unit 150.

이어서, 레지스터부(150~180)에 데이터가 모두 저장되면 스위치부(110~140)를 통해 레지스터부(150~180)간의 데이터 경로를 차단하고 레지스터부(150~180)로부터 코어 쪽으로의 경로를 열어주어 다수의 레지스터부(150~!80)에 저장된 데이터가 뱅크 쪽의 라이트 드라이버로 병렬로 전송되어 뱅크에 데이터를 라이트할 수 있게 된다.Subsequently, when all data is stored in the register units 150 to 180, the data paths between the register units 150 to 180 are blocked through the switch units 110 to 140, and the path from the register units 150 to 180 to the core is blocked. The data stored in the plurality of registers 150 to 80 are transferred in parallel to the write driver on the bank side so that the data can be written to the bank.

따라서, 데이터의 리드나 라이트시 별도의 데이터 라인 없이 리드와 라이트경로를 공유하는 고속력 라인을 사용하여 데이터 라인을 반으로 줄일 수 있을 뿐 아니라 면적을 감소시킬 수 있게 한다.Therefore, the data line can be reduced in half and the area can be reduced by using a high-speed line that shares the read and write paths without separate data lines when reading or writing data.

한편, 도 2에서, 4개의 레지스터부(150~180)는 4개로 구성되어 있는데 이것은 외부클럭(400㎒)/코어 속력(100㎒)=4이기 때문에 설정된 갯수이다.On the other hand, in Fig. 2, four register parts 150 to 180 are constituted by four, which is a set number because the external clock (400 MHz) / core speed (100 MHz) = 4.

만약, 외부클럭/코어 속력=3으로 설계하였다면 레지스터부는 3개로 구성될 수 있다.If the external clock / core speed = 3, the register part may consist of three parts.

이러한 경우, 하나의 레지스터부와 연결된 데이터 라인이 16개이므로 모두 48개의 데이터 라인을 16개의 고속력 라인으로 인터페이스 하게 된다.In this case, since 16 data lines are connected to one register unit, all 48 data lines are interfaced with 16 high speed power lines.

이상에서 설명한 바와 같이, 본 발명의 고속력 디램을 위한 프리패치 장치는, 뱅크와 뱅크 사이에 프리패치 회로를 설계하여 데이터 라인의 갯수를 최소화 할 수 있다.As described above, in the prefetching device for the high-speed DRAM of the present invention, a prefetch circuit may be designed between the banks and the banks to minimize the number of data lines.

또한, 고속력 데이터 버스 자체도 리드 경로와 라이트 경로의 구분 없이 공유하여 사용함으로써 고속력 디램을 설계할 수 있으며 면적을 최소화 할 수 있게 되는 효과를 제공한다.In addition, the high-speed data bus itself can be used without sharing the lead path and the light path, so that the high-speed DRAM can be designed and the area can be minimized.

Claims (7)

코어를 구비한 복수개의 뱅크들;A plurality of banks having a core; 상기 복수개의 뱅크 사이에 연결되어 외부 클럭 신호의 속도 및 상기 코어의 동작 속도에 따라 데이터 전송 속도를 제어하는 복수개의 프리패치부들;A plurality of prefetch units connected between the plurality of banks to control a data transmission rate according to a speed of an external clock signal and an operation speed of the core; 상기 프리패치부들로부터 출력되는 데이터 전송 속도에 따라 상기 데이터를 래치하는 파이프 래치부; 및A pipe latch unit configured to latch the data according to data transfer rates output from the prefetch units; And 상기 파이프 래치부와 외부간의 데이터 인터페이스를 이루는 데이터 입출력수단을 구비함을 특징으로 하는 고속력 디램을 위한 프리패치 장치.And a data input / output means for forming a data interface between the pipe latch unit and an external device. 제 1항에 있어서, 상기 프리패치부는The method of claim 1, wherein the prefetch unit 쌍을 이루는 상기 뱅크로부터 각각 데이터를 리드하기 위하여 각 뱅크에 매칭되면서 대칭되는 구조를 갖는 복수개의 I/O 센스 앰프들;A plurality of I / O sense amplifiers having a symmetrical structure that is matched to each bank for respectively reading data from the paired banks; 쌍을 이루는 상기 뱅크에 각각 데이터를 라이트하기 위하여 각 뱅크에 매칭되면서 대칭되는 구조를 갖는 복수개의 라이트 드라이버들;A plurality of write drivers having a symmetrical structure matching each bank to write data to the paired banks respectively; 쌍을 이루는 상기 뱅크에 각각 상대되는 I/O센스 앰프들과 라이트 드라이버들에 연결되어서, 상기 I/O 센스 앰프의 신호를 상기 파이프 래치부에 출력하거나 상기 데이터 입출력부로부터 입력되는 데이터를 상기 라이트 드라이버들에 출력하기 위한 동작을 선택적으로 제어하는 복수개의 스위치부들; 및It is connected to I / O sense amplifiers and write drivers respectively corresponding to the paired banks, and outputs a signal of the I / O sense amplifier to the pipe latch unit or writes data input from the data input / output unit. A plurality of switch units for selectively controlling an operation for outputting to the drivers; And 양측으로 인접하는 상기 스위치부들의 제어에 따라 상기 I/O 센스 앰프들의신호를 저장하거나 상기 데이터 입출력부로부터 입력되는 데이터를 선택적으로 저장하는 복수개의 레지스터부들을 구비함을 특징으로 하는 고속력 디램을 위한 프리패치 장치.And a plurality of register units configured to store signals of the I / O sense amplifiers or selectively store data input from the data input / output unit under the control of the switch units adjacent to both sides. Prefetch device for. 제 1항 또는 제 2항에 있어서, 상기 프리패치부는The method of claim 1 or 2, wherein the prefetch unit 상기 데이터의 리드 및 라이트시 데이터 라인을 공유하는 것을 특징으로 하는 고속력 디램을 위한 프리패치 장치.And a data line sharing the data line during read and write of the data. 제 2항에 있어서, 상기 스위치부들은The method of claim 2, wherein the switch unit 상기 I/O 센스 앰프들 및 라이트 드라이버들과 상기 각각의 레지스터부들 사이에 연결되어 데이터 리드 및 라이트시 상기 레지스터부들간의 경로와 상기 코어의 경로를 선택적으로 스위칭하는 것을 특징으로 하는 고속력 디램을 위한 프리패치 장치.And connected between the I / O sense amplifiers and write drivers and the respective register parts to selectively switch a path between the register parts and a path of the core during data read and write. Prefetch device. 제 2항에 있어서, 상기 데이터 입출력 수단은The data input and output means of claim 2 복수의 DQ패드를 구비하고, 상기 레지스터부들에 연결된 데이터 라인은 상기 데이터 입출력수단을 이루는 DQ패드의 갯수와 동일하게 구성됨을 특징으로 하는 고속력 디램을 위한 프리패치 장치.And a plurality of DQ pads, wherein the data lines connected to the register units are configured equal to the number of DQ pads forming the data input / output means. 제 2항에 있어서, 상기 레지스터부들의 갯수는The method of claim 2, wherein the number of register portions is 외부 클럭 속도/코어의 속도로 결정되어 구성됨을 특징으로 하는 고속력 디램을 위한 프리패치 장치.A prefetching device for high-speed DRAM, characterized in that determined by the external clock speed / core speed. 제 2항에 있어서, 상기 레지스터부는The method of claim 2, wherein the register unit 양방향 시프트 레지스터로 구성됨을 특징으로 하는 고속력 디램을 위한 프리패치 장치.A prefetching device for high speed DRAMs, characterized by a bidirectional shift register.
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