KR20020088554A - Flash Memory Cell and Method Of Forming The Same - Google Patents
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Abstract
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로서, 특히 플래시 메모리의 셀 및 그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly to a cell of a flash memory and a method of forming the same.
플래시 메모리의 단위 셀은 활성영역 상에 차례로 형성된 게이트 산화막, 전기적으로 절연된 부유게이트, 워드라인을 구성하는 제어게이트 및 상기 부유게이트와 상기 제어게이트 사이에 개재된 게이트 층간절연막을 포함한다. 상기 플래시 메모리 셀은 상기 부유게이트에 Fowler-Nordheim tunneling 또는 channel hot carrier에 의해 전자를 주입하거나 상기 Fowler-Nordheim tunneling에 의해 전자를 빼내는 방식으로 상기 부유게이트의 전위를 변화시키는 동작원리를 가진다. 그런데 플래쉬 메모리가 점차 고집적화 됨에 따라 상기 부유게이트의 전위가 불필요한 영향을 받는 현상이 발생한다. 상기 불필요한 영향을 주는 원인에는 인접 제어게이트의 전압, 인접 제어게이트 하부의 부유게이트 전위, 같은 제어게이트 하부에 인접한 부유게이트 전위등이 있다. 특히 상기 같은 제어게이트 하부에 인접한 부유게이트 전위에 의한 특정 부유게이트 문턱전압에의 영향은 멀티레벨 셀(multi-level cell)의 경우 문제가 된다.The unit cell of the flash memory includes a gate oxide film sequentially formed on an active region, an electrically insulated floating gate, a control gate constituting a word line, and a gate interlayer insulating layer interposed between the floating gate and the control gate. The flash memory cell has an operation principle of changing the potential of the floating gate by injecting electrons into the floating gate by Fowler-Nordheim tunneling or channel hot carrier or extracting electrons by the Fowler-Nordheim tunneling. However, as the flash memory is increasingly integrated, the potential of the floating gate is unnecessarily affected. The unnecessary influence may include the voltage of the adjacent control gate, the floating gate potential under the adjacent control gate, and the floating gate potential adjacent to the same control gate. In particular, the influence of the specific floating gate threshold voltage by the floating gate potential adjacent to the lower portion of the control gate is a problem in the case of a multi-level cell.
도 1은 종래 기술에 따른 플래시 메모리의 셀을 나타내는 사시도이다. 도 1을 참조하면, 반도체기판(10)에 활성영역을 한정하면서 일방향으로 형성된 소자분리막 패턴(40)이 배치된다. 수평적으로는 상기 소자분리막 패턴(40) 사이이며, 수직적으로는 상기 활성영역 상인 위치에 게이트산화막 패턴(20) 및 하부 부유게이트(30)가 차례로 배치된다. 상기 소자분리막 패턴(40)에 직교하는 게이트 층간절연막 패턴(60) 및 제어게이트(70)가 상기 소자분리막 패턴(40) 및 상기 하부 부유게이트(30) 상부에 형성된다. 상기 게이트 층간절연막 패턴(60) 및 상기 하부 부유게이트(30) 사이에는 상기 하부 부유게이트(30)의 전면 및 상기 소자분리막 패턴(40)의 가장자리 상부면을 덮는 상부 부유게이트(50)가 개재된다. 여기서 상부 부유게이트(50) 및 하부 부유게이트(30)는 부유게이트를 구성한다. 평면적으로 볼때, 상기 부유게이트는 사각형의 섬의 형태를 갖는다.1 is a perspective view showing a cell of a flash memory according to the prior art. Referring to FIG. 1, an isolation layer pattern 40 formed in one direction while defining an active region is disposed on a semiconductor substrate 10. The gate oxide layer pattern 20 and the lower floating gate 30 are sequentially disposed at positions between the device isolation layer patterns 40 horizontally and vertically above the active region. A gate interlayer insulating layer pattern 60 and a control gate 70 that are orthogonal to the device isolation layer pattern 40 are formed on the device isolation layer pattern 40 and the lower floating gate 30. An upper floating gate 50 is disposed between the gate interlayer insulating layer pattern 60 and the lower floating gate 30 to cover an entire surface of the lower floating gate 30 and an upper surface of an edge of the device isolation layer pattern 40. . Here, the upper floating gate 50 and the lower floating gate 30 constitute a floating gate. In plan view, the floating gate has a rectangular island shape.
상기 구조체를 포함하는 플래시 메모리에 있어서, 특정 부유게이트의 문턱전압(Vth)이 -3V에서 2.6V로 변할 경우, 같은 워드라인 아래에 위치하면서 상기 특정 부유게이트와 인접한 부유게이트의 문턱전압의 변화는 시뮬레이션 결과 0.095V이다. 멀티레벨 셀의 경우 셀에 저장된 정보를 구분하기 위한 셀 준위의 폭 및 간격이 좁기때문에, 상기와 같은 간섭의 크기는 멀티레벨 셀의 제조에서 피해야할 문제점으로 대두된다.In the flash memory including the structure, when the threshold voltage (V th ) of the specific floating gate is changed from -3V to 2.6V, the threshold voltage of the floating gate adjacent to the specific floating gate while located under the same word line The simulation result is 0.095V. In the case of a multilevel cell, since the width and spacing of the cell levels for distinguishing the information stored in the cell are narrow, the magnitude of such interference is a problem to be avoided in the manufacture of the multilevel cell.
도 2는 상기 문제점을 해결하기위해 또다른 종래기술에서 제시된 플래시 메모리의 셀을 나타내는 단면도이다. 도 2를 참조하면, 상기 도 1의 셀에 비해 부유게이트(31)는 수직한 측벽을 가지며 동시에 제어게이트(61)의 측벽하부가 게이트 산화막(21) 하부의 반도체기판에 인접하는 특징을 가진다. 즉 소자분리막 패턴(41)의 상부면은 상기 게이트 산화막(21)의 하부면보다 낮다. 또한 반도체기판(11) 및 상기 제어게이트(61) 사이에는 게이트층간절연막(51)만이 개재되는 영역(99)이 형성된다. 그 결과, 서로 이웃하는 부유게이트들 사이의 기생 커패시턴스(parastic capacitance)를 최소화시키는 장점을 가진다.2 is a cross-sectional view showing a cell of a flash memory proposed in another prior art to solve the above problem. Referring to FIG. 2, the floating gate 31 has a vertical sidewall compared to the cell of FIG. 1, and at the same time, the lower sidewall of the control gate 61 is adjacent to the semiconductor substrate under the gate oxide layer 21. That is, the upper surface of the device isolation layer pattern 41 is lower than the lower surface of the gate oxide layer 21. In addition, a region 99 between only the semiconductor substrate 11 and the control gate 61 is formed between the gate interlayer insulating films 51. As a result, there is an advantage of minimizing parasitic capacitance between neighboring floating gates.
하지만 상기 영역(99)은 상기 제어게이트(61)와 상기 반도체기판(11)에 인가해준 전압의 차이로 인해 쉽게 손상되는 문제점이 있다.However, the region 99 is easily damaged due to the difference in voltage applied to the control gate 61 and the semiconductor substrate 11.
본 발명이 이루고자 하는 기술적 과제는 서로 이웃하는 부유게이트들 사이의 기생 커패시턴스를 최소화시키는 플래시 메모리의 셀을 제공하는데 있다.An object of the present invention is to provide a cell of a flash memory that minimizes parasitic capacitance between adjacent floating gates.
본 발명이 이루고자 하는 또다른 기술적 과제는 서로 이웃하는 부유게이트들 사이의 소자분리막을 리세스시키어 부유게이트들 사이의 기생 커패시턴스를 최소화시킬 수 있는 플래시 메모리의 셀 형성 방법을 제공하는데 있다.Another object of the present invention is to provide a method of forming a cell of a flash memory that can minimize parasitic capacitance between floating gates by recessing device isolation layers between adjacent floating gates.
도 1은 종래 기술에 따른 플래시 메모리의 셀을 나타내는 사시도이다.1 is a perspective view showing a cell of a flash memory according to the prior art.
도 2는 또다른 종래 기술에 따른 플래시 메모리의 셀을 나타내는 단면도이다.2 is a cross-sectional view showing a cell of a flash memory according to another prior art.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 셀 형성방법을 나타내는 단면도들이다.3 to 6 are cross-sectional views illustrating a cell forming method of a flash memory according to an exemplary embodiment of the present invention.
도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 셀을 나타내는 사시도이다.7 is a perspective view showing a cell of a flash memory according to a preferred embodiment of the present invention.
상기한 기술적 과제를 달성하기 위하여, 본 발명은 플래시 메모리의 셀을 제공한다. 이 셀은 반도체기판의 소정영역에 형성되어 활성영역을 한정하는 소자분리막 패턴, 상기 소자분리막 패턴 및 상기 활성영역의 상부를 가로지르는 제어게이트, 상기 제어게이트 및 상기 활성영역 사이에 개재되고 차례로 적층된 하부 부유게이트 및 상부 부유게이트로 구성되는 부유게이트 및 적어도 상기 제어게이트 아래에 위치하면서 서로 이웃하는 상부 부유게이트들 사이의 소자분리막 패턴이 리세스되어 형성된 오목영역을 포함한다. 상기 하부 부유게이트는 상기 활성영역과 동일한 폭을 갖고, 상기 상부 부유게이트는 상기 하부 부유게이트보다 넓은 폭을 갖는다. 상기 제어게이트는 상기 오목영역 내부까지 연장된 것을 특징으로 한다.In order to achieve the above technical problem, the present invention provides a cell of a flash memory. The cell is formed in a predetermined region of the semiconductor substrate, the device isolation layer pattern defining an active region, the device isolation layer pattern and a control gate crossing the upper portion of the active region, interposed between the control gate and the active region and sequentially stacked. A floating gate including a lower floating gate and an upper floating gate and a recess region formed by recessing an isolation pattern between adjacent upper floating gates positioned under at least the control gate and adjacent to each other are formed. The lower floating gate has the same width as the active region, and the upper floating gate has a wider width than the lower floating gate. The control gate is extended to the inside of the concave region.
상기 제어게이트의 하부면은 적어도 인접한 상기 하부 부유게이트의 하부면보다 낮은 것이 바람직하다.Preferably, the bottom surface of the control gate is lower than at least the bottom surface of the adjacent lower floating gate.
상기한 또다른 기술적 과제를 달성하기 위하여, 본 발명은 소자분리막 패턴을 리세스하여 오목영역을 형성하는 플래시 메모리의 셀 형성방법을 제공한다. 이 방법은 반도체기판 상에 차례로 적층된 게이트 산화막 패턴 및 제 1 도전막 패턴을 형성하고, 상기 제 1 도전막 패턴들 사이의 갭 영역 아래의 반도체기판을 식각하여 활성영역을 한정하는 트렌치 영역을 형성하고, 상기 트렌치 영역을 채우고 적어도상기 제 1 도전막 패턴의 상부면까지 연장된 소자분리막 패턴을 형성하고, 상기 제 1 도전막 패턴의 전면 및 상기 제 1 도전막 패턴과 인접한 상기 소자분리막 패턴의 가장자리를 덮는 제 2 도전막 패턴을 형성하고, 상기 제 2 도전막 패턴 사이의 소자분리막 패턴을 식각하여 오목영역을 형성하고, 상기 오목영역이 형성된 결과물 전면에 게이트 층간절연막 및 제어게이트 도전막을 차례로 형성한 후, 상기 제어게이트 도전막, 상기 게이트 층간절연막, 상기 제 2 도전막 패턴 및 상기 제 1 도전막 패턴을 연속적으로 패터닝하여 상기 소자분리막 패턴을 가로지르는 제어게이트, 상기 제어게이트와 상기 활성영역 사이에 차례로 적층된 하부 부유게이트 및 상부 부유게이트를 형성하는 단계를 포함한다.In order to achieve the above another technical problem, the present invention provides a cell forming method of a flash memory to recess the device isolation layer pattern to form a concave region. The method forms a gate oxide layer pattern and a first conductive layer pattern sequentially stacked on the semiconductor substrate, and forms a trench region defining an active region by etching the semiconductor substrate under the gap region between the first conductive layer patterns. And forming a device isolation layer pattern that fills the trench region and extends to at least an upper surface of the first conductive layer pattern, and the front surface of the first conductive layer pattern and an edge of the device isolation layer pattern adjacent to the first conductive layer pattern. Forming a second conductive film pattern covering the second conductive film pattern, etching the device isolation film pattern between the second conductive film pattern, and forming a recessed area, and sequentially forming a gate interlayer insulating film and a control gate conductive film on the entire surface of the resultant product having the recessed area. After that, the control gate conductive layer, the gate interlayer insulating layer, the second conductive layer pattern, and the first conductive layer pattern are opened. The enemy patterned in crossing the isolation film pattern control gate, and a step of forming the control gate and the floating gate of the lower and the upper floating gate are sequentially stacked between the active region.
상기 오목영역을 채우는 제어게이트의 하부면은 적어도 상기 제 1 도전막 패턴의 하부면보다 낮도록 형성하는 것이 바람직하다.The lower surface of the control gate filling the concave region is preferably formed at least lower than the lower surface of the first conductive layer pattern.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the invention will be fully conveyed to those skilled in the art. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. If it is also mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween.
도 3 내지 도 6은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 셀 형성방법을 나타내는 단면도들이다.3 to 6 are cross-sectional views illustrating a cell forming method of a flash memory according to an exemplary embodiment of the present invention.
도 3을 참조하면, 반도체 기판(100) 상에 차례로 적층된 게이트산화막, 제 1 도전막을 형성한다. 상기 제 1 도전막 상에 연마저지막을 더 형성하는 것이 바람직하다. 상기 연마저지막 및 제 1 도전막을 패터닝하여 연마저지막 패턴(도시하지않음) 및 제 1 도전막 패턴(120)을 형성한다. 그 결과, 상기 제 1 도전막 패턴(120) 사이에서 상기 게이트 산화막의 상부면은 노출된다. 이후, 상기 연마저지막 패턴을 식각마스크로 사용하여 상기 게이트산화막 및 반도체기판(100)을 식각함으로써, 게이트산화막 패턴(110) 및 트렌치 영역을 형성한다.Referring to FIG. 3, a gate oxide film and a first conductive film sequentially stacked on the semiconductor substrate 100 are formed. It is preferable to further form a polishing blocking film on the first conductive film. The polishing blocking film and the first conductive film are patterned to form a polishing blocking film pattern (not shown) and a first conductive film pattern 120. As a result, an upper surface of the gate oxide layer is exposed between the first conductive layer patterns 120. Thereafter, the gate oxide film and the semiconductor substrate 100 are etched using the polishing blocking film pattern as an etching mask to form the gate oxide film pattern 110 and the trench region.
상기 트렌치 영역을 포함하는 반도체기판 상에 소자분리막을 형성한 후, 전면식각하여 소자분리막 패턴(130)을 형성한다. 상기 전면식각의 방법은 CMP 의 방법이 바람직하며, 또한 상기 연마저지막을 식각정지막으로 사용하는 것이 바람직하다. 또한 상기 연마저지막은 상기 소자분리막 패턴(130) 형성 후 제거하는 것이 바람직하다. 그 결과 상기 소자분리막 패턴(130)은 상기 트렌치 영역을 채우는 동시에 적어도 상기 제 1 도전막 패턴(120)의 상부면까지 연장된다.After the device isolation layer is formed on the semiconductor substrate including the trench region, the device isolation layer pattern 130 is formed by etching the entire surface. The front etching method is preferably a CMP method, and the polishing stop film is preferably used as an etching stop film. In addition, the polishing blocking layer is preferably removed after the device isolation layer pattern 130 is formed. As a result, the device isolation layer pattern 130 extends to at least an upper surface of the first conductive layer pattern 120 while filling the trench region.
상기 게이트산화막 패턴(110)은 열산화막으로 형성하는 것이 바람직하고, 상기 제 1 도전막 패턴(120)은 폴리실리콘으로 형성하는 것이 바람직하고, 상기 소자분리막 패턴(130)은 CVD 방식으로 증착되는 산화막인 것이 바람직하다. 또한 상기 연마저지막은 실리콘 질화막으로 형성하는 것이 바람직하다.The gate oxide layer pattern 110 may be formed of a thermal oxide layer, and the first conductive layer pattern 120 may be formed of polysilicon, and the device isolation layer pattern 130 may be deposited by a CVD method. Is preferably. In addition, the polishing blocking film is preferably formed of a silicon nitride film.
도 4를 참조하면, 상기 결과물 상에 제 2 도전막을 형성하고, 건식식각을 통해 상기 제 1 도전막 패턴(120)을 덮는 제 2 도전막 패턴(140)을 형성한다. 이에더하여, 상기 제 2 도전막 패턴(150)은 상기 소자분리막 패턴(130)의 가장자리 상부면을 덮도록 형성한다.Referring to FIG. 4, a second conductive layer is formed on the resultant, and a second conductive layer pattern 140 covering the first conductive layer pattern 120 is formed through dry etching. In addition, the second conductive layer pattern 150 is formed to cover the upper surface of the edge of the device isolation layer pattern 130.
상기 제 2 도전막 패턴(140)은 상기 제 1 도전막 패턴(120)과 동일한 물질, 즉 폴리실리콘으로 형성하는 것이 바람직하다. 또한 상기 제 2 도전막 형성 전에, 상기 제 1 도전막 패턴(120) 상부에 잔존하는 자연산화막을 제거하기 위한 세정공정을 추가하는 것이 바람직하다.The second conductive film pattern 140 may be formed of the same material as the first conductive film pattern 120, that is, polysilicon. In addition, it is preferable to add a cleaning process for removing the natural oxide film remaining on the first conductive film pattern 120 before forming the second conductive film.
도 5을 참조하면, 상기 제 2 도전막 패턴(140)을 식각마스크로 사용하여 상기 제 2 도전막 패턴(140) 사이에 노출된 상기 소자분리막 패턴(130)을 건식식각함으로써, 상기 소자분리막 패턴(130)이 리세스된 오목영역(150)을 형성한다. 상기 오목영역(150) 형성을 위한 식각은 실리콘에 대해 높은 식각선택비를 가지는 레서피를 사용하여 진행하는 것이 바람직하다.Referring to FIG. 5, the device isolation layer pattern is dry-etched by using the second conductive layer pattern 140 as an etch mask to dry-etch the device isolation layer pattern 130 exposed between the second conductive layer pattern 140. 130 forms recessed recessed area 150. The etching for forming the concave region 150 may be performed by using a recipe having a high etching selectivity with respect to silicon.
상기 오목영역(150)은 종래 기술에서 발생하는 같은 워드라인 아래에 위치하는 인접 부유게이트 사이의 기생 커패시턴스를 최소화하기 위한 목적이므로, 상기 오목영역(150)의 깊이는 깊을수록 바람직하다. 반면, 상기 오목영역(150)의 매립을 위해서는 적당한 종횡비를 유지시킬 필요가 있다. 결국 상기 오목영역(150)의 깊이는 상기 두가지 요인을 고려하여 결정되는 것이 요구된다. 바람직하게는 상기 오목영역(150)의 하부면이 상기 게이트산화막 패턴(110)의 하부면보다 낮도록 형성한다.Since the concave region 150 is intended to minimize parasitic capacitance between adjacent floating gates positioned under the same word line, which is generated in the related art, the depth of the concave region 150 is preferably higher. On the other hand, it is necessary to maintain an appropriate aspect ratio for filling the concave region 150. As a result, the depth of the concave region 150 needs to be determined in consideration of the two factors. Preferably, the lower surface of the concave region 150 is formed to be lower than the lower surface of the gate oxide pattern 110.
상기 오목영역(150)을 형성하기위한 건식식각 공정은 상기 제 2 도전막 패턴(140)을 형성하는 패터닝에 이어서 연속적으로 실시될 수도 있다. 즉 제 2 도전막 패턴(140) 형성을 위한 포토레지스트 패턴(도시하지않음)을 상기 오목영역(150) 형성을 위한 식각마스크로 계속 사용할 수도 있다.The dry etching process for forming the concave region 150 may be continuously performed after patterning to form the second conductive layer pattern 140. That is, a photoresist pattern (not shown) for forming the second conductive layer pattern 140 may be continuously used as an etching mask for forming the concave region 150.
도 6을 참조하면, 상기 오목영역(150)을 포함하는 반도체기판 상에 게이트 층간절연막 및 제어게이트 도전막을 차례로 형성한다. 그후 상기 제어게이트 도전막, 상기 게이트 층간절연막, 상기 제 2 도전막 패턴(140) 및 상기 제 1 도전막 패턴(130)을 차례로 식각하여, 각각 제어게이트(170), 게이트 층간절연막 패턴(160), 상부 부유게이트(141) 및 하부 부유게이트(121)를 형성하는 게이트 패터닝을 실시한다.Referring to FIG. 6, a gate interlayer insulating film and a control gate conductive film are sequentially formed on a semiconductor substrate including the concave region 150. Thereafter, the control gate conductive layer, the gate interlayer insulating layer, the second conductive layer pattern 140, and the first conductive layer pattern 130 are sequentially etched, and the control gate 170 and the gate interlayer insulating layer pattern 160 are respectively etched. The gate patterning is performed to form the upper floating gate 141 and the lower floating gate 121.
상기 게이트 패터닝은 상기 소자분리막 패턴(130)에 수직하는 방향으로 패턴을 형성하는 과정이다. 그 결과, 상기 상부 부유게이트(141) 및 하부 부유게이트(121)로 이루어진 부유게이트(190)는 전기적으로 절연된 섬형태가 된다. 또한 상기 부유게이트(190), 상기 게이트 층간절연막 패턴(160) 및 상기 제어게이트(170)는 게이트 패턴(200)을 구성한다.The gate patterning is a process of forming a pattern in a direction perpendicular to the device isolation layer pattern 130. As a result, the floating gate 190 including the upper floating gate 141 and the lower floating gate 121 is insulated from the island. In addition, the floating gate 190, the gate interlayer insulating layer pattern 160, and the control gate 170 constitute a gate pattern 200.
도 7은 본 발명의 바람직한 실시예에 따른 플래시 메모리의 셀 영역의 일부를 나타내는 사시도이다.7 is a perspective view illustrating a part of a cell area of a flash memory according to a preferred embodiment of the present invention.
도 7을 참조하면, 반도체기판(100) 상에 형성되는 소자분리막 패턴(130)은 활성영역을 한정하면서 일방향으로 배치된다. 그 결과 상기 활성영역은 상기 소자분리막 패턴(130)과 같은 방향을 갖는다. 게이트 층간절연막 패턴(160) 및 상기 게이트 층간절연막 패턴(160) 상에 적층된 제어게이트(170)는 상기 소자분리막 패턴(130)에 수직한 방향으로 배치된다.Referring to FIG. 7, the device isolation layer pattern 130 formed on the semiconductor substrate 100 may be disposed in one direction while defining an active region. As a result, the active region has the same direction as the device isolation layer pattern 130. The gate interlayer insulating layer pattern 160 and the control gate 170 stacked on the gate interlayer insulating layer pattern 160 are disposed in a direction perpendicular to the device isolation layer pattern 130.
상기 소자분리막 패턴(130) 사이이면서, 상기 활성영역 상에 게이트산화막 패턴(110) 및 하부 부유게이트(121)가 차례로 배치된다. 상기 게이트산화막 패턴(110) 및 상기 하부 부유게이트(121)는 상기 게이트 층간절연막 패턴(160) 및 상기 활성영역이 교차하는 영역에 한정되어 형성된다. 또한 상기 게이트산화막 패턴(110) 및 상기 하부 부유게이트(121)의 측벽은 상기 소자분리막 패턴(130)의 측벽과 접촉한다.The gate oxide layer pattern 110 and the lower floating gate 121 are sequentially disposed on the active region between the device isolation layer patterns 130. The gate oxide layer pattern 110 and the lower floating gate 121 are limited to a region where the gate interlayer dielectric layer pattern 160 and the active region cross each other. In addition, sidewalls of the gate oxide layer pattern 110 and the lower floating gate 121 are in contact with sidewalls of the device isolation layer pattern 130.
상부 부유게이트(141)는 상기 게이트 층간절연막 패턴(160)의 하부면에 의해 덮히면서 상기 하부 부유게이트(121) 및 상기 소자분리막 패턴(130)의 가장자리 일부를 덮는다. 상기 상부 부유게이트(141)는 상기 게이트 층간절연막 패턴(160) 및 상기 제어게이트(170)와 동일한 폭을 가진다. 또한 상기 상부 부유게이트(141)는 동일한 제어게이트(170) 하부의 인접한 또다른 상부 부유게이트(141)와는 이격된다.The upper floating gate 141 is covered by the lower surface of the gate interlayer insulating layer pattern 160 and covers a portion of an edge of the lower floating gate 121 and the device isolation layer pattern 130. The upper floating gate 141 has the same width as the gate interlayer insulating layer pattern 160 and the control gate 170. In addition, the upper floating gate 141 is spaced apart from another adjacent upper floating gate 141 under the same control gate 170.
상기 상부 부유게이트(141) 사이에는 상기 소자분리막 패턴(130) 상부면의 중심부가 리세스된 오목영역(150)이 형성된다. 상기 오목영역(150)은 상기 게이트 층간절연막 패턴(160) 및 상기 제어게이트(170)에 의해 채워진다. 상기 제어게이트(170)의 하부면은 상기 하부 부유게이트(121)의 하부면보다 낮은 것이 바람직하다. 이를 위해 상기 오목영역(150)의 하부면은 상기 게이트산화막 패턴(110)의 하부면보다 낮은 것이 바람직하다. 상기 오목영역(150)은 상기 제어게이트(170)들 사이에서도 형성될 수 있지만, 이경우 도전성 물질이 개재되지 않는 것이 바람직하다.A concave region 150 is formed between the upper floating gates 141 in which a central portion of an upper surface of the device isolation layer pattern 130 is recessed. The concave region 150 is filled by the gate interlayer insulating layer pattern 160 and the control gate 170. The lower surface of the control gate 170 is preferably lower than the lower surface of the lower floating gate 121. To this end, the lower surface of the concave region 150 is preferably lower than the lower surface of the gate oxide pattern 110. The concave region 150 may be formed even between the control gates 170, but in this case, the conductive material may not be interposed therebetween.
상기 하부 부유게이트(121) 및 상기 상부 부유게이트(141)는 부유게이트 (190)를 구성하고, 상기 부유게이트(190)는 폴리실리콘으로 형성되는 것이 바람직하다. 또한 상기 부유게이트(190), 상기 게이트층간절연막 패턴(160) 및 상기 제어게이트(170)은 게이트 패턴(200)을 형성한다. 상기 게이트층간절연막 패턴(160)은 ONO 막으로 형성되는 것이 바람직하고, 상기 제어게이트(170)는 차례로 적층된 폴리실리콘 및 실리사이드로 형성되는 것이 바람직하다.The lower floating gate 121 and the upper floating gate 141 constitute a floating gate 190, and the floating gate 190 is formed of polysilicon. In addition, the floating gate 190, the gate interlayer insulating layer pattern 160, and the control gate 170 form a gate pattern 200. The gate interlayer insulating layer pattern 160 may be formed of an ONO layer, and the control gate 170 may be formed of polysilicon and silicide that are sequentially stacked.
본 발명에 따른 셀의 효과를 검증하기 위해 컴퓨터 시뮬레이션을 실시하였다. 시뮬레이션의 조건은 종래 기술과 본 발명의 경우 상기 오목영역(150)과 그것을 채우는 제어게이트(170)만 다를뿐 다른 요소들은 동일하다. 따라서 상기 오목영역(150)의 형성이 특정 부유게이트에 대한 인접한 부유게이트의 전위가 미치는 간섭의 영향을 상기 오목영역(150)만을 독립변수로하여 판단할 수 있다.Computer simulations were performed to verify the effect of the cells according to the invention. The conditions of the simulation differ only in the case of the prior art and the present invention, except that the concave region 150 and the control gate 170 filling the same are different. Therefore, the influence of the interference of the potential of the adjacent floating gate with respect to the specific floating gate due to the formation of the recessed region 150 may be determined by using only the recessed region 150 as an independent variable.
그 시뮬레이션의 결과, 동일한 제어게이트의 하부에 서로 이웃하는 부유게이트에 의한 기생 커패시턴스 및 전위 간섭의 크기는 종래기술의 경우 각각 1.36 ×10-18F 및 0.095V 였으나, 본 발명의 경우 각각 4.14 ×10-19F 및 0.030 V 였다. 즉 기생 커패시턴스 및 전위 간섭의 크기 모두 ⅓ 정도의 감소효과를 나타내었다. 상기 결과는 특정 부유게이트의 문턱전압의 크기가 -3V에서 2.6V로 변할 경우, 같은 워드라인 내의 인접한 부유게이트에 대한 영향이다.As a result of the simulation, the parasitic capacitance and potential interference by the floating gates adjacent to each other under the same control gate were 1.36 × 10 -18 F and 0.095 V, respectively, in the prior art, but 4.14 × 10, respectively, in the present invention. -19 F and 0.030 V. In other words, both the parasitic capacitance and the magnitude of the potential interference showed a reduction effect of about ⅓. The result is the effect on adjacent floating gates in the same word line when the threshold voltage of a particular floating gate changes from -3V to 2.6V.
본 발명에 따른다면, 동일한 제어게이트의 하부에 위치하는 인접한 부유게이트들 사이의 전위 간섭을 줄일 수 있다. 그 결과 고집적화되면서도 안정적인 동작 특성을 갖는 플래시 메모리를 생산할 수 있다.According to the present invention, potential interference between adjacent floating gates positioned under the same control gate can be reduced. As a result, it is possible to produce a flash memory with high integration and stable operation characteristics.
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