KR20020082544A - Method for forming capacitor lower electrode of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 캐패시터 형성방법에 관한 것으로, 특히, HSG-Si을 갖는 실린더형 하부 전극의 형성시에 이웃하는 전극들간의 브릿지(bridge)가 발생되는 것을 방지할 수 있는 캐패시터 하부 전극 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor of a semiconductor device, and more particularly, to a method of forming a capacitor lower electrode capable of preventing the occurrence of bridges between neighboring electrodes when forming a cylindrical lower electrode having HSG-Si. It is about.
반도체 메모리 소자의 수요가 급증함에 따라, 고용량의 캐패시터를 얻기 위한 다양한 기술들이 제안되고 있다. 상기 캐패시터는, 주지된 바와 같이, 스토리지 노드(storage node) 및 플레이트 노드(plate node)라 불리우는 캐패시터 전극들 사이에 유전체막이 개재된 구조이며, 그 용량은 전극의 표면적과 유전체막의 유전율에 비례하고, 전극들간의 거리에 반비례한다. 따라서, 고용량의 캐패시터를 얻기 위해서는, 유전율이 큰 유전체막을 사용하거나, 전극의 표면적을 확대, 또는, 전극들간의 거리를 감소시키는 것이 필수적이다.As the demand for semiconductor memory devices has soared, various techniques for obtaining high capacity capacitors have been proposed. The capacitor is, as is well known, a structure in which a dielectric film is interposed between capacitor electrodes, called storage nodes and plate nodes, whose capacitance is proportional to the surface area of the electrode and the dielectric constant of the dielectric film, It is inversely proportional to the distance between the electrodes. Therefore, in order to obtain a high capacity capacitor, it is essential to use a dielectric film having a high dielectric constant, to enlarge the surface area of the electrode, or to reduce the distance between the electrodes.
그런데, 상기 전극들간의 거리, 즉, 유전체막의 두께를 감소시키는 것은 그 한계가 있으며, 따라서, 고용량의 캐패시터를 제조하기 위해서는 유전율이 큰 유전체막을 사용하거나, 또는, 전극의 표면적을 넓히는 방식의 적용이 바람직하다.However, there is a limitation in reducing the distance between the electrodes, that is, the thickness of the dielectric film. Therefore, in order to manufacture a capacitor having a high capacitance, a dielectric film having a high dielectric constant or an application of a method of increasing the surface area of the electrode may be difficult. desirable.
예컨데, 최근의 기술 동향에서 유전체막의 재질로 탄탈륨산화막(Ta2O5)를 이용하는 것은 유전율을 증가시키는 것에 의해 캐패시터 용량을 증가시키는 방법이며, 핀(Fin) 구조, 스택(Stack) 구조 및 실린더(Cylinder) 구조 등의 3차원 구조로 캐패시터, 보다 정확하게, 캐패시터 하부 전극을 형성하는 것은 전극의 표면적을 넓혀 캐패시터 용량을 증가시키는 방법이다.For example, in recent technological trends, the use of tantalum oxide (Ta2O5) as a material for dielectric films is a method of increasing the capacitor capacity by increasing the dielectric constant, fin structure, stack structure, and cylinder structure. Forming a capacitor, more precisely, a capacitor lower electrode, in a three-dimensional structure, and the like, is a method of increasing the capacitor capacity by increasing the surface area of the electrode.
한편, 최근에는 제한된 셀 영역에서 캐패시터의 유효 면적, 즉, 전극 표면적을 더욱 증대시키기 위한 방법으로서, MPS(Meta-stable Poly Silicon) 공정, 즉,하부 전극의 재질인 실리콘막을 열처리하여 결정 성장이 이루어지도록 하는 것에, 도 1에 도시된 바와 같이, 캐패시터 하부 전극(20)의 표면에 HSG(Hemi Spherical Grain)-Si(11)을 형성하는 기술이 이용되고 있다.On the other hand, recently, as a method for further increasing the effective area of the capacitor, that is, the electrode surface area in a limited cell region, crystal growth is achieved by heat treating a silicon-stable poly silicon (MPS) process, that is, a silicon film, which is a material of the lower electrode. As shown in FIG. 1, a technique of forming HSG (Hemi Spherical Grain) -Si 11 on the surface of the capacitor lower electrode 20 is used.
도 1에서, 도면부호 1은 실리콘 기판, 2는 불순물 확산 영역, 3은 층간절연막, 그리고, 4는 캐패시터용 플러그를 각각 나타낸다.In Fig. 1, reference numeral 1 denotes a silicon substrate, 2 an impurity diffusion region, 3 an interlayer insulating film, and 4 a capacitor plug.
그러나, 전술한 바와 같이, 캐패시터 하부 전극의 표면에 HSG-Si을 형성시키는 방법은 3차원 구조와 더불어 표면적의 증대를 통해 고용량의 캐패시터를 얻을 수 있다는 잇점은 있으나, 예컨데, 메모리 소자의 고집적화 경향에 따라 하부 전극들간의 간격이 0.2㎛ 이하로 감소되는 추세에서, HSG-Si의 과도 성장으로 인한 상기 HSG-Si의 떨어짐(broken) 현상이 발생되어 이웃하는 캐패시터 하부 전극들간의 브릿지(bridge)가 발생될 수 있으며, 이에 따라, 메모리 소자의 제조 수율 및 신뢰성이 저하되는 문제점이 있다.However, as described above, the method of forming HSG-Si on the surface of the capacitor lower electrode has the advantage that a high capacity capacitor can be obtained by increasing the surface area in addition to the three-dimensional structure. Accordingly, the gap between the lower electrodes is reduced to 0.2 μm or less, so that the HSG-Si breakage occurs due to the excessive growth of HSG-Si, and thus a bridge between neighboring capacitor lower electrodes is generated. As a result, there is a problem in that manufacturing yield and reliability of the memory device are degraded.
또한, 상기 HSG-Si을 형성하는 과정에서 하부 전극들간의 브릿지가 발생되지 않더라도, HSG-Si의 형성후에 수행하는 세정 공정시에 상기 HSG-Si의 떨어짐에 의한 캐패시터 하부 전극들간의 브릿지는 발생될 수 있다.In addition, even though the bridge between the lower electrodes is not generated in the process of forming the HSG-Si, the bridge between the capacitor lower electrodes due to the drop of the HSG-Si is generated during the cleaning process performed after the formation of the HSG-Si. Can be.
도 2는 캐패시터 하부 전극들간에 브릿지 발생된 상태를 보여주는 사진으로서, 도면부호 11은 HSG-Si을, 그리고, A는 브릿지가 발생된 상태를 각각 나타낸다.FIG. 2 is a photograph showing a state in which a bridge is generated between capacitor lower electrodes, wherein reference numeral 11 denotes HSG-Si, and A indicates a state in which a bridge is generated.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 표면에 HSG-Si을 갖는 실린더형 하부 전극의 형성시에 이웃하는 하부 전극들간에브릿지가 발생되는 것을 방지할 수 있는 캐패시터 하부 전극 형성방법을 제공함에 그 목적이 있다.Accordingly, the present invention has been made to solve the above problems, the capacitor lower electrode that can prevent the bridge is generated between the neighboring lower electrodes in the formation of the cylindrical lower electrode having HSG-Si on the surface The purpose is to provide a formation method.
또한, 본 발명은 이웃하는 하부 전극들간의 브릿지를 방지함으로써, 고용량의 캐패시터를 얻으면서 상기 캐패시터의 제조수율 및 신뢰성을 확보할 수 있는 캐패시터 하부 전극 형성방법을 제공함에 그 다른 목적이 있다.In addition, another object of the present invention is to provide a method of forming a capacitor lower electrode capable of securing a production yield and reliability of the capacitor while obtaining a capacitor having a high capacity by preventing bridges between neighboring lower electrodes.
도 1은 종래 기술에 따라 형성된 캐패시터 하부 전극을 도시한 단면도.1 is a cross-sectional view showing a capacitor lower electrode formed according to the prior art.
도 2는 종래의 문제점을 설명하기 위한 사진.Figure 2 is a photograph for explaining the conventional problem.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터 하부 전극 형성방법을 설명하기 위한 각 공정별 단면도.3A to 3F are cross-sectional views of respective processes for explaining a method of forming a capacitor lower electrode according to an embodiment of the present invention.
도 4는 본 발명에 따라 형성된 캐패시터 하부 전극을 보여주는 사진.Figure 4 is a photograph showing a capacitor lower electrode formed in accordance with the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1 : 실리콘 기판 2 : 불순물 확산 영역1: silicon substrate 2: impurity diffusion region
3 : 층간절연막 4 : 캐패시터용 플러그3: interlayer insulating film 4: capacitor plug
5 : 제1질화막 6 : 제1산화막5: first nitride film 6: first oxide film
7 : 제2질화막 8 : 비정질 실리콘막7: second nitride film 8: amorphous silicon film
8a : 비정질 실리콘막 패턴 9 : 제2산화막8a: amorphous silicon film pattern 9: second oxide film
11 : HSG-Si 20 : 캐패시터 하부 전극11: HSG-Si 20: Capacitor lower electrode
상기와 같은 목적을 달성하기 위한 본 발명의 방법은, 표면에 불순물 확산 영역이 형성된 실리콘 기판 상에 층간절연막을 형성하고, 상기 층간절연막 내에 상기 불순물 확산 영역과 콘택되는 캐패시터용 플러그를 형성하는 단계; 상기 층간절연막 상에 제1질화막과 제1산화막을 차례로 형성하는 단계; 상기 제1산화막과 제1질화막의 일부분을 식각하여 상기 캐패시터용 플러그를 포함한 층간절연막의 일부 영역을 노출시키는 콘택홀을 형성하는 단계; 상기 콘택홀을 포함한 제1산화막 상에 제2질화막을 형성하는 단계; 상기 제2질화막을 건식 식각하여 상기 콘택홀의 저면 및 상기 제1산화막 상에 증착된 제2질화막 부분을 제거하는 단계; 상기 콘택홀을 포함한 제1산화막 및 제2질화막의 노출면 상에 비정질 실리콘막을 형성하는 단계; 상기 비정질 실리콘막 상에 상기 콘택홀이 매립될 정도의 두께로 제2산화막을 형성하는 단계; 상기 제1산화막이 노출될 때까지, 상기 제2산화막과 비정질 실리콘막을 에치백하여, 실린더 형상의 비정질 실리콘막 패턴을 형성하는 단계; 상기 제1 및 제2산화막을 제거하는 단계; 노출된 비정질 실리콘막 패턴의 내측면 상에만 HSG-Si을 형성하는 단계; 및 상기 제2질화막을 제거하는 단계를 포함한다.A method of the present invention for achieving the above object comprises the steps of: forming an interlayer insulating film on a silicon substrate having an impurity diffusion region formed on a surface thereof, and forming a capacitor plug in contact with the impurity diffusion region in the interlayer insulating film; Sequentially forming a first nitride film and a first oxide film on the interlayer insulating film; Etching a portion of the first oxide film and the first nitride film to form a contact hole exposing a portion of the interlayer insulating film including the capacitor plug; Forming a second nitride film on the first oxide film including the contact hole; Dry etching the second nitride layer to remove a portion of the second nitride layer deposited on the bottom surface of the contact hole and the first oxide layer; Forming an amorphous silicon film on exposed surfaces of the first oxide film and the second nitride film including the contact hole; Forming a second oxide film having a thickness such that the contact hole is buried on the amorphous silicon film; Etching back the second oxide film and the amorphous silicon film until the first oxide film is exposed to form a cylindrical amorphous silicon film pattern; Removing the first and second oxide films; Forming HSG-Si only on the inner side surface of the exposed amorphous silicon film pattern; And removing the second nitride film.
본 발명에 따르면, 캐패시터 하부 전극의 내측 부분에만 HSG-Si을 형성하기 때문에 실리콘막의 과도 성장에 기인된 이웃하는 하부 전극들간의 브릿지는 물론, 세정 공정에 기인하는 하부 전극들간의 브릿지 현상을 방지할 수 있다.According to the present invention, since HSG-Si is formed only in the inner portion of the capacitor lower electrode, the bridge between neighboring lower electrodes caused by the excessive growth of the silicon film as well as the bridge phenomenon between the lower electrodes caused by the cleaning process can be prevented. Can be.
(실시예)(Example)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터 하부 전극 형성방법을 설명하기 위한 각 공정별 단면도이다. 여기서, 도 1과 동일한 부분은 동일한 도면부호로 나타낸다.3A to 3F are cross-sectional views of respective processes for describing a method of forming a capacitor lower electrode according to an embodiment of the present invention. Here, the same parts as in Fig. 1 are designated by the same reference numerals.
도 3a를 참조하면, 공지된 반도체 제조 공정을 통해 표면에 불순물 확산 영역(2)이 형성된 실리콘 기판(1)을 마련한 상태에서, 상기 실리콘 기판(1) 상에 층간절연막(3)을 형성하고, 그런다음, 상기 층간절연막(3)의 일부분을 선택적으로 식각하여 상기 불순물 확산 영역(2)의 일부분을 노출시키는 콘택홀을 형성하고, 이어서, 상기 콘택홀 내에 도전막, 예컨데, 폴리실리콘막을 매립시켜 캐패시터용 플러그(4)를 형성한다. 다음으로, 층간절연막(3) 및 캐패시터용 플러그(4) 상에 제1질화막(5)을 제1두께로 증착하고, 이 제1질화막(5) 상에 제1산화막(6)을 증착한다. 그런다음, 상기 제1산화막(6)의 일부분을 선택적으로 식각하여 상기 캐패시터용 플러그(4)를 포함한 층간절연막(3)의 일부 영역을 노출시키는 콘택홀(C)을 형성하고, 이어서, 상기 콘택홀(C)의 내벽 및 제1산화막(6) 상에 제1두께 보다는 작은 제2두께로 제2질화막(7)을 증착한다.Referring to FIG. 3A, an interlayer insulating film 3 is formed on the silicon substrate 1 in a state where a silicon substrate 1 having impurity diffusion regions 2 is formed on a surface thereof through a known semiconductor manufacturing process. Then, a portion of the interlayer insulating film 3 is selectively etched to form a contact hole exposing a portion of the impurity diffusion region 2, and then a conductive film, for example, a polysilicon film is embedded in the contact hole. The capacitor plug 4 is formed. Next, the first nitride film 5 is deposited to the first thickness on the interlayer insulating film 3 and the capacitor plug 4, and the first oxide film 6 is deposited on the first nitride film 5. Thereafter, a portion of the first oxide film 6 is selectively etched to form a contact hole C exposing a portion of the interlayer insulating film 3 including the capacitor plug 4, and then the contact. The second nitride film 7 is deposited on the inner wall of the hole C and the first oxide film 6 to a second thickness smaller than the first thickness.
여기서, 상기 제2질화막(7)을 제1질화막(5) 보다 작은 두께로 증착하는 것은 상기 제2질화막(7)을 제거하기 위한 후속의 인산을 이용한 웨트-딥 공정에서 상기 제1질화막(5)이 어느 정도 두께로 잔류되어야만, 이렇게 잔류된 제1질화막(5)이 캐패시터 형성 공정에서 하부막, 예컨데, 층간절연막(3)이 산화되는 것을 방지할 수 있는 버퍼막으로 기능하도록 할 수 있기 때문이다.Here, depositing the second nitride film 7 to a thickness smaller than that of the first nitride film 5 may be achieved by the wet-dip process using a subsequent phosphoric acid for removing the second nitride film 7. ) Must remain to a certain thickness, so that the remaining first nitride film 5 can function as a buffer film that can prevent the lower film, for example, the interlayer insulating film 3, from being oxidized in the capacitor formation process. to be.
도 3b를 참조하면, 제2질화막(7)을 건식 식각하여 콘택홀(C)의 저면 및 제1산화막(6) 상에 증착된 제2질화막 부분을 제거한다. 이 결과, 상기 캐패시터용 플러그(4)를 포함한 층간절연막(3)의 일부 영역이 노출, 즉, 캐패시터 하부 전극이 형성될 영역이 한정된다. 다음으로, 상기 콘택홀(C)을 포함한 제1산화막(6) 및 제2질화막(7)이 노출면 상에 균일한 두께로 비정질 실리콘막(8)을 증착한다.Referring to FIG. 3B, the second nitride film 7 is dry etched to remove the second nitride film portion deposited on the bottom surface of the contact hole C and the first oxide film 6. As a result, a part of the region of the interlayer insulating film 3 including the capacitor plug 4 is exposed, that is, the region where the capacitor lower electrode is to be formed is limited. Next, the amorphous silicon film 8 is deposited to a uniform thickness on the exposed surface of the first oxide film 6 and the second nitride film 7 including the contact hole C.
도 3c를 참조하면, 상기 결과물 상에 콘택홀(C)을 완전히 매립시킬 수 있는 두께로 SOG막과 같은 제2산화막(9)을 증착하고, 그런다음, 상기 제1산화막(6)이 노출될 때까지 상기 제2산화막(9)과 비정질 실리콘막(8)을 에치백하여 실린더 형상의 비정질 실리콘막 패턴(8a)을 형성한다.Referring to FIG. 3C, a second oxide film 9, such as an SOG film, is deposited on the resultant material so that the contact hole C may be completely buried, and then the first oxide film 6 may be exposed. The second oxide film 9 and the amorphous silicon film 8 are etched back until a cylindrical amorphous silicon film pattern 8a is formed.
도 3d를 참조하면, 제2산화막(9)과 제1산화막(6)을 습식 식각 공정, 예컨데, 웨트-딥(wet-dip)으로 제거한다. 이 결과, 상기 비정질 실리콘막 패턴(8a)의 내측면은 노출되지만, 상기 비정질 실리콘막 패턴(8a)의 외측면은 제2질화막(7)에 의해 노출되지 않는다.Referring to FIG. 3D, the second oxide layer 9 and the first oxide layer 6 are removed by a wet etching process, for example, by wet-dip. As a result, the inner surface of the amorphous silicon film pattern 8a is exposed, but the outer surface of the amorphous silicon film pattern 8a is not exposed by the second nitride film 7.
도 3e를 참조하면, MPS 공정을 수행하여 실린더 형상을 갖는 비정질 실리콘막 패턴(8a)의 표면에 HSG-Si(11)을 형성한다. 이때, 상기 HSG-Si(11)은 비정질 실리콘막 패턴(8a)의 노출면, 즉, 내측면 상에는 형성되지만, 상기 비정질 실리콘막 패턴(8a)의 외측면에서는 제2질화막(8)에 의해 외부와 차단된 것으로 인해 형성되지 않는다.Referring to FIG. 3E, the HSG-Si 11 is formed on the surface of the amorphous silicon film pattern 8a having a cylindrical shape by performing an MPS process. At this time, the HSG-Si 11 is formed on the exposed surface of the amorphous silicon film pattern 8a, that is, on the inner surface, but is externally formed by the second nitride film 8 on the outer surface of the amorphous silicon film pattern 8a. It is not formed due to being blocked with.
도 3f를 참조하면, 인산(H3PO4) 용액과 같은 질화막 제거에 적합한 케미컬을 사용하여 제2질화막을 제거하고, 최종적으로, 내측면 상에만 HSG-Si(11)이 형성된 실린더 형상의 캐패시터 하부 전극(20)을 형성한다.Referring to FIG. 3F, the second nitride film is removed using a chemical suitable for removing the nitride film such as a phosphoric acid (H 3 PO 4 ) solution, and finally, a cylindrical capacitor in which the HSG-Si 11 is formed only on the inner surface. The lower electrode 20 is formed.
이후, 도시하지는 않았으나, 공지된 반도체 제조 공정을 통해 상기 캐패시터 하부 전극(11) 상에 유전체막 및 캐패시터 상부 전극을 형성함으로써, 실린더 구조의 캐패시터를 완성한다.Subsequently, although not shown, a capacitor having a cylinder structure is completed by forming a dielectric film and a capacitor upper electrode on the capacitor lower electrode 11 through a known semiconductor manufacturing process.
전술한 바와 같은 본 발명의 캐패시터 하부 전극 형성방법에 따르면, 비정질 실리콘막 패턴의 외측면이 질화막에 의해 외부와 차단되기 때문에 HSG-Si은 상기 비정질 실리콘막 패턴의 내측면 상에만 형성될 뿐, 외측면 상에는 형성되지 않는다. 따라서, HSG-Si의 과도 성장에 기인하는 상기 HSG-Si의 떨어짐에 의한 이웃하는 캐패시터 하부 전극들간의 브릿지 발생은 방지된다.According to the capacitor lower electrode forming method of the present invention as described above, since the outer surface of the amorphous silicon film pattern is blocked from the outside by the nitride film, HSG-Si is only formed on the inner surface of the amorphous silicon film pattern, It is not formed on the side. Therefore, the occurrence of bridges between neighboring capacitor lower electrodes due to the falling of the HSG-Si due to the excessive growth of the HSG-Si is prevented.
도 4는 본 발명의 실시예에 따라 내측면 상에만 HSG-Si(11)이 형성된 캐패시터 하부 전극(20)을 보여주는 사진이다.4 is a photograph showing a capacitor lower electrode 20 in which HSG-Si 11 is formed only on an inner surface according to an embodiment of the present invention.
이상에서와 같이, 본 발명은 캐패시터 하부 전극의 내측면 상에만 HSG-Si이 형성되도록 할 뿐, 외측면 상에는 HSG-Si이 형성되지 않도록 함으로써, 상기 HSG-Si의 떨어짐에 의한 이웃하는 캐패시터 하부 전극들간의 브릿지 발생을 방지할 수있다. 따라서, 반도체 소자의 제조 수율 및 신뢰성을 확보할 수 있으며, 아울러, 고용량의 캐패시터를 얻을 수 있다.As described above, the present invention only allows HSG-Si to be formed only on the inner surface of the capacitor lower electrode, and prevents HSG-Si from being formed on the outer surface, so that the neighboring capacitor lower electrode due to the fall of the HSG-Si is prevented. It can prevent the occurrence of bridge between them. Therefore, the manufacturing yield and reliability of a semiconductor element can be ensured, and a capacitor of high capacity can be obtained.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.In addition, this invention can be implemented in various changes within the range which does not deviate from the summary.
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