KR20020017307A - Semiconductor memory device of multi bank structure - Google Patents

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KR20020017307A
KR20020017307A KR1020000050530A KR20000050530A KR20020017307A KR 20020017307 A KR20020017307 A KR 20020017307A KR 1020000050530 A KR1020000050530 A KR 1020000050530A KR 20000050530 A KR20000050530 A KR 20000050530A KR 20020017307 A KR20020017307 A KR 20020017307A
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Abstract

PURPOSE: A semiconductor memory device is provided to preventing an operating speed from being lowered owing to increase in a bank number by dividing a bank with an input/output sense amplifier array interposed therebetween. CONSTITUTION: A plurality of banks(21, 22, 23, 24) are placed at upper and lower parts of an input/output sense amplifier/write driver array. A plurality of global input/output lines(gio<0>-gio<n>) and (giob<0>-giob<n>) are connected to bit line sense amplifier blocks(25) of each bank. A plurality of switches(31) are placed between the input/output sense amplifier/write driver array and upper and lower banks adjacent to the array. The switches activate global input/output lines at an operating bank and inactivate global input/output lines at a non-operating bank.

Description

멀티 뱅크 구조의 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE OF MULTI BANK STRUCTURE}Semiconductor memory device of multi-bank structure {SEMICONDUCTOR MEMORY DEVICE OF MULTI BANK STRUCTURE}

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 뱅크를 입출력 센스 앰프 어레이를 사이에 두고 분할하여 구성하여 뱅크수 증가에 따른 동작 속도 저하문제를 해결할 수 있도록한 멀티 뱅크 구조의 반도체 메모리 장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device, and more particularly, to a semiconductor memory device having a multi-bank structure in which banks are divided by input / output sense amplifier arrays interposed therebetween so as to solve a problem of lowering operation speed due to an increase in the number of banks.

일반적으로 반도체 메모리 장치를 계층적(Hierachical)으로 사용하는 시스템에서는 반도체 메모리장치, 특히 DRAM의 대역폭(Bandwidth)이 작다.In general, in a system using a semiconductor memory device in a hierarchical manner, a bandwidth of a semiconductor memory device, in particular, a DRAM is small.

따라서 일정시간 안에 많은 데이터를 전송하기 위해 뱅크 인터리빙(Bank Interleaving) 방법이 사용되는데, 이는 여러개의 메모리 장치들을 다수개의 뱅크(Bank)로 분리하여 메모리 컨트롤러(Controller)가 각각의 뱅크에서 연속적으로 데이터를 얻을 수 있게 하는 것이다.Therefore, a bank interleaving method is used to transfer a large amount of data within a certain time, which is divided into a plurality of banks, so that a memory controller continuously stores data in each bank. To get it.

최근에는 하나의 반도체 메모리장치가 다수개의 뱅크를 포함하여 상기 뱅크 인터리빙 기능이 하나의 반도체 메모리장치로 가능하다.Recently, one semiconductor memory device includes a plurality of banks, and the bank interleaving function is possible with one semiconductor memory device.

이하, 첨부된 도면을 참고하여 종래 기술의 멀티 뱅크 구조의 반도체 메모리 장치에 관하여 설명하면 다음과 같다.Hereinafter, a semiconductor memory device having a multi-bank structure according to the related art will be described with reference to the accompanying drawings.

도 1은 종래 기술의 멀티 뱅크 구조의 반도체 메모리 장치의 구성 블록도이다.1 is a block diagram illustrating a semiconductor memory device having a multi-bank structure according to the related art.

먼저, 복수개의 셀들이 구성되는 셀 어레이(13)를 중심으로 셀 어레이(13)에 대응하여 데이터의 입출력을 위한 비트 라인 센스 앰프 블록(12)이 구성되고, 셀 어레이(13)에 대응하여 로우 방향의 셀 선택을 위하여 X 디코더(15)가 대응 구성되고, 상기 비트 라인 센스 앰프 블록(12)에 대응하여 칼럼 방향의 셀 선택을 위하여 Y 디코더(14)가 구성된다.First, a bit line sense amplifier block 12 for inputting and outputting data is configured corresponding to the cell array 13 around the cell array 13 including a plurality of cells, and corresponding to the cell array 13. The X decoder 15 is correspondingly configured for cell selection in the directional direction, and the Y decoder 14 is configured for cell selection in the column direction corresponding to the bit line sense amplifier block 12.

이와 같은 구성을 기본으로 하는 블록들이 복수개가 반복 구성되고 이들을포함하여 하나의 뱅크(Bank<n>)(10)가 이루어진다.A plurality of blocks based on such a configuration are repeatedly formed, and one bank (Bank <n>) 10 is formed including them.

또한, 상기한 뱅크(Bank<n>)(10)에 이웃하여 뱅크(Bank<0>)(11)를 포함하는 복수개의 뱅크들이 구성된다.In addition, a plurality of banks including banks Bank <0> 11 adjacent to the banks Bank <n> 10 are configured.

이와 같은 뱅크들의 비트 라인 센스 앰프 블록(12)에 연결되는 복수개의 글로발 입출력 라인(gio<0> ~ goi<n>)과 /글로발 입출력 라인(giob<0> ~ giob<n>)이 구성되고, 글로발 입출력 라인(gio<0> ~ goi<n>)과 /글로발 입출력 라인(giob<0> ~ giob<n>)에 연결되는 입출력 센스 앰프/라이트 드라이버 어레이(16)가 구성된다.A plurality of global I / O lines (gio <0> to goi <n>) and / global input / output lines (giob <0> to giob <n>) connected to the bit line sense amplifier blocks 12 of the banks are configured. An input / output sense amplifier / light driver array 16 connected to the global input / output lines gio <0> to goi <n> and the / global input / output lines giob <0> to giob <n> is configured.

그리고 뱅크 어드레스에 의해 이들 뱅크들을 선택하기 위한 뱅크 선택 신호(ba<0> ~ ba<n>)를 출력하는 뱅크 선택부(17)가 각각의 Y 디코더(14),X 디코더(15)에 연결 구성된다.A bank selector 17 for outputting bank select signals ba <0> to ba <n> for selecting these banks by bank address is connected to each of the Y decoder 14 and the X decoder 15. It is composed.

와이드 입출력 구조의 DRAM은 1개의 칼럼 선택 라인에 연결되는 비트 라인의 수가 많아 소수의 칼럼 선택 라인이 X 디코더(15)와 같이 측면에 위치한 Y 디코더(14)로부터 출력되어 비트 라인 센스 앰프 블록(12)들을 가로질러 구성된다.DRAM having a wide input / output structure has a large number of bit lines connected to one column select line, so that a few column select lines are output from the Y decoder 14 located on the side, such as the X decoder 15, so that the bit line sense amplifier block 12 Are constructed across the.

따라서, X 디코더(15) 및 Y 디코더(14)의 각각에 대하여 뱅크 선택 신호를 입력하는 방법으로 몇 개의 메모리 셀 블록을 1개의 뱅크로 하고 복수개의 뱅크를 위로 쌓아 올리는 도 1에서와 같은 구조가 가능하다.Accordingly, a structure as shown in FIG. 1 in which several memory cell blocks are made into one bank and a plurality of banks are stacked up by inputting a bank selection signal to each of the X decoder 15 and the Y decoder 14 is obtained. It is possible.

이때, 비트 라인 센스 앰프의 입출력 게이트를 지나 입출력 센스 앰프에 입력되는(혹은 라이트 드라이버에서 비트 라인 센tm 앰프로 드라이브되는) 데이터는 글로발 입출력 라인을 통하게 된다.At this time, the data inputted to the input / output sense amplifiers through the input / output gates of the bit line sense amplifiers (or driven from the write driver to the bit line sense tm amplifiers) pass through the global input / output lines.

글로발 입출력 라인은 각 비트 라인 센스 앰프 블록에 공통으로 연결되어 있고 리드/라이트 동작시에는 컬럼 선택 라인에 의해 선택된 입출력 게이트만 열려 특정의 비트 라인 센스 앰프 블록으로 선택적으로 동작하게 되어 있다.The global input / output line is connected to each bit line sense amplifier block in common, and during read / write operation, only the input / output gate selected by the column select line is opened to selectively operate as a specific bit line sense amplifier block.

이와 같은 종래 기술의 멀티 뱅크 구조의 반도체 메모리 장치는 다음과 같은 문제가 있다.The conventional semiconductor memory device having a multi-bank structure has the following problems.

종래 기술에서와 같은 방식으로 뱅크수를 계속 확장할 경우(즉 뱅크를 위로 계속 쌓아 나갈 경우) 각 비트 라인 센스 앰프 블록에 공통으로 연결되는 글로발 입출력 라인의 로딩이 너무 증가한다.Continued expansion of the number of banks (ie, stacking up banks) in the same manner as in the prior art increases the loading of the global input / output lines that are commonly connected to each bit line sense amplifier block.

이 결과로 글로발 입출력 라인에 의해 트랜스퍼되는 데이터 신호의 스윙이 늦어져 고속동작을 할 수 없게 된다.As a result, the swing of the data signal transferred by the global input / output line is delayed and high speed operation cannot be performed.

본 발명은 이와 같은 종래 기술의 멀티 뱅크 구조의 반도체 메모리 장치의 문제를 해결하기 위한 것으로, 뱅크를 입출력 센스 앰프 어레이를 사이에 두고 분할하여 구성하여 뱅크수 증가에 따른 동작 속도 저하 문제를 해결할 수 있도록한 멀티 뱅크 구조의 반도체 메모리 장치를 제공하는데 그 목적이 있다.The present invention is to solve the problem of the conventional semiconductor memory device of the multi-bank structure, the bank is divided into input and output sense amplifier array between the configuration to solve the problem of operation speed decrease according to the increase in the number of banks An object of the present invention is to provide a semiconductor memory device having a multi-bank structure.

도 1은 종래 기술의 멀티 뱅크 구조의 반도체 메모리 장치의 구성 블록도1 is a block diagram illustrating a semiconductor memory device having a multi-bank structure according to the related art.

도 2는 본 발명에 따른 멀티 뱅크 구조의 반도체 메모리 장치의 구성 블록도2 is a block diagram illustrating a semiconductor memory device having a multi-bank structure according to an embodiment of the present invention.

- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-

21.22.23.24. 뱅크 25. 비트 라인 센스 앰프 블록21.22.23.24. Bank 25. Bit Line Sense Amplifier Block

26. Y 디코더 27. 셀 어레이26. Y Decoder 27. Cell Array

28. X 디코더 29. 입출력 센스 앰프/라이트 드라이버 어레이28. X Decoder 29. I / O Sense Amplifier / Write Driver Array

30. 뱅크 선택부 31. 뱅크 선택 스위치30. Bank selector 31. Bank selector switch

이와 같은 목적을 달성하기 위한 본 발명에 따른 멀티 뱅크 구조의 반도체 메모리 장치는 입출력 센스 앰프/라이트 드라이버 어레이를 사이에 두고 각각 상하부에 직렬로 위치한 다수의 뱅크들;상기 각각의 뱅크들의 비트 라인 센스 앰프 블록들에 연결되는 복수개의 글로발 입출력 라인들;상기 입출력 센스 앰프/라이트 드라이버 어레이와 그에 이웃한 상하부의 뱅크와의 사이에 구성되어 선택된 상하부의 어느 한방향의 글로발 입출력 라인들은 on시키고 다른 방향의 글로발 입출력 라인들은 off하는 스위치들;상기 스위치들을 선택적으로 제어하는 뱅크 선택부를 포함하여 구성되는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a semiconductor memory device having a multi-bank structure, including: a plurality of banks disposed in upper and lower portions in series with input and output sense amplifiers and write driver arrays interposed therebetween; and bit line sense amplifiers of the respective banks. A plurality of global input / output lines connected to the blocks; configured between the input / output sense amplifier / light driver array and the upper and lower banks adjacent thereto to turn on the global input / output lines in one direction of the selected upper and lower parts and turn on the global input / output lines in the other direction The lines may be configured to include switches that switch off; and a bank selector for selectively controlling the switches.

이하, 첨부된 도면을 참고하여 본 발명에 따른 멀티 뱅크 구조의 반도체 메모리 장치에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a semiconductor memory device having a multi-bank structure according to the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명에 따른 멀티 뱅크 구조의 반도체 메모리 장치의 구성 블록도이다.2 is a block diagram illustrating a semiconductor memory device having a multi-bank structure according to the present invention.

먼저, 복수개의 셀들이 구성되는 셀 어레이(27)를 중심으로 셀 어레이(27)에 대응하여 데이터의 입출력을 위한 비트 라인 센스 앰프 블록(25)이 구성되고, 셀 어레이(27)에 대응하여 로우 방향의 셀 선택을 위하여 X 디코더(28)가 대응 구성되고, 상기 비트 라인 센스 앰프 블록(25)에 대응하여 칼럼 방향의 셀 선택을 위하여 Y 디코더(26)가 구성된다.First, a bit line sense amplifier block 25 for inputting and outputting data is configured corresponding to the cell array 27 centering on the cell array 27 including a plurality of cells, and corresponding to the cell array 27. The X decoder 28 is correspondingly configured for cell selection in the directional direction, and the Y decoder 26 is configured for cell selection in the column direction corresponding to the bit line sense amplifier block 25.

이와 같은 구성을 기본으로 하는 블록들이 복수개가 반복 구성되고 이들을 포함하여 하나의 뱅크(Bank<0>)(21)가 이루어진다.A plurality of blocks based on such a configuration are repeatedly configured, and one bank (Bank <0>) 21 is formed including them.

또한, 상기한 뱅크(Bank<0>)(21)에 이웃하여 뱅크(Bank<2>)(22) ~ 뱅크(Bank<n-1>)(23), 뱅크(Bank<n>)(24)를 포함하는 복수개의 뱅크들이 구성된다.Further, banks (Bank <2>) 22 to banks (Bank <n-1>) 23 and banks (Bank <n>) 24 are adjacent to the above-mentioned banks (Bank <0>) 21. A plurality of banks is constructed, including

이와 같은 뱅크들의 비트 라인 센스 앰프 블록(25)에 연결되는 복수개의 글로발 입출력 라인(gio<0> ~ goi<n>)과 /글로발 입출력 라인(giob<0> ~ giob<n>)이 구성되고, 글로발 입출력 라인(gio<0> ~ goi<n>)과 /글로발 입출력 라인(giob<0> ~ giob<n>)에 연결되는 입출력 센스 앰프/라이트 드라이버 어레이(29)가 뱅크(Bank<0>)(21)에 이웃하여 뱅크(Bank<2>)(22) ~ 뱅크(Bank<n-1>)(23), 뱅크(Bank<n>)(24)를 포함하는 복수개의 뱅크들의 중앙부에 구성된다.A plurality of global I / O lines (gio <0> to goi <n>) and / global input / output lines (giob <0> to giob <n>) connected to the bit line sense amplifier blocks 25 of the banks are configured. The input / output sense amplifier / light driver array 29 connected to the global input / output lines (gio <0> to goi <n>) and the / global input / output lines (giob <0> to giob <n>) has a bank Bank <0. A central portion of a plurality of banks including banks (Bank <2>) 22-Banks (Bank <n-1>) 23 and Banks (Bank <n>) 24 adjacent to &quot; 21 &quot; Is configured on.

그리고 뱅크 어드레스에 의해 이들 뱅크들을 선택하기 위한 뱅크 선택 신호(ba<0> ~ ba<n>)를 출력하는 뱅크 선택부(30)가 각각의 Y 디코더(26),X 디코더(28)에 연결되어 상기 입출력 센스 앰프/라이트 드라이버 어레이(29)의 일측에 구성된다.A bank selector 30 for outputting bank select signals ba <0> to ba <n> for selecting these banks by bank address is connected to each of the Y decoder 26 and the X decoder 28. And configured on one side of the input / output sense amplifier / light driver array 29.

그리고 상기 뱅크 선택부(30)는 입출력 센스 앰프/라이트 드라이버 어레이(29)의 상부에 위치한 뱅크들과 하부에 위치한 뱅크들을 선택하기 위한 뱅크 그룹 선택 신호(group<0>,group<1>)를 출력하고, 입출력 센스 앰프/라이트 드라이버 어레이(29)와 그에 상하로 이웃한 뱅크사이의 글로발 입출력 라인(gio<0> ~ goi<n>)과 /글로발 입출력 라인(giob<0> ~ giob<n>)에는 뱅크 그룹 선택 신호(group<0>,group<1>)에 의해 선택적으로 on/off되는 뱅크 선택 스위치(31)가 구성된다.In addition, the bank selector 30 may provide bank group select signals group <0> and group <1> for selecting banks located above and below banks of the input / output sense amplifier / right driver array 29. Outputs a global input / output line (gio <0> to goi <n>) and a global input / output line (giob <0> to giob <n between the input / output sense amplifier / light driver array 29 and the banks adjacent to each other up and down. &Quot;) is configured with a bank select switch 31 which is selectively turned on / off by the bank group select signals group <0>, group <1>.

본 발명에서는 상기와 같이 와이드 입출력 DRAM에서의 뱅크수 증가에 따른 동작 속도 저하 문제를 해결하기 위해 뱅크를 입출력 센스 앰프/라이트 드라이버 어레이(29)를 사이에 두고 분할하여 위치시킨 것이다.In the present invention, in order to solve the problem of lowering the operation speed due to the increase in the number of banks in the wide input / output DRAM, the banks are divided and positioned with the input / output sense amplifier / right driver array 29 interposed therebetween.

즉, 공통으로 사용하는 글로발 입출력 라인(gio<0> ~ goi<n>)과 /글로발 입출력 라인(giob<0> ~ giob<n>)에 스위치(31)들을 구성하여 소자 동작시에 동작하는 뱅크 방향의 글로발 입출력 라인은 턴온시키고 동작하지 않는 뱅크 쪽의 글로발 입출력 라인은 턴오프시킴으로써 글로발 입출력 라인의 로딩을 절반으로 줄여 DRAM의 동작속도를 향상시킨 것이다.That is, the switch 31 is configured in the global input / output lines (gio <0> to goi <n>) and the / global input / output lines (giob <0> to giob <n>) that are commonly used to operate during device operation. The global I / O line in the bank direction is turned on, and the global I / O line in the non-operating bank is turned off, thereby reducing the loading of the global I / O line in half, thereby improving the operation speed of the DRAM.

도 2는 4 뱅크를 갖는 DRAM을 예로 도시한 것이다.2 shows an example of a DRAM having four banks.

상기 스위치들은 트랜스미션 게이트(transmission gate)로 구성할 수 있고 게이트의 제어는 뱅크 선택 신호 ba<0>과 ba<1>의 로직 "OR" 신호 group<0>와 뱅크 선택 신호ba<n-1>과 ba<n>의 로직 "OR"신호 group<1>에 의해 이루어진다.The switches may be configured as a transmission gate and control of the gate is performed by a logic "OR" signal group <0> and a bank select signal ba <n-1> of the bank select signals ba <0> and ba <1>. And the logic "OR" signal group <1> of ba <n>.

이와 같은 본 발명에 따른 멀티 뱅크 구조의 반도체 메모리 장치는 다음과 같은 효과가 있다.The semiconductor memory device of the multi-bank structure according to the present invention has the following effects.

입출력 센스 앰프/라이트 드라이버 어레이를 전체 셀 어레이들을 분할하여 중앙에 구성하고, 선택되지 않은 방향의 글로발 입출력 라인(gio<0> ~ goi<n>)과 /글로발 입출력 라인(giob<0> ~ giob<n>)을 off시킬 수 있도록 하여 뱅크수가 증가하여도 동자구 속도가 저하되지 않는다.The input / output sense amplifier / light driver array is divided into all the cell arrays in the center, and the global input / output lines (gio <0> to goi <n>) and the global input / output lines (giob <0> to giob) in unselected directions <n>) can be turned off so that the number of banks does not decrease even if the number of banks increases.

이는 뱅크 수 또는 단위 뱅크의 메모리 용량을 확장 시킬 때 DRAM의 동작 속도를 효과적으로 개선 시킬 수 있다.This can effectively improve the operation speed of DRAM when extending the number of banks or the memory capacity of the unit bank.

Claims (5)

입출력 센스 앰프/라이트 드라이버 어레이를 사이에 두고 각각 상하부에 직렬로 위치한 다수의 뱅크들;A plurality of banks positioned in series at the top and bottom, respectively, with an input / output sense amplifier / light driver array in between; 상기 각각의 뱅크들의 비트 라인 센스 앰프 블록들에 연결되는 복수개의 글로발 입출력 라인들;A plurality of global input / output lines connected to the bit line sense amplifier blocks of the respective banks; 상기 입출력 센스 앰프/라이트 드라이버 어레이와 그에 이웃한 상하부의 뱅크와의 사이에 구성되어 선택된 상하부의 어느 한 방향의 글로발 입출력 라인들은 on시키고 다른 방향의 글로발 입출력 라인들은 off하는 스위치들;Switches configured between the input / output sense amplifier / light driver array and upper and lower banks adjacent thereto to switch on the global input / output lines in one direction of the selected upper and lower parts and off the global input / output lines in the other direction; 상기 스위치들을 선택적으로 제어하는 뱅크 선택부를 포함하여 구성되는 것을 특징으로 하는 멀티 뱅크 구조의 반도체 메모리 장치.And a bank selector configured to selectively control the switches. 제 1 항에 있어서, 각각의 뱅크들은 복수개의 셀들이 구성되는 셀 어레이를 중심으로 셀 어레이에 대응하는 데이터의 입출력을 위한 비트 라인 센스 앰프 블록과,The memory device of claim 1, wherein each of the banks comprises: a bit line sense amplifier block for inputting and outputting data corresponding to the cell array around a cell array including a plurality of cells; 상기 셀 어레이에 대응하여 구성되어 로우 방향의 셀 선택을 하는 X 디코더와,An X decoder configured to correspond to the cell array to perform cell selection in a row direction; 상기 비트 라인 센스 앰프 블록에 대응하여 칼럼 방향의 셀 선택을 위하여 Y 디코더를 포함하는 기본 블록이 복수개 포함되는 것을 특징으로 멀티 뱅크 구조의 반도체 메모리 장치.And a plurality of basic blocks including a Y decoder for selecting a cell in a column direction corresponding to the bit line sense amplifier block. 제 1 항에 있어서, 뱅크 어드레스에 의해 이들 뱅크들을 선택하기 위한 뱅크 선택 신호(ba<0> ~ ba<n>)를 출력하는 뱅크 선택부는 각각의 Y 디코더, X 디코더에 연결되어 상기 입출력 센스 앰프/라이트 드라이버 어레이의 일측에 구성되는 것을 특징으로 하는 멀티 뱅크 구조의 반도체 메모리 장치.The input / output sense amplifier of claim 1, wherein a bank selector for outputting bank select signals ba <0> to ba <n> for selecting these banks by a bank address is connected to respective Y decoders and X decoders. A semiconductor memory device having a multi-bank structure, which is configured on one side of a write driver array. 제 3 항에 있어서, 뱅크 선택부는 입출력 센스 앰프/라이트 드라이버 어레이의 상부에 위치한 뱅크들과 하부에 위치한 뱅크들을 선택하기 위한 뱅크 그룹 선택 신호(group<0>,group<1>)를 스위치들로 출력하는 것을 특징으로 하는 멀티 뱅크 구조의 반도체 메모리 장치.4. The bank selector of claim 3, wherein the bank selector is configured to switch bank group select signals (group <0>, group <1>) for selecting banks located above and below banks of the input / output sense amplifier / right driver array. And outputting the semiconductor memory device of the multi-bank structure. 제 3 항에 있어서, 스위치들은 트랜스미션 게이트(transmission gate)로 구성되고 이들의 제어는 뱅크 선택 신호 ba<0>과 ba<1>의 로직 "OR" 신호 group<0>와 뱅크 선택 신호ba<n-1>과 ba<n>의 로직 "OR"신호 group<1>에 의해 이루어지는 것을 특징으로 하는 멀티 뱅크 구조의 반도체 메모리 장치.4. The switch according to claim 3, wherein the switches are composed of a transmission gate and control thereof is performed by the logic &quot; OR &quot; signal group <0> and the bank select signal ba <n of the bank select signals ba <0> and ba <1>. And a logic &quot; OR &quot; signal group <1> of -1> and ba <n>.
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* Cited by examiner, † Cited by third party
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KR100649831B1 (en) * 2005-11-14 2006-11-27 주식회사 하이닉스반도체 Global i/o bus control circuit of semiconductor memory device

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