KR20020012340A - data output circuit in semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 장치의 데이터 출력분야에 관한 것으로, 특히 고속동작에 적합한 반도체 메모리 장치의 데이터 출력회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to the field of data output of semiconductor memory devices, and more particularly to a data output circuit of semiconductor memory devices suitable for high speed operation.
개인용 컴퓨터의 성능이 획기적으로 개선됨은 물론, 휴대용 통신기기가 널리 보급되고 기기의 성능이 화상정보를 송수신할 수 있을 만큼 높아짐에 따라, 보다대용량화되고 고속화된 저전력 스태이틱 랜덤 억세스 메모리등과 같은 반도체 메모리 장치가 절실히 요구되고 있는 추세이다.As the performance of personal computers has improved dramatically, as portable communication devices have become widespread and the performance of devices has become high enough to transmit and receive image information, semiconductors such as high-capacity and high-speed low-power static random access memory, etc. There is a great demand for memory devices.
통상적인 저전력 SRAM에서는, 도 1에 도시된 바와 같이, 데이터의 리드동작을 위해 센스앰프에서 출력된 데이터를 아웃 인에이블 바아신호 (OEb)에 응답하여 버퍼링 출력하는 데이터 출력버퍼(10)와, 상기 데이터 출력버퍼(10)로부터 출력된 데이터를 구동하여 외부로 제공하는 출력드라이버(20)가 출력회로로서 구비되어 있다. 리드 동작모드에서 외부 어드레스가 상기 SRAM에 인가되면 상기 외부 어드레스에 대응되는 메모리 셀이 선택되고, 그 선택된 메모리 셀의 데이터 라인에는 기 저장된 데이터에 대응되는 전위가 디벨롭된다. 상기 디벨롭되는 전위가 센스앰프에 의해 감지 및 증폭되어 상기 데이터 출력버퍼(10)에 인가된 후 상기 데이터 출력버퍼의 출력단(A,B)에 리드 데이터로서 나타나면, 피형 모오스(P-type MOS)트랜지스터(P1)와 엔형 모오스 트랜지스터(N1)로 이루어진 상기 출력드라이버(20)는 이를 구동하여 출력단(Out)을 통해 외부로 출력한다.In a typical low power SRAM, as illustrated in FIG. 1, a data output buffer 10 for buffering and outputting data output from a sense amplifier in response to an out enable bar signal OEb for data read operation; An output driver 20 is provided as an output circuit for driving the data output from the data output buffer 10 to the outside. When an external address is applied to the SRAM in a read operation mode, a memory cell corresponding to the external address is selected, and a potential corresponding to pre-stored data is developed in a data line of the selected memory cell. When the potential to be developed is sensed and amplified by a sense amplifier and applied to the data output buffer 10 and appears as read data at the output terminals A and B of the data output buffer, P-type MOS The output driver 20 including the transistor P1 and the N-type transistor N1 drives the same and outputs the result to the outside through the output terminal Out.
여기서, 출력드라이버(20)로부터 출력되는 데이터 신호는 하이 또는 로우로서 칩의 외부로 전송되기 때문에 로딩(Loding) 캐패시턴스 및 레지스턴스를 많이 가지게 된다. 따라서, 데이터 신호의 라이징 타임과 폴링타임이 그에 따라 느려지므로 칩의 스피드 특성이 나쁘게 된다. 그러한 스피드 특성은 도 2에 도시된 바와 같이, 출력드라이버(20)가 데이터 신호를 풀스윙(full swing)으로 구동하는 경우에 매우 나쁘게 된다. 즉, 데이터 신호가 하이레벨(High level)에서 로우레벨(Low level)로 또는 로우레벨에서 하이레벨로 완전히 천이(transition)되는 경우에 라이징(rising) 타임과 폴링타임(falling time)이 길어지는 것이다. 이는 데이터 출력회로의 스피드 로스(loss)중 가장 많은 로스로서 작용하여 칩의 성능을 저하시킨다. 도 2에서 화살부호 AR1은 어드레스 신호가 인가되고 나서 그에 대응되는 데이터 신호가 출력되기 까지의 소요 시간을 보여주는데, 상기 풀스윙 구동의 경우에 라이징 및 폴링타임이 길어져 데이터 신호가 완전한 레벨로 출력되기 까지의 소요시간은 증가된다.Here, since the data signal output from the output driver 20 is transmitted to the outside of the chip as high or low, it has a lot of loading capacitance and resistance. Therefore, the rising time and the falling time of the data signal are slowed accordingly, resulting in poor chip speed characteristics. Such speed characteristics become very bad when the output driver 20 drives the data signal full swing, as shown in FIG. That is, when the data signal is completely transitioned from the high level to the low level or from the low level to the high level, the rising time and the falling time become long. . This acts as the most loss of the speed loss of the data output circuit and degrades the chip performance. In FIG. 2, the arrow AR1 shows the time required for the data signal to be output after the address signal is applied. In the case of the full swing driving, the rising and falling time is long, so that the data signal is output at the full level. The duration of time is increased.
따라서, 데이터 신호의 라이징 및 폴링타임을 줄여 칩의 스피드 특성을 개선하는 기술이 요구되어진다.Therefore, there is a need for a technique for improving the speed characteristics of the chip by reducing the rising and falling time of the data signal.
따라서, 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 데이터 출력회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a data output circuit that can solve the above-mentioned conventional problems.
본 발명의 다른 목적은 데이터 출력단의 로딩을 줄여 출력 스피드를 최대화시킬 수 있는 데이터 출력회로 및 출력드라이버 구동방법을 제공함에 있다.Another object of the present invention is to provide a data output circuit and an output driver driving method capable of maximizing the output speed by reducing the loading of the data output stage.
본 발명의 또 다른 목적은 데이터 신호의 라이징 및 폴링타임을 줄여 칩의 스피드 특성을 개선할 수 있는 반도체 메모리 장치의 데이터 출력회로를 제공함에 있다.Still another object of the present invention is to provide a data output circuit of a semiconductor memory device capable of improving chip speed characteristics by reducing rising and falling times of data signals.
상기한 목적들 및 타의 목적을 달성하기 위한 본 발명에 따라, 출력드라이버를 통해 메모리 셀의 데이터 신호를 외부로 구동하는 방법은, 출력드라이버를 동작시킬 필요가 없는 타임구간에서는 출력단의 레벨을 하이와 로우레벨의 중간레벨로설정하고, 상기 출력드라이버가 동작하는 타임구간에서는 리드되어질 데이터 신호를 하이레벨 또는 로우레벨로 하프스윙으로서 출력시키는 것을 특징으로 한다.According to the present invention for achieving the above and other objects, the method of driving the data signal of the memory cell to the outside through the output driver, the level of the output stage is high and high in the time period that does not need to operate the output driver. A low level intermediate level is set, and the data signal to be read is output as a half swing at a high level or a low level in a time interval during which the output driver operates.
또한, 본 발명의 반도체 메모리 장치의 데이터 출력회로는, 센스앰프에서 출력된 데이터를 출력제어신호에 응답하여 버퍼링 출력하는 데이터 출력버퍼와; 상기 데이터 출력버퍼로부터 출력된 데이터를 구동하여 외부로 제공하는 출력드라이버와; 인가되는 제어신호에 응답하여 상기 출력드라이버가 구동되지 않는 구간동안만 상기 출력드라이버의 출력을 중간레벨의 전압으로 전이시키는 프리셋 부와; 상기 프리셋 부의 동작을 제어하는 신호를 발생하는 제어신호 발생부를 구비한다.In addition, the data output circuit of the semiconductor memory device of the present invention includes a data output buffer for buffering and outputting the data output from the sense amplifier in response to the output control signal; An output driver driving the data output from the data output buffer and providing the data to the outside; A preset unit which transfers the output of the output driver to an intermediate level voltage only during a period in which the output driver is not driven in response to an applied control signal; And a control signal generator for generating a signal for controlling the operation of the preset unit.
상기한 구성에 의해, 출력되는 데이터 신호의 라이징 및 폴링타임이 줄어들어, 칩의 출력동작에 관한 스피드 특성이 개선된다.By the above arrangement, the rising and falling time of the output data signal are reduced, and the speed characteristic regarding the output operation of the chip is improved.
도 1은 통상적인 데이터 출력회로의 개략적 블록도1 is a schematic block diagram of a typical data output circuit;
도 2는 도 1의 데이터 출력회로의 동작 타이밍도2 is an operation timing diagram of the data output circuit of FIG. 1.
도 3은 본 발명의 일 실시 예에 따른 데이터 출력회로도3 is a data output circuit diagram according to an embodiment of the present invention.
도 4는 도 3의 데이터 출력회로의 동작 타이밍도4 is an operation timing diagram of the data output circuit of FIG. 3.
도 5는 본 발명의 다른 실시 예에 따른 데이터 출력회로도5 is a data output circuit diagram according to another exemplary embodiment of the present invention.
도 6은 본 발명의 또 다른 실시 예에 따른 데이터 출력회로도6 is a data output circuit diagram according to another embodiment of the present invention.
상기한 본 발명의 목적들 및 타의 목적들, 특징, 그리고 이점들은, 첨부된 도면들을 참조하여 이하에서 기술되는 본 발명의 상세하고 바람직한 실시예의 설명에 의해 보다 명확해질 것이다. 도면들 내에서 서로 동일 내지 유사한 부분들은 설명 및 이해의 편의상 동일 내지 유사한 참조부호들로 기재됨을 주목하여야 한다.The above and other objects, features, and advantages of the present invention will become more apparent from the following detailed description of the preferred embodiments of the present invention described below with reference to the accompanying drawings. It should be noted that in the drawings, the same or similar parts to each other are described with the same or similar reference numerals for convenience of description and understanding.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 데이터 출력회로도가 도시된다. 반도체 메모리 장치의 데이터 출력회로는, 데이터 출력버퍼(10), 출력드라이버(20), 프리셋 부(30), 및 제어신호 발생부(40)를 포함한다. 상기 데이터 출력버퍼(10)는 본 분야에서 널리 공지된 레지스터 회로구성을 가지며 센스앰프에서 출력된 데이터를 출력제어신호(POEb)에 응답하여 버퍼링 출력하는 역할을 한다. 상기 출력드라이버(20)는 도 1의 구성과 동일하게 피형 모오스 트랜지스터(P1)와 엔형 모오스 트랜지스터(N1)로 이루어져, 상기 데이터 출력버퍼(10)로부터 출력된 데이터를 구동한다.Referring to FIG. 3, a data output circuit diagram according to an embodiment of the present invention is shown. The data output circuit of the semiconductor memory device includes a data output buffer 10, an output driver 20, a preset unit 30, and a control signal generator 40. The data output buffer 10 has a register circuit configuration well known in the art, and serves to buffer and output the data output from the sense amplifier in response to the output control signal POEb. The output driver 20 is composed of a p-type MOS transistor P1 and an N-type MOS transistor N1 in the same manner as the configuration of FIG. 1 to drive data output from the data output buffer 10.
상기 출력드라이버(20)로부터 출력되는 데이터 신호의 라이징 타임과 폴링타임을 빠르게 하기 위해 프리셋 부(30)가 마련된다. 상기 프리셋 부(30)는 인가되는 제어신호(C,D)에 응답하여 상기 출력드라이버(20)가 구동되지 않는 구간동안만 상기 출력드라이버의 출력단 레벨을 중간레벨의 전압으로 설정하고, 상기 출력드라이버(20)가 동작하는 타임구간에서는 리드되어질 데이터 신호가 하이레벨 또는 로우레벨로 하프스윙으로서 출력될 수 있도록 한다. 도 3에서 상기 프리셋 부(30)는, 전원전압(VDD)단자에 소오스가 연결되고 게이트로 상기 제어신호 발생부에서 제공되는 제1제어신호(C)를 수신하는 제1피형 모오스 트랜지스터(PM1)와, 상기 제1피형 모오스 트랜지스터(PM1)의 드레인에 소오스가 연결되고 게이트와 드레인이 서로 연결된 제2피형 모오스 트랜지스터(PM2)와, 상기 제2피형 모오스 트랜지스터(PM2)의 드레인에 소오스가 연결되고 게이트와 드레인이 상기 출력드라이버(20)의 출력단에 공통연결된 제3피형 모오스 트랜지스터(PM3)와, 상기 제3피형 모오스 트랜지스터(PM3)의 드레인에 드레인과 게이트가 공통연결된 제1엔형 모오스 트랜지스터(NM1)와, 상기 제1엔형 모오스 트랜지스터(NM1)의 소오스에 드레인과 게이트가 공통연결된 제2엔형 모오스 트랜지스터(NM2)와, 상기 제2엔형 모오스 트랜지스터(NM2)의 소오스에 드레인이 연결되고 게이트로 상기 제1제어신호와는 반대의 논리를 가지는 제2제어신호(D)를 수신하며 소오스가 접지전원(VSS)에 연결된 제3엔형 모오스 트랜지스터(NM3)로 구성된다.The preset unit 30 is provided to speed up the rising time and the polling time of the data signal output from the output driver 20. The preset unit 30 sets the output stage level of the output driver to a voltage of an intermediate level only during a period in which the output driver 20 is not driven in response to the control signals C and D applied thereto. In the time interval in which 20 is operated, the data signal to be read can be output as a half swing at a high level or a low level. In FIG. 3, the preset unit 30 has a source connected to a power supply voltage VDD terminal, and receives a first control signal C provided from the control signal generator through a gate. A second type MOS transistor PM2 having a source connected to a drain of the first type MOS transistor PM1, a gate and a drain connected to each other, and a source connected to a drain of the second type MOS transistor PM2. A third type MOS transistor PM3 having a gate and a drain commonly connected to an output terminal of the output driver 20, and a first N-type MOS transistor NM1 having a drain and a gate commonly connected to a drain of the third type MOS transistor PM3. ), A second N-type MOS transistor NM2 having a drain and a gate commonly connected to a source of the first N-type MOS transistor NM1, and a second N-type MOS transistor NM2. A third NMOS transistor NM3 having a drain connected to the source and receiving a second control signal D having a logic opposite to that of the first control signal, and having a source connected to the ground power supply VSS. .
상기 제1,2제어신호(C,D)는 상기 제어신호 발생부(40)에 의해 생성된다. 상기 제어신호 발생부(40)는, 상기 프리셋 부(30)의 동작을 제어하는 신호를 발생하기 위해, 상기 출력제어신호(POEb)를 일측입력으로 수신하고 칩선택 관련신호(CSb)를 타측입력으로 수신하여 노아 응답을 상기 제2제어신호로서 생성하는 노아 게이트(42)와, 상기 노아 게이트(42)의 출력을 반전하여 상기 제1제어신호를 생성하는 인버터(44)로 이루어진다. 여기서, 상기 출력제어신호(POEb)는 데이터 출력버퍼(10)를 인에이블 시키는 신호로서, 이는 어드레스 천이시에 발생되는 어드레스 천이 펄스와 칩의 외부에서 인가되는 출력인에이블 바아 신호를 논리 게이트회로로 인가하여 얻은 조합신호이다. 상기 출력제어신호(POEb)는 어드레스가 인가될 경우에 논리 로우의 레벨로서 제공되며, 센스앰프가 데이터를 감지하여 출력을 하는 경우에 하이상태의 레벨로 된다. 상기 칩선택 관련신호(CSb)는 칩의 동작을 지시하는 제어신호로서, 칩의 동작시에만 하이레벨로서 제공된다. 상기 제어신호 발생부(40)에 의해, 상기 데이터 출력버퍼(10)가 동작하지 않을 시에는 상기 출력제어신호(POEb)는 로우, 상기 칩선택 관련신호(CSb)도 로우레벨로 인가되므로, 상기 제1제어신호는 로우, 상기 제2제어신호는 하이로서 생성된다. 또한, 데이터 출력버퍼(10)가 동작할 경우에는 상기 출력제어신호(POEb)는 하이, 상기 칩선택 관련신호(CSb)도 하이레벨로 인가되므로, 상기 제1제어신호는 하이, 상기 제2제어신호는 로우로서 생성되어, 상기 프리셋 부(30)의 동작은 금지된다.The first and second control signals C and D are generated by the control signal generator 40. The control signal generator 40 receives the output control signal POEb as one input and generates a chip select related signal CSb in order to generate a signal for controlling the operation of the preset unit 30. A NOR gate 42 for receiving a NOR response as the second control signal and an inverter 44 for inverting the output of the NOR gate 42 to generate the first control signal. Here, the output control signal POEb is a signal for enabling the data output buffer 10. The output control signal POEb uses an address transition pulse generated at the address transition and an output enable bar signal applied from the outside of the chip to the logic gate circuit. The combined signal obtained by applying. The output control signal POEb is provided as a logic low level when an address is applied, and becomes a high level when the sense amplifier senses data and outputs the same. The chip selection related signal CSb is a control signal for instructing the operation of the chip and is provided as a high level only during the operation of the chip. When the data output buffer 10 is not operated by the control signal generator 40, the output control signal POEb is low and the chip select related signal CSb is also applied at a low level. The first control signal is generated low and the second control signal is generated high. In addition, when the data output buffer 10 is operated, the output control signal POEb is high and the chip select related signal CSb is also applied at a high level. Thus, the first control signal is high and the second control is performed. The signal is generated as low, so that the operation of the preset unit 30 is prohibited.
상기한 구성에 따라, 출력드라이버(20)가 동작되지 아니하는 타임구간에서는 출력단(Out)의 레벨을 하이와 로우레벨의 중간레벨, 즉 하프 전원전압의 레벨이 설정된다. 이에 따라 상기 출력드라이버가 동작하는 타임구간에서는 리드되어질 데이터 신호가 하이레벨 또는 로우레벨로 하프스윙되므로, 출력 스피드 로스는 종래의 기술대비 절반으로 줄어든다. 이는 도 4를 참조하여 설명한다.According to the above configuration, in the time interval in which the output driver 20 is not operated, the level of the output terminal Out is set as the intermediate level between the high and low levels, that is, the level of the half power supply voltage. Accordingly, since the data signal to be read is half-swing to the high level or the low level in the time interval in which the output driver operates, the output speed loss is reduced by half compared to the prior art. This will be described with reference to FIG. 4.
도 4는 도 3의 데이터 출력회로의 동작 타이밍도이다. 칩의 리드동작에서 외부 어드레스가 인가되면 상기 출력제어신호(POEb)가 빠른 패스를 통해 로우로 천이된다. 상기 로우 논리의 상기 출력제어신호(POEb)에 의해 상기 데이터 출력버퍼(10)의 출력노드 A는 하이, B는 로우로 되어 상기 출력드라이버(20)의 데이터 출력단(Out)은 플로팅상태로 된다. 이 때, 상기 칩선택 관련신호(CSb)의 논리도 로우상태이므로, 상기 제1제어신호는 로우가 되고, 제2제어신호는 하이로 생성된다. 그럼에 의해, 프리셋 부(30)내의 모오스 트랜지스터들(PM1,NM3)이 모두 턴온된다. 따라서, 상기 데이터 출력단(Out)의 전위는 다이오드 커플된 트랜지스터들(PM2,PM3,NM1,NM2)의 수에 따라 일정한 전압레벨로 설정되는데, 여기서는 중간 레벨전압, 즉 하프 전원전압으로 설정되게 하였다.4 is an operation timing diagram of the data output circuit of FIG. 3. When an external address is applied in the read operation of the chip, the output control signal POEb transitions to low through a fast pass. The output node A of the data output buffer 10 becomes high and B becomes low by the output control signal POEb of the low logic, and the data output terminal Out of the output driver 20 is in a floating state. At this time, since the logic of the chip select related signal CSb is also low, the first control signal is low and the second control signal is generated high. As a result, all of the MOS transistors PM1 and NM3 in the preset unit 30 are turned on. Therefore, the potential of the data output terminal Out is set to a constant voltage level according to the number of diode-coupled transistors PM2, PM3, NM1, NM2, where it is set to a mid-level voltage, that is, a half power supply voltage.
상기 외부 어드레스가 인가되고 나서 일정시간이 지나서, 센스앰프가 센싱동작을 완료하면, 상기 출력제어신호(POEb)는 하이로 천이되고 상기 칩선택 관련신호(CSb)도 하이로 인가되면, 상기 데이터 출력버퍼(10)는 인에이블 되어, 출력노드 A, B는 메모리 셀의 저장 데이터에 따라 그 레벨이 하이 또는 로우로 결정된다. 이 때, 상기 제1제어신호는 하이가 되고, 제2제어신호는 로우로 생성된다.그럼에 의해, 프리셋 부(30)내의 모오스 트랜지스터들(PM1,NM3)이 모두 턴오프되어 프리셋 부의 전류 패스는 차단된다. 따라서, 상기 데이터 출력단(Out)의 전위는 출력데이터가 하이인 경우에 상기 하프 전원전압에서 전원전압의 레벨까지만 상승하고, 로우인 경우에 상기 하프 전원전압에서 접지전압의 레벨까지만 하강하므로, 하프 스윙동작이 출력동작으로서 행해진다. 따라서, 풀 스윙 출력의 경우에 비해 약 2배의 스피드향상을 꾀할 수 있게 된다. 결국, 도 4에서 보여지는 구간(T2)는 상기 출력드라이버(20)가 동작되지 아니하는 타임구간이며, 바로 여기서, 상기 출력단(Out)의 레벨은 하프 전원전압의 레벨로 설정됨을 알 수 있다. 그러기 위해서 상기 프리셋 부(30)는 상기 제1,2제어신호를 각기 로우 및 하이레벨로 받아 동작을 행하는 것이다. 한편, 구간 (T1,T3)에서는 상기 프리셋 부(30)는 동작이 금지되며 이 경우에 상기 제1,2제어신호는 하이 및 로우레벨로 각기 인가된다.If the sense amplifier completes the sensing operation after a predetermined time has passed since the external address is applied, the output control signal POEb transitions high and the chip select related signal CSb is also applied high. The buffer 10 is enabled, and the output nodes A and B are determined to have a high or low level according to the stored data of the memory cells. At this time, the first control signal becomes high and the second control signal is generated low. Thus, all of the MOS transistors PM1 and NM3 in the preset unit 30 are turned off, so that the current path of the preset unit is turned off. Is blocked. Therefore, the potential of the data output terminal Out rises only to the level of the power supply voltage from the half power supply voltage when the output data is high, and only to the level of the power supply voltage when the output data is high. The operation is performed as an output operation. Therefore, the speed can be improved by about 2 times as compared with the case of the full swing output. As a result, the section T2 shown in FIG. 4 is a time section in which the output driver 20 is not operated. Here, it can be seen that the level of the output terminal Out is set to the level of the half power supply voltage. To this end, the preset unit 30 receives the first and second control signals at low and high levels, respectively, and performs operations. On the other hand, in the sections T1 and T3, the preset unit 30 is prohibited from operating, and in this case, the first and second control signals are applied to the high and low levels, respectively.
도 5는 본 발명의 다른 실시 예에 따른 데이터 출력회로도로서, 프리셋 부(30-1)의 구성을 도 3의 경우와는 다르게 각기 2개씩의 트랜지스터로 구성한 것을 제외하면, 도 3의 구성과 동일하다. 그리고, 그에 따른 동작은 실질적으로 같다.FIG. 5 is a data output circuit diagram according to another exemplary embodiment of the present invention, except that the preset unit 30-1 is composed of two transistors, unlike the case of FIG. 3. Do. And the operation accordingly is substantially the same.
도 6은 본 발명의 또 다른 실시 예에 따른 데이터 출력회로도로서, 제어신호 발생부(40-1)의 구성을 도 3의 경우와는 달리, 출력제어신호를 반전하여 상기 제2제어신호로서 생성하는 제1인버터(I1)와, 상기 제1인버터의 출력을 반전하여 상기 제1제어신호를 생성하는 제2인버터(I2)로 구성한 경우이다. 이 경우에 칩선택 관련신호(CSb)는 필요가 없게 되며, 상기 프리셋 부(30)의 제어동작은 전술한 도 3의경우와 실질적으로 동일하다.FIG. 6 is a data output circuit diagram according to another embodiment of the present invention. Unlike the case of FIG. 3, the configuration of the control signal generator 40-1 is inverted to generate an output control signal as the second control signal. The first inverter I1 and the second inverter I2 which inverts the output of the first inverter to generate the first control signal. In this case, the chip selection related signal CSb is not necessary, and the control operation of the preset unit 30 is substantially the same as that of FIG. 3.
상기한 바와 같이, 본 발명은 도면을 기준으로 예를 들어 기술되었지만 이에 한정되지 않으며 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명이 속하는 기술분야에서 통상의 지식을 갖는 자에 의해 다양한 변화와 변경이 가능함은 물론이다. 예를 들어, 사안이 다를 경우에 제어신호 발생부의 내부 구성이나 프리셋 부의 내부구성을 타의 소자들 또는 논리회로로 대치 또는 변경할 수 있음은 물론이다.As described above, the present invention has been described by way of example only with reference to the drawings, but is not limited thereto, and various changes and modifications by those skilled in the art to which the present invention pertains may be made without departing from the technical spirit of the present invention. Of course this is possible. For example, when the matters are different, the internal configuration of the control signal generator or the internal configuration of the preset unit may be replaced or changed with other devices or logic circuits.
상술한 바와 같이, 출력드라이버를 동작시킬 필요가 없는 타임구간에서는 출력단의 레벨을 하이와 로우레벨의 중간레벨로 설정하고, 상기 출력드라이버가 동작하는 타임구간에서는 리드되어질 데이터 신호를 하이레벨 또는 로우레벨로 하프스윙으로서 출력시키는 본 발명에 따르면, 라이징 및 폴링타임을 최적화하여 동작 스피드의 로스를 최소화하는 효과가 있다. 따라서 반도체 메모리 디바이스의 출력동작은 고속화될 수 있으므로 메모리의 퍼포먼스가 개선되어지는 이점이 얻어진다.As described above, in the time section in which the output driver does not need to be operated, the level of the output terminal is set to the middle level between the high and low levels, and in the time section in which the output driver operates, the data signal to be read is the high level or the low level. According to the present invention outputting as a low half swing, there is an effect of minimizing the loss of the operating speed by optimizing the rising and falling times. Therefore, the output operation of the semiconductor memory device can be speeded up, so that the performance of the memory is improved.
Claims (6)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000045596A KR100655067B1 (en) | 2000-08-07 | 2000-08-07 | data output circuit in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000045596A KR100655067B1 (en) | 2000-08-07 | 2000-08-07 | data output circuit in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020012340A true KR20020012340A (en) | 2002-02-16 |
| KR100655067B1 KR100655067B1 (en) | 2006-12-08 |
Family
ID=19682016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000045596A KR100655067B1 (en) | 2000-08-07 | 2000-08-07 | data output circuit in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100655067B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100501582B1 (en) * | 2002-12-13 | 2005-07-14 | 주식회사 하이닉스반도체 | Data output buffer having a preset structure |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990004896A (en) * | 1997-06-30 | 1999-01-25 | 김영환 | Preset Circuit of Semiconductor Memory Device |
-
2000
- 2000-08-07 KR KR1020000045596A patent/KR100655067B1/en not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100501582B1 (en) * | 2002-12-13 | 2005-07-14 | 주식회사 하이닉스반도체 | Data output buffer having a preset structure |
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| Publication number | Publication date |
|---|---|
| KR100655067B1 (en) | 2006-12-08 |
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