KR200170149Y1

KR200170149Y1 - Apparatus for transmitting and receiving data by single cpu

Info

Publication number: KR200170149Y1
Application number: KR2019990019546U
Authority: KR
Inventors: 이병섭; 양완철
Original assignee: 이병섭; 양완철
Priority date: 1999-09-11
Filing date: 1999-09-11
Publication date: 2000-02-15

Abstract

본 고안은 단일 CPU에 의한 다채널 직렬 데이터 송,수신 처리를 위한 FIFO의 구성방식에 관한 것으로, 더욱 상세하게는 저속의 단일 CPU를 이용해서 여러 채널의 직렬 데이터를 실시간으로 송수신 할 때 처리시간의 지연으로 인해 생기는 데이터의 누락 및 손실을 방지하려는 단일 CPU에 의한 다채널 직렬 데이터 송수신 처리를 위한 FIFO의 구성에 관한 것이다.The present invention relates to a configuration method of a FIFO for multi-channel serial data transmission and reception by a single CPU. More specifically, the present invention relates to a method of processing time when transmitting and receiving serial data of multiple channels in real time using a single low-speed CPU. The present invention relates to a configuration of a FIFO for multichannel serial data transmission / reception processing by a single CPU to prevent data loss and loss caused by delay.

이를 위하여 본 고안은, 도 2에서 독립된 FIFO 1과 FIFO 2를 사용하여 데이터 수신부 FIFO 1의 데이터가 완충되면 즉시 자동으로 FIFO 2가 동작하게 하고 FIFO 2가 동작하는 동안 FIFO 1에는 누락 없이 데이터가 수집되며, 도 3에서 데이터 송신부의 FIFO 1의 데이터가 소진되면 즉시 자동으로 FIFO 2가 동작하게 하고 FIFO 2가 동작하는 동안 FIFO 1에 CPU가 데이터를 채워 넣을 수 있다.To this end, the present invention uses the independent FIFO 1 and FIFO 2 in FIG. 2 to automatically operate the FIFO 2 immediately after the data of the data receiver FIFO 1 is fully buffered and collect data without missing the FIFO 1 while the FIFO 2 is operating. In FIG. 3, when the data of the FIFO 1 of the data transmitter is exhausted, the FIFO 2 automatically operates immediately, and the CPU may fill the data in the FIFO 1 while the FIFO 2 is operating.

이상과 같은 방식으로 FIFO 1과 FIFO 2가 번갈아 가며 동작을 하게되어 저속의 단일 CPU를 가지고도 여러 채널의 데이터를 실시간으로 누락 및 손실 없이 처리할 수 있게 하는 것이 본 고안의 요점이다.As described above, the FIFO 1 and the FIFO 2 operate alternately so that the data of multiple channels can be processed in real time without dropping or loss even with a single low-speed CPU.

Description

Data Transceiver {APPARATUS FOR TRANSMITTING AND RECEIVING DATA BY SINGLE CPU}

본 고안은 단일 CPU에 의한 다채널 직렬 데이터 송수신 처리를 위한 FIFO의 구성방식에 관한 것으로, 더욱 상세하게는 저속의 단일 CPU를 이용해서 여러 채널의 직렬 데이터를 실시간으로 송수신 할 때 처리시간의 지연으로 인해 생기는 데이터의 누락 및 손실을 방지하는 저속의 단일 CPU에 의한 다채널 데이터 송수신 장치에 관한 것이다.The present invention relates to a configuration method of a FIFO for multi-channel serial data transmission and reception by a single CPU. More specifically, the present invention relates to a delay in processing time when transmitting and receiving serial data of multiple channels in real time using a single low-speed CPU. The present invention relates to a multi-channel data transmission / reception device by a single low-speed CPU that prevents data loss and loss.

일반적으로 데이터의 수집 및 데이터의 송수신에는 FIFO 메모리가 자주 사용된다. 그 일례로 직렬 입출력을 가지는 소자와의 인터페이스를 가정하면 도 1과 같은 구성을 갖는다. 상기한 구성은 데이터 입력부와 데이터 출력부로 이루어지며 직렬 입출력소자와의 인터페이스를 위해 데이터 입출력부에 각각 S/P 및 P/S 변환 블록이 필요하다. 동작은 데이터 입력부에서는 FIFO 초기화 이후 FULL 플래그 신호에 의해 CPU는 FIFO로부터 데이터를 읽어오게 되며, 데이터 출력부에서는 FIFO 초기화 이후 데이터를 FIFO에 써넣고 이후 EMPTY 플래그 신호에 의해 FIFO의 데이터가 소진됨을 인지하고 다시 FIFO에 데이터를 채우게 된다.In general, FIFO memory is frequently used for data collection and data transmission and reception. As an example, assuming an interface with a device having serial input and output, the configuration is illustrated in FIG. 1. The above configuration is composed of a data input unit and a data output unit, and the S / P and P / S conversion blocks are required for the data input / output unit, respectively, to interface with the serial input / output device. In the data input section, the CPU reads data from the FIFO by the FULL flag signal after the FIFO initialization.In the data output section, the data is written to the FIFO after the FIFO initialization, and after that, the FIFO data is exhausted by the EMPTY flag signal. The data is then filled in the FIFO.

그러나 이러한 구성은 간단하지만 CPU가 저속이거나 FIFO의 처리속도가 저속이면 처리시간 지연으로 인해 실시간으로 처리되는 데이터에 손실 및 누락이 발생하게 되는 문제점이 있다. 더구나 단일 CPU를 이용하여 다채널 직렬 데이터 처리를 해야할 경우엔 처리지연은 더욱 증가하게 되는 문제점이 있다.However, such a configuration is simple, but if the CPU is low or the processing speed of the FIFO is low, there is a problem that loss and omission occurs in the data processed in real time due to the processing time delay. Moreover, when multi-channel serial data processing is performed using a single CPU, the processing delay is further increased.

따라서 본 고안의 목적은 데이터 송수신 시에 데이터 손실이나 지연이 발생하지 않는 장치를 제공함에 있다.Accordingly, an object of the present invention is to provide an apparatus in which no data loss or delay occurs during data transmission and reception.

본 고안의 다른 목적은 데이터 수신부에서는 FIFO에 데이터가 완충되어 CPU가 FIFO의 데이터를 읽어가는 중에도 손실 없이 데이터를 연속 수신할 수 있는 장치를 제공함에 있다.Another object of the present invention is to provide an apparatus in which a data receiving unit buffers data in a FIFO and continuously receives data without loss while the CPU reads data of the FIFO.

본 고안의 또 다른 목적은, 데이터 송신부에서는 FIFO의 데이터가 소진되었을 때 CPU가 소진된 FIFO에 데이터를 써넣는 중에 연속 데이터 송신을 가능하게 하는 장치를 제공함에 있다.It is still another object of the present invention to provide an apparatus for enabling continuous data transmission while the data transmission unit writes data to the exhausted FIFO when the data of the FIFO is exhausted.

도 1은 일반적인 직렬 데이터 송수신 처리를 위한 FIFO의 구성을 나타낸 도면이다.1 is a diagram illustrating a configuration of a FIFO for general serial data transmission and reception processing.

도 2는 본 고안의 실시예에 따른 직렬 데이터 수신부의 구체적인 회로도이다.2 is a detailed circuit diagram of a serial data receiver according to an embodiment of the present invention.

도 3는 본 고안의 실시예에 따른 직렬 데이터 송신부의 구체적인 회로도이다.3 is a detailed circuit diagram of a serial data transmitter according to an embodiment of the present invention.

＜도면의 주요부분에 대한 부호의 설명＞<Description of the code | symbol about the principal part of drawing>

1 : FIFO 메모리 2 : Serial to Parallel 변환부1: FIFO memory 2: Serial to Parallel converter

3 : AND 게이트 4 : Monostable Multivibrator3: AND gate 4: Monostable Multivibrator

5 : Parallel to Serial 변환부5: Parallel to Serial converter

이하 첨부된 도 2와 도 3을 참조하여 본 고안에 따른 일 실시예를 상세히 설명한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to FIGS. 2 and 3.

도 2에서 FIFO 1(1)의 초기화 핀은 FIFO 2(1)의 FULL 플래그로 모노 스테이블 멀티 바이브레터(4)를 트리거링하여 얻은 신호와 CPU로 오는 초기화 신호와의 논리곱(3)으로 연결된다. 그리고 FIFO 2(1)의 초기화 핀은 FIFO 1(1)의 FULL 플래그 신호로 모노 스테이블 멀티 바이브레터(4)를 트리거링하여 얻은 신호로 연결한다. CPU로부터 오는 초기화 신호에 의해 FIFO 1에 S/P 변환블록(2)에 의해 변환된 데이터가 수신되어 완충되면, FULL 플래그 신호가 발생하여 모노 스테이블 멀티 바이브레터(4)를 트리거링하여 FIFO 2(1)를 동작시키게 된다. 이후 FIFO 2(1)로 데이터수신이 일어나고 그 사이에 CPU는 FIFO 1(1)에 수신된 데이터를 지연손실 없이 읽어가게 된다. 그리고 FIFO 2(1)가 완충되면 즉시 FULL 플래그 신호는 모노 스테이블 멀티 바이브레터(4)를 트리거링하여 FIFO 1(1)을 다시 동작시키고 그사이에 CPU는 FIFO 2(1)의 데이터를 읽어간다. 이러한 소자간의 스위칭은 FULL플래그 신호에 의해 자동으로 발생한다.In Fig. 2, the initialization pin of FIFO 1 (1) is connected by the logical product (3) of the signal obtained by triggering the mono stable multi vibrator (4) with the FULL flag of FIFO 2 (1) and the initialization signal coming to the CPU. do. The initialization pin of FIFO 2 (1) connects to the signal obtained by triggering the mono stable multivibrator 4 with the FULL flag signal of FIFO 1 (1). When the data converted by the S / P conversion block 2 is received and buffered in the FIFO 1 by the initialization signal from the CPU, a FULL flag signal is generated to trigger the mono stable multi-vibrator 4 to trigger the FIFO 2 ( 1) will be activated. After that, data reception occurs in FIFO 2 (1), and the CPU reads data received in FIFO 1 (1) without delay. As soon as FIFO 2 (1) is fully buffered, the FULL flag signal triggers the mono stable multivibrator 4 to operate FIFO 1 (1) again, while the CPU reads data from FIFO 2 (1). Switching between these devices occurs automatically by the FULL flag signal.

도 3에서 FIFO 1(1)의 초기화 핀은 자신의 EMPTY 플래그 신호로 모노 스테이블 멀티 바이브레터(4)를 트리거링하여 얻은 신호와 CPU로 오는 초기화 신호와의 논리곱(3)으로 연결된다. 데이터 송신부의 동작은 우선 직렬송신의 시작을 알리는 CPU로부터의 초기화 신호 이후 FIFO 1(1) 및 FIFO 2(1)에 송신할 데이터를 채우면 FIFO 1(1)부터 데이터 송신이 일어난다. 모든 데이터가 송신되고 FIFO 1(1)의 데이터가 소진되면 즉시 FIFO 2(1) 로 스위칭되어 FIFO 2(1)의 데이터가 송신되고 동시에 EMPTY 플래그 신호에 의해 모노 스테이블 멀티 바이브레터(4)가 트리거링되어 FIFO 1(1)은 다시 초기화되어 데이터가 채워질 준비가 된다. 그리고 FIFO 2(1) 의 데이터가 송신되는 사이에 FIFO 1(1)은 CPU에 의해 다시 데이터로 채워진다. 이러한 소자간의 스위칭은 EMPTY 신호에 의해 자동으로 발생한다.In FIG. 3, the initialization pin of FIFO 1 (1) is connected by a logical product (3) of a signal obtained by triggering the mono stable multi vibrator (4) with its EMPTY flag signal and an initialization signal coming to the CPU. In the operation of the data transmitter, first, after the initialization signal from the CPU indicating the start of serial transmission, data is transmitted from the FIFO 1 (1) when the data to be transmitted to the FIFO 1 (1) and the FIFO 2 (1) is filled. When all the data is transmitted and the data of FIFO 1 (1) is exhausted, it is immediately switched to FIFO 2 (1) so that the data of FIFO 2 (1) is transmitted and at the same time the monostable multivibrator 4 is activated by the EMPTY flag signal. Triggered, FIFO 1 (1) is reinitialized and ready for data to be filled. And while the data of FIFO 2 (1) is transmitted, FIFO 1 (1) is again filled with data by the CPU. Switching between these devices occurs automatically by the EMPTY signal.

따라서, 데이터 수신부에서는 FIFO에 데이터가 완충되어 CPU가 FIFO의 데이터를 읽어가는 중에도 손실 없이 데이터를 연속 수신할 수 있게되고, 데이터 송신부에서는 FIFO의 데이터가 소진되었을 때 CPU가 소진된 FIFO에 데이터를 써넣는 처리 중에도 연속 데이터 송신이 가능하게된다.Therefore, the data receiver is buffered with data in the FIFO so that the CPU can continuously receive data without loss while the CPU is reading data from the FIFO.In the data transmitter, when the data of the FIFO is exhausted, the CPU writes data to the exhausted FIFO. Continuous data transmission is also possible during the loading process.

상기한 고안을 이용하면 직렬 데이터 송수신 처리를 하는데 있어서 저속의 FIFO 메모리에 데이터를 읽고 쓰는데 걸리는 처리지연으로 인해 발생하는 데이터의 손실 및 누락을 방지하여 고가의 고속처리 FIFO와 고속의 CPU를 사용하지 않고 저속의 단일 CPU에 의한 다채널 직렬 데이터 송수신 처리를 가능하게 할 수 있다.By using the above-described design, data loss and omission caused by processing delays in reading and writing data to and from the low speed FIFO memory in serial data transmission / reception processing can be prevented without using expensive high speed processing FIFO and high speed CPU. Multi-channel serial data transmission / reception processing by a single low-speed CPU can be enabled.

Claims

An apparatus for data transmission and reception processing,

A plurality of buffers composed of two or more and operated by a predetermined control signal,

And a control unit for generating the control signal for alternating reading and writing of the buffer according to the state of the buffer and the state of transmission and reception.