KR20010071465A - 1 비트 상관기 레이크 수신기 - Google Patents

Abstract

본 발명은 DS-CDMA 수신기내의 수신기에 관한 것으로, 특히 칩간 간섭을 소거하도록 펄스 정합 필터를 제공할 필요성에 관한 것이다. CDMA RAKE 수신기가 사용된다. 현재의 기술 발달 상태의 시스템에서와 같이 입력 신호에 펄스 정합 필터를 적용하는 대신에, 1 비트 펄스 정합 필터가 확산 시퀀스 바람직하게는 필요한 오버샘플링 비율까지 보간하는 의사 잡음(PN) 시퀀스에 적용된다. 이러한 필터는 1 비트 입력을 갖기 때문에, 승산기가 더 낮은 전력을 소비하는 가산기로 대체될 수 있다. 또한, 가산기의 수는 종래 기술의 승산기의 수와 같이 오버샘플링 비율에 따라 증가하지 않는다.

Description

1 비트 상관기 레이크 수신기{ONE-BIT CORRELATOR RAKE RECEIVER}

전세계적으로, 셀룰러 시스템에서의 하나의 중요한 단계는 아날로그에서 디지털 송신으로 변화하는 것이다. 동등하게 중요한 것은 차세대의 셀룰러 기술을 수행하는 효율적인 디지털 송신안(案)의 선택이다. 더욱이, 자유롭게 운반될 수 있고, 가정, 사무실, 거리, 차량 등에서 호출을 생성 또는 수신하는데 사용될 수 있는 저비용 포켓 사이즈 무선 전화를 사용하는 제1 세대의 개인 통신 네트워크(PCN)는 차세대 디지털 셀룰러 시스템 하위구조 및 셀룰러 주파수를 사용하는 셀룰러 캐리어에 의해 제공되는 것이 널리 알려져 있다. 이들 새로운 시스템에서 요구되는 키 특성은 증가된 트래픽 용량이다.

현재, 채널 접속은 주파수 분할 다중 접속(FDMA) 및 시분할 다중 접속(TDMA) 방법을 사용하여 달성된다. FDMA에서, 통신 채널은 신호의 송신 전력이 집중되는 단일 무선 주파수 대역이다. 인접 채널과의 간섭은 지정된 주파수 대역내에서만 신호 에너지를 통과시키는 대역 통과 필터의 사용에 의해 제한된다. 그러므로, 상이한 주파수가 할당되는 각 채널을 이용하여, 시스템 용량이 사용 가능한 주파수 뿐만 아니라 채널 재사용에 의해 부과되는 제한에 의해 제한된다. TDMA 시스템에서, 채널은 동일한 주파수에 대해 시간 간격의 주기적인 트레인내의 타임 슬롯으로 이루어진다. 타임 슬롯의 각 기간은 프레임이라 칭해진다. 주어진 신호의 에너지는 이들 타임 슬롯중의 하나로 제한된다. 인접한 채널 간섭은 적절한 시간에 수신되는 신호 에너지만을 통과시키는 시간 관문 또는 다른 동기 소자의 사용에 의해 제한된다. 그러므로, 상이한 상대 신호 강도 레벨로부터의 간섭의 문제는 감소된다.

TDMA 시스템의 용량은 송신 신호를 더 짧은 타임 슬롯으로 압축함으로써 증가된다. 그 결과, 정보는 점유되는 스펙트럼의 양을 비례하여 증가시키는 고속 버스트 속도로 송신되어야 한다.

FDMA 또는 TDMA 시스템 또는 하이브리드 FDMA/TDMA 시스템을 사용하면, 그 목적은 2개의 잠재적으로 간섭하는 신호가 동일한 시간에 동일한 주파수를 점유하지 않게 하는 것이다. 대조적으로, 코드 분할 다중 접속(CDMA)은 신호가 시간 및 주파수에서 모두 중첩할 수 있게 한다. 그러므로, 모든 CDMA 신호는 동일한 주파수 스펙트럼을 공유한다. 주파수 또는 시간 영역에서, 다중 접속 신호는 서로 통하도록 나타난다.

원리적으로, CDMA 시스템에서, 송신될 정보 데이터 스트림은 기호 시퀀스 또는 확산 시퀀스로서 공지되어 있는 매우 높은 속도의 데이터 스트림 상에 영향을 준다. 일반적으로, 기호 시퀀스 데이터는 비트 스트림을 제공하는 이진이다. 이러한 기호 시퀀스를 발생하는 하나의 방법은 랜덤하게 나타나지만, 인증된 수신기에의해 복제될 수 있는 의사 잡음(PN) 프로세스를 이용하는 것이다. 정보 데이터 스트림 및 높은 비트 속도 기호 시퀀스 스트림은 2 비트 스트림을 함께 승산함으로써 결합되며, 2 비트 스트림의 이진값은 +1 또는 -1로 표시되는 것으로 가정한다. 이러한 더 높은 비트 속도 신호와 더 낮은 비트 속도 데이터 스트림의 결합은 정보 데이터 스트림 신호의 코딩 또는 확산이라고 칭해진다. 각 정보 데이터 스트림 또는 채널에는 유일한 확산 코드가 할당된다.

복수의 코딩 정보 신호는 예컨대, 직교 위상 편이 변조(QPSK)에 의해 무선 주파수 반송파를 변조하여 수신기에서 합성 신호로서 함께 수신된다. 각각의 코딩 신호는 모든 다른 코딩 신호 뿐만 아니라 잡음 관련 신호를 주파수 및 시간에서 모두 중첩한다. 수신기가 인증되는 경우, 합성 신호는 유일한 코드 중 하나와 상관되고, 대응하는 정보 신호가 격리 및 디코딩될 수 있다.

「종래의 직접 확산을 이용하는 CDMA」라고 칭해지는 하나의 CDMA 기술은 1 비트의 정보를 나타내기 위해 기호 시퀀스를 사용한다. 송신된 시퀀스 또는 그 보충물(송신된 이진 시퀀스값)을 수신하면 정보 비트가 「0」 또는 「1」인지를 나타낸다. 기호 시퀀스는 일반적으로 N 비트를 포함하고, 각 비트는 「칩」이라고 칭해진다. 전체적인 N 칩 시퀀스 또는 그 보충물은 송신 부호라고 칭해진다. 수신기는 수신 신호를 자체의 기호 시퀀스 발생기의 공지된 기호 시퀀스와 상관시켜 -1 내지 +1 범위의 정규화된 값을 산출한다. 큰 정(+)의 상관이 결과로서 발생할 때, 「0」이 검출되고, 큰 부(-)의 상관이 결과로서 발생할 때, 「1」이 검출된다.

「향상된 직접 확산을 이용하는 CDMA」라고 칭해지는 또 다른 CDMA 기술은각 송신 시퀀스가 1 비트 이상의 정보를 나타낼 수 있게 한다. 코드 워드의 세트, 일반적으로는 직교 코드 워드 또는 배직교(bi-orthogonal) 코드 워드가 정보 비트의 그룹을 매우 긴 코드 시퀀스 또는 코드 부호로 코드시키는데 사용된다. 기호 시퀀스 또는 스크램블 마스크(scramble mask)는 송신 전에 이진 코드 시퀀스에 모듈로 2 가산된다. 수신기에서, 공지된 스크램블 마스크는 수신 신호를 디스크램블시켜 모든 가능한 코드 워드와 상관되게 하는데 사용된다. 최대의 상관값을 갖는 코드 워드는 이 코드 워드가 가장 적절하게 전송되었음을 나타내고, 정보 비트가 가장 적절하게 전송되었음을 나타낸다. 하나의 일반적인 직교 코드는 월시 하다마르(WH) 코드이다.

종래 및 향상된 CDMA에서 모두, 앞에서 언급된 「정보 비트」는 또한 코딩된 비트일 수 있고, 사용된 코드는 블록 또는 컨벌루셔널(convolutional) 코드이다. 하나 이상의 정보 비트가 데이터 부호를 형성할 수 있다. 또한, 기호 시퀀스 또는 스크램블 마스크는 단일 코드 시퀀스보다 매우 길 수 있으며, 이 경우에 기호 시퀀스 또는 스크램블 마스크의 서브시퀀스가 코드 시퀀스에 부가된다.

다수의 무선 통신 시스템에서, 수신 신호는 2개의 성분, 즉 I(동상) 성분 및 Q(직교) 성분을 포함한다. 이것은 송신 신호가 2개의 성분을 가지고/가지거나 채널 삽입 또는 가간섭성 반송파 참조의 부족이 송신 신호를 I 및 Q 성분으로 분할되게 하기 때문이다. 디지털 신호 처리를 사용하는 일반적인 수신기에서, 수신된 I 및 Q 성분 신호는 매 T_c/N초로 샘플링되어 저장되며, 여기에서 T_c는 칩의 지속 기간이다.

이동 통신 시스템에서, 기지국 및 이동국 사이에 송신되는 신호는 일반적으로 예컨대, 대형 빌딩 도는 근처의 산악 지역에 의해 야기되는 에코 왜곡 또는 시간 분배에 영향을 받는다. 다중 경로 분배는 신호가 하나가 아닌 다수의 경로를 따라서 수신기로 진행할 때 발생하므로, 수신기는 상이하고 랜덤하게 가변하는 지연 및 진폭을 갖는 다수의 에코를 청취한다. 그러므로, 다중 경로 시간 분배가 CDMA 시스템에 제공될 때, 수신기는 상이한 경로(「레이(ray)」라고 칭함)를 따라서 전파되는 송신 부호의 다중 버전의 합성 신호를 수신한다. 각 구별 가능한 레이는 각 신호 이미지가 N 칩 시퀀스이기 때문에, 도달 k*T_c초의 임의의 상대 시간 및 I 및 Q 칩 샘플의 스팬(span) N을 갖는다. 다중 경로 시간 분배의 결과, 상관기는 하나의 큰 스파이크(spike)보다는 여러 개의 작은 스파이크를 출력한다. 송신된 부호(비트)를 최적으로 검출하기 위해, 수신된 스파이크는 결합되어야 한다. 일반적으로, 이것은 RAKE 수신기에 의해 행해지는데, 그렇게 칭해지는 이유는 RAKE 수신기가 모든 다중 경로 기여를 함께 레이크(rake)하기 때문이다.

RAKE 수신기는 다양한 수신 신호 경로, 즉 다양한 신호 레이로부터 신호 에너지를 수집하기 위해 다이버시티(diversity) 결합의 형태를 사용한다. 다이버시티는 여분의 통신 채널을 제공하므로, 일부 채널이 페이드할 때, 통신은 여전히 비페이딩 채널을 통해 가능하다. CDMA RAKE 수신기는 상관 방법을 개별적으로 사용하는 에코 신호를 검출하여 이들을 대수적으로 가산(동일한 부호를 사용하여)함으로써 페이딩을 극복한다. 더욱이, 부호간 간섭을 방지하기 위해, 적절한 시간 지연이 각각의 검출 에코 사이에 삽입되므로, 이들 에코가 다시 보조를 맞추게 된다.

하나의 형태의 RAKE 수신기에서, 상이한 시간 지연에서 수신 신호를 갖는 확산 시퀀스의 상관값은 기대되는 시간 지연(dt), 즉 수신하는 에코 사이의 기대되는 시간에 탭되는 지연 라인을 통해 전달된다. RAKE 탭에서의 출력은 적절한 가중과 결합된다. 그러한 수신기는 탭을 T₀에 위치 설정함으로써 가장 빠른 레이 및 탭을 T₀+dt에 위치 설정함으로써 dt만큼 지연된 레이 등에 대해 탐색된다. 상당한 에너지를 갖는 RAKE 탭 출력은 적절하게 가중되어 신호 대 잡음 및 간섭비를 최대화하도록 결합된다. 그러므로, 지연 라인의 총 시간 지연은 탐색될 수 있는 도달 시간 지연량을 결정한다.

후상관기(post-correlator)를 사용하여 상이한 레이를 가간섭성 결합하는 종래의 RAKE 수신기의 도면이 도 1에 도시되어 있다. 수신된 무선 신호는 예컨대, 코사인 및 사인 파형과 혼합함으로써 및 RF 수신기에서 신호를 필터링함으로써, I 및 Q 칩 샘플을 산출함으로써 복조된다. 이들 칩 샘플은 2개의 샘플, 즉 I(동상) 샘플에 대한 샘플 및 Q(직교) 샘플에 대한 샘플로 구성되는 버퍼에 의해 버퍼링된다. 각 버퍼의 하부는 가장 최근에 수신된 칩 샘플을 포함한다.

멀티플렉서는 버퍼링된 칩 샘플을 수신하여 복소수 상관기에 I 칩 샘플의 열(range) 및 Q 칩 샘플의 동일한 열을 전송한다. 선택된 열은 소정의 시간에 도달하는 N 칩 시퀀스에 대응하는 N 샘플을 포함한다. 예를 들어, I 및 Q 버퍼가 159 칩 샘플(0-158)을 포함하고 N이 128인 경우, 멀티플렉서는 I 버퍼로부터 칩 샘플 i내지 (i+127)을, 그리고 Q 버퍼로부터 칩 샘플 i 내지 (i+127)을 상관기로 전송하며, 여기에서 i는 버퍼가 처음으로 충전된 때로부터 신호 레이의 이산 시간 인덱스(index)이다.

복소수 상관값은 2개의 신호 샘플의 세트, 즉 I 및 Q를 공지된 확산 시퀀스(코드)에 상관시키는 각 복소수 상관기에 의해 형성된다. 기호 또는 확산 시퀀스가 복소수가 아닌 경우, 각 복소수 상관기는 반복소수 상관기로서 정의되는 병렬 관계의 2개의 스칼라 상관기로서 수행될 수 있다. 기호 시퀀스가 복소수인 경우, 복소수 상관기는 복소수 입력을 복소수 시퀀스에 상관시켜 전복소수 상관기를 발생한다.

상관에 따라서, 복소수 상관값은 승산기에 송신되어 여기에서 복소수 RAKE 탭이라고 칭해지는 복소수 가중과 승산된다. 각 RAKE 탭은 실수부 및 허수부로 이루어지는 복소수이다. 복소수 상관기는 하나의 데이터 세트를 공지된 기호 시퀀스에 상관시킨다. 일반적으로, 복소수 상관값 및 RAKE 탭값의 곱의 실수부만 누산기로 전송된다. 누산기는 처리되는 모든 신호 레이에 대해 가중 상관 결과를 합산하여 누산된 결과를 임계 장치로 전송한다. 임계 장치는 입력이 임계치보다 큰 경우 이진 「0」, 또는 입력이 임계치보다 작은 경우 이진 「1」을 검출한다.

수학적인 조건에서, 수신기에 의해 수신된 칩 샘플을 X(n) = I(n) + jQ(n)이라 가정하자, 여기에서 I(n)은 I 성분 샘플이고, Q(n)은 Q 성분 샘플이며, n은 각각의 이산 시간에 대응하는 칩 샘플 인덱스이다. 도 1에서, I(n)은 하나의 버퍼에 저장되고 Q(n)은 다른 버퍼에 저장된다. 멀티플렉서는 I 샘플의 범위 및 동일한 레이에 대응하는 Q 샘플의 범위를 선택한다. M(k,n) = M_I(k,n) + jM_Q(k,n)이 N 샘플(n=0,N-1)을 제공하는 레이 k에 대한 멀티플렉서 출력인 경우, M(k,n) = X(n+k) 및 M_I(k,n) = I(n+k) 및 M_Q(k,n) = Q(n+k)이다.

복소수 상관기는 멀티플렉서로부터의 데이터 샘플의 범위를 공지된 코드 시퀀스로 상관시킨다. 데이터 샘플 X(k), X(k+1), ..., X(k+N-1)이 수신된 데이터의 이산 시간 샘플이라고 가정하자. 수신기가 N 값(일반적으로 ±1 값)으로 이루어진 코드 시퀀스 C(0), C(1), ... C(N-1)을 검출하려고 시도하는 경우, 상관기는 아래와 같은 N 코드 시퀀스값과 N 데이터값의 임의의 세트를 상관시킨다.

[수학식 1]

여기에서, 인덱스 k는 데이터 시퀀스에서의 시작 위치를 나타낸다. 이것은 신호의 도달의 상대 시간에 대응한다. 상이한 도달 시간은 상이한 신호 레이에 대응한다. 그러므로, 레이 k는 필요한 데이터값의 범위: {X(k), X(k+1),...,X(k+N-1)}에 대응한다. N이 큰 경우, 레이 k 및 k+1은 실질적으로 중첩하는 범위에 대응한다.

R(k)의 계산은 입력 데이터 범위를 병렬 또는 직렬로 액세싱함으로써 실행될 수 있다. 도 2는 병렬 방법을 나타낸다. 데이터 버퍼는 수신된 신호의 연속적인 시간 샘플 X(n)을 저장한다. 멀티플렉서는 상관기(55)로 전송되는 N 데이터값의 범위{X(k),X(k+1),...,X(k+N-1)}을 선택한다. 상관기로의 각 입력에 대응하는 승산기는 각 입력값을 대응하는 코딩 시퀀스값과 승산한다. 그 곱은 가산기에서 함께 합산되어 상관값 R(k)를 형성한다.

도 3은 R(k)를 계산하기 위해 입력 범위를 직렬로 액세싱하는 것을 나타낸다. 입력 버퍼는 수신된 데이터 샘플을 저장한다. 버퍼는 하나의 긴 샘플만을 저장할 수 있는데, 그 이유는 한번에 하나의 샘플만이 상관되기 때문이다. 버퍼가 하나 이상의 긴 샘플을 저장하는 경우, 멀티플렉서는 특수한 샘플 X(k+i)를 선택하는데 필요하며, 여기에서 i는 제어 프로세서에 의해 결정된다. 선택된 값은 상관기로 전송된다. 상관기는 먼저 승산기를 사용하여 코드 시퀀스의 하나의 구성 요소 C(i)와 입력 X(k+i)의 곱을 계산한다. 이 곱은 이전의 곱을 저장하는 누산기에 가산된다. 누산기는 초기에 0으로 설정된 후, i가 N 곱의 누산을 가능하도록 0으로부터 N-1까지 점차적으로 증가된다. N 곱이 누산된 후에, 이들 곱은 상관값 R(k)를 제공하는 상관기로부터 출력된다. 상관을 병렬 또는 직렬로 실행하던간에, 각 데이터값 X(n)은 b 비트로 이루어진다. 비트는 한번에 모두(병렬 계산) 또는 한번에 하나(비트 직렬 방법) 액세싱 및 사용될 수 있다.

사용되는 상관 방법에 무관하게, 레이 k에 대한 상관기는 멀티플렉서 출력 M(k,n)을 실수 코드 시퀀스 C(n)에 상관시켜 복소수 상관값 R(k) = R_I(k)+jR_Q(k)를 산출하며, 여기에서

[수학식 2]

및

[수학식 3]

RAKE 결합기는 RAKE 탭 W(k) = W_I(k) + jW_Q(k)를 사용하여 상관값을 승산하고 결정 통계 Z로 그 결과를 누산한다, 여기에서

[수학식 4]

양 Z는 0 또는 1이 전송되는지를 결정하기 위해 임계 장치(7)에서 임계로 된다.

도 4는 현재의 CDMA RAKE 수신기의 발달 상태의 일부분을 도시하는 다른 도면이다. 직접 시퀀스 CDMA(DS-CDMA)에서, 펄스 정합 필터 여기에서는 유한 임펄스 필터(FIR)가 필요하다. 이것은 송신기내의 대응하는 펄스 형성 필터와 함께 나이퀴스트 기준을 충족시키므로 칩간 간섭(ICI)은 존재하지 않는다.

시스템은 십진화가 실행되기 전에 신호의 정확한 위상을 가져야 하는 문제가또한 있다. 이것은 필터링 전 또는 후에 처리될 수 있다. 필터링 후의 신호가 칩 레이트(rate)로 임계적으로 다운 십진화될 수 있다. 그러나, 이것은 샘플이 최대 「아이 오프닝(eye opening)」에 대응하게 만들도록 신호의 위상을 정정하기 위해 분수의 샘플 지연을 필요로 한다.

더 높은 레이트로 위상을 조정함으로써 필터링이 실행되기 전에 신호의 정확한 위상을 얻을 수도 있다. 그러나, 이것은 각 RAKE 탭에 대해 개별 십진화 필터를 필요로 하고, RAKE 탭의 수가 낮은 경우에만 경제적으로 된다.

현재의 기지국의 기술 상태에서, 필터의 비용은 다수의 사용자간에 공유될 수 있다. 여기에서 상기 문제점에 대한 해결법은 최대 아이 오프닝으로 충분히 근접하게 샘플할 수 있게 만들도록 예컨대, 4 내지 8의 오버샘플링 비율을 유지하는 것이다. 4 내지 8의 오버샘플링 비율은 단지 예일 뿐이고, 높거나, 낮거나 그 사이의 다른 비율이 사용 가능하다. 비율은 정수 비율인 것이 필요한 것은 아니다. 칩 레이트로의 다운 십진화가 개별 RAKE 탭에 의해 행해진다. 여기에서, 낮은 샘플링 비율은 부정확한 샘플링으로부터 높은 정보의 손실을 초래할 수 있다.

이동국에서, 그러나, 필터는 필터에 대한 전체 비용을 감당해야 하는 1인의 사용자에 의해서만 사용된다. 따라서, 필터는 이동 유닛에서 가능한 적은 전력 또는 공간을 소비하도록 이상적으로 제조되어야 한다. 아날로그/디지털(A/D) 변한기에 의해 소비되는 전력도 또한 최소화되어야 한다.

도 4에 도시되어 있는 바와 같은 이동 수신기에서, 자신과 휘감길 때 ICI가 없는 필터인 루트 레이즈드 코사인 필터(root raised cosine filter)가 A/D 변환기로부터의 다중 비트 출력 신호에 인가될 수 있다. 2개의 A/D 변환기중 하나가 신호의 I 및 Q 부분에 대해 각각 사용되거나, 디지털 I/Q 복조기가 사용된다. 이들 필터는 RAKE 탭에 대해 양호한 시간 분해능을 얻기 위해 예컨대, 칩 레이트의 4배의 오버샘플링 레이트(OSR)로 신호에 적용된다.

실시 비용 및 검출기 손실 사이이 여러 가지 트레이드 오프가 있는 상태로, 칩 레이트의 4배와 상이한 OSR이 사용될 수 있다.

필터링된 신호는 다중 경로 채널 응답에서 각 반향에 대해 개별적으로 지연되는 PN 시퀀스와 승산된다. 이러한 신호는 1 비트의 시간 주기동안 적분된다. PN 시퀀스와의 승산 및 비트 기간 동안의 적분은 디스프레딩, 또는 PN 시퀀스와의 상관으로 공지되어 있다.

이들 기술 발달 상태의 이동 장치내의 필터는 양호한 필터링을 달성하기 위해 예컨대, 대략 16배의 사이드로브(sidelobe)를 필요로 한다. 이것은 오버샘플링이 필요한 것에 부가하여 다수의 승산기에 의해 수행을 유도한다. 불행하게도, 승산기는 가산기와 같은 다른 유닛과 비교하여 실질적인 전력 및 칩 영역을 소비한다.

본 발명은 DS-CDMA 라디오내의 수신깅 관한 것으로, 특히 칩간 및 다른 간섭을 선택적으로 소거하기 위해 펄스 정합 필터 및 채널을 제공할 필요성에 관한 것이다.

도 1은 종래 기술의 RAKE 수신기의 기능적인 개략도.

도 2는 종래 기술의 병렬 상관기의 기능적인 개략도.

도 3은 종래 기술의 직렬 상관기의 기능적인 개략도.

도 4는 하나의 RAKE 탭이 함께 도시되어 있는 CDMA RAKE 수신기의 현재의 발달 상태의 일부분의 개략도.

도 5는 본 발명에 따르는 필터링된 PN 시퀀스를 사용하는 개략적인 CDMA RAKE 수신기를 도시한 도면.

도 6은 본 발명의 대체 실시예를 도시한 도면.

본 발명은 도 4에 도시되어 있는 바와 같이 입력 신호로부터 도 5에 도시되어 있는 바와 같이 PN 시퀀스로 펄스 형성 또는 펄스 정합될 수 있는 필터를 이동시킴으로써 다른 목적 중에서 전력 소비 및 칩 영역을 감소시키는 목적을 달성한다. 상관은 PN 시퀀스의 펄스 형성 필터링 버전에 의해 실행된다. 이것은 입력 신호에 대한 다중 비트 펄스 정합 필터를 최대 필요한 오버샘플링 비율까지 보간하는 PN 시퀀스에 대한 1 비트 펄스 형성 필터로 교체하는 이점을 갖는다.

필터는 1 비트 입력을 갖기 때문에, 승산기는 가산기에 비해 감소하고, 가산기의 수는 짧은 PN 시퀀스에 대응하는 다중 필터 응답을 저장함으로써 감소될 수 있다. 6 응답이 4 칩 시퀀스에 대응하여 저장된 경우, 가산기의 수는 4로 감소될 수 있다. 요구되는 응답의 수는 16이지만, 시간 가역 및/또는 반전에 의해 6개의 저장된 응답이 모든 16에 대해 사용될 수 있다.

이것의 결과는 기술의 발달 상태에 비교하여 오버샘플링 비율이 증가함에 따라 가산기의 수는 증가하지 않으며, 여기에서 승산기의 수는 오버샘플링 비율의 증가와 함께 증가하는 것이다. 그러나, 현재의 방법에서의 승산기의 속도가 오버샘플링 비율과 함께 증가하는 것이 참이라고 할지라도, 가산기가 실행하는 속도는 오버샘플링 비율과 함께 증가한다.

PN 시퀀스의 일부의 필터링된 버전(예컨대, 비트 기간에 대응)은 시퀀스의 전 및 후에 제때에 여러 개의 필터 사이드로브를 충족시키기 때문에, 2개의 상관기가 전체 PN 시퀀스를 처리할 수 있도록 중첩하여야 한다. 본 발명에서는, 이들이 대부분의 다른 비트를 디스프레드하도록 설계되어 있다. 1 비트는 상관시키기 위한 가장 긴 가능 길이인데, 그 이유는 더 긴 기간은 동일 상관에서 결국 2 비트로부터의 정보를 초래하기 때문이다. 그러나, 2 하프비트(half-bit) 기간 동안 상관시키는 것도 가능하고, 2개의 결과를 함께 이후에 가산하거나 3 1/3 비트 기간 동안 상관시키는 것도 가능하다. 확산 계수가 64인 경우, 필터는 제3 상관기를 사용할 필요 없이 임펄스 응답 64 칩 길이를 가질 수 있다.

본 발명은 A/D 변환기로부터 시그마-델타 변조 신호를 사용할 수도 있다. 본 발명에서의 시그마-델타 신호는 십진화 필터링되어야 하는 것은 아니고, 그러한 저가의 시그마-델타 A/D가 잡음을 필터링하고 십진화할 필요 없이 신호에 충분한 통과 대역으로 사용될 수 있다. 결과적인 발명은 종래 기술의 수신기보다 전력 소비가 낮아진다. 본 발명이 이상에서 요약되어 있지만, 본 발명에 따르는 방법은 첨부된 청구항 제1항에 따라서 한정된다. 여러 가지 실시예는 종속 청구항 제2항 내지 제13항에서 더욱 한정되어 있다.

본 발명은 첨부한 도면에 예시되어 있고 예로서만 제공되어 있는 본 발명의 바람직한 실시예를 참조하여 더욱 상세히 설명한다.

도 5에는 본 발명에 따르는 기술을 사용하는 CDMA RAKE 수신기의 도면이 도시되어 있다. 하나의 RAKE 탭(500)이 여기에 도시되어 있다. 의사 잡음(PN) 시퀀스(510)는 수신기로 한번에 1 비트씩 공급된다. 의사 잡음 시퀀스(510)가바람직한 실시예에 도시되어 있지만, 이것은 일반적으로 임의의 확산 또는 디스프레딩 시퀀스일 수 있다. 스위치(520)가 여기에서 대부분의 다른 비트용의 2개의 상관기 사이에서 교호하는 것으로 도시되어 있다.

PN 시퀀스의 일부분의 필터링된 버전이 시퀀스의 전 및 후에 제때에 여러 개의 필터 사이드로브를 충족시키기 때문에, 2개의 상관기가 전체 PN 시퀀스를 처리할 수 있도록 중첩하여야 한다. 이들은 대부분의 다른 비트를 디스프레드시킨다. 1 비트는 상관시키기 위한 가장 긴 가능 길이인데, 그 이유는 더 긴 기간은 동일 상관에서 결국 2 비트로부터의 정보를 초래하기 때문이다. 그러나, 2 하프비트(half-bit) 기간 동안 상관시키는 것도 가능하고, 2개의 결과를 함께 이후에 가산하거나 3 1/3 비트 기간 동안 상관시키는 것도 가능하다. 확산 계수가 64인 경우, 필터는 제3 상관기를 사용할 필요 없이 임펄스 응답 64 칩 길이를 가질 수 있다.

PN 시퀀스의 각 교호 비트는 교호 필터(530, 540)에 공급된다. 여기에 2개의 필터가 도시되어 있지만, 이들 2개의 필터는 PN 시퀀스의 교호 비트를 교대로 필터링하는 하나의 필터로서 구현되는 것도 가능하다. 이들은 또한 그들의 자원을 완전히 또는 불완전하게 공유하는 2개의 필터로서 구현될 수도 있다.

이들 필터(530, 540)는 PN 시퀀스로부터의 단일 비트에 사용되는 것을 제외하고, 도 4에 도시되어 있는 바와 같이 일반적인 유한 임펄스 응답(FIR) 필터이다.이것은 도 4에서와 같은 입력 신호에 대한 다중 비트 펄스 정합 필터를 도 5에서 N인 필요한 오버샘플링 비율(OSR)까지 보간하는 PN 시퀀스에 대한 1 비트 펄스 형성 필터로 대체시키는 결과를 초래한다.

보간은 필터(530, 540)의 출력이 입력보다 높은 샘플 레이트에 있을 때 이루어진다. 샘플 레이트를 최대 출력 샘플 레이트까지 얻도록 입력 스트림 상의 샘플 사이에 9 샘플을 삽입하고, 동일한 입력 및 출력 레이트를 가지고 필터를 사용하는 것으로 보여질 수 있다. 다중 레이트 필터를 이용하여 이것을 행하는 효율적인 방법은 0과 관련되기 전에 알려진 필터내의 모든 승산을 간단히 폐기하는 것과 같은 다수의 방법에서 볼 수 있다. 0과의 임의의 승산의 결과가 0으로 되는 것이 공지되어 있기 때문에, 이들 결과는 출력에 어떠한 영향도 주지 않는다.

필터(530, 540)에는 실제로 신호(501)와의 승산에 대한 계수로서 사용되는 임펄스 응답이 저장되어 있다. 필터(530, 540)를 통해 1 비트를 전송하면 필터의 응답을 출력으로서 제공한다. 필터(530, 540)를 통해 2 비트의 시퀀스를 전송하면 2개의 크기(1 비트가 +1 또는 -1일 수 있는 경우)에 대한 필터의 임펄스 응답의 중첩 및 대응하는 시간 시프트를 제공한다. 이것은 출력에서 2개의 응답을 함께 가산하는 가산기 예컨대, 550, 560을 필요로 한다.

2 비트 시퀀스에 대한 필터(530, 540)로부터의 가능한 출력의 수는 4 (-1-1, -1+1, +1-1, +1+1)이다. 조합(-1-1 및 +1+1)은 실제로 서로의 역이며, 그래서 이들은 - 부호를 갖거나 갖지 않고 동일하게 저장된 응답으로서 취해질 수 있다. (-1+1 및 +1-1) 조합은 모두 서로의 역이고, 서로의 역은 대응하는 출력 시퀀스가 - 부호를 출력에 선택적으로 가산하거나 순방향으로 또는 역방향으로 2 비트 조합에 대한 임펄스 응답을 판독함으로써 동일하게 저장된 응답으로부터 취해질 수 있다는 것을 의미한다.

이러한 기술을 이용함으로써, 단지 2개의 응답만이 저장되어야 한다. 예를들어, +1+1 및 +1-1에 대한 응답과, 2 비트 입력에 대한 응답에서, 가산기가 사용되지 않아야 한다. 따라서, 4 비트 시퀀스에 대한 이벽 조합의 수는 16이고, 어떤 응답이 판독되는지 및 이후에 어떤 동작이 행해지는지를 결정하기 위해 4 비트 시퀀스의 역 및 반전 대칭을 이용함으로써, 상기 조합의 수는 16 대신에 6 응답을 저장하도록 감소될 수 있다. 가산기의 수는 4 비트의 시퀀스에 대응하는 임펄스 응답이 가산기 없이 취해질 수 있기 때문에, 1/4로 감소된다.

1 칩 시퀀스의 그룹화, 정규 FIR 필터는 하나의 저장된 응답 및 N 샘플 필터 응답용 N-1 가산기를 필요로 한다. 2 칩 시퀀스의 그룹화는 2개의 감소 없이 4의 저장된 응답 및 N/2-1 가산기를 필요로 한다. 3 칩 시퀀스의 그룹화는 3개의 감소 없이 8의 저장된 응답 및 N/3 가산기를 필요로 한다. 4 칩 시퀀스의 그룹화는 6개의 감소 없이 16의 저장된 응답 및 N/4-1 가산기를 필요로 한다. 저장된 응답의 수, 주로 소비되는 영역 및 가산기의 수, 주로 소비되는 전력 사이에 트레이드오프가 존재한다. 이들 가산기는 여기에 도시되어 있지 않지만, 필터(530, 540)의 통합부분 또는 이들의 공유 자원이다. 이들은 상관의 부분을 실행하는데 사용되는 가산기(550, 560)과 대비되어야 한다. 유사하게, 필터 응답을 저장하는 저장 수단은 또한 각 필터(530, 540)의 일부이고, 도 5에는 상세히 도시되어 있지 않다.

FIR 필터가 1 비트 입력을 갖기 때문에, 도 4에서와 같은 종래 기술의 수신기의 승산기는 도 5의 본 발명의 가산기로 감소한다. 짧은 PN 시퀀스에 대응하는 다중 피터 응답을 저장함으로써 가산기의 수를 감소시키는 것도 또한 가능하다. 예를 들어, 4 칩 시퀀스에 대응하는 6 응답을 저장하면 4의 계수만큼 가산기의 수를 감소시킬 수 있다. 승산기 대신에 본 발명의 가산기를 사용하는 이점이 있다. 승산기를 사용하는 현재의 방법에서는, 승산기의 수 및 이들이 동작하는 속도는 도 4에서와 같이 종래의 수신기의 오버샘플링 비율에 따라 증가한다. 그러나, 본 발명에 따르는 가산기를 사용하는 시스템에서는, 가산기의 수는 도 5에서와 같이 오버샘플링 비율(OSR)까지 보간하는 1 비트 필터를 사용하여 오버샘플링 비율에 따라 증가하지 않는다. 가산기의 속도는 OSR의 증가에 따라 증가한다.

본 발명의 바람직한 실시예에서, 입력 신호(501)는 A/D 변환기(540)에 공급되거나, 상기 신호는 디지털 영역에서 변조될 수 있다. 일반적인 A/D 변환기(540)가 도 5에 도시되어 있지만, 이하 논의되는 이유로 시그마-델타 A/D 변환기가 사용되는 것이 바람직하다.

시그마-델타 신호는 십진화 필터링되지 않아야 하는데, 그 이유는 저역 통과 응답이 상관 시퀀스에 있기 때문이다. 이것의 결과는 저렴한 시그마-델타 A/D 변환기가 상기 신호에 충분한 통과 대역을 갖지만 잡음을 필터링하고 십진화할 필요가 없이 사용될 수 있다는 것이다. 시그마-델타 변조기는 다수의 경우에 시간 분해능에 대해 언제나 필요한 것보다 높은 오버샘플링 비율, 즉 8-16배를 가져야 하는 것은 아니다. A/D 변환기로부터의 신호는 그 후 출력으로 전송되기 전에 필터링된 PN시퀀스와 상관된다.

전술한 바와 같이, 출력 1(570) 및 출력 2(580)는 시퀀스로부터 교호 비트, 또는 1 비트의 교호 부분을 수신한다. 앞서 논급한 바와 같이, 2 하프비트 기간동안 상관시키고, 2개의 결과를 이후에 함께 가산하거나 3 1/3 비트 기간동안 상관시키는 것도 또한 가능하다. 그러므로, 출력 1 및 출력 2는 상관이 전체 비트에 대하여 또는 비트의 일부분에 대해서만 행해지는지에 따라서 1 비트의 교호 부분 또는 교호 비트를 수신할 수 있다.

디스프레딩 시퀀스, 여기에서는 1 비트 보간 필터인 PN 시퀀스(510)에 대해 펄스 형성 시퀀스를 사용하는 이점은 매우 긴 임펄스 응답이 낮은 하드웨어 비용으로 얻어질 수 있다는 것이다. 1 비트 필터는 또한 낮은 전력이고, 전력 및 메모리 크기 사이에 트레이드 오프가 가능하다. 본 발명의 또 다른 이점은 시그마-델타 A/D 변환기 출력의 사용이 십진화 필터의 사용 없이 얻어질 수 있다는 것이다. 시그마-델타 변환기는 신호를 감추기에 충분한 통과 대역폭을 가질 수 있다.

도 5에는 2개의 1 샘플 지연 또는 레지스터 Z^-1(555, 565)가 또한 도시되어 있다. 이들은 가산기(550, 560)와 조합하여 도 4에서 ∑로 표시되는 적분기와 유사한 적분기를 형성한다. 비트 클록(bit_clk)(590)은 레지스터(555, 565)의 내용을 0으로 설정하는 덤프 신호(595)를 레지스터(555, 565)에 전송한다. 이러한 덤프 신호(595)는 bit_clk(590)의 정 또는 부의 에지 중 하나에 전송된다.

도 6에는 본 발명의 대체 실시예가 도시되어 있다. 여기에서 상이한 것은 레지스터가 트리거링되는 방법이다. 비트 클록(bit_clk)(690)은 레지스터(655, 665)의 내용을 0으로 설정하는 덤프 신호(695)를 레지스터(655, 665)에 전송한다. 이러한 덤프 신호(695)는 bit_clk(690)의 정 또는 부의 에지 중 하나에 전송된다. 도 6에서, 덤프 신호(695)는 도 5에서와 상이하게 경로 설정된다. 도 6에서, 덤프 신호(695)는 하위 레지스터(665)에 전송된다. 그러한 레지스터(665)에 도달하기 전에, 덤프 신호는 분기되어 상위 레지스터(655)에 또한 전송된다.

전술한 실시예는 단지 예시적인 것이지 제한하고자 하는 것은 아니다. 당업자는 본 발명의 사상 및 범위를 벗어남 없이 전술한 실시예로부터 여러 가지 변형 및 수정이 가능하다는 것을 이해할 것이다. 본 발명은 설명되어 있는 예에 제한되는 것이 아니라 이하의 청구의 범위와 동일한 범위로 간주되어야 한다.

Claims (13)

1. 입력 신호, 확산 시퀀스 및 필터링 수단을 갖는 상관 수신기에 있어서,

   상기 필터링 수단은 상기 확산 시퀀스를 필터시키는 것을 특징으로 하는 상관 수신기.
2. 제1항에 있어서,

   상기 필터링 수단은 가산 수단을 갖는 것을 특징으로 하는 상관 수신기.
3. 제1항에 있어서,

   상기 상관 수신기는 상기 입력 신호를 변환시키는 아날로그-디지털 변환 수단을 갖는 것을 특징으로 하는 상관 수신기.
4. 제3항에 있어서,

   상기 입력 신호를 변환시키는 상기 아날로그-디지털 변환 수단은 시그마-델타 변조기인 것을 특징으로 하는 상관 수신기.
5. 제1항에 있어서,

   상기 확산 시퀀스는 의사 잡음(PN) 시퀀스인 것을 특징으로 하는 상관 수신기.
6. 제5항에 있어서,

   상기 필터링 수단은 상기 의사 잡음 시퀀스의 교호 기간에 적용되고, 상기 기간은 1 비트 길이 이하이며, 그것에 의해 상기 기간을 최대 고정 오버샘플링 비율 OSR=N까지 보간하고;

   상기 필터링된 기간은 상기 입력 신호와 상관되며;

   상기 상관은 출력 수단에 전송되는 것을 특징으로 하는 상관 수신기.
7. 제6항에 있어서,

   상기 기간 길이는 1 비트 길이의 분수 1/N이며, N은 정수인 것을 특징으로 하는 상관 수신기.
8. 제6항에 있어서,

   상기 상관은 상관 가산 수단을 사용하여 실행되고, 상기 각 상관 가산 수단으로부터의 상기 상관은 출력 수단에 전송되는 것을 특징으로 하는 상관 수신기.
9. 제1항 내지 제8항 중 어느 한 항에 있어서,

   상기 필터링 수단은 저장 수단을 갖고, 상기 필터링 수단내의 상기 가산 수단의 수는 상기 저장 수단에 짧은 PN 시퀀스에 대응하는 다중 필터 응답을 저장함으로써 감소되는 것을 특징으로 하는 상관 수신기.
10. 제9항에 있어서,

    상기 저장된 다중 필터 응답의 수는 시간 가역 및/또는 반전에 의해 감소되는 것을 특징으로 하는 상관 수신기.
11. 제1항 내지 제10항 중 어느 한 항에 있어서,

    비트 클록은 덤프 신호를 2개의 레지스터(Z^-1)에 전송하고, 하나의 레지스터는 상기 필터링 수단에 대응하며, 상기 신호는 비트 클록의 정 또는 부의 에지 중 하나에 전송되고, 상기 덤프 신호는 상기 레지스터의 내용을 0으로 설정하는 것을 특징으로 하는 상관 수신기.
12. 제1항 내지 제10항 중 어느 한 항에 있어서,

    상기 필터링 수단은 유한 임펄스 응답 필터인 것을 특징으로 하는 상관 수신기.
13. 제1항 내지 제10항 중 어느 한 항에 있어서,

    상기 필터링 수단은 펄스 형성 필터인 것을 특징으로 하는 상관 수신기.