KR20000064852A - 전하 소모 전계 방출 디바이스 - Google Patents

전하 소모 전계 방출 디바이스 Download PDF

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비센트 비.인그라시아
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Abstract

전하 소모 전계 방출 디바이스(200, 300, 400)는 지지 기판(210, 310, 410)과, 그 위에 형성된 캐소드(215, 315, 415)와, 이 캐소드(215, 315, 415) 상에 형성되며 에미터 웰(260, 360, 460) 및 전하 소모 전계 방출 디바이스(200, 300, 400)의 동작 중에 발생된 가스상의 “+” 전하를 흘러 나오게 하기 위한 전하 수집 표면(248, 348, 448, 449)을 노출시키는 전하 소모 웰(252, 352, 452, 453)을 가진 유전체층(240, 340, 440)과, 각 에미터 웰(260, 360, 460) 내에 형성된 전자 에미터(270, 370, 470) 및 유전체층(240, 340, 440)으로부터 이격되어 전자 에미터(270, 370, 470)가 방출하는 전자들을 수집하기 위한 애노드(280, 380, 480)를 포함한다.

Description

전하 소모 전계 방출 디바이스
전계 방출 디바이스 및 그의 어드레싱가능 매트릭스(addressable matrices)는 당해 기술 분야에 알려져 있다. 전계 방출 디바이스의 선택적으로 어드레싱가능 매트릭스는 예를 들어 전계 방출 디스플레이에서 사용된다. 도 1에는 트라이오드(triode) 구성을 가진 종래 기술의 전계 방출 디바이스(FED)(100)가 도시된다. FED(100)는 다수의 게이트 추출 전극(150)을 구비하는데, 이들 전극은 유전체층(140)에 의해 캐소드(115)로부터 이격된다. 캐소드(115)는 몰리브덴(molybdenum)과 같은 전도성 재료의 층을 포함하는데, 이 층은 지지 기판(110) 상에 부착된다. 실리콘 이산화물(silicon dioxide)과 같은 유전체 재료로 된 유전체층(140)은 캐소드(115)로부터 게이트 추출 전극(150)을 전기적으로 절연시킨다. 게이트 전극(150)으로부터는 전도성 재료로 된 애노드(180)가 이격 배치됨으로써, 그들 사이에는 공간 영역(165)이 한정된다. 공간 영역(165)은 전형적으로 10-6Torr 미만의 압력으로 소기된다. 유전체층(140)은 에미터 웰(well)(160)을 한정하는 수직 표면(145)을 갖는다. 다수의 전자 에미터(170)는 제각기 각각의 에미터 웰(160) 내에 배치되며 스핀드트 팁(Spindt tip)을 포함할 수도 있다. 유전체(140)는 또한 피복 부분(147) 및 노출 부분(149)을 가진 주 표면을 구비하고 있다. 게이트 추출 전극(150)은 피복 부분(147) 상에 배치된다. 유전체층(140) 주 표면의 노출 부분(149)은 공간 영역(165)에 노출된다.
FED(100)의 동작 동안 그리고 일반적으로 전형적인 트라이오드 동작과 같이 게이트 추출 전극(150), 캐소드(115) 및 애노드(180)에는 전자 에미터(170)로부터 전자를 선택적으로 추출해서 애노드(180) 쪽으로 배향시키는데 적합한 전압이 인가된다. 전형적인 전압 구성에서는, 애노드 전압이 100V-10,000V이고, 게이트 추출 전극 전압이 10V-100V이며, 캐소드 전위가 약 10V 미만 통상적으로는 전기적으로 접지된다. 방출된 전자들은 애노드에 충돌하여, 그 애노드로부터 가스상 물질(gaseous species)이 유리되게 한다. 전자 에미터(170)로부터 애노드(180)로의 궤도를 따라, 방출된 전자들은 또한 공간 영역(165) 내에 존재하는 가스상 물질로서 그들 중의 어떤 것들은 애노드(180)로부터 나온 것인 가스상 물질과 충돌한다. 이런 식으로, 도 1에 원 속의 “+”로 도시한 바와 같이, 양이온(cationic) 물질이 공간 영역(165) 내에 생성된다.
FED(100)를 전계 방출 디스플레이 내에 도입하는 경우에는, 애노드(180) 위에는 캐소도발광(cathodoluminescent) 물질을 부착한다. 캐소드발광 물질은, 전자를 수용하면, 광을 방출한다. 일반적인 캐소도발광 물질은, 여기 시, 상당량의 가스상 물질을 유리시키는 경향이 있는데, 이로 인해서 양이온을 형성하는 전자들에 의한 폭발이 가능성이 높아지게 된다. 공간 영역(165) 내의 양이온 물질은 도 1에 화살표(177)로 도시한 바와 같이 높은 “+” 전위의 애노드(180)로부터 반발되어 나와, 유전체층(140) 주 표면의 노출 부분(149) 및 게이트 추출 전극(150)에 충돌하게 된다. 이들 게이트 추출 전극(150)에 충돌하는 양이온 물질들은 게이트 전류로서 흘러 나오고, 유전체층(140) 주 표면의 노출 부분(149)에 충돌하는 양이온들은 그 부분에 보유되어 도 1에 “+”로 도시한 바와 같이 “+” 전위를 형성한다.
이같이 노출 부분(149)에 “+” 전위가 형성되는 현상은, 유전체(140)가 파괴될 때까지 또는 “+” 전위가 너무 높아 전자들이 유전체층(149)의 주 표면을 향해 (도 1에 도시된 화살표(175)가 나타내는 바와 같은 방향으로) 편향되게 하여 노출부분(149)에 의해 수용되게 함으로써 표면 전하가 중화될 때까지, 지속된다. 전자의 경우, 유전체층(140)이 파괴되는 이유는 전형적으로 300V-1000V의 유전 재료 파괴 전위가 유전체층(140) 상에 형성되기 때문이다. 유전체층(140)이 파괴되면, 종종 애노드(180)로부터 아크가 발생되고 또한 캐소드(115)와 노출 부분(149) 간에 (도 1에 화살표(178)로 표시된 바와 같은 방향의) 파멸적인 전류(catastrophic current)가 발생되어 유전체(140) 및 캐소드(115)가 파괴됨으로써 FED(100)가 동작불능 상태로 된다. 후자의 경우에는, 전하 형성/중화 사이클이 연속적으로 반복되어, 에미터(170)로부터 방출되는 전자의 초점 이탈(de-focus) 상태가 발생된다.
전계 방출 디바이스의 개발에 있어서는, 게이트 추출 전극(150)과 캐소드(115) 간의 면적 중첩도를 최소화시켜 전극간 용량으로 인한 전력 요건을 낮추는 것이 바람직하다. 게이트 추출 전극(150)의 면적을 줄이면, 그와 동시에 유전체층(140) 주 표면의 노출 부분(149) 면적이 증가된다. 따라서, 상술한 바와 같이, 유전체 하전(dielectric charging) 문제가 더욱 악화되고 이에 수반하여 디바이스의 제어가 불가능하게 되거나 그 디바이스가 고장난다.
종래 기술의 전자관 예를 들어 텔레비젼에서 사용되는 음극선관은 주석 산화물(tin oxide)과 같은 전도성 재료의 박막으로 노출된 유전체 표면을 피복하여 유전체 표면의 하전으로 인한 아킹 문제를 해결했다. 이 기법은 FED(100)에서의 유사한 하전 문제를 해결하는데는 비효율적인데, 그 이유는 주석 산화물과 같은 재료로 유전체(140)의 노출 부분(149)을 피복하면 게이트 추출 전극(150)들이 서로 단락되어, 전자 에미터(170)의 어드레싱능력이 파괴되기 때문이다. 이같은 어드레싱능력은 전계 방출 디스플레이와 같은 응용분야에 FED(100)를 사용하는데 중요하다.
따라서, 디바이스 내의 주요 노출된 유전체 표면에 전하가 축적됨으로 인해서 생기는 고장이 없는 전계 방출 디바이스가 요구된다.
본 발명은 전계 방출 디바이스(field emission device)에 관한 것으로서, 특히 전계 방출 디바이스의 캐소드 구조에 관한 것이다.
도 1은 종래 기술에 따른 전계 방출 디바이스의 단면도.
도 2는 본 발명에 따른 전하 소모 전계 방출 디바이스의 실시예에 대한 단면도.
도 3은 본 발명에 따른 전하 소모 전계 방출 디바이스의 다른 실시예에 대한 단면도.
도 4는 본 발명에 따른 전하 소모 전계 방출 디바이스의 다른 실시예에 대한 개략적인 평면도.
도 5는 선 5-5에 따른 도 4 구조의 단면도.
도 6은 선 6-6에 따른 도 4 구조의 단면도.
도 2를 참조하면, 본 발명에 따른 전하 소모 전계 방출 디바이스(200)의 단면도가 도시된다. 전하 소모 전계 방출 디바이스(200)는 지지 기판(210)을 구비하는데, 이 기판은 보로실리케이트 유리(borosilicate glass)와 같은 유리 또는 실리콘으로 만들어진다. 지지 기판(210) 위에는 캐소드(215)가 형성된다. 이 특정 실시예에서, 캐소드(215)는 몰리브덴 또는 알루미늄과 같은 전도성 재료의 층을 포함한다. 일반적으로, 캐소드(215)는 금속 또는 다른 편리한 전도성 재료를 포함한다. 전하 소모 전계 방출 디바이스(200)는 또한 캐소드(215) 상에 형성된 유전체층(240)을 포함한다. 캐소드(215)가 패턴화되면, 유전체층(240)의 부분들을 지지 기판(210) 상에 또는 그 위에 형성된 부가층들 상에 배치할 수도 있다. 유전체(240)는 다수의 에미터 웰(260)을 한정하는 다수의 표면(245)을 가진다. 전자 에미터(270)는 각 에미터 웰(260) 내에 형성되며 캐소드(215)에 동작적으로 결합된다. 도시된 실시예에서, 전자 에미터(270)는 캐소드(215) 상에 형성되며 스핀디트 팁 필드 에미터를 포함한다.
본 발명의 다른 실시예에서, 비정질(amorphous) 실리콘과 같은 저항성 재료로 만들어 진 안정기(ballast) 저항은 캐소드(215)로부터 전자 에미터(270)로 연장하여 그들을 전기적으로 접속시킨다. 유전체층(240)은 또한 다수의 표면(246)을 제공한다. 캐소드(215)는 다수의 전하 수집 표면(248)에서 노출된다. 유전체층(240)이 표면(246) 및 캐소드(215)의 전하 수집 표면(248)은 다수의 전하 소모 웰(252)을 한정한다. 전하 소모 웰(252)은 캐소드(215) 상에 유전체 재료층을 부착하고 그 다음에 유전체층을 선택적으로 에칭하여 캐소드(215) 밑의 부분을 노출시킴으로써 형성될 수도 있다. 일반적으로, 전하 소모 필드 방출 디바이스(200) 내에서 가스상의 하전된 물질들을 수용하고 흘러 나오게 하는데 적합한 하부 금속을 노출시키는 것이 바람직하다. 또한 전하 소모 필드 방출 디바이스(200) 내에 존재하는 유전체 재료의 양을 감소시켜서, 동작 중에 하전된 유전체 표면의 면적을 감소시키는 것이 바람직하다.
하전된 물질들을 제거하고 하전된 유전체 표면의 면적을 감소시키면, 중요한 장점이 제공된다. 이들 장점의 예로서는 전자 에미터(270)와 같은 동작 구조의 완전성이 보존되는 것과 전자 방출 제어가 개선된다는 것이 있다. 전하 소모 웰(252)은 전자 에미터(270)의 어레이에 의해서 한정되는 전하 소모 전계 방출 디바이스(200)의 능동 영역 내에 배치된다. 전하 소모 웰(252)은 또한 능동 영역 밖에 있는 전하 소모 전계 방출 디바이스(200)의 외주변에 배치될 수도 있다. 다수의 게이트 추출 전극(250)은 유전체층(240) 위에 형성되며 전자 에미터(270)로부터 또한 캐소드(215)로부터 이격된다.
게이트 추출 전극(250), 전자 에미터(270) 및 캐소드(215)의 구성은 캐소드(215) 및 게이트 추출 전극(250)에 사전설정된 전위들을 인가할 시에 전자 에미터(270)로부터 전자가 방출되도록 설계된다. 유전체층(240)은 에미터 웰(260)을 한정하고 게이트 추출 전극(250)들이 캐소드(215)로부터 전기적으로 분리되도록 그들 게이트 추출 전극들을 지지하기에 충분한 유전체 재료를 제공한다. 전하 소모 전계 방출 디바이스(200)는 또한 게이트 추출 전극(250)으로부터 이격된 애노드(280)를 포함함으로써, 게이트 추출 전극(250)과 애노드(280) 간에 공간 영역(265)이 한정된다. 전하 소모 전계 방출 디바이스(200)는 또한 전자를 수용하기 위한 전도성 재료를 포함한다.
전하 소모 전계 방출 디바이스(200)의 동작에는, 그 디바이스의 외부에 있는 접지된 전압원(도시 안함)을 통해 적당한 전위를 캐소드(215), 게이트 추출 전극(250) 및 애노드(280)에 인가하여 전자 에미터(270)로부터 전자를 방출시켜 그 방출된 전자를 애노드(280) 쪽으로 적당한 가속 상태에서 배향시키는 것이 포함된다. 전하 소모 전계 디바이스(200)가 동작하는 동안, 양이온의 가스상 물질이 공간 영역(265) 내에서 생성되어 애노드(280)보다 낮은 전위 상태의 캐소드(215) 쪽으로 끌어 당겨진다. 도 2에 화살표로 도시된 바와 같은 양이온 전류(277)는 바람직하지 못한 하전된 물질을 포함한다. 양이온 전류(277)의 일부는 캐소드(215)의 전하 수집 표면(248)에 의해 수용되어 접지된 전위원(도시 안함)으로 흘러 나온다. 양이온 전류(277)의 다른 부분은 게이트 추출 전극(250)에 의해서 수용되어 접지된 전위원(도시 안함)으로 흘러 나온다. 이들 제거된 하전 물질은 더 이상 전하 유전체 표면에 이용할 수 없거나 전하 소모 전계 방출 디바이스(200)의 전자 에미터(270)와 같은 동작 요소에 손상을 입힌다.
전하 소모 전계 방출 디바이스(200)의 제조에는 전하 소모 웰(252)을 형성하기 위해 유전체 재료의 층을 패턴화하는 패터닝 단계가 포함된다. 이 패터닝 단계에서는, 먼저, 몰리브덴 또는 알루미늄과 같은 도전성 재료를 지지 기판(210) 상에 스퍼터링 또는 플라즈마 증강형 화학적 증착(PECVD)과 같은 편리한 프로세스에 의해 부착하여 캐소드(215)를 형성하고, 그 다음에, 캐소드(215)를 패턴화하여 어드레싱가능 칼럼(column)을 형성할 수도 있다.
캐소드(215) 내에는 안정기 저항이 포함될 수도 있다. 이 안정기 저항은 캐소드(215)의 전도성 재료와 전자 에미터(270)를 전기적으로 연결한다. 안정기 저항은 플라즈마 증강형 화학적 증착(PECVD)과 같은 편리한 프로세스에 의해 지지 기판(210) 상에 부착된 비정질 실리콘과 같은 저항성 재료층을 포함한다. 그 다음, 저항성 재료층을 패턴화하여 캐소드(215)의 전도성 재료로부터 전자 에미터(270)로 연장되도록 한다.
다음, 실리콘 이산화물과 같은 유전체를 캐소드(215) 상에 알려진 부착법에 의해 부착한다. 다음, 유전체층 상에는 편리한 부착법에 의해 게이트 추출 전극(250)을 형성하는데, 이 전극은 몰리브덴과 같은 전도체로 만들어진다. 그 다음, 유전체층을 선택적으로 에칭하되 전하 수집 표면(248) 위의 유전체 재료가 제거되는 식으로 에칭해서 캐소드(215)의 일부분들과 정합하는 전하 소모 웰(252)을 형성한다. 그 다음, 전하 소모 웰(252)을 포토레지스트의 마스크로 덮어 전자 에미터(270)를 구성하는 재료가 부착되지 못하도록 한다. 그 다음, 유전체층을 다시 패턴화하고 선택적으로 에칭하여 에미터 웰(260)을 형성한다. 그 다음, 전자 에미터(270)를 에미터 웰(260) 내에 당업자에게 알려진 표준 팁 제조법에 의해서 형성한다. 그 다음, 포토레지스트를 전하 소모 웰(252)로부터 제거한다.
스핀디트 팁이 아닌 전자 에미터 예를 들어 다이아몬드형 탄소층과 같은 탄소계 표면 에미터(carbon-based surface emitter)를 사용하는 것도 본 발명의 범주에 속한다. 또한, 본 발명의 전계 방출 디바이스에는 다이오드 및 테트로드(tetrode)와 같은 트라이오드가 아닌 전극 구성도 포함된다. 이제 도 3을 참조하면, 본 발명에 따른 전하 소모 전계 방출 디바이스(300)의 단면도가 도시된다. 전하 소모 전계 방출 디바이스(300)는 “3”으로 시작하는 전하 소모 전계 방출 디바이스(200)(도 2)의 요소들과 유사한 요소들을 포함한다. 그러나, 전하 소모 전계 방출 디바이스(300)는 게이트 추출 전극을 포함하지 않는다. 전하 소모 전계 방출 디바이스(300)는 도 2를 참조해서 설명한 것과 유사한 방식으로 제조될 수도 있다. 그러나, 게이트 추출 전극을 형성하는 단계는 생략된다.
전하 소모 전계 방출 디바이스(300)의 동작에는, 그 디바이스의 외부에 있는 접지된 전압원(도시 안함)을 통해 적당한 전위를 캐소드(215) 및 애노드(280)에 인가하여 다수의 전자 에미터(370)로부터 전자를 방출시키는 것이 포함된다.
도 4 내지 6을 참조하면, 본 발명에 따른 전하 소모 전계 방출 디바이스(400)가 개략적으로 도시된다. 도 4에는 전하 소모 전계 방출 디바이스(400)의 평면도가 개략적으로 도시되며, 도 5 및 6에는 도 4의 선 5-5 및 선 6-6에 따른 단면도가 도시된다. 전하 소모 전계 방출 디바이스(400)는 “4”로 시작하는 전하 소모 전계 방출 디바이스(200)(도 2)의 요소들과 유사한 요소들을 포함한다. 전하 소모 전계 방출 디바이스(400)는 지지 기판(410) 위에 형성된 다수의 이격된 캐소드(415)를 포함한다. 캐소드(415)는 몰리브덴 또는 알루미늄과 같은 전도성 재료로 만들어진다. 일반적으로, 캐소드(415)들은 금속 또는 다른 편리한 전도성 재료로 만들어지며 서로로부터 전기적으로 절연되어 다수개 전자 에미터(470)의 선택적 어드레싱능력을 제공한다. 전하 소모층(490)은 지지 기판(410) 상의 인접하는 캐소드(415)들 간에 형성된다. 전하 소모층(490)은 전도성 재료로 만들어 지며 전계 방출 디바이스의 외부에 있는 접지된 전기적 접점(도시 안함)에 전기적으로 접속된다. 전하 소모층(490)은 전하 소모 전계 방출 디바이스(400)가 동작하는 동안 하전된 가스상 물질들을 수용하는 전하 수집 표면(449)을 포함한다. 전하는 그 후 전하 소모층(490)에 의해서 접지된 전기적 접점으로 흘러 나온다.
전하 소모 전계 방출 디바이스(400)의 제조에는, 지지 기판(410) 상에 전하 소모층(490)을 형성하고 유전체층(440) 내에 전하 소모 웰(453)을 형성하여 전하 소모층(490)의 전하 수집 표면(449)을 노출시키는 단계들이 포함된다. 도 4 및 5에 도시한 바와 같이, 도 2를 참조하여 설명한 것과 유사한 방식으로 또한 전하 소모 웰(452)을 유전체층(440) 내에 형성하여 캐소드(415)의 전하 수집 표면(448)을 노출시킬 수도 있다. 캐소드(415)는 지지 기판(410) 상에 패턴화된다. 전하 소모층(490)은 전하 소모층(490)을 구성하는 전도성 재료의 마스킹 부착과 같은 편리한 부착법에 의해서 캐소드(415)들 간에 제공된다. 전하 소모층(490)은 알루미늄과 같은 전도체로 만들거나 비정질 실리콘과 같은 어떤 다른 저항성 재료로 만들 수도 있다. 그런 후, 실리콘 이산화물과 같은 유전체를 캐소드(415) 및 전하 소모층(490) 상에 알려진 부착법에 의해 부착한다. 유전체층 상에는 게이트 추출 전극(450)을 형성한다. 게이트 추출 전극(450)은 편리한 부착법에 의해 부착되는 몰리브덴과 같은 전도체로 만든다. 그런 후, 유전체층을 선택적으로 에칭하여 전하 소모 웰(453)을 형성하고 전하 소모층(490)의 전하 수집 표면(449)을 노출시킨다. 유전체층을 또한 선택적으로 에칭하여 전하 소모 웰(452)을 형성하고 캐소드(415)의 전하 수집 표면(448)을 노출시킬 수도 있다. 전하 소모 웰(453, 452)은 포토레지스트 마스크로 덮어 전자 에미터(470)를 구성하는 재료가 부착되지 못하도록 한다.
다음, 유전체층을 선택적으로 에칭하여 다수의 에미터 웰(460)을 형성한다. 각 에미터 웰(460) 내에는 각 전자 에미터(470)를 당업자에게 알려진 스핀디트 팁 제조법에 의해 형성한다. 마지막으로, 포토레지스트를 전하 소모 웰(453,452)로부터 제거한다.
본 발명의 다른 실시예에서는, 전하 소모층을 캐소드에 전기적으로 접속시켜 전하 소모층에 수용된 전하가 캐소드 내로 흘러 들어가 그 캐소드에 의해서 전도되게 한다. 이 실시예에서, 전하 소모층에 의해서 접속된 캐소드들 간의 단락은 전하 소모층에 비교적 높은 시트 저항을 부과하는 것에 의해 방지된다. 또한, 이 실시예에서, 전하 소모층은 109-1012Ohms/square의 시트 저항을 갖는데, 이것은 도핑되지 않은 비정질 실리콘으로 제조하는 것이 바람직하다. 상기한 시트 저항 범위에 속하는 시트 저항을 제공하며 적당한 막 특성을 가진 물질을 이용할 수도 있다. 적합한 막 특성의 예로서는 지지 기판에 대한 적당한 접착성을 들 수 있다. 시트 저항을 사전설정하여 전하 소모층(490)에 충돌하는 “+” 하전된 물질의 전류를 전도시킴으로써 디바이스의 동작 동안 “+” 표면 전하의 축적을 감소시킨다. 공간 영역 내에 형성된 이온 전류를 방출된 전자의 퍼센트로 나타내면 약 0.1% 이하일 것으로 믿어진다. 전계 방출 디스플레이의 경우, 예를 들어, 양이온 반류(return current)는 약 10㎀일 것으로 믿어진다. 이 양이온 전류는 그 정도로 작기 때문에, 전하 소모층의 시트 저항을 충분히 크게 해서 캐소들 간의 단락 및 과도한 전력 손실을 방지할 수 있고 이와 동시에 충돌전하(impinging charges)를 적절히 전도/블리드-오프(bleed-off)할 수 있다. 특정 실시예에서, 전하 소모층의 두께는 100 Å - 5000 Å이다.
유전체 표면의 크기를 감소시키고 디바이스의 동작 중에 발생된 바람직하지 못한 “+” 전하를 전도시키기 위한 구조를 제공하는 전하 소모 전계 방출 디바이스를 개시했는데, 이들 특징에 의해 유전체 파괴의 가능성이 감소되며 전자 궤도가 제어된다.

Claims (10)

  1. 전하 소모 전계 방출 디바이스(300)에 있어서,
    주 표면을 가진 지지 기판(310)과;
    상기 지지 기판(310)의 상기 주 표면 상에 배치되며 전하 수집 표면(348)을 가진 캐소드(315)와;
    상기 캐소드(315) 상에 배치되며 에미터 웰(360)을 한정하는 유전체층(340) - 상기 유전체층(340)과 상기 캐소드(315)의 상기 전하 수집 표면(348)은 전하 소모 웰(352)을 한정함 - 과;
    상기 에미터 웰(360) 내에 배치된 전자 에미터(370)와;
    상기 유전체층(340)으로부터 이격된 애노드(380) - 상기 유전체층(340)과 상기 애노드(380) 사이에는 공간 영역(365)이 한정되어 있고, 상기 전하 소모 웰(352)은 상기 공간 영역(365)과 연통 관계에 있음 -
    를 구비하는 것을 특징으로 하는 전하 소모 전계 방출 디바이스(300).
  2. 전하 소모 전계 방출 디바이스(400)에 있어서,
    주 표면을 가진 지지 기판(410)과;
    상기 지지 기판(410)의 상기 주 표면 상에 배치된 캐소드(415)와;
    상기 지지 기판(410)의 상기 주 표면 상에 상기 캐소드(415)와 인접하게 배치되며 전하 수집 표면(449)을 가진 전하 소모층(490)과;
    상기 캐소드(415) 및 상기 전하 소모층(490) 상에 배치되며 에미터 웰(460)을 한정하는 유전체층(440) - 상기 전하 소모층(490)의 상기 전하 수집 표면(449)과 상기 유전체층(440)은 전하 소모 웰(453)을 한정함 - 과;
    상기 에미터 웰(460) 내에 배치된 전자 에미터(470)와;
    상기 유전체층(440)으로부터 이격된 애노드(480) - 상기 유전체층(440)과 상기 애노드(480) 사이에는 공간 영역(465)이 한정되어 있고, 상기 전하 소모 웰(453)은 상기 공간 영역(465)과 연통 관계에 있음 -
    를 구비하는 것을 특징으로 하는 전하 소모 전계 방출 디바이스(400).
  3. 제4항에 있어서, 상기 전하 소모층(490)은 상기 캐소드(415)로부터 전기적으로 절연되는 것을 특징으로 하는 전하 소모 전계 방출 디바이스(400).
  4. 제4항에 있어서, 상기 전하 소모층(490)은 상기 캐소드에 전기적으로 결합되는 것을 특징으로 하는 전하 소모 전계 방출 디바이스(400).
  5. 제6항에 있어서, 상기 전하 소모층(490)은 비정질 실리콘으로 만들어지는 것을 특징으로 하는 전하 소모 전계 방출 디바이스(400).
  6. 제6항에 있어서, 상기 전하 소모층(490)은 109-1012Ohms/square 범위 내의 시트 저항을 갖는 것을 특징으로 하는 전하 소모 전계 방출 디바이스(400).
  7. 다수의 전자 에미터(270, 370, 470)를 가진 전계 방출 디바이스(200, 300, 400) 내에서의 하전을 감소시키기 위한 방법에 있어서,
    상기 다수의 전자 에미터(270, 370, 470)에 근접하게 전하 수집 표면(248, 348, 448, 449)을 제공하는 단계
    를 포함하는 것을 특징으로 하는 전계 방출 디바이스의 하전 감소 방법.
  8. 캐소드(215, 315), 애노드(280, 380) 및 이들 사이의 공간 영역(265, 365)을 가진 전계 방출 디바이스(200, 300) 내에서의 하전을 감소시키기 위한 방법에 있어서,
    상기 캐소드(215, 315)의 일부분과 상기 공간 영역(265, 365)을 서로 연통시키는 단계
    를 포함하는 것을 특징으로 하는 전계 방출 디바이스의 하전 감소 방법.
  9. 제10항에 있어서, 상기 전계 방출 디바이스(200, 300)는 상기 캐소드(215, 315) 상에 배치된 유전체층(240, 340)을 더 포함하며, 상기 캐소드(215, 315)의 일부분과 상기 공간 영역(265, 365)을 서로 연통시키는 상기 단계는 상기 캐소드(215, 315)의 상기 일부분과 정합되게 전하 소모 웰(252, 352)을 상기 유전체층(240, 340) 내에 형성하는 단계를 포함하는 것을 특징으로 하는 전계 방출 디바이스의 하전 감소 방법.
  10. 전계 방출 디바이스(200, 300) 내에서의 하전 감소 방법에 있어서,
    주 표면을 가진 지지 기판(210, 310)을 제공하는 단계와;
    상기 지지 기판(210, 310)의 상기 주 표면 상에 전하 수집 표면(248, 348)을 가진 캐소드(215, 315)를 형성하는 단계와;
    상기 캐소드(215, 315) 상에 유전체층(240, 340)을 형성하는 단계와;
    상기 유전체층(240, 340) 내에 에미터 웰(260, 360)을 형성하는 단계와;
    상기 유전체층(240, 340) 내에 상기 캐소드(215, 315)의 상기 전하 수집 표면(248, 348)과 정합되게 전하 소모 웰(252, 352)을 형성하는 단계와;
    상기 에미터 웰(260, 360) 내에 전자 에미터(270, 370)를 제공하는 단계와;
    상기 유전체층(240, 340)으로부터 이격되게 애노드(280, 380)를 제공하여 그들 사이에 공간 영역(265, 365)을 한정해서 상기 전하 소모 웰(252, 352)이 상기 공간 영역(265, 365)과 연통 관계에 있도록 하는 단계
    포함하는 것을 특징으로 하는 전계 방출 디바이스의 하전 감소 방법.
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