KR20000027296A - Row decoder circuit for flash memory cell - Google Patents

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KR20000027296A
KR20000027296A KR1019980045199A KR19980045199A KR20000027296A KR 20000027296 A KR20000027296 A KR 20000027296A KR 1019980045199 A KR1019980045199 A KR 1019980045199A KR 19980045199 A KR19980045199 A KR 19980045199A KR 20000027296 A KR20000027296 A KR 20000027296A
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Abstract

PURPOSE: A row decoder circuit for a flash memory cell is provided to embody a row decoder with a small size by providing a high voltage to a triple N-well of an NMOS transistor formed in a P-well of the triple N-well. CONSTITUTION: A first voltage source(VPPX) of a selected sector has a power supply voltage(Vcc), and a first control voltage(XRST) and a second voltage source(VEEX) are a ground voltage(Vss). A second control voltage(XPREDA) has a high state and a third voltage source(XPREDBb) has a low state. A PMOS transistor(MP11) and a first NMOS transistor(MN11) are turned on and then a first node is a low state. A third PMOS transistor(MP13) is turned on according to the voltage of the first node(K11), and an NMOS transistor(TMN11) is turned off according to the voltage of the first node(K11). A second PMOS transistor(MP12) is turned off according to the voltage of a word line(W/L).

Description

플래쉬 메모리셀의 로우 디코더 회로Row Decoder Circuit of Flash Memory Cell

본 발명은 로우 디코더 회로(Row decoder circuit)에 관한 것으로, 특히 플래쉬 메모리셀의 소거 모드(Erase mode)시 네거티브 펌핑 전압(Negative pumping voltage)을 공급하기 위해 사용하는 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터의 트리플 N-웰(Triple N-well)로 포지티브 펌핑 전압인 고전압(VPPX)을 공급하도록 함으로써, 작은 면적의 로우 디코더를 구현할 수 있는 플래쉬 메모리셀의 로우 디코더 회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a low decoder circuit, in particular to a P-well in a triple N-well that is used to supply a negative pumping voltage in the erase mode of a flash memory cell. The present invention relates to a low decoder circuit of a flash memory cell capable of implementing a low decoder having a small area by supplying a high voltage (VPPX), a positive pumping voltage, to a triple N-well of an NMOS transistor to be formed.

플래쉬 메모리셀에서는 섹터(Sector) 단위로 소거 동작을 수행하고, 바이트(Byte) 및 워드(Word) 단위로 프로그램을 실시함으로써 선택되지 않은(비 선택된) 메모리셀들은 소거 및 프로그램 되지 않아야 된다. 따라서, 로우(Row) 및 칼럼(Column) 디코더의 개수가 많아지며, 면적이 증가하여 칩 크기(Chip size)가 커지게 되는 단점이 있다.In the flash memory cell, an erase operation may be performed in units of sectors, and programs in units of bytes and words may not be erased and programmed. Therefore, the number of row and column decoders increases, and the area increases, resulting in a large chip size.

일반적으로, 플래쉬 메모리셀의 로우 디코더는 펑크션 모드(Function mode)에 따라 워드라인으로 인가하는 전압이 각각 다르므로 인해, 회로가 복잡하고, 레이아웃(Layout)면적이 커지게 된다. 읽기(Read) 및 소거 확인 모드(Erase verify mode)에서는 워드라인에 Vcc 전압 및 0V 전압을 공급하게 된다. 프로그램 및 프로그램 확인 모드에서는 펌핑 전압 및 0V 전압을 공급하게 된다. 소거 모드에서는 네거티브 펌핑 전압(Negative pumping voltage) 및 0V 전압을 공급하게 된다.In general, a row decoder of a flash memory cell has a different voltage applied to a word line according to a function mode, resulting in a complicated circuit and a large layout area. In read and erase verify modes, the Vcc and 0V voltages are supplied to the word lines. In the program and program verification modes, the pumping voltage and the 0V voltage are supplied. In the erase mode, a negative pumping voltage and a 0V voltage are supplied.

도 1은 일반적인 플래쉬 메모리 장치의 블록도이다. 컴맨드 레지스터(10)는 일정 비트의 데이터(DQ0 내지 DQN) 및 어드레스(A0 내지 AM)를 각각 입력받으며 쓰기 인에이블신호(WEb)에 의해 동작된다. 스테이트 및 루핑 제어회로(11)는 상기 컴맨드 레지스터(11)의 출력신호 및 상기 쓰기 인에이블 신호(WEb)에 따라 구동된다. 모드 제어회로(9)는 상기 스테이트 및 루핑 제어회로(11)의 출력신호에 따라 프로그램, 소거 및 독출 동작을 제어하기 위한 출력신호를 출력하게 된다. 입출력 버퍼(8)는 상기 쓰기 인에이블 신호(WEb) 및 출력 인에이블 신호(OEb)에 따라 데이터(DQ0 내지 DQN)를 입출력하게 된다. 래치회로(6)는 상기 입출력 버퍼(8)로부터 입력된 데이터를 래치 한다. 메모리 셀 어레이(1)는 다수의 메모리 셀이 다수의 워드 라인(WL0 내지 WLn)과 비트 라인(BL0 내지 BLn)간에 매트릭스 방식으로 접속된다. 로우(Row) 디코더(2)는 상기 모드 제어회로(9)의 출력신호에 따라 상기 메모리 셀 어레이(1)의 워드라인(WL0 내지 WLn)을 선택하게 된다. 칼럼 디코더(4)는 상기 메모리 셀 어레이(1)에 접속된 Y-게이팅(3) 회로를 통해 비트라인(BL0 내지 BLn)을 선택하게 된다. 상기 Y-게이팅(3) 회로는 상기 모드 제어회로(9)의 출력신호에 따라 상기 칼럼 디코더(4)에 의해 선택된 비트라인으로 상기 래치회로(6)에 래치된 데이터를 공급하며, 또한 상기 칼럼 디코더(4)에 의해 선택된 비트라인의 데이터를 센스 앰프(5)를 통해 상기 입출력 버퍼(8)로 출력하게 된다. 비교기(7)는 상기 센스 앰프(5)를 통해 출력되는 데이터를 상기 래치회로(6)에 래치된 데이터와 비교하여 제어신호를 출력하게 된다. 상기 비교기(7)로부터 출력되는 제어신호는 상기 스테이트 및 루핑 제어회로(11)와 상기 모드 제어회로(9)를 제어하게 된다.1 is a block diagram of a general flash memory device. The command register 10 receives a predetermined bit of data DQ0 to DQN and addresses A0 to AM, respectively, and is operated by a write enable signal WEb. The state and looping control circuit 11 is driven according to the output signal of the command register 11 and the write enable signal WEb. The mode control circuit 9 outputs an output signal for controlling program, erase and read operations in accordance with the output signals of the state and looping control circuit 11. The input / output buffer 8 inputs and outputs data DQ0 to DQN according to the write enable signal WEb and the output enable signal OEb. The latch circuit 6 latches data input from the input / output buffer 8. In the memory cell array 1, a plurality of memory cells are connected in a matrix manner between a plurality of word lines WL0 to WLn and bit lines BL0 to BLn. The row decoder 2 selects the word lines WL0 to WLn of the memory cell array 1 according to the output signal of the mode control circuit 9. The column decoder 4 selects the bit lines BL0 to BLn through the Y-gating 3 circuit connected to the memory cell array 1. The Y-gating circuit 3 supplies the latched data to the latch circuit 6 to the bit line selected by the column decoder 4 according to the output signal of the mode control circuit 9, and also the column The bit line data selected by the decoder 4 is output to the input / output buffer 8 through the sense amplifier 5. The comparator 7 outputs a control signal by comparing the data output through the sense amplifier 5 with the data latched in the latch circuit 6. The control signal output from the comparator 7 controls the state and looping control circuit 11 and the mode control circuit 9.

본 발명에서는 도 1의 로우 디코더(2) 기술에 대해 상세히 설명하고자 한다.In the present invention, the row decoder 2 technique of FIG. 1 will be described in detail.

도 2는 종래 플래쉬 메모리셀의 로우 디코더 회로도로서, 읽기 및 소거확인 모드시의 동작을 설명하면 다음과 같다.FIG. 2 is a row decoder circuit diagram of a conventional flash memory cell. The operation of the read and erase confirmation modes will be described below.

선택된 섹터의 제 1 전압원(VPPX)은 Vcc 전압, 제 1 제어전압(XRST) 및 제 2 전압원(VEEX)은 접지전압(Vss)인 0V 전압으로 된다. 제 2 제어전압(XPREDA)은 하이(High) 상태로 되고, 제 3 전압원(XPREDBb)은 로우(Low) 상태로 된다. 이때, 선택된 로우 디코더는 큰 저항의 제 1 PMOS 트랜지스터(MP1)와 작은 저항의 제 1 NMOS 트랜지스터(MN1)가 턴온(Turn on)되어 제 1 노드(K1)는 로우 상태로 된다. 이때, 상기 제 1 노드(K1)의 전압을 각각 입력으로 하는 제 3 PMOS 트랜지스터(MP3)는 턴온 되고, 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)는 턴오프(Turn off) 된다. 그러므로, 출력단자에 접속된 워드라인(W/L)으로 전원전압(Vcc)이 공급된다. 이때, 제 2 PMOS 트랜지스터(MP2)는 상기 워드라인(W/L) 전압에 의해 턴오프 된다.The first voltage source VPPX of the selected sector becomes the Vcc voltage, the first control voltage XRST, and the second voltage source VEEX become the 0V voltage which is the ground voltage Vss. The second control voltage XPREDA is in a high state, and the third voltage source XPREDBb is in a low state. At this time, the selected low decoder turns on the first PMOS transistor MP1 having the large resistance and the first NMOS transistor MN1 having the small resistance, so that the first node K1 is turned low. At this time, the third PMOS transistor MP3 that inputs the voltage of the first node K1 is turned on, and the NMOS transistor TMN1 formed in the P-well in the triple N-well is turned off. do. Therefore, the power supply voltage Vcc is supplied to the word line W / L connected to the output terminal. In this case, the second PMOS transistor MP2 is turned off by the word line (W / L) voltage.

비 선택된 로우 디코더 회로들은 상기 제 2 제어전압(XPREDA)이 로우 상태로 되어 상기 제 1 NMOS 트랜지스터(MN1)가 턴오프 된다. 또한, 상기 제 2 제어전압(XPREDA)이 하이 상태로 되고, 상기 제 3 전압원(XPREDBb)은 하이 상태로 되어 상기 제 1 NMOS 트랜지스터(MN1)가 턴오프 된다. 이때, 제 1 노드(K1)가 하이 상태로 되어 상기 제 3 PMOS 트랜지스터(MP3)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)는 턴온 된다. 따라서, 상기 워드라인(W/L)에는 제 2 전압원(VEEX)으로부터 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)를 통해 0V 전압이 공급된다. 이때, 상기 제 2 PMOS 트랜지스터(MP2)는 상기 워드라인(W/L) 전압에 의해 턴온 되어 상기 제 1 노드(K1)의 전압을 하이 상태로 유지하게 된다.In the unselected row decoder circuits, the second control voltage XPREDA is turned low so that the first NMOS transistor MN1 is turned off. In addition, the second control voltage XPREDA becomes high and the third voltage source XPREDBb becomes high so that the first NMOS transistor MN1 is turned off. At this time, the first node K1 is turned high and the third PMOS transistor MP3 is turned off, and the NMOS transistor TMN1 formed in the P-well in the triple N-well is turned on. Accordingly, the word line W / L is supplied with a 0V voltage from the second voltage source VEEX through the NMOS transistor TMN1 formed in the P-well in the triple N-well. In this case, the second PMOS transistor MP2 is turned on by the word line W / L voltage to maintain the voltage of the first node K1 in a high state.

프로그램 및 프로그램 확인 모드의 동작을 설명하면 다음과 같다.The operation of the program and the program check mode are as follows.

선택된 섹터의 제 1 전압원(VPPX)은 포지티브 펌프(Positive pump)가 펌핑 동작을 수행하여 전원전압(Vcc) 레벨에서 포지티브 펌핑 전압(Vpp) 레벨까지 상승된다. 제 1 제어전압(XRST)은 0V 전압 레벨에서 포지티브 펌프가 펌핑 동작을 수행하여 포지티브 펌핑 전압(Vpp) 레벨까지 상승된다. 제 2 전압원(VEEX)은 접지전압(Vss)인 0V 전압을 유지한다. 제 2 제어전압(XPREDA)은 하이(High) 상태로 되고, 제 3 전압원(XPREDBb)은 로우(Low) 상태로 된다. 이때, 선택된 로우 디코더는 큰 저항의 제 1 PMOS 트랜지스터(MP1)와 작은 저항의 제 1 NMOS 트랜지스터(MN1)가 턴온(Turn on)되어 제 1 노드(K1)는 로우 상태로 된다. 이때, 상기 제 1 노드(K1)의 전압을 각각 입력으로 하는 제 3 PMOS 트랜지스터(MP3)는 턴온 되고, 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)는 턴오프(Turn off) 된다. 그러므로, 출력단자에 접속된 워드라인(W/L)으로 전원전압(Vcc)이 공급된다. 이때, 제 2 PMOS 트랜지스터(MP2)는 상기 워드라인(W/L) 전압에 의해 턴오프 된다. 이후 포지티브 펌프가 펌핑 동작을 수행하게 되어 상기 제 1 전압원(VPPX)은 전원전압(Vcc)에서 포지티브 펌핑 전압(Vpp) 레벨로 상승된다. 제 2 전압원(VEEX)은 0V 전압에서 포지티브 펌핑 전압(Vpp) 레벨로 상승되어 상기 제 1 PMOS 트랜지스터(MP1)를 턴오프 시키고, 상기 워드라인(W/L)으로 포지티브 펌핑 전압(Vpp)을 공급하게 된다. 이때, 상기 제 2 PMOS 트랜지스터(MP2)는 더욱 확실하게 턴오프 된다.The first voltage source VPPX of the selected sector is raised from the power supply voltage Vcc level to the positive pumping voltage Vpp level by a positive pump performing a pumping operation. The first control voltage XRST is raised to the positive pumping voltage Vpp level by performing the pumping operation of the positive pump at the 0V voltage level. The second voltage source VEEX maintains a voltage of 0V, which is the ground voltage Vss. The second control voltage XPREDA is in a high state, and the third voltage source XPREDBb is in a low state. At this time, the selected low decoder turns on the first PMOS transistor MP1 having the large resistance and the first NMOS transistor MN1 having the small resistance, so that the first node K1 is turned low. At this time, the third PMOS transistor MP3 that inputs the voltage of the first node K1 is turned on, and the NMOS transistor TMN1 formed in the P-well in the triple N-well is turned off. do. Therefore, the power supply voltage Vcc is supplied to the word line W / L connected to the output terminal. In this case, the second PMOS transistor MP2 is turned off by the word line (W / L) voltage. Afterwards, the positive pump performs a pumping operation so that the first voltage source VPPX is raised from the power supply voltage Vcc to the positive pumping voltage Vpp level. The second voltage source VEEX is raised from the 0V voltage to the positive pumping voltage Vpp level to turn off the first PMOS transistor MP1 and supply a positive pumping voltage Vpp to the word line W / L. Done. At this time, the second PMOS transistor MP2 is more surely turned off.

비 선택된 로우 디코더 회로들은 상기 제 2 제어전압(XPREDA)이 로우 상태로 되어 상기 제 1 NMOS 트랜지스터(MN1)가 턴오프 된다. 또한, 상기 제 2 제어전압(XPREDA)이 하이 상태로 되고, 상기 제 3 전압원(XPREDBb)은 하이 상태로 되어 상기 제 1 NMOS 트랜지스터(MN1)가 턴오프 된다. 이때, 제 1 노드(K1)가 하이 상태로 되어 상기 제 3 PMOS 트랜지스터(MP3)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)는 턴온 된다. 따라서, 상기 워드라인(W/L)에는 제 2 전압원(VEEX)으로부터 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)를 통해 0V 전압이 공급된다. 이때, 상기 제 2 PMOS 트랜지스터(MP2)는 상기 워드라인(W/L) 전압에 의해 턴온 되어 상기 제 1 노드(K1)의 전압을 하이 상태로 유지하게 된다. 이후 포지티브 챠지펌프의 펌핑 동작에 의해 상기 제 1 노드(K1)의 전압을 포지티브 펌핑 전압(Vpp)으로 유지하게 된다. 따라서, 상기 제 1 및 제 3 PMOS 트랜지스터(MP1 및 MP3)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)는 강하게 턴온 되어 비 선택된 워드라인(W/L)에는 0V 전압이 공급된다.In the unselected row decoder circuits, the second control voltage XPREDA is turned low so that the first NMOS transistor MN1 is turned off. In addition, the second control voltage XPREDA becomes high and the third voltage source XPREDBb becomes high so that the first NMOS transistor MN1 is turned off. At this time, the first node K1 is turned high and the third PMOS transistor MP3 is turned off, and the NMOS transistor TMN1 formed in the P-well in the triple N-well is turned on. Accordingly, the word line W / L is supplied with a 0V voltage from the second voltage source VEEX through the NMOS transistor TMN1 formed in the P-well in the triple N-well. In this case, the second PMOS transistor MP2 is turned on by the word line W / L voltage to maintain the voltage of the first node K1 in a high state. Thereafter, the voltage of the first node K1 is maintained at the positive pumping voltage Vpp by the pumping operation of the positive charge pump. Accordingly, the first and third PMOS transistors MP1 and MP3 are turned off, and the NMOS transistor TMN1 formed in the P-well in the triple N-well is strongly turned on to unselect the word line W / L. Is supplied with a 0V voltage.

또한, 소거 모드의 동작을 설명하면 다음과 같다.In addition, the operation of the erase mode will be described below.

섹터 단위로 소거 동작을 수행하게 된다. 선택된 섹터의 제 1 전압원(VPPX)은 제 3 PMOS 트랜지스터(MP3)의 드레인(Drain)과 소스(Source) 사이의 일렉트리컬 디자인 룰(Electrical design rule)을 고려하여 0V 전압에서 전원전압(Vcc) 사이의 특정전압을 인가하고, 제 1 제어전압(XRST)은 0V 전압, 제 2 전압원(VEEX) 및 제 3 전압원(XPREDBb)은 상기 제 1 NMOS 트랜지스터(MN1)가 턴오프 되는 조건의 전압으로 되며, 상기 제 2 전압원(VEEX)은 0V 전압에서 네거티브 펌프가 펌핑 동작을 수행하여 네거티브 펌핑 전압(-VPPX) 레벨로 된다. 이때, 상기 제 1 및 제 2 PMOS 트랜지스터(MP1 및 MP2)가 턴온 된다. 상기 제 3 PMOS 트랜지스터(MP3)는 턴오프 되고, 상기 트리플 웰의 P-웰 영역에 형성되는 NMOS 트랜지스터(TMN1)는 턴온 된다. 따라서, 선택된 섹터의 모든 워드라인(W/L)에는 네거티브 펌핑 전압(-VPPX)이 공급되게 된다.The erase operation is performed in units of sectors. The first voltage source VPPX of the selected sector has a power supply voltage Vcc at a voltage of 0 V in consideration of an electrical design rule between a drain and a source of the third PMOS transistor MP3. When a specific voltage is applied, the first control voltage XRST is a voltage of 0 V, the second voltage source VEEX and the third voltage source XPREDBb are voltages under the condition that the first NMOS transistor MN1 is turned off. The second voltage source VEEX becomes a negative pumping voltage (-VPPX) level by performing a pumping operation of a negative pump at a voltage of 0V. In this case, the first and second PMOS transistors MP1 and MP2 are turned on. The third PMOS transistor MP3 is turned off, and the NMOS transistor TMN1 formed in the P-well region of the triple well is turned on. Therefore, the negative pumping voltage -VPPX is supplied to all word lines W / L of the selected sector.

비 선택된 섹터의 제 1 전압원(VPPX)은 전원전압(Vcc) 레벨로 되고, 제 1 제어전압(XRST) 및 제 2 전압원(VEEX)은 0V 전압을 유지하게 된다. 또한, 상기 제 2 제어전압(XPREDA) 및 제 3 전압원(XPREDBb)은 상기 제 1 NMOS 트랜지스터(MN1)가 턴오프 되는 조건으로 되어 상기 제 1 PMOS 트랜지스터(MP1)가 턴오프 된다. 이때, 제 1 노드(K1)는 하이 상태로 되어 상기 제 3 PMOS 트랜지스터(MP3)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)는 턴온 된다. 따라서, 상기 워드라인(W/L)에는 제 2 전압원(VEEX)으로부터 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)를 통해 0V 전압이 공급된다. 이때, 상기 제 2 PMOS 트랜지스터(MP2)는 상기 워드라인(W/L) 전압에 의해 턴온 되어 상기 제 1 노드(K1)의 전압을 하이 상태로 유지하게 된다.The first voltage source VPPX of the unselected sector is at the power supply voltage Vcc level, and the first control voltage XRST and the second voltage source VEEX maintain the 0V voltage. In addition, the second control voltage XPREDA and the third voltage source XPREDBb are in a condition that the first NMOS transistor MN1 is turned off, and the first PMOS transistor MP1 is turned off. At this time, the first node K1 is turned high and the third PMOS transistor MP3 is turned off, and the NMOS transistor TMN1 formed in the P-well in the triple N-well is turned on. Accordingly, the word line W / L is supplied with a 0V voltage from the second voltage source VEEX through the NMOS transistor TMN1 formed in the P-well in the triple N-well. In this case, the second PMOS transistor MP2 is turned on by the word line W / L voltage to maintain the voltage of the first node K1 in a high state.

이러한 종래의 로우 디코더 회로는 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)의 트리플 N-웰로 전원전압(Vcc)을 공급함으로써, 레이아웃 설계시 상기 제 1 내지 제 3 PMOS 트랜지스터(MP1 내지 MP3)의 N-웰과 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN1)의 트리플 N-웰 사이의 스페이스(Space)에 대한 디지인 룰 때문에 많은 면적을 차지하게 되는 단점이 있다.The conventional low decoder circuit supplies the power supply voltage Vcc to the triple N-well of the NMOS transistor TMN1 formed in the P-well in the triple N-well, so that the first to third PMOS transistors MP1 in the layout design. To a large area due to the Digi-in rule for the space between the N-well of MP3) and the triple N-well of the NMOS transistor TMN1 formed in the P-well in the triple N-well. .

따라서, 본 발명은 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터의 트리플 N-웰로 포지티브 펌핑 전압인 고전압(VPPX)을 공급함으로써, 상기한 단점을 해소할 수 있는 플래쉬 메모리셀의 로우 디코더 회로를 제공하는데 그 목적이 있다.Accordingly, the present invention provides a low decoder circuit of a flash memory cell that can solve the above-described disadvantages by supplying a high voltage (VPPX), a positive pumping voltage, to a triple N-well of an NMOS transistor formed in a P-well in a triple N-well. The purpose is to provide.

상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리셀의 로우 디코더 회로는 제 1 제어전압의 입력에 따라 제 1 전압원으로부터 공급되는 제어전압을 선택적으로 공급하기 위한 제 1 PMOS 트랜지스터와, 제 2 제어전압의 입력에 따라 제 3 전압원으로부터 공급되는 제어전압을 선택적으로 공급하기 위한 제 1 NMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터의 선택적 동작에 따라 공급되는 제어전압에 의해 출력단자로 상기 제 1 전압원으로부터 공급되는 전압을 선택적으로 출력하기 위한 제 3 PMOS 트랜지스터와, 상기 출력단자로 출력되는 제어전압에 따라 선택적으로 구동되는 제 2 PMOS 트랜지스터와, 상기 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터의 선택적 동작에 따라 공급되는 제어전압에 의해 상기 출력단자로 제 2 전압원으로부터 공급되는 전압을 선택적으로 출력하며, 상기 제 1 전압원이 트리플 N-웰에 접속되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 한다.A row decoder circuit of a flash memory cell according to the present invention for achieving the above object includes a first PMOS transistor for selectively supplying a control voltage supplied from a first voltage source in response to an input of a first control voltage, and a second control. The first NMOS transistor for selectively supplying the control voltage supplied from the third voltage source in response to the input of the voltage, and the output terminal by the control voltage supplied according to the selective operation of the first PMOS transistor and the first NMOS transistor A third PMOS transistor for selectively outputting a voltage supplied from a first voltage source, a second PMOS transistor selectively driven according to a control voltage output to the output terminal, and the first PMOS transistor and the first NMOS transistor A second voltage source to the output terminal by a control voltage supplied according to an optional operation Selectively outputs a voltage supplied from the circuit, wherein the first voltage source is connected to a triple N-well and comprises an NMOS transistor formed in a P-well in the triple N-well.

도 1은 플래쉬 메모리 장치의 블록도.1 is a block diagram of a flash memory device.

도 2는 종래의 로우 디코더 회로도.2 is a conventional row decoder circuit diagram.

도 3은 본 발명에 따른 로우 디코더 회로도.3 is a row decoder circuit diagram in accordance with the present invention.

도 4(a)는 종래의 로우 디코더 회로의 트리플 웰 단면도.4 (a) is a triple well sectional view of a conventional row decoder circuit.

도 4(b)는 본 발명에 따른 로우 디코더 회로의 트리플 웰 단면도.Figure 4 (b) is a triple well cross-sectional view of a row decoder circuit according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

MN1 및 MN2, MN11 및 MN12 : NMOS 트랜지스터MN1 and MN2, MN11 and MN12: NMOS transistors

MP1 내지 MP3, MP11 내지 MP13 : PMOS 트랜지스터MP1 to MP3, MP11 to MP13: PMOS transistor

TMN1 및 TMN11 : 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터TMN1 and TMN11: NMOS transistors formed in P-wells in triple N-wells

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 3은 본 발명에 따른 플래쉬 메모리셀의 로우 디코더 회로도이다.3 is a row decoder circuit diagram of a flash memory cell according to the present invention.

읽기 및 소거확인 모드시의 동작을 설명하면 다음과 같다.The operation in the read and erase check modes is described below.

선택된 섹터의 제 1 전압원(VPPX)은 Vcc 전압, 제 1 제어전압(XRST) 및 제 2 전압원(VEEX)은 접지전압(Vss)인 0V 전압으로 된다. 제 2 제어전압(XPREDA)은 하이(High) 상태로 되고, 제 3 전압원(XPREDBb)은 로우(Low) 상태로 된다. 이때, 선택된 로우 디코더는 큰 저항의 제 1 PMOS 트랜지스터(MP11)와 작은 저항의 제 1 NMOS 트랜지스터(MN11)가 턴온(Turn on)되어 제 1 노드(K11)는 로우 상태로 된다. 이때, 상기 제 1 노드(K11)의 전압을 각각 입력으로 하는 제 3 PMOS 트랜지스터(MP13)는 턴온 되고, 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)는 턴오프(Turn off) 된다. 그러므로, 출력단자에 접속된 워드라인(W/L)으로 전원전압(Vcc)이 공급된다. 이때, 제 2 PMOS 트랜지스터(MP12)는 상기 워드라인(W/L) 전압에 의해 턴오프 된다.The first voltage source VPPX of the selected sector becomes the Vcc voltage, the first control voltage XRST, and the second voltage source VEEX become the 0V voltage which is the ground voltage Vss. The second control voltage XPREDA is in a high state, and the third voltage source XPREDBb is in a low state. In this case, the selected low decoder turns on the first PMOS transistor MP11 having the large resistance and the first NMOS transistor MN11 having the small resistance, so that the first node K11 is turned low. At this time, the third PMOS transistor MP13 that inputs the voltage of the first node K11 is turned on, and the NMOS transistor TMN11 formed in the P-well in the triple N-well is turned off. do. Therefore, the power supply voltage Vcc is supplied to the word line W / L connected to the output terminal. In this case, the second PMOS transistor MP12 is turned off by the word line (W / L) voltage.

비 선택된 로우 디코더 회로들은 상기 제 2 제어전압(XPREDA)이 로우 상태로 되어 상기 제 1 NMOS 트랜지스터(MN11)가 턴오프 된다. 또한, 상기 제 2 제어전압(XPREDA)이 하이 상태로 되고, 상기 제 3 전압원(XPREDBb)은 하이 상태로 되어 상기 제 1 NMOS 트랜지스터(MN11)가 턴오프 된다. 이때, 제 1 노드(K11)가 하이 상태로 되어 상기 제 3 PMOS 트랜지스터(MP13)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)는 턴온 된다. 따라서, 상기 워드라인(W/L)에는 제 2 전압원(VEEX)으로부터 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)를 통해 0V 전압이 공급된다. 이때, 상기 제 2 PMOS 트랜지스터(MP12)는 상기 워드라인(W/L) 전압에 의해 턴온 되어 상기 제 1 노드(K11)의 전압을 하이 상태로 유지하게 된다.In the unselected row decoder circuits, the second control voltage XPREDA is turned low so that the first NMOS transistor MN11 is turned off. In addition, the second control voltage XPREDA becomes high and the third voltage source XPREDBb becomes high so that the first NMOS transistor MN11 is turned off. At this time, since the first node K11 is turned high, the third PMOS transistor MP13 is turned off, and the NMOS transistor TMN11 formed in the P-well in the triple N-well is turned on. Therefore, the 0V voltage is supplied to the word line W / L through the NMOS transistor TMN11 formed in the P-well in the triple N-well from the second voltage source VEEX. In this case, the second PMOS transistor MP12 is turned on by the word line (W / L) voltage to maintain the voltage of the first node K11 in a high state.

프로그램 및 프로그램 확인 모드의 동작을 설명하면 다음과 같다.The operation of the program and the program check mode are as follows.

선택된 섹터의 제 1 전압원(VPPX)은 포지티브 펌프(Positive pump)(도시 안됨)의 펌핑 동작에 의해 전원전압(Vcc) 레벨에서 포지티브 펌핑 전압(Vpp) 레벨까지 상승된다. 제 1 제어전압(XRST)은 0V 전압 레벨에서 포지티브 펌프의 펌핑 동작에 의해 포지티브 펌핑 전압(Vpp) 레벨까지 상승된다. 제 2 전압원(VEEX)은 접지전압(Vss)인 0V 전압을 유지한다. 제 2 제어전압(XPREDA)은 하이(High) 상태로 되고, 제 3 전압원(XPREDBb)은 로우(Low) 상태로 된다. 이때, 선택된 로우 디코더는 큰 저항의 제 1 PMOS 트랜지스터(MP11)와 작은 저항의 제 1 NMOS 트랜지스터(MN11)가 턴온(Turn on)되어 제 1 노드(K11)는 로우 상태로 된다. 이때, 상기 제 1 노드(K11)의 전압을 각각 입력으로 하는 제 3 PMOS 트랜지스터(MP13)는 턴온 되고, 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)는 턴오프 된다. 그러므로, 출력단자에 접속된 워드라인(W/L)으로 전원전압(Vcc)이 공급된다. 이때, 제 2 PMOS 트랜지스터(MP12)는 상기 워드라인(W/L) 전압에 의해 턴오프 된다. 이후 포지티브 펌프(도시 안됨)의 펌핑 동작에 의해 상기 제 1 전압원(VPPX)은 전원전압(Vcc)에서 포지티브 펌핑 전압(Vpp) 레벨로 상승된다. 제 2 전압원(VEEX)은 0V 전압에서 포지티브 펌핑 전압(Vpp) 레벨로 상승되어, 상기 제 1 PMOS 트랜지스터(MP11)를 턴오프 시키고, 상기 워드라인(W/L)으로 포지티브 펌핑 전압(Vpp)을 공급하게 된다. 이때, 상기 제 2 PMOS 트랜지스터(MP12)는 더욱 확실하게 턴오프 된다.The first voltage source VPPX of the selected sector is raised from the power supply voltage Vcc level to the positive pumping voltage Vpp level by a pumping operation of a positive pump (not shown). The first control voltage XRST is raised to the positive pumping voltage Vpp level by the pumping operation of the positive pump at the 0V voltage level. The second voltage source VEEX maintains a voltage of 0V, which is the ground voltage Vss. The second control voltage XPREDA is in a high state, and the third voltage source XPREDBb is in a low state. In this case, the selected low decoder turns on the first PMOS transistor MP11 having the large resistance and the first NMOS transistor MN11 having the small resistance, so that the first node K11 is turned low. At this time, the third PMOS transistor MP13 that inputs the voltage of the first node K11 is turned on, and the NMOS transistor TMN11 formed in the P-well in the triple N-well is turned off. Therefore, the power supply voltage Vcc is supplied to the word line W / L connected to the output terminal. In this case, the second PMOS transistor MP12 is turned off by the word line (W / L) voltage. Thereafter, the first voltage source VPPX is raised from the power supply voltage Vcc to the positive pumping voltage Vpp level by a pumping operation of a positive pump (not shown). The second voltage source VEEX rises to a positive pumping voltage Vpp level at a voltage of 0 V, turns off the first PMOS transistor MP11, and applies a positive pumping voltage Vpp to the word line W / L. Will be supplied. At this time, the second PMOS transistor MP12 is more surely turned off.

비 선택된 로우 디코더 회로는 상기 제 2 제어전압(XPREDA)이 로우 상태로 되어 상기 제 1 NMOS 트랜지스터(MN11)가 턴오프 된다. 또한, 상기 제 2 제어전압(XPREDA)이 하이 상태로 되고, 상기 제 3 전압원(XPREDBb)은 하이 상태로 되어 상기 제 1 NMOS 트랜지스터(MN11)가 턴오프 된다. 이때, 제 1 노드(K11)가 하이 상태로 되어 상기 제 3 PMOS 트랜지스터(MP13)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)는 턴온 된다. 따라서, 상기 워드라인(W/L)에는 제 2 전압원(VEEX)으로부터 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)를 통해 0V 전압이 공급된다. 이때, 상기 제 2 PMOS 트랜지스터(MP12)는 상기 워드라인(W/L) 전압에 의해 턴온 되어 상기 제 1 노드(K11)의 전압을 하이 상태로 유지하게 된다. 이후 포지티브 챠지펌프의 펌핑 동작에 의해 상기 제 1 노드(K11)의 전압을 포지티브 펌핑 전압(Vpp)으로 유지하게 된다. 따라서, 상기 제 1 및 제 3 PMOS 트랜지스터(MP11 및 MP13)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)는 강하게 턴온 되어 비 선택된 워드라인(W/L)에는 0V 전압이 공급된다.In the unselected row decoder circuit, the second control voltage XPREDA is turned low so that the first NMOS transistor MN11 is turned off. In addition, the second control voltage XPREDA becomes high and the third voltage source XPREDBb becomes high so that the first NMOS transistor MN11 is turned off. At this time, since the first node K11 is turned high, the third PMOS transistor MP13 is turned off, and the NMOS transistor TMN11 formed in the P-well in the triple N-well is turned on. Therefore, the 0V voltage is supplied to the word line W / L through the NMOS transistor TMN11 formed in the P-well in the triple N-well from the second voltage source VEEX. In this case, the second PMOS transistor MP12 is turned on by the word line (W / L) voltage to maintain the voltage of the first node K11 in a high state. Thereafter, the voltage of the first node K11 is maintained at the positive pumping voltage Vpp by the pumping operation of the positive charge pump. Accordingly, the first and third PMOS transistors MP11 and MP13 are turned off, and the NMOS transistor TMN11 formed in the P-well in the triple N-well is strongly turned on to unselect the word line W / L. Is supplied with a 0V voltage.

또한, 소거 모드의 동작을 설명하면 다음과 같다.In addition, the operation of the erase mode will be described below.

섹터 단위로 소거 동작을 수행하게 된다. 선택된 섹터의 제 1 전압원(VPPX)은 제 3 PMOS 트랜지스터(MP13)의 드레인(Drain)과 소스(Source) 사이의 일렉트리컬 디자인 룰(Electrical design rule)을 고려하여 0V 전압에서 전원전압(Vcc) 사이의 특정전압을 인가하고, 제 1 제어전압(XRST)은 0V 전압, 제 2 전압원(VEEX) 및 제 3 전압원(XPREDBb)은 상기 제 1 NMOS 트랜지스터(MN11)가 턴오프 되는 조건의 전압으로 되며, 상기 제 2 전압원(VEEX)은 0V 전압에서 네거티브 펌프가 펌핑 동작을 수행하여 네거티브 펌핑 전압(-VPPX) 레벨로 된다. 이때, 상기 제 1 및 제 2 PMOS 트랜지스터(MP11 및 MP12)가 턴온 된다. 상기 제 3 PMOS 트랜지스터(MP3)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)는 턴온 된다. 따라서, 선택된 섹터의 모든 워드라인(W/L)에는 네거티브 펌핑 전압(-VPPX)이 공급되게 된다.The erase operation is performed in units of sectors. The first voltage source VPPX of the selected sector is a power supply voltage Vcc at 0V in consideration of an electrical design rule between the drain and the source of the third PMOS transistor MP13. When a specific voltage is applied, the first control voltage XRST is 0V, the second voltage source VEEX and the third voltage source XPREDBb are voltages under the condition that the first NMOS transistor MN11 is turned off. The second voltage source VEEX becomes a negative pumping voltage (-VPPX) level by performing a pumping operation of a negative pump at a voltage of 0V. In this case, the first and second PMOS transistors MP11 and MP12 are turned on. The third PMOS transistor MP3 is turned off, and the NMOS transistor TMN11 formed in the P-well in the triple N-well is turned on. Therefore, the negative pumping voltage -VPPX is supplied to all word lines W / L of the selected sector.

비 선택된 섹터의 제 1 전압원(VPPX)은 전원전압(Vcc) 레벨로 되고, 제 1 제어전압(XRST) 및 제 2 전압원(VEEX)은 0V 전압을 유지하게 된다. 또한, 상기 제 2 제어전압(XPREDA) 및 제 3 전압원(XPREDBb)은 상기 제 1 NMOS 트랜지스터(MN11)가 턴오프 되는 조건으로 되어 상기 제 1 PMOS 트랜지스터(MP11)가 턴오프 된다. 이때, 제 1 노드(K11)는 하이 상태로 되어 상기 제 3 PMOS 트랜지스터(MP13)는 턴오프 되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)는 턴온 된다. 따라서, 상기 워드라인(W/L)에는 제 2 전압원(VEEX)으로부터 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)를 통해 0V 전압이 공급된다. 이때, 상기 제 2 PMOS 트랜지스터(MP12)는 상기 워드라인(W/L) 전압에 의해 턴온 되어 상기 제 1 노드(K11)의 전압을 하이 상태로 유지하게 된다.The first voltage source VPPX of the unselected sector is at the power supply voltage Vcc level, and the first control voltage XRST and the second voltage source VEEX maintain the 0V voltage. In addition, the second control voltage XPREDA and the third voltage source XPREDBb are in a condition that the first NMOS transistor MN11 is turned off, and the first PMOS transistor MP11 is turned off. At this time, the first node K11 is turned high and the third PMOS transistor MP13 is turned off, and the NMOS transistor TMN11 formed in the P-well in the triple N-well is turned on. Therefore, the 0V voltage is supplied to the word line W / L through the NMOS transistor TMN11 formed in the P-well in the triple N-well from the second voltage source VEEX. In this case, the second PMOS transistor MP12 is turned on by the word line (W / L) voltage to maintain the voltage of the first node K11 in a high state.

상술한 바와 같은 본 발명에 따른 로우 디코더 회로는 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)의 트리플 N-웰의 바이어스 전압으로 챠지 펌핑 전압인 고전압(VPPX)을 사용함으로써, 레이아웃 설계시 상기 제 3 PMOS 트랜지스터(MP13)의 N-웰과 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)의 N-웰 사이의 스페이스(Space)와 N-웰 픽업(N-Well Pick-up) 면적을 줄일 수 있다.The row decoder circuit according to the present invention as described above uses the high voltage (VPPX), which is the charge pumping voltage, as the bias voltage of the triple N-well of the NMOS transistor TMN11 formed in the P-well in the triple N-well, thereby providing a layout. In the design, a space between the N-well of the third PMOS transistor MP13 and the N-well of the NMOS transistor TMN11 formed in the P-well in the triple N-well and the N-well pickup N- Well pick-up area can be reduced.

또한, 본 발명은 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)의 트리플 N-웰의 바이어스 전압이 읽기 및 소거 확인 모드에서는 전원전압(Vcc) 레벨로 된다. 프로그램 및 프로그램 확인 모드에서는 챠지 펌핑 전압(Vpp) 레벨로 된다. 소거 모드에서는 0V 전압에서 전원전압(Vcc) 사이의 특정전압 레벨로 된다.In the present invention, the bias voltage of the triple N-well of the NMOS transistor TMN11 formed in the P-well in the triple N-well is at the power supply voltage Vcc level in the read and erase check modes. In the program and program check modes, the charge pumping voltage (Vpp) level is reached. In the erase mode, a specific voltage level is set between the voltage of 0 V and the power supply voltage Vcc.

본 발명의 로우 디코더에 의해 레이아웃(Layout)을 할 경우, 셀 크기(Cell size)에 따라 다르지만 대략 1/6크기의 면적을 줄일 수 있다.When the layout is performed by the row decoder of the present invention, the area of about 1/6 size can be reduced depending on the cell size.

도 4(a) 및 도 4(b)는 종래 및 본 발명에 따른 로우 디코더 회로에 사용된 트리플 웰의 단면도이다.4 (a) and 4 (b) are cross-sectional views of a triple well used in the row decoder circuit according to the prior art and the present invention.

도 4(a) 및 도 4(b)에 도시된 바와 같이 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터(TMN11)에서 트리플 N-웰의 바이어스 전압으로 챠지 펌핑 전압(VPPX)을 사용함으로써, 도 4(b)의 도면부호 19의 면적 만큼 레이아웃 면적을 줄일 수 있게 된다.As shown in FIGS. 4A and 4B, the charge pumping voltage VPPX is used as the bias voltage of the triple N-well in the NMOS transistor TMN11 formed in the P-well in the triple N-well. As a result, the layout area can be reduced by the area indicated by reference numeral 19 in FIG.

도 4(a)의 설명되지 않은 도면 부호 1은 N-웰 픽업 영역(VPPX), 2는 PMOS 영역, 3은 트리플 N-웰 픽업 영역(Vcc), 4는 트리플 P-웰 픽업 영역(Vss), 5는 NMOS 영역, 6은 트리플 N-웰 영역, 7은 N-웰 영역, 8은 P-웰 영역을 각각 나타낸다.Unexplained reference numeral 1 in FIG. 4 (a) is an N-well pick-up area VPPX, 2 is a PMOS area, 3 is a triple N-well pick-up area Vcc, and 4 is a triple P-well pick-up area Vss. 5 denotes an NMOS region, 6 denotes a triple N-well region, 7 denotes an N-well region, and 8 denotes a P-well region.

도 4(b)의 설명되지 않은 도면 부호 11은 N-웰 픽업 영역(VPPX), 12는 PMOS 영역, 13은 트리플 N-웰 픽업 영역(VPPX), 14는 트리플 P-웰 픽업 영역(Vss), 15는 NMOS 영역, 16은 트리플 N-웰 영역, 17은 N-웰 영역, 18은 P-웰 영역을 각각 나타낸다.The unexplained reference numeral 11 in FIG. 4 (b) is an N-well pick-up area VPPX, 12 is a PMOS area, 13 is a triple N-well pick-up area VPPX, 14 is a triple P-well pick-up area Vss 15 denotes an NMOS region, 16 denotes a triple N-well region, 17 denotes an N-well region, and 18 denotes a P-well region.

즉, 본 발명에 따른 로우 디코더에서, 상기 제 3 PMOS 트랜지스터(MP13)는 트리플 N-웰 영역(16) 내의 N-웰 영역(17)에 형성되고, 상기 NMOS 트랜지스터(15)는 상기 트리플 N-웰 영역(16) 내의 P-웰 영역(18)에 형성된다. 그리고, 상기 N-웰 영역(17)과 상기 P-웰 영역(18)은 서로 인접되고, 상기 NMOS 트랜지스터(15)의 주변을 따라 형성되는 상기 P-웰 영역(18)에는 접지전압(Vss)이 공급되는 트리플 P-웰 픽업 영역(14)이 형성된다. 또한, 상기 PMOS 트랜지스터(12)의 주변을 따라 형성되는 상기 N-웰 영역(17) 및 상기 트리플 N-웰 영역(16)에는 상기 제 1 전압원(VPPX)으로부터 공급되는 전압이 인가되는 N-웰 픽업 영역(11) 및 트리플 N-웰 픽업 영역(13)이 각각 형성된다.That is, in the row decoder according to the present invention, the third PMOS transistor MP13 is formed in the N-well region 17 in the triple N-well region 16, and the NMOS transistor 15 is the triple N−. It is formed in the P-well region 18 in the well region 16. The N-well region 17 and the P-well region 18 are adjacent to each other, and a ground voltage Vss is formed in the P-well region 18 formed along the periphery of the NMOS transistor 15. This supplied triple P-well pick-up area 14 is formed. In addition, an N-well to which a voltage supplied from the first voltage source VPPX is applied to the N-well region 17 and the triple N-well region 16 formed along the periphery of the PMOS transistor 12. Pick-up area 11 and triple N-well pick-up area 13 are formed, respectively.

상술한 바와 같이 본 발명에 의하면 플래쉬 메모리셀의 소거 모드시 네거티브 펌핑 전압을 공급하기 위해 사용하는 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터의 트리플 N-웰로 포지티브 펌핑 전압인 고전압을 공급하도록 함으로써, 레이아웃 설계시 PMOS 트랜지스터의 N-웰과 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터에서 트리플 N-웰 사이의 스페이스 면적을 줄일 수 있는 탁월한 효과가 있다.As described above, according to the present invention, a positive pumping voltage is supplied to a triple N-well of an NMOS transistor formed in a P-well in a triple N-well that is used to supply a negative pumping voltage in an erase mode of a flash memory cell. Therefore, in layout design, there is an excellent effect of reducing the space area between the N-well of the PMOS transistor and the triple N-well in the NMOS transistor formed in the P-well in the triple N-well.

Claims (5)

제 1 제어전압의 입력에 따라 제 1 전압원으로부터 공급되는 제어전압을 선택적으로 공급하기 위한 제 1 PMOS 트랜지스터와,A first PMOS transistor for selectively supplying a control voltage supplied from the first voltage source according to the input of the first control voltage; 제 2 제어전압의 입력에 따라 제 3 전압원으로부터 공급되는 제어전압을 선택적으로 공급하기 위한 제 1 NMOS 트랜지스터와,A first NMOS transistor for selectively supplying a control voltage supplied from a third voltage source according to the input of the second control voltage; 상기 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터의 선택적 동작에 따라 공급되는 제어전압에 의해 출력단자로 상기 제 1 전압원으로부터 공급되는 전압을 선택적으로 출력하기 위한 제 3 PMOS 트랜지스터와,A third PMOS transistor for selectively outputting a voltage supplied from the first voltage source to an output terminal by a control voltage supplied according to a selective operation of the first PMOS transistor and the first NMOS transistor; 상기 출력단자로 출력되는 제어전압에 따라 선택적으로 구동되는 제 2 PMOS 트랜지스터와,A second PMOS transistor selectively driven according to a control voltage output to the output terminal; 상기 제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터의 선택적 동작에 따라 공급되는 제어전압에 의해 상기 출력단자로 제 2 전압원으로부터 공급되는 전압을 선택적으로 출력하며, 상기 제 1 전압원이 트리플 N-웰에 접속되고, 상기 트리플 N-웰 내의 P-웰에 형성되는 NMOS 트랜지스터를 포함하여 구성된 것을 특징으로 하는 플래쉬 메모리셀의 로우 디코더 회로.Selectively outputs a voltage supplied from a second voltage source to the output terminal by a control voltage supplied according to selective operation of the first PMOS transistor and the first NMOS transistor, and the first voltage source is connected to a triple N-well; And an NMOS transistor formed in the P-well in the triple N-well. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압원은 읽기 및 소거 확인 동작시 전원전압(Vcc) 레벨을 갖는 것을 특징으로 하는 플래쉬 메모리셀의 로우 디코더 회로.And the first voltage source has a power supply voltage (Vcc) level during read and erase check operations. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압원은 프로그램 및 프로그램 확인 동작시 포지티브 펌핑 전압(VPPX) 레벨을 갖는 것을 특징으로 하는 플래쉬 메모리셀의 로우 디코더 회로.And wherein the first voltage source has a positive pumping voltage (VPPX) level during program and program verify operations. 제 1 항에 있어서,The method of claim 1, 상기 제 1 전압원은 소거 동작시 0V 에서 전원전압(Vcc) 사이의 특정 전압 레벨을 갖는 것을 특징으로 하는 플래쉬 메모리셀의 로우 디코더 회로.And the first voltage source has a specific voltage level between 0 V and a power supply voltage (Vcc) in an erase operation. 제 1 항에 있어서,The method of claim 1, 상기 제 3 PMOS 트랜지스터는 트리플 N-웰 영역 내의 N-웰 영역에 형성되고, 상기 NMOS 트랜지스터는 상기 트리플 N-웰 영역 내의 P-웰 영역에 형성되며, 상기 N-웰 영역과 상기 P-웰 영역은 서로 인접되고, 상기 NMOS 트랜지스터의 주변을 따라 형성되는 상기 P-웰 영역에는 접지전압(Vss)이 공급되는 트리플 P-웰 픽업 영역이 형성되며, 상기 PMOS 트랜지스터의 주변을 따라 형성되는 상기 N-웰 영역 및 상기 트리플 N-웰 영역에는 상기 제 1 전압원으로부터 공급되는 전압이 인가되는 N-웰 픽업 영역 및 트리플 N-웰 픽업 영역이 형성되는 것을 특징으로 하는 플래쉬 메모리셀의 로우 디코더 회로.The third PMOS transistor is formed in an N-well region in a triple N-well region, and the NMOS transistor is formed in a P-well region in the triple N-well region, and the N-well region and the P-well region Are adjacent to each other, and the P-well region formed along the periphery of the NMOS transistor is formed with a triple P-well pick-up region to which a ground voltage Vss is supplied, and the N- formed along the periphery of the PMOS transistor. And a triple N-well pickup region to which a voltage supplied from the first voltage source is applied and a triple N-well pickup region are formed in a well region and the triple N-well region.
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* Cited by examiner, † Cited by third party
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KR100474200B1 (en) * 2002-07-18 2005-03-10 주식회사 하이닉스반도체 Row decorder of flash memory and erasing method of flash memory cell using the same
US7286411B2 (en) 2004-10-07 2007-10-23 Samsung Electronics Co., Ltd. Row decoder circuit for use in non-volatile memory device
US11246377B2 (en) 2017-01-09 2022-02-15 IL Soo Kim Weight-bearing structure for high-heeled footwear

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