KR20000015235A - 반도체소자의 전하저장전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로, 전하저장전극 콘택 플러그가 구비된 평탄화막, 식각방지막, 제1층간절연막 상부에 제1도전층, 제2층간절연막, 제2도전층 및 제3도전층 적층구조의 전하저장전극 패턴을 형성하고, 상기 층간절연막의 양측벽을 일정 두께 습식식각방법으로 제거한 다음, 제3도전층을 형성한 후, 상기 제3도전층 및 제2도전층을 제거하고, 상기 제2층간절연막을 제거하여 넓고 평편한 형태의 실린더형 전하저장전극 사이드월을 형성함으로써 전하저장전극간에 브리지가 발생하는 것을 방지하고, 반도체소자의 수율 및 신뢰성을 향상시키는 기술이다.
Description
본 발명은 반도체소자의 전하저장전극 형성방법에 관한 것으로서, 특히 전하저장전극 콘택 플러그가 구비된 반도체기판 상부에 제1도전층, 층간절연막, 제2도전층 및 제3도전층 적층구조의 전하저장전극 패턴을 형성하고, 상기 층간절연막의 양측벽을 일정 두께 습식식각방법으로 제거한 다음, 제3도전층을 형성한 후, 상기 제3도전층 및 제2도전층을 제거하여 실린더형 전하저장전극의 넓고 평편한 형태의 사이드월을 형성함으로써 전하저장전극간에 브리지가 발생하는 것을 방지하고, 반도체소자의 수율 및 신뢰성을 향상시키는 기술에 관한 것이다.
일반적으로, 반도체소자의 고집적화가 1G DRAM급 이상으로 증가됨에 따라 캐패시터의 고정전용량이 요구되고 있다. 이를 해결하기 위해 캐패시터의 유전상수가 높은 물질을 사용하거나 유전체막의 두께를 얇게 하거나 하부전하저장전극의 표면적을 증대시키는 방법 등이 대두되고 있다. 이를 해결하기 위한 방안 중의 하나로서 높은 유전상수를 갖는 물질을 적용하려는 시도가 이루어지고 있다.
그래서, 상기와 같이 유전상수가 높은 물질을 유전체막으로 사용하는데, 종래에는 산화규소막과 질화규소막의 적층구조 또는 Ta2O5등을 사용하였으나 상기의 물질들로도 요구되는 정전용량에 대응할 수 없게 되어서, (Ba1-xSrx)TiO3(이하 BST라 함) 또는 Pb(ZrxTi1-x)O3(PZT) 등과 같은 고유전상수를 지니는 물질의 박막이 적용되었다.
도시되진 않았지만 종래기술에 따른 반도체소자의 캐패시터 제조방법을 살펴보면 다음과 같다.
먼저, 반도체기판 상에 소자분리 산화막과 게이트산화막을 형성하고, 게이트전극과 소오스/드레인전극으로 구성되는 모스 전계효과 트랜지스터를 형성하고 전체표면을 평탄화시킨 후, 상기 구조의 전표면에 제1층간절연막을 형성한다.
그 다음, 상기 소오스/드레인전극 중 전하저장전극 콘택으로 예정되어 있는 부분 상부의 제1층간절연막을 제거하여 전하저장전극 콘택홀을 형성하고, 상기 콘택홀을 통하여 상기 소오스/드레인전극과 접속되는 전하저장전극 콘택 플러그를 형성한 후, 상기 전하저장전극 콘택 플러그와 접속되는 전하저장전극용 제1도전층과 제2층간절연막을 형성한다.
다음, 상기 제2층간절연막 및 전하저장전극용 제1도전층을 전하저장전극용 마스크를 사용하여 식각하고, 전체표면 상부에 전하저장전극용 제2도전층을 형성한다.
그 다음, 상기 제2도전층을 전면식각하여 상기 제1도전층과 접속되는 실린더형 전하저장전극의 사이드월을 형성한다.
그 다음, 상기 제2층간절연막을 제거하고, 유전체막을 형성한 다음, 상기 유전체막 상부에 플레이트 전극을 형성한다.
상기와 같은 종래기술에 따른 반도체소자의 전하저장전극 형성방법은, 실린더형 전하저장전극을 형성하기 위한 전면식각공정으로 전하저장전극의 사이드월 상부가 얇고 날카롭게 형성되기 때문에 공정중 부러지기 쉽고, 그로 인하여 전하저장전극 간에 브리지가 발생하여 비트 패일(bit fail)을 일으키는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 전하저장전극 콘택 플러그가 구비된 반도체기판 상부에 제1도전층, 층간절연막, 제2도전층 및 제3도전층 적층구조의 전하저장전극 패턴을 형성하고, 상기 층간절연막의 양측벽을 일정 두께 습식식각방법으로 제거한 다음, 제3도전층을 형성한 후, 상기 제3도전층 및 제2도전층을 제거하여 실린더형 전하저장전극의 넓고 평편한 형태의 사이드월을 형성하여 전하저장전극간에 브리지가 발생하는 것을 방지하고, 반도체소자의 특성 및 신뢰성을 향상시키는 반도체소자의 전하저장전극 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 6 은 본 발명에 따른 반도체소자의 전하저장전극 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11 : 반도체기판 13 : 평탄화막
15 : 식각방지막 17 : 제1층간절연막
19 : 절연막 스페이서 21 : 제1도전층
23 : 제2층간절연막 25 : 제2도전층
27 : 감광막 패턴 29 : 제3도전층
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 전하저장전극 형성방법은,
소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택홀이 구비된 평탄화막, 식각방지막 및 제1층간절연막의 적층구조를 형성하는 공정과,
상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,
전체표면 상부에 상기 전하저장전극 콘택홀을 매립하는 제1도전층을 형성하는 공정과,
상기 제1도전층 상부에 제2층간절연막과 제2도전층을 적층하는 공정과,
상기 제2도전층 상부에 전하저장전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 사용하여 상기 제2도전층, 제2층간절연막 및 제1도전층을 식각하는 공정과,
상기 식각방지막과 절연막 스페이서를 식각장벽으로 사용하여 상기 제2층간절연막의 측면을 습식식각하되, 상기 제1층간절연막이 언더컷되는 공정과,
상기 감광막 패턴을 제거하는 공정과,
전체표면 상부에 제3도전층을 형성하되, 상기 언더컷된 부분도 매립되도록 하는 공정과,
상기 제3도전층 및 제2도전층을 건식식각방법으로 제거하여 전하저장전극의 사이드월을 형성하는 공정과,
상기 제2층간절연막을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 상세히 설명하기로 한다.
도 1 내지 도 6 은 본 발명에 따른 반도체소자의 전하저장전극 형성방법을 도시한 단면도이다.
먼저, 반도체기판(11)에 소자분리 산화막(도시안됨), 게이트산화막(도시안됨), 게이트전극(도시안됨) 및 비트라인(도시안됨) 등의 하부구조물을 형성한다.
다음, 상기 반도체기판(11) 상부에 BPSG(borophospho silicate glass)막을 사용하여 평탄화막(13)을 형성한다.
그 다음, 상기 평탄화막(13) 상부에 식각방지막(15) 및 제1층간절연막(17)을 순차적으로 형성한다. 이때, 상기 식각방지막(15)은 질화막으로 형성하고, 상기 제1층간절연막(17)은 산화막으로 형성한다.
다음, 상기 반도체기판(11)에서 전하저장전극 콘택으로 예정되는 부분을 노출시키는 전하저장전극 콘택홀을 형성하고, 상기 전하저장전극 콘택홀의 양측벽에 절연막 스페이서(19)를 형성한다. 상기 절연막 스페이서(19)는 질화막을 사용하여 형성한다.
그 다음, 전체표면 상부에 제1도전층(21)을 형성하되, 상기 전하저장전극 콘택홀이 매립되도록 한다.
다음, 상기 제1도전층(21) 상부에 제2층간절연막(23) 및 제2도전층(25)을 순차적으로 형성한다. (도 1참조)
그 다음, 상기 제2도전층 상부에 전하저장전극으로 예정되는 부분을 보호하는 감광막 패턴(27)을 형성한다.
그리고, 상기 감광막 패턴(27)을 식각마스크로 사용하여 상기 제2도전층(25), 제2층간절연막(23) 및 제1도전층(21)을 순차적으로 식각한다. (도 2참조)
다음, 상기 제2층간절연막(23) 양측벽을 습식식각방법으로 소정 두께 제거하되, 상기 제1층간절연막(17)이 언더컷되도록 한다. (도 3참조)
그 다음, 상기 감광막 패턴(27)을 제거하고, 전체표면 상부에 제3도전층(29)을 형성한다. 이때, 상기 제1층간절연막(17)이 언더컷되어 빈공간으로도 상기 제3도전층(29)이 형성되도록 한다. (도 4참조)
다음, 상기 제3도전층(29) 및 제2도전층(25)을 건식식각방법으로 제거하여 전하저장전극 사이드월을 형성한다. (도 5참조)
그 다음, 상기 제2층간절연막(23)을 습식식각방법으로 제거하면 사이드월의 상부가 ⓐ 부분과 같이 넓고 평편한 실린더형 전하저장전극을 형성할 수 있다. (도 6참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 전하저장전극 형성방법은, 전하저장전극 콘택 플러그가 구비된 평탄화막, 식각방지막, 제1층간절연막 상부에 제1도전층, 제2층간절연막, 제2도전층 및 제3도전층 적층구조의 전하저장전극 패턴을 형성하고, 상기 층간절연막의 양측벽을 일정 두께 습식식각방법으로 제거한 다음, 제3도전층을 형성한 후, 상기 제3도전층 및 제2도전층을 제거하고, 상기 제2층간절연막을 제거하여 넓고 평편한 형태의 실린더형 전하저장전극 사이드월을 형성함으로써 전하저장전극간에 브리지가 발생하는 것을 방지하고, 반도체소자의 수율 및 신뢰성을 향상시키는 이점이 있다.
Claims (2)
- 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 전하저장전극 콘택홀이 구비된 평탄화막, 식각방지막 및 제1층간절연막의 적층구조를 형성하는 공정과,상기 전하저장전극 콘택홀의 측벽에 절연막 스페이서를 형성하는 공정과,전체표면 상부에 상기 전하저장전극 콘택홀을 매립하는 제1도전층을 형성하는 공정과,상기 제1도전층 상부에 제2층간절연막과 제2도전층을 적층하는 공정과,상기 제2도전층 상부에 전하저장전극으로 예정되는 부분을 보호하는 감광막 패턴을 형성하는 공정과,상기 감광막 패턴을 식각마스크로 사용하여 상기 제2도전층, 제2층간절연막 및 제1도전층을 식각하는 공정과,상기 식각방지막과 절연막 스페이서를 식각장벽으로 사용하여 상기 제2층간절연막의 측면을 습식식각하되, 상기 제1층간절연막이 언더컷되는 공정과,상기 감광막 패턴을 제거하는 공정과,전체표면 상부에 제3도전층을 형성하되, 상기 언더컷된 부분도 매립되도록 하는 공정과,상기 제3도전층 및 제2도전층을 건식식각방법으로 제거하여 전하저장전극의 사이드월을 형성하는 공정과,상기 제2층간절연막을 제거하는 공정을 포함하는 반도체소자의 전하저장전극 형성방법.
- 제 1 항에 있어서,상기 식각방지막 및 절연막 스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체소자의 전하저장전극 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424538B1 (ko) * | 2001-05-29 | 2004-03-27 | 엘지전자 주식회사 | 이동통신시스템에서의 스크램블링 코드 생성 장치 및 방법 |
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1998
- 1998-08-27 KR KR1019980035016A patent/KR20000015235A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424538B1 (ko) * | 2001-05-29 | 2004-03-27 | 엘지전자 주식회사 | 이동통신시스템에서의 스크램블링 코드 생성 장치 및 방법 |
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