KR20000011399A - 단일또는이중메시지다중레벨아날로그신호기록법및외부적으로선택가능한영구성을가진독립제어형신호기억세그먼트를포함한재생시스템 - Google Patents

단일또는이중메시지다중레벨아날로그신호기록법및외부적으로선택가능한영구성을가진독립제어형신호기억세그먼트를포함한재생시스템 Download PDF

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KR20000011399A
KR20000011399A KR1019990026297A KR19990026297A KR20000011399A KR 20000011399 A KR20000011399 A KR 20000011399A KR 1019990026297 A KR1019990026297 A KR 1019990026297A KR 19990026297 A KR19990026297 A KR 19990026297A KR 20000011399 A KR20000011399 A KR 20000011399A
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고던피터이.
나자리안하곱에이.
조단브루스오.
라이나에디타
엔로렌스디.
팔머칼알.
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팔머 카알 알.
인퍼메이션 스토리지 디바이스 인코퍼레이티드
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    • G—PHYSICS
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Abstract

단일 칩, 단일 또는 이중 메시지 다중레벨 아날로그 신호 기록 및 재생 시스템이 설명된다. 일실시예에서, 상기 시스템은 기록 회로, 아날로그 기억 어레이, 재생 회로, 및 신호 기억 세그먼트와 지속 기간 능력을 독립적으로 제어하는 제어 회로를 구비하고 있다. 상기 기록 회로는 오디오 신호를 수신하여 필터링된 신호를 발생하며, 이 필터링된 신호는 상기 아날로그 기억 어레이에 저장된다. 상기 재생 회로는 재생을 위해 상기 저장된 신호를 검색하기 위해 상기 기억 어레이에 접속되어 있다. 상기 시스템은 또한 재생 동안에 보조 신호를 수신하여 이 보조 신호를 상기 저장된 신호와 혼합하는 혼합기 회로를 포함하고 있다. 상기 제어 회로는 또한 새로운 오디오, 비쥬얼 및 입/출력 기능에 특징이 있다.

Description

단일 또는 이중 메시지 다중레벨 아날로그 신호 기록법 및 외부적으로 선택가능한 영구성을 가진 독립 제어형 신호 기억 세그먼트를 포함한 재생 시스템{ SINGLE OR DUAL MESSAGE MULTILEVEL ANALOG SIGNAL RECORDING AND PLAYBACK SYSTEM CONTAINING INDEPENDENTLY CONTROLLED SIGNAL STORAGE SEGMENTS WITH EXTERNALLY SELECTABLE DURATION CAPABILITY}
본 발명은 전반적으로 아날로그 기록 및 재생 시스템에 관한 것으로, 특히 단일 또는 이중 메시지, 다중레벨 아날로그 신호 기록 및 재생 시스템에 관한 것이다.
다중레벨 아날로그 신호 기록 및 재생 장치에서는 저비용, 저전력 소비, 및 컴팩트 솔루션을 필요로 하는 수많은 신호 처리 응용이 발견되어 왔다. 이들 응용에서, 아날로그 기술은 아날로그 집적 회로로 완전한 단일칩 솔루션이 가능하여, 주어진 기능이나 응용을 위한 전반적인 시스템 비용이 보다 낮아 질 수 있기 때문에 디지탈 기술보다 바람직하다.
아날로그 신호 기록 및 재생을 위한 종래의 한가지 단일칩 장치는 미국 캘리포니아 산호세 소재의 인퍼메이션 스토리지 디바이스(Information Storage Device)사에서 제조한 ISD 1400 시리즈이다. 상기 ISD 시리즈 시스템은 단일/다중 메시지 다중레벨 아날로그 신호 기록 및 재생 시스템이다. 이 시스템은 외부 주소 지정 능력 및 특수한 메시지 끝(EOM;end of message) 표시기(marker)를 가지고 있다. 다중 메시지를 기록하기 위해서는 상기 장치가 기록 전에 행을 선택적으로 클리어해야 하며, 이에 따라 추가적인 핀과 내부 회로가 필요하다.
발명의 명칭이 "단일 메시지 다중레벨 아날로그 신호 기록 및 재생 시스템"으로서 현재 계류중인 미국 특허 출원 제 08/912,590 호(출원일:1997.8.18, 본 발명의 양수인에게 양도됨)에는, 선택가능 지속 기간 기능을 가지고 있는 시스템이 공개되어 있다.
상기 ISD 2500 시리즈 시스템은 외부 신호를 보조 입력으로서 수신할 수 있는 부가 기능을 가지고 있는 ISD 1400 시리즈 시스템과 유사한 기능을 가능하게 한다. 하지만, 상기 ISD 2500 시리즈 시스템은 혼합된 기능을 수행할 수는 없다.
도 1은 본 발명의 일실시예를 나타낸 블록도.
도 2a는 본 발명의 교시(teaching)에 따른 전치 증폭기단의 일실시예를 나타낸 블록도.
도 2b는 본 발명의 교시에 따른 자동 이득 제어 회로의 일실시예를 나타낸 블록도.
도 3a는 증폭기단의 일실시예의 개념적 설계를 나타낸 회로도.
도 3b는 도 3a에 도시된 실시예의 설계를 나타낸 회로도.
도 4는 아날로그 송수신기의 일실시예를 나타낸 블록도.
도 5는 전압 램프 진폭 제어기의 일실시예를 나타낸 블록도.
도 6은 기억 어레이를 프로그래밍하기 위한 전하 펌프의 일실시예를 나타낸 블록도.
도 7은 적응형 램프 진폭 제어기의 일실시예를 나타낸 블록도.
도 8은 메시지 끝 표시기의 일실시예를 나타낸 블록도.
도 9는 디스에이블링 제어기의 일실시예를 나타낸 블록도.
도 10a는 T1 및 T2 트리거 입력에 대한 장치 제어 회로의 부분 동작을 나타낸 상태도.
도 10b는 도 10a의 상태도의 회로 구현예를 나타낸 도면.
도 10c는 본 발명의 일실시예에 따른 장치 제어 회로의 일부분의 블록도.
본 발명은 위에서 언급한 시스템을 개선한 것이다. 음성 응용에서, 본 발명은 (1)하나 이상의 세그먼트의 중복 기록을 방지하기 위한 보안 구성을 포함하고 있는 단일 또는 다중 기억 세그먼트; (2)보조 입력/혼합 구성; (3)마이크로폰 바이어스 구성; (4)외부 선택가능 지속 기간 능력; 및 (5) 보다 저렴한 시스템 비용을 제공한다.
본 발명은 단일 또는 이중 메시지, 다중레벨 아날로그 신호 기록 및 재생 시스템이다. 일실시예에서, 상기 시스템은 기록 회로, 아날로그 기억 어레이, 재생 회로, 및 신호 기억 세그먼트와 지속 기간 기능을 독립적으로 제어하는 제어 회로를 구비하고 있다. 상기 기록 회로는 오디오 신호를 수신하여 필터링된 신호를 발생하며, 이 필터링된 신호는 상기 아날로그 기억 어레이에 저장된다. 상기 재생 회로는 재생을 위해 상기 저장된 신호를 검색하기 위해 상기 기억 어레이에 접속되어 있다. 상기 시스템은 또한 재생 동안에 보조 신호를 수신하여 이 보조 신호를 상기 저장된 신호와 혼합하는 혼합기 회로를 포함하고 있다.
본 발명은 단일칩, 단일 또는 이중 메시지 다중레벨 아날로그 신호 기록 및 재생 시스템을 구비하고 있다. 상기 시스템은 제 1 또는 제 2 세그먼트, 또는 두 세그먼트를 독립적으로 기록 및 재생하는 능력, 상기 세그먼트들중 하나의 세그먼트를 재프로그래밍되지 않게 하는 능력, 및 외부 보조 입력을 수신하고 이 보조 입력을 아날로그 메모리 어레이에 기록된 아날로그 신호와 혼합하는 능력을 포함한 다수의 기능의 온칩(on-chip) 구현에 집적되어 있다. 또한, 상기 시스템은 새로운 오디오, 비쥬얼, 및 입출력 기능을 제공한다. 다른 구성은 제어된 전압원을 제공하는 마이크로폰 바이어스 회로를 포함하고 있으며, 이에 따라 큰 외부 커패시터와 저항기가 필요없게 된다. 본 발명은 컴팩트화, 융통성 및 저전력 소비를 필요로 하는 비휘발성 기억 응용에서 단일칩 솔루션을 제공한다.
도 1을 참조하면, 본 발명의 교시에 따른 집적된 음성 회로 시스템의 일실시예를 나타낸 블록도가 도시되어 있다. 집적된 음성 회로 시스템(100)은 전치 증폭기(110), 증폭기(115), 자동 이득 제어(AGC) 회로(120), 앤티에이리어싱(anti-aliasing) 필터(130), 아날로그 송수신기(135), 스무싱(smoothing) 필터(140), 출력 증폭기(145), 비휘발성 다중레벨 기억 어레이(150), 디코더(155), 내부 클럭 발생기(160), 타이밍 발생기(165), 샘플링 클럭 발생기(170), 혼합기(175), 장치 제어 회로(180), 및 기준 발생기(185)로 구성되어 있다.
상기 장치의 입력은 마이크로폰 입력(MIC), 마이크로폰 기준(MIC_REF), 자동 이득 제어(AGC) 입력, 외부 클럭(XCLK), 저항기 제어 발진기(ROSC) 입력, 테스트(TEST) 입력, 트리거 입력 1 및 2(T1, T2), 모드 입력(MODE), 세그먼트 인에이블 제어(SEC) 입력, 비프(beep) 인에이블(BEEPEN) 입력, 보조/혼합(AUX/MIX) 입력, 보조/혼합 인에이블(AUX/MIXEN) 입력, 및 전원 공급 입력을 포함하고 있다. 상기 장치로부터의 출력은 발광 LED 출력(FLED), 스피커 출력(SP+, SP-), 기록 LED 출력(RECLED*), 및 집적되고 레귤레이팅된 마이크로폰 바이어스 출력(MICBIAS)을 포함하고 있다.
상기 집적된 음성 회로 시스템(100) 상에서는 2 개의 별개의 경로, 즉 기록 경로와 재생 경로가 있다. 상기 기록 경로는 음성 신호와 같은 아날로그 신호를 비휘발성 다중레벨 기억 어레이(150)에 기록, 기입 또는 저장하기 위한 것이다. 상기 재생 경로는 상기 비휘발성 다중레벨 기억 어레이(150)로부터 음성 신호를 재생, 판독 또는 검색하여, 밸런스된 음성 신호를 스피커에 출력하기 위한 것이다.
상기 기록 경로는 전치 증폭기(110), 증폭기(115), AGC 회로(120), 앤티에이리어싱 필터(130), 아날로그 송수신기(135), 및 비휘발성 다중레벨 기억 어레이(150)를 구비하고 있다. 이에 대응되게, 상기 재생 경로는 비휘발성 다중레벨 기억 어레이(150), 아날로그 송수신기(135), 스무싱 회로(140), 혼합기(175), 및 출력 증폭기(145)를 구비하고 있다. 이들 소자는 메시지의 재구성에 참여한다.
전치 증폭기(110)는 MIC 입력으로부터의 입력 신호를 증폭한다. 상기 전치 증폭기의 출력 신호는 증폭기(115)에 의해 제공된 제 2 단 증폭에 AC 접속된다. 상기 증폭기(115)의 출력은 신호 품질이 유지되도록 상기 전치 증폭기(110)의 이득을 조절하기 위해서 상기 AGC 회로(120)를 통해 피드백된다.
상기 앤티에이리어싱 필터(130)는 음성 주파수 범위의 위에 있는 원하지 않는 고주파 노이즈를 제거하기 위한 필터링 기능을 제공한다. 상기 아날로그 송수신기(135)는 상기 기억 어레이(150)에 저장될 아날로그 신호를 전송한다. 상기 아날로그 송수신기(135)는 판독될 기억 어레이(150)로부터의 아날로그 신호를 검출하여 상기 스무싱 회로(140)에 제공한다. 상기 아날로그 송수신기(135)는 부가적인 필터링을 제공한다. 상기 혼합기(175)는 외부 판독 전용 메모리 칩에 저장된 배경 음악과 같은 외부의 보조 오디오 신호(AUX/MIX)가 상기 기억 어레이(150)로부터 판독되는 아날로그 신호와 혼합되게 한다(이에 따라, 예컨대 싱어롱(singalong)이나 가라오케 효과가 제공됨). 상기 AUX/MIXEN 입력은 상기 보조 오디오 신호의 상기 아날로그 신호와의 혼합을 인이에블 및/또는 디스에이블시킨다. 특히, 상기 AUX/MIXEN 입력이 "1"로 설정되면 혼합이 인에이블되고, "0"으로 설정되면 혼합은 디스에이블된다. 상기 출력 증폭기(145)는 스피커 출력(SP+,SP-)을 구동하기 위해, 스무싱화된 아날로그 신호를 증폭한다. 상기 기준 발생기(185)는 MICBIAS 출력 상에서 바이어스 출력을 발생한다.
상기 비휘발성 다중레벨 기억 어레이(150)는 상기 아날로그 신호를 저장하기 위해 다수의 메모리 셀로 구성(예컨대, 메모리 셀의 행과 열로 구성됨)되어 있다. 상기 디코더(155)는 주소 지정 기능을 상기 기억 어레이(150)에 제공한다.
상기 내부 클럭 발생기(160)는 내부적으로 사용되는 클럭 신호를 발생하기 위해 XCLK 입력과 ROSC 입력을 수신한다. 타이밍 발생기(165)는 다수의 내부 제어 회로에 사용될 부가적인 타이밍 신호를 제공하기 위해 상기 내부 클럭 발생기(160)에 의해 발생되는 클럭 신호를 수신한다. 샘플링 클럭 발생기(170)는 상기 기억 어레이(150) 및 관련 회로에 샘플링 클럭 신호를 제공한다.
상기 XCLK 입력은 단지 테스트용인 클럭 입력을 제공하며, 통상적으로 시스템에는 사용되지 않는다. 상기 ROSC 입력은 내부 클럭 주파수를 변화시키는 수단을 제공한다. 이 내부 클럭 주파수는 상기 ROSC 입력으로부터 접지에 접속된 저항기의 값에 좌우된다. 이 저항기의 값을 변화시키면, 상기 내부 클럭의 주파수가 변하며, 이에 따라 상기 타이밍 발생기와 샘플링 클럭 발생기가 따라서 변한다.
클럭 주파수가 변하면, 기록 및 재생의 지속 기간이 변한다. 따라서, 상기 ROSC 입력에서 저항기 값을 변화시킴으로써, 메시지 기록 및 재생을 위한 다중 지속 기간 구성이 실현된다. 기록 및 재생은 2개의 독립된 프로세스이므로, 상기 다중 지속 기간 구성은 상기 기록 경로와 재생 경로에 독립적으로 적용될 수 있다. 바꾸어 말하면, 메시지의 기록은 하나의 저항기의 값에 의해 수행될 수 있고, 메시지의 재생은 다른 저항기 값이나 가변 저항기에 의해 수행될 수 있다. 이 경우에, 기록된 음성의 피치는 재생시에 가변될 수 있다. 하나의 세그먼트는 제 1 저항기 값을 이용하여 기록될 수 있고, 다른 세그먼트는 다른 제 2 저항기 값을 이용하여 기록될 수 있으며, 이에 따라 2 개의 상기 세그먼트에 상이한 기록 시간(상이한 샘플링 속도)이 제공된다.
상기 장치 제어 회로(180)는 MODE, T1, T2, SEC 및 BEEPEN과 같은 제어 입력을 수신하여 다수의 제어 신호를 각종 회로에 발생해 준다. 특히, MODE 핀이 "0"이면, T1과 T2 입력은 에지 민감성 재생 입력으로서 구성된다. 상기 MODE 핀이 "1"이면, 상기 T1 및 T2 입력은 레벨 민감성 기록 입력으로서 구성된다. 상기 MODE 핀이 플로팅 상태이면, 상기 T1 및 T2 입력은 레벨 민감성 재생 입력으로서 구성된다. 이들 배열은 사용자 환경 인터페이스를 제공한다.
기록 동안(MODE="1")에, T1이나 T2에 하이 레벨을 인가하면 세그먼트 1(SEG1)이나 세그먼트 2(SEG2)에 대해 메시지의 기록이 각각 개시되게 된다. T1 또는 T2가 상기 세그먼트가 채워지기 전에 해제되면, 상기 메시지의 기록이 종료되고, EOM 표시기가 그 지점에 배치되며, 상기 장치는 자동적으로 전원 다운 모드로 들어간다. T1이나 T2에 의해 일단 기록 동작이 개시되면, 기록 동작이 종료될 때까지 반대의 트리거 핀(즉, T2 또는 T1)의 다른 천이는 무시된다. 소정의 시간("디바운스(debounce)" 기간이라고함) 내에 T1과 T2에 하이 레벨을 인가하면, 단일 메시지로서 기록 동작이 개시되게 된다. SEG1 오버플로우는 무시되고, SEG1의 끝부분에서 발생되는 비프 톤이 디스에이블된다. 단일 메시지에 대해 일단 기록 동작이 개시된 경우(즉, T1과 T2가 공급된 경우), T1과 T2가 모두 로우로 될 때까지 T1이나 T2의 다른 천이는 무시되며, 이는 기록 동작의 종료를 나타낸다.
특정 세그먼트(T1 또는 T2)의 기록은 먼저 상기 세그먼트가 소거된 후에 행해진다. 예컨대, 두 세그먼트가 기록된 메시지를 각각 가지고 있으면, SEG1에 대한 다른 기록 동작은 SEG1이 소거된 후에 행해진다. SEG2 상에 이전에 기록된 메시지는 영향을 받지 않는다. 단일 메시지를 기록하는 경우에(즉, T1과 T2가 공급된 경우에), 두 세그먼트는 먼저 소거된 후에 기록 동작이 행해진다.
표 1에는 에지 트리거 모드(즉, MODE ="0")에서의 T1과 T2의 동작이 기재되어 있다. T1이나 T2 펄스가 공급되면, EOM이 검출되거나 오버플로우 상태(세그먼트의 끝)에 도달할 때까지 SEG1이나 SEG2가 각각 재생된다. T1과 T2 펄스가 모두 상기 디바운스 기간 내에 동시에 공급되면, SEG1이 재생된 다음에 EOM이 검출되거나 SEG2의 오버플로우에 도달할 때까지 SEG2가 재생된다. T2 펄스가 공급되고 SEG1이 재생 중에 있으면, 상기 칩은 SEG2의 시작 부분으로 건너 뛰고, EOM이 검출되거나 SEG2의 오버플로우에 도달할 때까지 SEG2를 재생한다. 이와 유사하게, T1의 펄스가 공급되고 SEG2가 재생 중에 있으면, 상기 칩은 SEG1의 시작 부분으로 건너 뛰고 EOM이 검출되거나 SEG1의 오버플로우에 도달할 때까지 SEG1을 재생한다.
에지 트리거 상태 - 재생
재생 에지 상태 동작
T1 펄스가 공급됨 EOM 상태가 검출되거나 SEG1의 오버플로우에 도달할 때까지 SEG1을 재생함.
T2 펄스가 공급됨 EOM 상태가 검출되거나 SEG2의 오버플로우에 도달할 때까지 SEG2를 재생함.
T1과 T2 펄스가 공급됨 EOM 상태가 검출되거나 SEG2의 오버플로우에 도달할 때까지 SEG1 메지시를 재생한 다음에 SEG2 메시지를 재생함.
T2 펄스가 공급되고 SEG1이 재생중 SEG2의 시작 부분을 건너 뛰고, EOM 상태가 검출되거나 SEG2의 오버플로우에 도달할 때까지 재생을 계속함.
T1 펄스가 공급되고 SEG2가 재생 중임 SEG1의 시작 부분을 건너 뛰고, EOM 상태가 검출되거나 SEG1의 오버플로우에 도달할 때까지 재생을 계속함.
표 2에는 레벨 트리거 모드(즉, MODE = "플로팅")에서의 T1 및 T2의 동작이 예시되어 있다. T1 또는 T2가 공급되면, SEG1 또는 SEG2는 각각 T1 또는 T2가 공급 해제(de-asserted)되거나, EOM이 검출되거나, SEG1 또는 SEG2의 오버플로우에 도달할 때까지 재생된다. T1과 T2가 디바운스 기간 동안에 모두 활성화되면, T1과 T2가 모두 로우로 되거나, EOM 상태가 검출되거나, SEG2의 오버플로우에 도달할 때까지 SEG1이 재생된 다음에 SEG2가 재생된다. 기록 동작은 재생중에 절차를 수행함을 주의해야 한다. 따라서, 칩이 메시지를 재생하고 있는 동안에, 모드 입력이 하이로 되고 T1 또는 T2가 공급되면, 상기 칩은 선택된 세그먼트의 시작에서 재생을 정지하고 기록을 하게 된다.
레벨 트리거 상태 - 재생
재생 레벨 상태 동작
T1이 하이로 설정됨 T1 핀이 로우로 되거나, EOM이 검출되거나, SEG1의 오버플로우에 도달할 때까지 SEG1을 재생함.
T2가 하이로 설정됨 T2 핀이 로우로 되거나, EOM이 검출되거나, SEG2의 오버플로우에 도달할 때까지 SEG2를 재생함.
T1과 T2가 디바운스 기간 동안에 모두 하이로 설정됨 T1 핀과 T2 핀이 모두 로우로 되거나, EOM이 검출되거나, SEG2의 오버플로우에 도달할 때까지 SEG1을 재생한 다음에 SEG2를 재생함
상기 SEG 입력 핀이 "1"로 설정되면 SEG1에 대한 기록이 방지된다. SEG1에 대한 기록은 상기 SEG 핀이 "0"으로 설정되면 허용된다. 상기 SEC 입력이 하이인 동안에, SEG1의 기록 동작이 검출되면(즉, MODE=1, T1=1, T2=0이면), 상기 칩은 전력 다운 모드를 유지하게 된다. 하지만, 상기 SEC 입력이 하이인 동안에, SEG2의 기록 동작(T1=0 및 T2=1) 또는 단일 메시지 기록 동작(T1=1 및 T2=1)이 검출되면, 상기 칩은 상기 SEG2에 대해 기록을 한다.
BEEPEN 입력 핀은 세트시 비프 톤 기능을 인에이블시킨다. 특히, 기록의 시작에서, 짧은 비프 톤이 내부적으로 발생되어 스피커 출력(SP+,SP-)에 출력되며, 이에 따라 기록 동작의 시작이 지시된다. 또한, 기록의 시작에서 발생된 비프 톤과는 주파수가 상이할 수도 있는 다른 짧은 비프 톤이 발생되어, 세그먼트의 오버플로우에서, 또는 단일 메시지의 경우에는 제 2 세그먼트의 오버플로우에서, 상기 스피커 출력(SP+, SP-)에 출력된다.
상기 장치는 기록 동안에 발광 다이오드(LED)를 턴온시키는 RECLED* 출력을 출력한다. 상기 장치는 또한 재생 동안에 저주파수로 발광(flash)하기 위해 LED를 구동하는 FLED 출력을 출력한다. 상기 LED는 포지티브 전원과 FLED 핀 사이에 접속되어야 한다. MICBIAS 출력은 마이크로폰에 소정의 바이어스 전압을 제공하며, 이에 따라 큰 외부 커패시터와 저항기가 필요없게 된다.
도 10a는 T1 및 T2 입력에 대한 상기 장치 제어 회로(180)의 부분 동작을 나타낸 상태도(1000)이다. 도 10a에 도시된 바와 같이, 상태 머신 아이들(idle) 상태는 전원 다운 모드 상태인 상태 00(S00)이고, 상기 상태 머신의 입력은 T1 및 T2 트리거 입력이다. S00에서, T1과 T2가 모두 로우이면, 상기 상태는 화살표(1005)에 의해 도시된 바와 같이 동일하게 유지된다. 하지만, T1이나 T2가 하이로 되면, 상기 상태는 화살표(1010)에 의해 도시된 바와 같이 S01로 변하거나 화살표(1015)에 의해 도시된 바와 같이 S10으로 변한다. S01에서, T2가 로우이면, T1에 관계 없이 상기 상태는 화살표(1020)에 의해 도시된 바와 같이 동일하게 유지된다. 이에 대응되게, S10에서, T1이 로우이면, T2에 관계 없이 상기 상태는 화살표(1030)에 의해 도시된 바와 같이 동일하게 유지된다. S10에서, T1이 하이이면, T2에 관계 없이 상기 상태는 화살표(1035)에 의해 도시된 바와 같이 S10으로 변한다.
S00에서, T1과 T2가, 단일 메시지가 재생되거나 기록되어야 함을 나타내는 하이이면, 상기 상태는 화살표(1040)에 의해 도시된 바와 같이 S11로 변한다. S11에서는, T1과 T2에 관계 없이 상기 상태가 화살표(1045)에 의해 도시된 바와 같이 동일하게 유지된다. 상기 장치 제어 회로(180)가 EOM, 오버플로우 상태, 기록의 종료, 또는 레벨 재생(PLAYLEVEL)의 종료를 검출하면, 상기 상태 머신은 아이들 상태(즉, S00)로 되고, 칩은 전원 다운된다.
도 10b는 도 10a의 상태도의 회로 구현예이다. 도 10b를 참조하면, 회로 (1050)는 D형 플립플롭(1052-1054), AND 게이트(1056-1070) 및 OR 게이트 (1074-1078)를 포함하고 있다. 클럭(CLK) 입력은 상기 플립플롭을 래치하는데 사용된다. 상기 회로(1050)의 입력은 T1과 T2이고 출력은 SEG1, SEG2, TS1S2, TS2S1, 및 SINGLEMESSAGE이다. SEG1은 상태 S01 및 S11에서 하이인 반면에, SEG2는 상태 S10 및 S11에서 하이이다. S01에서, T2가 하이로 되면, TS1S2 출력은 로우에서 하이로 천이된다. 이와 유사하게, S10에서, T1이 하이로 되면, TS2S1 출력은 로우에서 하이로 천이된다. S00에서, T1과 T2가 하이로 되면, SINGLEMESSAGE 출력은 로우에서 하이로 된다. 도 10b의 예시적인 회로가 마스터 클럭(CLK)을 이용하여 클럭 공급되면, 상기 회로는 클럭 없이도 조합 논리 회로를 사용하여 구현될 수도 있다.
도 10c는 본 발명의 일실시예에 따른 장치 제어 회로(180)의 일부분의 블록도이다. 도 10c를 참조하면, 입력으로서 PLAYLEVEL, PLAYEDGE, RECORD, 도 10b의 회로(105)의 5 개의 출력, 및 T1 및 T2 트리거 입력을 가지고 있는 회로(1080)가 도시되어 있다. 상기 PLAYLEVEL 입력, PLAYEDGE 입력 및 RECORD 입력은 단일 MODE 입력으로부터 도 1의 상기 장치 제어 회로(180)로 발생된다. 특히, 상기 MODE 입력은 상기 MODE 입력의 상태에 응답하여, PLAYLEVEL, PLAYEDGE 및 RECORD 신호중 하나의 신호를 공급하는 3 레벨 검출 버퍼 회로(1082)에 인가된다. 즉, 상기 MODE 입력이 로우이면 PLAYEDGE 신호가 공급되고, 상기 MODE 입력이 하이이면 RECORD 신호가 공급되며, 상기 MODE 입력이 플로팅 상태이면 PLAYLEVEL 신호가 공급된다. 상기 회로(1080)는 상기 입력에 응답하여 9 개의 출력 신호중 하나의 출력 신호를 공급한다. 상기 회로(1080)의 이들 출력 신호는 도 1의 기억 어레이(150)의 관련 제어 회로의 각종 부분을 제어하는데 사용된다.
도 2a를 참조하면, 본 발명의 교시에 따른 전치 증폭기단의 일실시예를 나타낸 블록도가 도시되어 있다. 상기 전치 증폭기(110)는 연산 증폭기(OP AMP)(210), 전압 제어 MOS 저항기 RA(230), RB(231), RC(232), RD(233), RE(234) 및 RF(235)로 구성되어 있다. 상기 전치 증폭기(110)의 입력은 각각 VMICP 및 VMICM의 전압 값을 가지고 있는 MICP 및 MICM이다. 상기 전치 증폭기(110)의 출력은 PAOUT- 및 PAOUT+이다.
상기 전압 제어 저항기 RA(230), RB(231), RE(234), RF(235)는 정전압(VC1)에 의해 설정된 고정값을 가지고 있다. 상기 전압 제어 저항기 RC(232) 및 RD(233)는 가변 전압(V2)에 의해 결정된 가변값을 가지고 있다. 전압 제어 저항기를 이용하면, 신호 왜곡이 감소되면서 입력의 넓은 동적 범위가 제공된다. 또한, 상기 신호 이득이 상기 저항기 값의 비에 의해 제어되기 때문에 최대 이득은 제어 파라미터가 된다.
도 2b를 참조하면, 본 발명의 교시에 따른 자동 이득 제어 회로의 일실시예를 나타낸 블록도가 도시되어 있다. 자동 이득 제어(AGC) 회로(120)는 전파(full-wave) 피크 검출기(121)와 VC2 발생기(122)로 구성되어 있다. 상기 AGC 회로(120)의 입력은 제 2 단 증폭기(115)의 두 출력, 즉 OUT+과 OUT-이다. 상기 AGC 회로(120)의 출력은 상기 전치 증폭기(110)에 사용된 가변 전압(VC2)이다.
상기 전파 피크 검출기(121)는 반파 검출기보다 빠른 응답 시간을 가지고 있고 보다 작은 리플(ripple) 출력을 제공한다. 상기 VC2 발생기(122)는 기준 전압(VREF+, VREF-)과 정전압(VREF)을 수신한다. 상기 VC2 발생기(122)는 상기 VAGC를 기준 전압(VREF+, VREF-)과 비교함으로써 VAGC 값의 변화를 감시하여, 상기 VC2 전압을 생성한다.
도 3a를 참조하면, 증폭기(115)의 일실시예를 나타낸 회로도가 도시되어 있다. 상기 증폭기(115)는 OP AMP(310), 커패시터(C1,C2,C3,C4), 및 저항기(R1,R2)로 구성되어 있다. 상기 증폭기(115)의 입력은 IN+과 IN-이다. 상기 증폭기(115)의 출력은 OUT+과 OUT-이다. 이 실시예에서는, 차동법(differential approach)이 도시되어 있다. 싱글 엔드법(single-ended approach)이 유사하게 설계될 수 있다.
저주파수 필터 폴(poles)의 큰 저항기 값을 회피하기 위해, 본 발명은 스위치부 커패시터(switched capacitor) 기술에 의해 저항기를 시뮬레이팅하고 있다.
도 3b를 참조하면, 스위치 커패시터 설계의 일실시예를 나타낸 회로도가 도시되어 있다. 상기 증폭기(115)는 OP AMP(310), 커패시터(C1, C2, C3, C4), 및 도 3a의 저항기(R1, R2)를 각각 대체하는 스위치부 커패시터 저항기(330)로 구성되어 있다. 스위치부 커패시터(330)는 스위치(S1,S2)와 커패시터(C5)로 구성되어 있다. 이와 유사하게, 스위치부 커패시터(340)는 스위치(S3,S4)와 커패시터(C6)로 구성되어 있다. 이들 두 스위치부 커패시터 저항기는 DC 피드백을 상기 OP AMP(310)에 제공한다. 상기 앤티에이리어싱 필터(320)는 에이리어싱 왜곡을 줄이는데 사용된다.
상기 앤티에이리어싱 필터(320)의 출력 신호는 상기 기억 어레이(150)에 저장될 아날로그 송수신기(135)에 공급된다. 상기 아날로그 송수신기(135)는 또한 상기 스무싱 필터(140)와 혼합기(175)를 통해 상기 출력 증폭기(145)에 출력하기 위해 상기 기억 어레이(150) 내의 저장된 아날로그 신호의 판독 또는 검색을 제공한다.
도 4를 참조하면, 상기 아날로그 송수신기(135)의 일실시예의 블록도가 도시되어 있다. 상기 아날로그 송수신기(135)는 열 선택기(410), 전압 램프(ramp) 진폭 선택기(420), 전하 펌프(430), 및 적응형 램프 진폭 제어기(440)를 구비하고 있다.
상기 열 선택기(410)는 아날로그 신호를 저장하거나 저장된 아날로그 신호를 판독하기 위해 상기 기억 어레이(150)의 열을 선택한다. 상기 열 선택기(410)는 상기 앤티에이리어싱 필터(130)와 스무싱 필터(140)에 접속되어 있다. 판독 동안에, 상기 열 선택기는 상기 앤티에이리어싱 필터(130)와 상기 기억 어레이(150) 사이에 신호 경로를 제공한다. 재생 동안에, 상기 열 선택기는 상기 기억 어레이 (150)와 상기 스무싱 회로(140) 사이에 신호 경로를 제공한다. 상기 앤티에이리어싱 필터(130)와 스무싱 회로(140)는 동일한 필터 소자에 대응될 수 있다. 상기 앤티에이리어싱 필터(130)로부터의 조건부 신호는 상기 비휘발성 다중레벨 기억 어레이(150)에 저장될 적절한 전압 범위로 조절된다.
상기 전압 램프 진폭 선택기(420)는 상기 기억 어레이(150)의 비휘발성 메모리 셀의 프로그래밍을 조절하기 위해 적절한 전압 램프 진폭을 선택한다. 상기 전하 펌프(430)는 상기 메모리 셀의 소거 및 프로그래밍을 위해 적절한 하이 전압 레벨을 발생한다. 상기 적응형 램프 진폭 제어기(440)는 상기 메모리 셀에 인가되는 전압을 조절한다.
도 5를 참조하면, 상기 전압 램프 진폭 선택기(420)의 일실시예를 나타낸 블록도가 도시되어 있다. 상기 전압 램프 진폭 선택기(420)는 상기 비휘발성 메모리 셀의 프로그래밍을 조절하는 방법을 제공한다. 상기 전압 램프 진폭 선택기(420)는 선택기(510)와 상기 기억 어레이(150) 내의 대응 메모리 셀(520)을 구비하고 있다.
상기 선택기(510)는 여러 프리세트 전압 램프 진폭(1 - N)중 하나의 전압 램프 진폭을 선택한다. 이 선택은 테스트 동안에 변할 수 있는 한 그룹의 메모리 셀에 의해 수행될 수 있다. 상기 선택기(510)는 프로그래밍 전압을 조절하기 위한 정확한 수단을 제공한다. 또한, 다중레벨 기억 셀에 대한 넓은 마진을 개선시킨다.
도 6을 참조하면, 전하 펌프를 발생하기 위한 회로의 일실시예를 나타낸 블록도가 도시되어 있다. 도 6에 도시된 회로는 전력 스파이크 및 회로 영역을 줄임으로써 개선된 성능을 제공한다. 상기 전하 펌프 회로(430)는 DELAY1(6101)내지 DELAY N-1(610(N-1)), PASS 1(620), PASS 2A(6302) 내지 PASS (N-1)(630N-1), PASS 2B(6402) 내지 PASS (N-1) 640N-1, PASS N(650), 커패시터(C1, CiA(i=2 내지 N-1), CjB(j=2 내지 N=1), CN및 저역 통과 필터(660)로 구성되어 있다.
DELAY 1(6101) 내지 DELAY N-1(610N-1)은 클럭 신호를 적절한 시간 만큼 지연시킨다. 지연 클럭 라인으로는 하나의 소스만이 필요하다. 각각의 클럭 지연 구동기는 기껏해야 2 개의 커패시터와 다음의 지연단을 구동한다. 각각의 클럭에 대한 부하는 2C(여기서, C는 지연 라인의 커패시터)에 비례해서 작기 때문에, 전원 공급시의 전류 서지(surge)가 작고 상기 지연 라인의 체인 상으로 분산된다.
도 7을 참조하면, 적응형 램프 진폭 제어기(440)의 일실시예를 나타낸 블록도가 도시되어 있다. 상기 적응형 램프 진폭 제어기(440)는 도 4에 도시된 전하 펌프(430)와 열 선택기(410)에 접속되어 있다. 상기 전하 펌프(430)는 프로그래밍 전압과 소거 전압을 제공한다. 상기 제어기(440)는 상기 비휘발성 메모리 셀에 얼마나 빠르고 얼마나 높은 전압이 인가되어야 하는지를 조절한다. 이 프로세스는 상기 메모리 셀을 소거 및 프로그래밍한다. 상기 메모리셀에 인가되는 프로그래밍 전압은 램프 함수이므로, 프로그래밍 전압 범위 내의 다수의 상이한 전압 레벨이 저장될 수 있다. 상기 프로그래밍 전압은 불연속 전압에 한정되지 않는다. 상기 회로는 회로 복잡도를 줄이고, 면적을 줄이며, 신뢰성을 높여 준다.
전하 펌프(430)는 상기 메모리 셀을 프로그래밍하고 소거하기 위한 정전압원을 제공한다. 상기 제어기(440)는 하나의 코오스(coarse) 램프 펄스 및 2 개의 파인(fine) 램프 펄스에 의해서만 고전압 램프(ramp)를 발생한다. 하지만, 상기 제어기(440)는 코오스 램프 펄스와 파인 램프 펄스의 조합에 의해서 고전압 램프를 발생할 수 있다. 상기 열 선택기(410)는 상기 신호의 흐름을 제어하고 상기 비휘발성 메모리 어레이의 적절한 열을 선택한다.
상기 메시지의 재생은 메시지 끝(EOM) 표시기나 비휘발 기억 어레이의 끝에 의해 종료된다. 도 8을 참조하면, 메시지 끝 표시기의 일실시예를 나타낸 블록도가 도시되어 있다. 상기 메시지 끝(EOM) 표시기(800)는 N개의 메모리 셀(8201- 820N) 내의 다수의 클리어된 셀로 구성되어 있다.
EOM 표시는 연속된 3개의 클리어된 셀(CELL K, CELL K+1, CELL K+2)을 검출함으로써 구현된다. 연속된 3개의 완전히 클리어된 셀은 이들 3 개의 연속된 셀이 결함에 의해 클리어될 확률이 매우 낮기 때문에 상기 EOM이 신뢰성 있게 식별되는 것을 보장해 준다.
도 9를 참조하면, 이 도면에는 결함있는 장치의 디스에이블링을 인에이블시키는 디스에이블링 제어기(900)의 일실시예를 나타낸 회로도가 도시되어 있다. 이 디스에이블링 제어기(900)는 차동 센스 증폭기(910, 920), 4 개의 비휘발성 셀(911, 912, 921, 922), 및 AND 게이트(930)로 구성되어 있다. 테스트 동안에, 상기 장치가 사양(specifications)에 실패하면, 상기 장치가 플레이되지 않도록, 상기 4 개의 셀(911, 912, 921, 922)이 프로그래밍되게 되고, 디스에이블링 출력이 공급된다.
이 회로는 결함있는 장치가 쉽게 식별될 수 있기 때문에 소비자 반환율을 줄이게 된다.
기타 다른 개선은 면적을 줄이고, 핀 아우트를 최소화하며, 노이즈를 최소화하는데 도움이 된다. 예컨대, 아날로그 회로와 디지탈 회로의 별개의 공급 전원 입력 및 접지 입력이 별개의 전원 버스를 통해 제공된다. 또한, 사용자는 RECLED* 핀 상의 출력 신호를 감시함으로써 메시지가 종료되는 때를 알 수 있는 수단을 가지게 된다. 이 신호의 펄스는 일시적으로 로우로 되고 상기 장치는 전원 다운된다.
본 발명의 한가지 응용으로는 단일 또는 이중 메시지 아날로그 신호 기록 및 재생 시스템을 광고 주문형 집적 회로로 사용하는 것을 들 수 있다. 즉, 마케팅 캠페인에서는 (SEC 핀을 하이로 함으로써) 브랜드 메시지를 사전 기록하고 이 메시지를 로크(lock)하는데 이중 세그먼트 장치의 하나의 세그먼트를 이용할 수 있고, 제 2 세그먼트는 개인 메시지를 고객에게 전송하는데 사용자가 이용할 수 있도록 할 수 있다. 일예로, 한 세그먼트에서는 제조업체로부터의 음성 광고의 마케팅 팜플렛을, 다른 세그먼트에서는 자동차 세일즈맨으로부터의 개인 메시지를 배포하는 자동차 대리점을 들 수 있다.
특정 실시예가 첨부 도면에 설명 및 도시되었지만, 이와 같은 실시예는 단지 본 발명을 예시한 것이지 본 발명을 제한하는 것이 아님을 이해해야 하고, 기타 다른 각종 실시예가 당업자에 의해 행해질 수 있으므로 본 발명은 도시 및 설명된 특정 구성 및 배열에 한정되지 않음을 이해해야 한다.

Claims (27)

  1. 오디오 신호를 처리하는 집적 회로에 있어서,
    상기 오디오 신호를 수신하도록 접속되어 있는 기록 회로로서, 필터링된 신호를 발생하는 기록 회로;
    상기 필터링된 신호를 저장하기 위해 상기 기록 회로에 접속되어 있는 아날로그 기억 어레이;
    저장될 상기 필터링된 신호의 지속 기간을 제어하기 위해 상기 아날로그 기억 어레이에 접속되어 있는 제어 회로; 및
    상기 아날로그 기억 회로에 저장된 신호를 검출하기 위해 상기 아날로그 기억 회로에 접속되어 있는 재생 회로를 구비하고 있는 것을 특징으로 하는 집적 회로.
  2. 제 1 항에 있어서, 상기 제어 회로는 제 1 입력, 제 2 입력, 및 제 3 입력을 포함하고 있는 것을 특징으로 하는 집적 회로.
  3. 제 2 항에 있어서, 상기 제어 회로는 공급되는 제 1 입력 및 공급되는 제 2 입력에 각각 응답하여, 그리고 제 1 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀 및 제 2 그룹의 메모리 셀에 대한 기록 동작을 개시하는 것을 특징으로 하는 집적 회로.
  4. 제 3 항에 있어서, 상기 제어 회로는 공급 해제되는 제 1 입력 및 공급 해제되는 제 2 입력에 각각 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀 및 제 2 그룹의 메모리 셀에 대한 기록 동작을 종료하는 것을 특징으로 하는 집적 회로.
  5. 제 3 항에 있어서, 상기 제어 회로는 공급되는 제 1 및 제 2 입력과 제 1 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀과 제 2 그룹의 메모리 셀에 대한 기록 동작을 개시하는 것을 특징으로 하는 집적 회로.
  6. 제 5 항에 있어서, 상기 제어 회로는 공급 해제되는 제 1 및 제 2 입력에 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀 및 제 2 그룹의 메모리 셀에 대한 기록 동작을 종료하는 것을 특징으로 하는 집적 회로.
  7. 제 2 항에 있어서, 상기 제어 회로는 공급되는 제 1 입력 및 공급되는 제 2 입력에 각각 응답하여, 그리고 제 2 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀 및 제 2 그룹의 메모리 셀로부터의 재생 동작을 개시하는 것을 특징으로 하는 집적 회로.
  8. 제 7 항에 있어서, 상기 제어 회로는 공급 해제되는 제 1 입력 및 제 2 입력에 각각 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀 및 제 2 그룹의 메모리 셀로부터의 재생 동작을 종료하는 것을 특징으로 하는 집적 회로.
  9. 제 2 항에 있어서, 상기 제어 회로는 공급되는 제 1 및 제 2 입력과 제 2 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀 및 제 2 그룹의 메모리 셀로부터의 재생 동작을 개시하는 것을 특징으로 하는 집적 회로.
  10. 제 9 항에 있어서, 상기 제어 회로는 공급 해제되는 제 1 및 제 2 입력에 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀 및 제 2 그룹의 메모리 셀로부터의 재생 동작을 종료하는 것을 특징으로 하는 집적 회로.
  11. 제 3 항에 있어서, 상기 제어 회로는 공급되는 제 4 입력에 응답하여, 상기 기억 어레이의 제 1 그룹의 메모리 셀과 제 2 그룹의 메모리셀중 한 그룹의 메모리 셀의 기록을 방지하는 것을 특징으로 하는 집적 회로.
  12. 제 1 항에 있어서, 상기 제어 회로는 입력에 응답하여 상기 재생 회로가 기록 동작의 시작에서 짧은 톤을 발생하게 하는 것을 특징으로 하는 집적 회로.
  13. 제 1 항에 있어서, 상기 제어 회로는 상기 재생 회로가 기록 동작 동안에 오버플로우가 있을 때 짧은 톤을 발생하게 하는 것을 특징으로 하는 집적 회로.
  14. 제 1 항에 있어서, 상기 기억 어레이에 대한 신호의 기록 및 판독을 제어하기 위한 타이밍 신호를 발생하는 클럭 발생기를 더 구비하고 있는 것을 특징으로 하는 집적 회로.
  15. 제 11 항에 있어서, 상기 타이밍 신호는 제 1 저항기 값을 변화시킴으로써 기록 지속 기간을 제어하고 제 2 저항기 값을 변화시킴으로써 재생 지속 기간을 제하는 것을 특징으로 하는 집적 회로.
  16. 제 1 항에 있어서, 상기 기록 회로는,
    오디오 신호를 전치 증폭하는 제 1 증폭기로서, 가변 이득을 가지고 있는 제 1 증폭기;
    증폭된 신호를 제공하기 위해 상기 제 1 증폭기에 AC 접속되어 있는 제 2 증폭기;
    상기 가변 이득을 조절하기 위한 제어 전압을 제공하기 위해 상기 제 2 증폭기에 접속되어 있는 자동 이득 제어(AGC) 회로; 및
    필터링된 신호를 제공하기 위해 상기 제 2 증폭기에 접속되어 있는 앤티에이리어싱 필터를 구비하고 있는 것을 특징으로 하는 집적 회로.
  17. 제 1 항에 있어서, 필터링된 신호의 저장 및 저장된 신호의 검색을 제어하기 위해 상기 기억 어레이에 접속되어 있는 아날로그 송수신기를 더 구비하고 있는 것을 특징으로 하는 집적 회로.
  18. 제 17 항에 있어서, 상기 아날로그 송수신기는,
    필터링된 신호를 수신하도록 접속되어 있는 열 선택기로서, 상기 필터링된 신호를 저장하고 저장된 신호를 검색하기 위해 상기 기억 어레이의 열을 선택하는 열 선택기;
    상기 기억 어레이에의 프로그래밍 전압의 인가를 제어하기 위해 상기 열 선택기에 접속되어 있는 적응형 램프 진폭 제어기로서, 상기 프로그래밍 전압은 상기 필터링된 신호를 저장할 때 복수의 비휘발성 메모리 셀에 기록하는데 이용되는 적응형 램프 진폭 제어기;
    상기 프로그래밍 전압을 발생하기 위해 상기 적응형 램프 진폭 제어기에 접속되어 있는 전하 펌프; 및
    상기 프로그래밍 전압을 조절할 때 비교 전압을 선택하기 위해 상기 기억 어레이에 접속되어 있는 램프 진폭 선택기를 구비하고 있는 것을 특징으로 하는 집적 회로.
  19. 제 1 항에 있어서, 상기 재생 회로는,
    스무싱화된 신호를 생성하기 위해 상기 아날로그 기억 회로로부터 검색된, 저장된 신호를 스무싱화하는 스무싱 필터; 및
    증폭된 출력 신호가 생성되도록 스무싱화된 상기 신호를 증폭하기 위해 상기 스무싱 필터에 접속되어 있는 출력 증폭기를 구비하고 있는 것을 특징으로 하는 집적 회로.
  20. 제 19 항에 있어서, 상기 스무싱 필터와 출력 증폭기 사이에 접속되어 있는 혼합기 회로로서, 재생 동안에 상기 기억 어레이에 저장된 신호와 외부 보조 입력을 혼합하는 혼합기 회로를 더 구비하고 있는 것을 특징으로 하는 집적 회로.
  21. 오디오 신호를 처리하는 집적 회로에 있어서,
    메모리 셀의 행과 열을 포함하고 있는 아날로그 기억 어레이로서, 아날로그 신호를 저장하고 저장된 아날로그 신호를 재생하는 아날로그 기억 어레이; 및
    상기 아날로그 기억 어레이에 접속되어 있는 제어 회로로서, 상기 기억 어레이의 제 1 세그먼트 및 상기 기억 어레이의 제 2 세그먼트와 상기 기억 어레이의 제 1 및 제 2 세그먼트에 상기 아날로그 신호를 기록하거나 저장하는 제어 회로를 구비하고 있는 것을 특징으로 하는 집적 회로.
  22. 제 21 항에 있어서, 상기 제어 회로는 공급되는 제 1 입력 및 공급되는 제 2 입력에 각각 응답하여, 그리고 제 1 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 세그먼트 및 제 2 세그먼트에 대한 기록 동작을 개시하는 것을 특징으로 하는 집적 회로.
  23. 제 21 항에 있어서, 상기 제어 회로는 공급되는 제 1 및 제 2 입력과 제 1 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 및 제 2 세그먼트에 대한 동작을 개시하는 것을 특징으로 하는 집적 회로.
  24. 제 21 항에 있어서, 상기 제어 회로는 공급되는 제 1 입력 및 공급되는 제 2 입력에 각각 응답하여, 그리고 제 2 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 세그먼트 및 제 2 세그먼트로부터의 재생 동작을 개시하는 것을 특징으로 하는 집적 회로.
  25. 제 21 항에 있어서, 상기 제어 회로는 공급 해제되는 제 1 및 제 2 입력과 제 2 상태인 제 3 입력에 응답하여, 상기 기억 어레이의 제 1 세그먼트 및 제 2 세그먼트로부터의 재생 동작을 개시하는 것을 특징으로 하는 집적 회로.
  26. 제 21 항에 있어서, 상기 제어 회로는 입력에 응답하여, 상기 기억 어레이의 세그먼트들중 하나의 세그먼트의 기록을 방지하는 것을 특징으로 하는 집적 회로.
  27. 제 21 항에 있어서, 상기 제어 회로는 상기 제 1 및 제 2 세그먼트에 독립적으로 메시지를 저장 및 기록하는 것을 특징으로 하는 집적 회로.
KR1019990026297A 1998-07-14 1999-07-01 단일또는이중메시지다중레벨아날로그신호기록법및외부적으로선택가능한영구성을가진독립제어형신호기억세그먼트를포함한재생시스템 KR20000011399A (ko)

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