KR19990039625A - Capacitor Formation Method of Semiconductor Device Using Hemispherical Grain Layer - Google Patents
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Abstract
반구형 결정립층(hemispherical grained layer)을 이용하는 반도체 장치의 커패시터(capacitor) 형성 방법을 개시한다. 본 발명은 반도체 기판 상에 스토리지 노드(storage node)를 형성한 이후에, 스토리지 노드에 반구형 결정립층을 형성한다. 다음에, 반구형 결정립층이 형성된 결과물을 세정한다. 이어서, 세정된 반구형 결정립층에 Si2H6가스를 포함하는 반응 가스로 시드(seed)를 형성하고, 시드가 형성된 결과물을 열처리하여 시드를 성장시킴으로써, 반구형 결정립층을 재성장시킨다. 이때, 시드를 성장시키는 단계는 N2가스를 포함하는 가스 분위기에서 수행된다. 즉, 반구형 결정립층의 재성장 공정은 실리콘 로스(silicon loss)가 없는 공정으로 수행된다. 이후에, 재성장된 반구형 결정립층 상에 유전층 및 플레이트 노드(plate node)를 형성하여 커패시터를 이룬다.A method of forming a capacitor in a semiconductor device using a hemispherical grained layer is disclosed. After forming a storage node on a semiconductor substrate, the present invention forms a hemispherical grain layer on the storage node. Next, the resultant in which the hemispherical crystal grain layer was formed is washed. Subsequently, a seed is formed with a reaction gas containing Si 2 H 6 gas in the cleaned hemispherical grain layer, and the resultant in which the seed is formed is heat-treated to grow the seed, thereby regrowing the hemispherical grain layer. At this time, growing the seed is carried out in a gas atmosphere containing N 2 gas. That is, the regrowth process of the hemispherical grain layer is performed in a process free of silicon loss. Thereafter, a dielectric layer and a plate node are formed on the regrown hemispherical grain layer to form a capacitor.
Description
본 발명은 반도체 장치의 커패시터(capacitor) 형성 방법에 관한 것으로, 특히 스토리지 노드(storage node)에 반구형 결정립층(HemiSpherical Grained layer)을 이용하는 커패시터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a capacitor in a semiconductor device, and more particularly, to a method of forming a capacitor using a hemispherical grained layer in a storage node.
반도체 장치가 고집적화 됨에 따라 셀(cell) 면적이 줄어들고 있어, 셀 동작에 요구되는 정전 용량을 충족시키는 데 어려움이 도출되고 있다. 이에 따라, 제한된 면적을 차지하는 커패시터의 유전층의 유효 표면적을 증가시켜 정전 용량을 증대시키는 방법이 제안되고 있다. 이러한 방법들 중에서, 스토리지 노드(storage node)의 표면에 반구형 결정립층을 형성하여, 상기 스토리지 노드의 표면을 요철형으로 변형시켜 유효 표면적을 증가시키는 방법이 있다.As the semiconductor devices are highly integrated, the cell area is decreasing, and thus, difficulty in meeting the capacitance required for cell operation has been derived. Accordingly, a method of increasing capacitance by increasing the effective surface area of a dielectric layer of a capacitor occupying a limited area has been proposed. Among these methods, there is a method of forming a hemispherical grain layer on the surface of a storage node to deform the surface of the storage node into an uneven shape to increase the effective surface area.
도 1 및 도 2는 종래의 반구형 결정립층을 이용하는 커패시터 형성 방법의 문제점을 개략적으로 나타낸다.1 and 2 schematically illustrate a problem of a capacitor forming method using a conventional hemispherical grain layer.
도 1은 반구형 결정립층(40) 형성 도중에 부반응에 의한 실리콘 로스(silicon loss;50)의 발생을 나타내며, 도 2는 세정 후의 세정된 반구형 결정립층(45)을 개략적으로 확대하여 나타낸다.FIG. 1 shows the occurrence of silicon loss 50 due to side reactions during the formation of the hemispherical grain layer 40. FIG. 2 schematically shows an enlarged view of the cleaned hemispherical grain layer 45 after cleaning.
구체적으로, 반구형 결정립층(40)의 형성에 의한 커패시터 형성 방법은 다음과 같이 수행된다. 먼저, 스토리지 노드(30) 상에 열분해에 의해서 시드(seed)를 형성하는 시딩(seeding) 공정을 수행한다. 이때, 상기 스토리지 노드(30)는 실리콘(silicon)으로 이루어져 있으며, 공정의 특성상 비정질(amorphous) 상태로 이루어진다. 이후에, 상기 시드가 형성된 결과물을 어닐링(annealing)등과 같은 방법으로 열처리하여 상기 시드를 성장시킨다. 이와 같이 하면, 상기 시드를 중심으로 비정질 실리콘이 이동하여 결정질로 상변태(phase transition)를 일으키며, 상기 시드를 결정립으로 성장시킨다. 이와 같이 하여 반구형 결정립층(40)이 형성된다.Specifically, the capacitor formation method by forming the hemispherical crystal grain layer 40 is performed as follows. First, a seeding process of forming a seed by thermal decomposition on the storage node 30 is performed. In this case, the storage node 30 is made of silicon and is in an amorphous state due to the nature of the process. Subsequently, the seed is formed by heat treatment, such as annealing or the like, to grow the seed. In this way, amorphous silicon moves around the seed to cause a phase transition to crystalline, and the seed is grown into grains. In this way, the hemispherical crystal grain layer 40 is formed.
이후에, 상기 결정립, 즉, 반구형 결정립층(40)이 형성된 결과물을 세정(cleaning)한다. 그 이유는, 상기 반구형 결정립층(40)을 형성하는 과정에서 도 1에 도시한 바와 같이 스토리지 노드(30)의 표면 이외에도, 예컨대 스토리지 노드(30)의 하부막(20)에도 실리콘이 증착되는 실리콘 로스(50)가 발생한다. 따라서, 이와 같은 실리콘 로스(50)는 이후의 공정에서 불량의 원인이 되므로 세정하여 제거한다. 이때, 상기 반구형 결정립층(40) 또한 일부 두께가 식각된다. 예컨대, 대략 35Å 정도의 두께로 식각되어 제거된다.Subsequently, the resultant grains, that is, the product having the hemispherical grain layer 40 formed thereon, are cleaned. The reason for this is that in the process of forming the hemispherical crystal grain layer 40, silicon is deposited on the lower layer 20 of the storage node 30, for example, in addition to the surface of the storage node 30 as shown in FIG. 1. Loss 50 occurs. Therefore, since the silicon loss 50 is a cause of a defect in the subsequent process, it is cleaned and removed. In this case, the hemispherical grain layer 40 is also partially etched. For example, it is etched to a thickness of about 35 mm 3 and removed.
상기한 바와 같은 세정 공정에 의해서, 세정된 반구형 결정립층(45)의 결정립들의 크기가 감소함에 따라, 이후의 커패시터가 발현하는 정전 용량은 감소하게 된다. 예컨대, 대략 셀당 2 내지 3fF 정도 감소하게 된다. 특히, 상기 결정립의 목(neck) 부분이 상대적으로 지나치게 식각됨에 따라 도 3에 도시한 바와 같이 공핍 영역(depletion region;60))이 겹치는 현상(65)이 발생할 수 있다. 이와 같은 공핍 영역 겹침(depletion region overlap;65)은 최소 정전 용량 Cmin값을 급격히 저하시키는 원인이 되어 전체적인 정전 용량을 감소시키는 요인이 된다.By the cleaning process as described above, as the size of the grains of the cleaned hemispherical grain layer 45 is reduced, the capacitance generated by the subsequent capacitor is reduced. For example, approximately 2 to 3 fF per cell is reduced. In particular, as the neck portion of the crystal grain is relatively etched, a phenomenon 65 in which the depletion region 60 overlaps with each other may occur as shown in FIG. 3. This depletion region overlap 65 causes a rapid decrease in the minimum capacitance C min value, which in turn reduces the overall capacitance.
또한, 상기 세정하는 단계 이후에, 유전층, 예컨대 NO층(nitride oxide layer)을 형성하는 전 단계로 상기 세정된 반구형 결정립층이 형성된 결과물을 식각한다. 예컨대, SC-1(Standard Cleaning-1)을 이용하여 대략 65℃ 정도의 온도에서 60초 정도 식각한 후, 200:1 정도로 희석된 HF 용액으로 대략 90초 정도 식각한다. 이에 따라, 대략 38Å정도의 두께가 식각되어 제거된다. 따라서, 후속에 형성되는 커패시터의 정전 용량은 더욱 감소하게 된다.In addition, after the cleaning step, the result of forming the cleaned hemispherical grain layer is etched as a step before forming a dielectric layer, such as a nitride oxide layer. For example, after etching 60 seconds at a temperature of about 65 ℃ using SC-1 (Standard Cleaning-1), and about 90 seconds with a HF solution diluted to 200: 1. As a result, a thickness of about 38 mm 3 is etched and removed. Thus, the capacitance of the subsequently formed capacitor is further reduced.
본 발명이 이루고자 하는 기술적 과제는 반구형 결정립층을 형성한 후 세정 공정에 의해서 발생하는 후속에 완성되는 커패시터에서 발현되는 정전 용량 감소를 방지할 수 있으며, 정전 용량의 증가를 구현할 수 있는 반구형 결정립층을 이용하는 반도체 장치의 커패시터 형성 방법을 제공하는데 있다.The technical problem to be achieved by the present invention is to form a hemispherical grain layer and prevent the reduction of the capacitance generated in the subsequent capacitor generated by the cleaning process, hemispherical grain layer that can implement an increase in capacitance The present invention provides a method for forming a capacitor of a semiconductor device to be used.
도 1은 종래의 커패시터 형성 방법에 따르는 반구형 결정립층 형성 도중에 부반응에 의한 실리콘 로스(silicon loss)의 발생을 설명하기 위해서 개략적으로 도시한 단면도이다.1 is a cross-sectional view schematically illustrating the generation of silicon loss due to side reactions during the formation of a hemispherical grain layer according to a conventional capacitor formation method.
도 2는 종래의 커패시터 형성 방법에 따르는 세정 후의 세정된 반구형 결정립층을 설명하기 위해서 개략적으로 확대 도시한 단면도이다.FIG. 2 is a schematic enlarged cross-sectional view for explaining a cleaned hemispherical grain layer after cleaning according to a conventional capacitor forming method.
도 3은 본 발명의 커패시터 형성 방법에 따르는 세정 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.3 is a schematic cross-sectional view for explaining a cleaning step according to the method of forming a capacitor of the present invention.
도 4는 본 발명의 커패시터 형성 방법에 따르는 반구형 결정립층을 재성장시키는 단계를 설명하기 위해서 개략적으로 도시한 단면도이다.4 is a schematic cross-sectional view for explaining a step of regrowing the hemispherical grain layer according to the capacitor formation method of the present invention.
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 스토리지 노드를 형성한다. 이후에, 상기 스토리지 노드에 반구형 결정립층을 형성한다. 다음에, 상기 반구형 결정립층이 형성된 결과물을 세정한다. 이어서, 상기 세정된 반구형 결정립층에 Si2H6가스를 포함하는 반응 가스로 시드를 형성하고, 상기 시드가 형성된 결과물을 열처리하여 상기 시드를 성장시킴으로써, 상기 반구형 결정립층을 재성장시킨다. 이때, 상기 시드를 성장시키는 단계는 N2가스를 포함하는 가스 분위기에서 수행된다. 즉, 상기한 반구형 결정립층의 재성장 공정은 실리콘 로스가 없는 공정으로 수행된다. 이후에, 상기 재성장된 반구형 결정립층 상에 유전층 및 플레이트 노드를 형성하여 커패시터를 이룬다.In order to achieve the above technical problem, the present invention forms a storage node on a semiconductor substrate. Thereafter, a hemispherical grain layer is formed on the storage node. Next, the resultant in which the hemispherical crystal grain layer is formed is washed. Subsequently, a seed is formed with a reaction gas containing Si 2 H 6 gas in the cleaned hemispherical grain layer, and the seed is formed by heat treatment to grow the seed, thereby regrowing the hemispherical grain layer. At this time, the growing of the seed is carried out in a gas atmosphere containing N 2 gas. That is, the regrowth process of the hemispherical crystal grain layer is performed in a process free of silicon loss. Thereafter, a dielectric layer and a plate node are formed on the regrown hemispherical grain layer to form a capacitor.
본 발명에 따르면, 반구형 결정립층을 형성한 후 세정 공정에 의해서 발생하는 후속에 완성되는 커패시터에서 발현되는 정전 용량 감소를 방지할 수 있으며, 정전 용량의 증가를 구현할 수 있는 반구형 결정립층을 이용하는 반도체 장치의 커패시터 형성 방법을 제공할 수 있다.According to the present invention, a semiconductor device using a hemispherical grain layer that can form an hemispherical grain layer and prevent a decrease in capacitance expressed in a subsequently completed capacitor generated by a cleaning process and realize an increase in capacitance It is possible to provide a method for forming a capacitor.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 스토리지 노드에 형성된 반구형 결정립층을 세정하는 단계를 나타낸다.3 illustrates a step of cleaning the hemispherical grain layer formed in the storage node.
구체적으로, 본 발명을 따라는 커패시터 형성 방법은, 반도체 기판(100) 상에 도전 물질을 이용하여 스토리지 노드(300)를 형성한다. 이때, 상기 스토리지 노드(300)의 하부에 절연막으로 하부막(200)을 더 형성한다. 이후에, 시딩 및 열처리를 통해서 반구형 결정립층을 형성한다.Specifically, in the capacitor forming method according to the present invention, the storage node 300 is formed on the semiconductor substrate 100 using a conductive material. In this case, a lower layer 200 is further formed as an insulating layer under the storage node 300. Thereafter, a hemispherical grain layer is formed through seeding and heat treatment.
다음에, 상기 반구형 결정립층을 세정하여 상기 공정 중에서 발생된 실리콘 로스를 제거하여, 세정된 반구형 결정립층(450)을 형성한다. 이때, 상기 세정 공정은 통상의 산화막 습식 식각 공정을 이용한다. 예컨대, 반구형 결정립층이 형성된 결과물 상을 BOE(Buffered Oxide Etcher) 등으로 대략 식각한 후, SC-1용액을 대략 65℃의 온도에서 대략 10초 정도로 반응시켜 상기 결과물 상을 식각한다. 이와 같이 세정 공정을 진행하면, 도 2에서 도시한 바와 같이 반구형 결정립층의 결정립의 크기가 감소되고, 목 부분이 지나치게 식각되는 현상이 발생할 수 있다. 이에 따라 공핍 영역의 겹침 등이 발생하여 후속의 커패시터의 정전 용량 감소가 초래된다.Next, the hemispherical crystal grain layer is washed to remove silicon loss generated in the process to form the washed hemispherical crystal grain layer 450. In this case, the cleaning process uses a conventional oxide film wet etching process. For example, after roughly etching the resultant phase in which the hemispherical crystal grain layer is formed with BOE (Buffered Oxide Etcher) or the like, the resultant phase is etched by reacting the SC-1 solution at a temperature of about 65 ° C for about 10 seconds. As the cleaning process proceeds as described above, as shown in FIG. 2, the size of the grains of the hemispherical crystal grain layer may be reduced, and the phenomenon of excessively etching the neck may occur. As a result, overlapping of the depletion region, etc. occurs, resulting in a reduction in the capacitance of the subsequent capacitor.
도 4는 세정된 반구형 결정립층(450)을 재성장시키는 단계를 설명하기 위해서 재성장된 결정립층(470)을 확대하여 나타낸다.4 is an enlarged view of the regrown grain layer 470 to explain the step of regrowing the cleaned hemispherical grain layer 450.
구체적으로, 도 3에서 도시한 바와 같이 세정된 반구형 결정립층(450)을 재성장시킨다. 즉, 상기 하부막(300) 상에 실리콘 로스를 일으키지 않는 조건으로, 반구형 결정립 형성 공정을 재시행한다. 예컨대, 상기 세정된 반구형 결정립층(450)에 Si2H6가스를 포함하는 반응 가스를 도입하여, 상기 세정된 반구형 결정립층(450)에 시드를 형성한다. 이후에, N2가스를 포함하는 분위기에서 어닐링 등과 같은 열처리를 수행하여 상기 시드를 성장시킴으로써, 상기 세정된 반구형 결정립층(450)을 성장시킨다.Specifically, as shown in FIG. 3, the cleaned hemispherical grain layer 450 is regrown. That is, the hemispherical crystal grain formation process is performed again on the condition that silicon loss is not caused on the lower layer 300. For example, a reaction gas including Si 2 H 6 gas is introduced into the cleaned hemispherical grain layer 450 to form a seed in the cleaned hemispherical grain layer 450. Thereafter, the seed is grown by annealing or the like in an atmosphere containing N 2 gas to grow the seed, thereby growing the cleaned hemispherical grain layer 450.
이와 같이 재성장된 반구형 결정립층(470)을 형성함으로써, 스토리지 노드(30) 상에 결정립의 크기를 증가시킬 수 있다. 이에 따라 후속의 공정에 의해서 완성되는 커패시터의 정전 용량의 증대를 구현할 수 있다. 또한, 세정 공정에 의해서 상대적으로 감소된 목 부위에서 상기 세정에 의한 식각을 보상함으로써, 공핍 영역(600)의 겹침(65)에 의한 정전 용량의 감소를 보상할 수 있다.By forming the regrown hemispherical grain layer 470, the size of grains may be increased on the storage node 30. As a result, an increase in capacitance of the capacitor completed by a subsequent process can be realized. In addition, by compensating the etching by the cleaning in the neck portion relatively reduced by the cleaning process, it is possible to compensate for the reduction of the capacitance due to the overlap 65 of the depletion region 600.
상술한 바와 같이 재성장된 반구형 결정립층(470)을 형성한 이후에, 상기 재성장된 반구형 결정립층(470) 상에 유전층(도시되지 않음) 및 플레이트 노드(plate node;도시되지 않음)를 형성하여 커패시터를 완성한다.After forming the regrown hemispherical grain layer 470 as described above, a dielectric layer (not shown) and a plate node (not shown) are formed on the regrown hemispherical grain layer 470 to form a capacitor. To complete.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.As mentioned above, although this invention was demonstrated in detail through the specific Example, this invention is not limited to this, It is clear that the deformation | transformation and improvement are possible by the person of ordinary skill in the art within the technical idea of this invention.
상술한 본 발명에 따르면, 세정된 후에 세정으로 인한 크기 감소를 보상할 수 있어, 보다 큰 크기를 가지는 반구형 결정립을 구현할 수 있다. 이에 따라 후속에 형성되는 커패시터의 정전 용량의 증가를 구현할 수 있다. 또한, 목 부위의 식각된 양을 보상함으로써, 공핍 영역 겹침을 제거할 수 있어 상기 공핍 영역 겹침에 따른 정전 용량의 감소를 방지할 수 있다.According to the present invention described above, it is possible to compensate for the reduction in size due to cleaning after being cleaned, thereby realizing hemispherical crystal grains having a larger size. Accordingly, it is possible to implement an increase in the capacitance of the capacitor formed subsequently. In addition, by compensating the etched amount of the neck region, it is possible to eliminate the depletion region overlap, thereby preventing the reduction of capacitance due to the depletion region overlap.
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|---|---|---|---|---|
| KR20040029237A (en) * | 2002-09-25 | 2004-04-06 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor device |
| KR100718837B1 (en) * | 2004-12-30 | 2007-05-16 | 삼성전자주식회사 | Method for manufacturing a capacitor having an HSG silicon layer and Method for manufacturing a semiconductor device using the same |
| KR100737304B1 (en) * | 1999-12-03 | 2007-07-09 | 에이에스엠 인터내셔널 엔.브이. | Conformal thin films over textured capacitor electrodes |
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1997
- 1997-11-13 KR KR1019970059774A patent/KR19990039625A/en not_active Application Discontinuation
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