KR19990031571A - Capacitor Formation Method Using Hemispherical Silicon Layer - Google Patents
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Abstract
본 발명은 반구형 실리콘층을 이용하는 커패시터 형성방법에 관한 것으로, 반도체기판의 소정영역과 접촉하는 도전막 패턴 및 도전막 패턴 표면에 선택적으로 형성된 반구형 실리콘층으로 구성된 하부전극을 형성한 다음, 하부전극 주변에 잔존하는 실리콘 핵을 습식 공정으로 제거한다. 다음에, 실리콘 핵이 제거된 결과물을 열처리하여 하부전극의 표면에 형성된 다수의 돌출부를 재성장시킴으로써 돌출부의 크기를 증가시킨다. 이어서, 돌출부가 재성장된 결과물 표면을 세정한 후에 유전체막 및 상부전극을 차례로 형성한다.The present invention relates to a method of forming a capacitor using a hemispherical silicon layer, and forming a lower electrode composed of a conductive film pattern in contact with a predetermined region of a semiconductor substrate and a semispherical silicon layer selectively formed on the surface of the conductive film pattern, and then surrounding the lower electrode. The remaining silicon nuclei in the wet process are removed. Next, the size of the protrusion is increased by heat-treating the resultant from which the silicon nucleus has been removed to regrow multiple protrusions formed on the surface of the lower electrode. Subsequently, after cleaning the surface of the resultant product in which the protrusions are regrown, a dielectric film and an upper electrode are sequentially formed.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반구형 실리콘층(hemi-spherical layer; 이하 "HSG 실리콘층"이라 한다)을 이용하는 커패시터 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of forming a capacitor using a hemispherical silicon layer (hereinafter referred to as an "HSG silicon layer").
반도체소자 중에 DRAM 소자는 정보가 저장되는 단위 셀이 매트릭스 형태로 배열된 셀 어레이 영역 및 원하는 단위 셀을 선택하고 선택된 단위 셀을 구동시키는 주변회로 영역으로 구성된다. 그리고, DRAM 소자의 단위 셀은 하나의 억세스 트랜지스터와 하나의 셀 커패시터로 구성된다. DRAM 소자의 셀 특성은 셀 커패시터의 특성과 밀접한 관계가 있으며, DRAM 소자의 집적도가 증가할수록 안정된 셀 특성을 얻기 위하여 용량이 큰 셀 커패시터가 요구된다. 다시 말해서, 셀 커패시턴스가 증가하면 셀의 저전압 동작특성이 안정됨은 물론 알파 입자에 기인하는 소프트 에러 발생률이 개선된다. 이에 따라, 제한된 셀 면적 내에 셀 커패시턴스를 극대화시킬 수 있는 셀 커패시터의 형성방법이 활발히 연구되고 있다. 셀 커패시턴스를 극대화시키는 방법 중에 HSG 실리콘층을 하부전극의 표면에 형성함으로써, 하부전극의 표면적을 증가시키는 방법이 제안된 바 있다.Among semiconductor devices, a DRAM device includes a cell array region in which unit cells for storing information are arranged in a matrix form, and a peripheral circuit region for selecting a desired unit cell and driving the selected unit cell. In addition, the unit cell of the DRAM device includes one access transistor and one cell capacitor. The cell characteristics of the DRAM device are closely related to the characteristics of the cell capacitor, and a cell capacitor having a large capacity is required to obtain stable cell characteristics as the integration degree of the DRAM device increases. In other words, increasing the cell capacitance not only stabilizes the low voltage operating characteristics of the cell, but also improves the rate of soft error due to alpha particles. Accordingly, a method of forming a cell capacitor capable of maximizing cell capacitance within a limited cell area has been actively studied. As a method of maximizing cell capacitance, a method of increasing the surface area of the lower electrode has been proposed by forming the HSG silicon layer on the surface of the lower electrode.
도 1 및 도 2는 HSG 실리콘층을 사용하는 종래기술에 의한 커패시터 형성방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a method of forming a capacitor according to the prior art using an HSG silicon layer.
도 1은 도전막 패턴(5) 및 HSG 실리콘층(7)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(1) 상에 층간절연막을 형성하고, 상기 층간절연막을 패터닝하여 반도체기판(1)의 소정영역을 노출시키는 콘택홀을 구비하는 층간절연막 패턴(3)을 형성한다. 이어서, 상기 층간절연막 패턴(3)이 형성된 결과물 전면에 콘택홀을 채우는 도전막, 예컨대 N형의 불순물로 도우핑된 비정질 실리콘막을 형성한다. 다음에, 상기 도전막을 패터닝하여 콘택홀을 덮는 도전막 패턴(5)을 형성한다. 계속해서, 상기 도전막 패턴(5)의 표면에 선택적으로 HSG 실리콘층(7)을 형성함으로써, 상기 도전막 패턴(5) 및 상기 HSG 실리콘층(7)으로 구성된 하부전극(9)을 완성한다. 이때, 상기 도전막 패턴(5)의 주변에 노출된 층간절연막 패턴(3) 표면에 HSG 실리콘층(7) 형성시 완전히 성장되지 않은 다수의 실리콘 핵(S)이 잔존한다. 이러한 실리콘 핵(S)은 서로 이웃한 하부전극들을 전기적으로 연결하는 브릿지(bridge) 역할을 하므로 완전히 제거하여야 한다.1 is a cross-sectional view for explaining a step of forming the conductive film pattern 5 and the HSG silicon layer 7. First, an interlayer insulating film is formed on the semiconductor substrate 1, and the interlayer insulating film is patterned to form an interlayer insulating film pattern 3 having contact holes exposing a predetermined region of the semiconductor substrate 1. Subsequently, a conductive film filling a contact hole, for example, an amorphous silicon film doped with N-type impurities, is formed on the entire surface of the resultant layer on which the interlayer insulating film pattern 3 is formed. Next, the conductive film is patterned to form a conductive film pattern 5 covering the contact hole. Subsequently, by selectively forming the HSG silicon layer 7 on the surface of the conductive film pattern 5, the lower electrode 9 composed of the conductive film pattern 5 and the HSG silicon layer 7 is completed. . At this time, a large number of silicon nuclei S that are not fully grown when the HSG silicon layer 7 is formed remain on the surface of the interlayer insulating layer pattern 3 exposed around the conductive layer pattern 5. Since the silicon nucleus S serves as a bridge for electrically connecting the lower electrodes adjacent to each other, it must be completely removed.
도 2는 변형된 하부전극(9a), 유전체막(11), 및 상부전극(13)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 HSG 실리콘층(7)이 형성된 결과물을 산화막 식각 용액에 담구어 상기 노출된 층간절연막 패턴(3)을 소정의 깊이만큼 식각함으로써 층간절연막 패턴(3) 표면에 잔존하는 실리콘 핵(S)을 제거한다. 이어서, 상기 실리콘 핵(S)이 제거된 결과물 전면에 존재하는 오염입자들을 제거하기 위하여 표면 세정을 실시한다. 이때, 상기 층간절연막 패턴(3)은 등방성 식각되어 도 1에 도시된 바와 같이 도전막 패턴(5)의 가장자리 아래에 언더컷이 형성됨과 동시에 변형된 층간절연막 패턴(3a)이 형성된다. 그리고, 상기 습식 식각공정 및 표면세정 공정에 의하여 HSG 실리콘층(7) 및 도전막 패턴(5)이 식각되어 하부전극(9)의 표면에 형성된 돌출부의 크기가 작아진 변형된 하부전극(9a)이 형성된다. 다음에, 상기 변형된 하부전극(9a)이 형성된 결과물 전면에 유전체막(11), 및 상부전극(13)을 차례로 형성함으로써 종래 기술에 따른 커패시터를 완성한다.2 is a cross-sectional view for explaining a step of forming the modified lower electrode 9a, the dielectric film 11, and the upper electrode 13. Specifically, the silicon nuclei remaining on the surface of the interlayer insulating film pattern 3 by immersing the resultant in which the HSG silicon layer 7 is formed in an oxide film etching solution and etching the exposed interlayer insulating film pattern 3 to a predetermined depth. Remove (S). Subsequently, surface cleaning is performed to remove contaminants present on the entire surface of the product from which the silicon nucleus S is removed. At this time, the interlayer insulating layer pattern 3 is isotropically etched to form an undercut under the edge of the conductive layer pattern 5 as shown in FIG. 1, and at the same time, a modified interlayer insulating layer pattern 3a is formed. In addition, the HSG silicon layer 7 and the conductive layer pattern 5 are etched by the wet etching process and the surface cleaning process to deform the lower electrode 9a having the smaller size of the protrusion formed on the surface of the lower electrode 9. Is formed. Next, the capacitor according to the prior art is completed by sequentially forming the dielectric film 11 and the upper electrode 13 on the entire surface of the resultant product on which the modified lower electrode 9a is formed.
상술한 종래의 기술에 따라 형성된 커패시터의 전기적인 특성을 고찰하면 다음과 같다. 먼저, 변형된 하부전극(9a)을 접지시키고 상부전극(13)에 양(+)의 전압을 가하면, 변형된 하부전극(9a)의 표면에 전자들이 유기된 축적층(accumulation layer)이 형성되어 커패시턴스는 유전체막(11)의 두께 및 유전상수에 의하여 결정된다. 그러나, 상기 변형된 하부전극(9a)을 접지시킨 상태에서 상부전극(13)에 음(-)의 전압을 가하면, 변형된 하부전극(9a) 표면에 전자들이 고갈된 공핍층(D1; depletion layer)이 형성된다. 따라서, 상부전극(13)에 음(-)의 전압이 가해진 경우의 전체용량은 상부전극(13)에 양(+)의 전압이 가해진 경우의 전체용량보다 작은 크기를 보인다. 이때, 상기 변형된 하부전극(9a)의 돌출부가 도 2에서 설명한 습식 식각공정 및 표면세정 공정에 의하여 작아져서 돌출부의 최소직경(D2)이 공핍층 폭(W)의 두배 이하로 되면, 돌출부의 내부 전체가 공핍층으로 이루어진다. 따라서, 상부전극(13)에 음(-)의 전압이 인가될 때 측정되는 최소 커패시턴스가 급격히 감소하는 현상이 발생한다.Considering the electrical characteristics of the capacitor formed according to the prior art described above is as follows. First, when the deformed lower electrode 9a is grounded and a positive voltage is applied to the upper electrode 13, an accumulation layer in which electrons are organic is formed on the surface of the deformed lower electrode 9a. The capacitance is determined by the thickness and dielectric constant of the dielectric film 11. However, if a negative voltage is applied to the upper electrode 13 while the deformed lower electrode 9a is grounded, a depletion layer D1 depletion of electrons is depleted on the surface of the deformed lower electrode 9a. ) Is formed. Therefore, the total capacitance when a negative voltage is applied to the upper electrode 13 is smaller than the total capacitance when a positive voltage is applied to the upper electrode 13. In this case, when the protrusion of the deformed lower electrode 9a is reduced by the wet etching process and the surface cleaning process described with reference to FIG. 2, the minimum diameter D2 of the protrusion becomes less than twice the width of the depletion layer W. The entire interior is made up of depletion layers. Therefore, a phenomenon in which the minimum capacitance measured when the negative voltage is applied to the upper electrode 13 rapidly decreases occurs.
상술한 바와 같이 종래의 커패시터 형성방법에 따르면, 하부전극의 표면에 형성된 돌출부의 크기가 일정 크기 이하로 작아져 커패시터의 최소 커패시턴스가 급격히 감소한다. 이에 따라, 커패시터의 성능이 저하되는 문제점이 있다.As described above, according to the conventional capacitor forming method, the size of the protrusion formed on the surface of the lower electrode becomes smaller than a predetermined size, so that the minimum capacitance of the capacitor is drastically reduced. Accordingly, there is a problem that the performance of the capacitor is degraded.
본 발명은 최소 커패시턴스가 급격히 감소하는 현상을 방지할 수 있는 커패시터의 형성방법을 제공하는 데 있다.The present invention is to provide a method of forming a capacitor that can prevent the phenomenon that the minimum capacitance is rapidly reduced.
도 1 및 도 2는 종래의 커패시터 형성방법을 설명하기 위한 단면도들이다.1 and 2 are cross-sectional views illustrating a conventional capacitor forming method.
도 3 내지 도 5는 본 발명의 커패시터 형성방법을 설명하기 위한 단면도들이다.3 to 5 are cross-sectional views illustrating a method of forming a capacitor of the present invention.
상기 목적을 달성하기 위하여 본 발명은 반도체기판 상에 반도체기판의 소정영역과 접촉하는 도전막 패턴을 형성하고, 상기 도전막 패턴 표면에 반구형 실리콘층을 형성함으로써, 상기 도전막 패턴 및 상기 반구형 실리콘층으로 구성되고 표면에 다수의 돌출부를 갖는 하부전극을 형성한다. 다음에, 상기 하부전극이 형성된 결과물을 습식 식각하여 서로 이웃한 도전막 패턴 사이에 존재하는 실리콘 핵을 제거한다. 이때, 상기 돌출부의 크기는 감소한다. 이어서, 상기 실리콘 핵이 제거된 결과물을 소정의 온도에서 열처리하여 상기 돌출부를 재성장시키어 돌출부의 크기를 증가시킨다. 그리고, 상기 돌출부가 재성장된 결과물의 표면을 세정한 후에, 상기 표면세정된 결과물의 전면에 유전체막 및 상부전극을 차례로 형성한다.In order to achieve the above object, the present invention forms a conductive film pattern in contact with a predetermined region of a semiconductor substrate on the semiconductor substrate, and forms a hemispherical silicon layer on a surface of the conductive film pattern, thereby forming the conductive film pattern and the hemispherical silicon layer. And a lower electrode having a plurality of protrusions on the surface thereof. Next, the resultant in which the lower electrode is formed is wet-etched to remove silicon nuclei existing between adjacent conductive film patterns. At this time, the size of the protrusion is reduced. Subsequently, the resultant silicon nucleus is heat-treated at a predetermined temperature to regrow the protrusion to increase the size of the protrusion. After cleaning the surface of the resultant product in which the protrusions are regrown, a dielectric film and an upper electrode are sequentially formed on the front surface of the surface-cleaned resultant.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 3은 하부전극(29)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체기판(21) 상에 층간절연막, 예컨대 산화막을 형성하고, 상기 층간절연막을 패터닝하여 상기 반도체기판(21)의 소정영역을 노출시키는 콘택홀을 갖는 층간절연막 패턴(23)을 형성한다. 이어서, 상기 층간절연막 패턴(23)이 형성된 결과물 전면에 상기 콘택홀을 채우는 도전막, 예컨대 N형의 불순물로 도우핑된 비정질 실리콘막을 형성한다. 다음에, 상기 도전막을 패터닝하여 상기 콘택홀을 덮는 도전막 패턴(25)을 형성한다. 계속해서, 상기 도전막 패턴(25) 표면에 선택적으로 HSG 실리콘층(27)을 형성함으로써, 상기 도전막 패턴(25) 및 상기 HSG 실리콘층(27)으로 구성된 하부전극(29)을 형성한다. 여기서, 상기 하부전극(29) 표면에는 HSG 실리콘층(27)에 의해 다수의 돌출부가 형성된다. 이때, 상기 도전막 패턴(25)의 주변에 노출된 층간절연막 패턴(23) 표면에 다수의 실리콘 핵(S)이 잔존한다. 상기 실리콘 핵(S)이 서로 이웃한 도전막 패턴들 사이에 존재하면, 도전막 패턴들 사이의 전기적인 격리 특성이 저하된다. 따라서, 상기 실리콘 핵(S)은 반드시 제거되어야 한다.3 is a cross-sectional view for describing a step of forming the lower electrode 29. First, an interlayer insulating film, for example, an oxide film is formed on the semiconductor substrate 21, and the interlayer insulating film is patterned to form an interlayer insulating film pattern 23 having a contact hole exposing a predetermined region of the semiconductor substrate 21. Subsequently, a conductive film filling the contact hole, for example, an amorphous silicon film doped with an N-type impurity, is formed on the entire surface of the resultant layer on which the interlayer insulating film pattern 23 is formed. Next, the conductive film is patterned to form a conductive film pattern 25 covering the contact hole. Subsequently, by selectively forming the HSG silicon layer 27 on the surface of the conductive film pattern 25, the lower electrode 29 composed of the conductive film pattern 25 and the HSG silicon layer 27 is formed. Here, a plurality of protrusions are formed on the surface of the lower electrode 29 by the HSG silicon layer 27. In this case, a plurality of silicon nuclei S remain on the surface of the interlayer insulating layer pattern 23 exposed around the conductive layer pattern 25. When the silicon nucleus S is present between adjacent conductive film patterns, electrical isolation between the conductive film patterns is degraded. Therefore, the silicon nucleus S must be removed.
도 4는 상기 실리콘 핵(S)을 제거하는 단계를 설명하기 위한 단면도이다. 구체적으로 설명하면, 상기 하부전극(29)이 형성된 결과물을 산화막 식각용액에 소정의 시간동안 담구어 상기 하부전극(29) 주변에 노출된 층간절연막 패턴(23)을 소정의 깊이만큼 식각함으로써, 실리콘 핵(S)을 들뜨게 하여 제거한다. 이때, 상기 층간절연막 패턴(23)은 등방성 식각되어 하부전극(29)의 가장자리 아래에 언더컷 영역이 형성됨과 동시에 변형된 층간절연막 패턴(23a)이 형성된다. 이어서, 상기 실리콘 핵(S)이 제거된 결과물을 세정액, 예컨대 수산화 암모니움 용액(NH4OH), 과산화수소(H2O2), 및 탈이온수(Deionized water)가 혼합된 세정용액에 약 10분동안 담구어 표면세정을 실시한다. 이때, 상기 세정액은 실리콘층을 약 30Å 내지 40Å 정도 식각하는 성질이 있으므로 하부전극(29)의 표면에 형성된 돌출부의 크기가 감소된 변형된 하부전극(29a)이 형성된다.4 is a cross-sectional view for explaining a step of removing the silicon nucleus (S). Specifically, by dipping the resultant on which the lower electrode 29 is formed in the oxide film etching solution for a predetermined time, the interlayer insulating layer pattern 23 exposed around the lower electrode 29 is etched by a predetermined depth to form silicon. The nucleus (S) is lifted off and removed. In this case, the interlayer insulating layer pattern 23 is isotropically etched to form an undercut region under the edge of the lower electrode 29, and at the same time, a modified interlayer insulating layer pattern 23a is formed. Subsequently, the resultant from which the silicon nucleus (S) was removed was washed for about 10 minutes with a washing solution, such as an ammonium hydroxide solution (NH 4 OH), hydrogen peroxide (H 2 O 2 ), and deionized water. Dip the surface and perform surface cleaning. In this case, since the cleaning liquid has a property of etching the silicon layer by about 30 to 40 kV, the modified lower electrode 29a having the reduced size of the protrusion formed on the surface of the lower electrode 29 is formed.
도 5는 표면에 재성장된 돌출부를 갖는 하부전극(29b), 유전체막(31) 및 상부전극(33)을 형성하는 단계를 설명하기 위한 단면도이다. 상세히 설명하면, 상기 변형된 하부전극(29a)이 형성된 결과물을 800℃ 내지 850℃의 온도 및 질소 가스 분위기에서 약 30분동안 열처리함으로써, 상기 변형된 하부전극(29a) 표면의 돌출부가 재성장된 하부전극(29b)을 형성한다. 이어서, 상기 하부전극(29b)이 형성된 결과물을 표면세정한 후 유전체막(31) 및 상부전극(33)을 차례로 형성한다. 여기서, 상기 표면세정 공정은 수산화 암모니움 용액, 과산화수소, 및 탈이온수가 혼합된 세정액 및 불산용액에 차례로 담구어 실시한다. 이때, 상기 세정액에 의하여 실리콘으로 이루어진 돌출부가 식각되어 약 30Å 내지 40Å 정도 식각된다. 그러나, 상술한 열처리 공정을 적절히 실시하면, 하부전극(29b)을 표면세정할지라도 최종적인 돌출부의 크기, 예컨대 돌출부의 최소직경(D2)을 일정크기 이상으로 유지할 수 있다.5 is a cross-sectional view for explaining a step of forming a lower electrode 29b, a dielectric film 31, and an upper electrode 33 having a regrown protrusion on a surface thereof. In detail, the resulting lower electrode 29a is formed by heat-treating the resulting product at a temperature of 800 ° C. to 850 ° C. for about 30 minutes in a nitrogen gas atmosphere, so that the protrusion of the surface of the deformed lower electrode 29 a is regrown. The electrode 29b is formed. Subsequently, after the surface of the resultant on which the lower electrode 29b is formed, the dielectric layer 31 and the upper electrode 33 are sequentially formed. Here, the surface cleaning process is carried out by immersing in a cleaning solution and hydrofluoric acid solution in which the ammonium hydroxide solution, hydrogen peroxide, and deionized water are mixed. At this time, the protrusions made of silicon are etched by the cleaning solution to etch about 30 kPa to 40 kPa. However, if the above heat treatment step is properly performed, even if the lower electrode 29b is surface-washed, the size of the final protrusion, for example, the minimum diameter D2 of the protrusion, can be maintained above a certain size.
상술한 본 발명에 따라 형성된 커패시터의 특성을 도 5를 참조하여 설명하면 다음과 같다. 먼저, 하부전극(29b)을 접지시키고 상부전극(33)에 양(+)의 전압을 인가하면, 하부전극(29b) 표면 아래에 전하 축적층(charge accumulation layer)이 형성되어 커패시터의 전체 용량은 유전체막(31)의 두께 및 유전상수에 의해서만 결정된다. 그러나, 상기 하부전극(29b)을 접지시키고 상부전극(33)에 음(-)의 전압을 가하면, 하부전극(29b) 표면 아래에 전자가 고갈되어 소정의 폭(W)을 갖는 공핍층(D1)이 형성된다. 이에 따라, 상부전극(33)에 음(-)의 전압이 인가되면, 공핍층(D1)에 의한 기생 커패시터, 즉 공핍 커패시터는 유전체막(31)에 의한 절연막 커패시터와 직렬 연결된 상태를 보인다. 결과적으로, 상부전극(33)에 음(-)의 전압이 인가되면, 상부전극(33)에 양(+)의 전압이 인가된 경우에 비하여 커패시터의 전체 용량이 감소된 최소 커패시턴스를 보인다. 이때, 상기 돌출부의 최소 직경(D2)이 공핍층(D1) 폭(W)의 두배보다 작으면, 최소 커패시턴스는 급격히 감소한다. 그러나, 본 발명에 따르면, 변형된 하부전극(29a)을 열처리하여 돌출부를 재성장시킨다. 따라서, 유전체막(31)을 형성하기 전에 표면세정을 실시할지라도 돌출부의 최소직경(D2)이 공핍층(D1) 폭(W)의 두배보다 크도록 조절할 수 있다. 따라서, 커패시터의 최소 커패시턴스가 급격히 감소하는 현상을 방지할 수 있다.The characteristics of the capacitor formed according to the present invention described above will be described with reference to FIG. 5. First, when the lower electrode 29b is grounded and a positive voltage is applied to the upper electrode 33, a charge accumulation layer is formed below the surface of the lower electrode 29b, so that the total capacitance of the capacitor It is determined only by the thickness and dielectric constant of the dielectric film 31. However, when the lower electrode 29b is grounded and a negative voltage is applied to the upper electrode 33, the depletion layer D1 having a predetermined width W may be depleted of electrons under the surface of the lower electrode 29b. ) Is formed. Accordingly, when a negative voltage is applied to the upper electrode 33, the parasitic capacitor, that is, the depletion capacitor by the depletion layer D1, is connected in series with the insulating film capacitor by the dielectric film 31. As a result, when a negative voltage is applied to the upper electrode 33, the total capacitance of the capacitor is reduced compared to the case where a positive voltage is applied to the upper electrode 33. At this time, if the minimum diameter D2 of the protrusion is smaller than twice the width W of the depletion layer D1, the minimum capacitance is drastically reduced. However, according to the present invention, the deformed lower electrode 29a is heat treated to regrow the protrusion. Therefore, even if surface cleaning is performed before the dielectric film 31 is formed, the minimum diameter D2 of the protrusion can be adjusted to be larger than twice the width W of the depletion layer D1. Therefore, the phenomenon in which the minimum capacitance of the capacitor decreases rapidly can be prevented.
본 발명은 상기 실시예에 한정되지 않고 당업자의 수준에서 그 변형 및 개량이 가능하다.The present invention is not limited to the above embodiments, and modifications and improvements are possible at the level of those skilled in the art.
상술한 바와 같이 본 발명에 따르면, 실리콘 핵이 제거된 결과물을 열처리함으로써 돌출부를 원하는 크기로 증가시킬 수 있다. 따라서, 유전체막을 형성하기 전에 표면세정을 실시할지라도 일정크기보다 큰 돌출부를 갖는 하부전극을 형성할 수 있다. 결과적으로, 상부전극에 음(-)의 전압이 인가될지라도 돌출부 전체가 공핍층으로 변하는 현상을 방지할 수 있으므로 커패시터의 특성을 개선시킬 수 있다.As described above, according to the present invention, the protrusion may be increased to a desired size by heat treating the resultant product from which the silicon nucleus is removed. Therefore, even if surface cleaning is performed before the dielectric film is formed, the lower electrode having a protrusion larger than a predetermined size can be formed. As a result, even if a negative voltage is applied to the upper electrode, it is possible to prevent the entire projection from changing to the depletion layer, thereby improving the characteristics of the capacitor.
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970052352A KR19990031571A (en) | 1997-10-13 | 1997-10-13 | Capacitor Formation Method Using Hemispherical Silicon Layer |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990031571A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020056267A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Method of manufacturing capacitor |
| KR100737304B1 (en) * | 1999-12-03 | 2007-07-09 | 에이에스엠 인터내셔널 엔.브이. | Conformal thin films over textured capacitor electrodes |
-
1997
- 1997-10-13 KR KR1019970052352A patent/KR19990031571A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100737304B1 (en) * | 1999-12-03 | 2007-07-09 | 에이에스엠 인터내셔널 엔.브이. | Conformal thin films over textured capacitor electrodes |
| KR20020056267A (en) * | 2000-12-29 | 2002-07-10 | 박종섭 | Method of manufacturing capacitor |
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Legal Events
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| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |