KR19990016047A - Tape Circuit Board and Chip Size Semiconductor Chip Package Using the Same - Google Patents
Tape Circuit Board and Chip Size Semiconductor Chip Package Using the Same Download PDFInfo
- Publication number
- KR19990016047A KR19990016047A KR1019970038469A KR19970038469A KR19990016047A KR 19990016047 A KR19990016047 A KR 19990016047A KR 1019970038469 A KR1019970038469 A KR 1019970038469A KR 19970038469 A KR19970038469 A KR 19970038469A KR 19990016047 A KR19990016047 A KR 19990016047A
- Authority
- KR
- South Korea
- Prior art keywords
- semiconductor chip
- tape
- circuit board
- circuit
- package
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Wire Bonding (AREA)
Abstract
본 발명은 테이프 회로기판과 그에 형성된 솔더 볼들을 통하여 반도체 칩과 주 기판과의 전기적 접속을 구현하는 칩 크기의 반도체 칩 패키지에 관한 것으로서, 인쇄회로기판 또는 세라믹 기판을 이용한 종래의 칩 크기 패키지(CSP)의 경우 금속 세선에 의한 접속 방법은 회로배선의 미세화 및 박형화에 한계가 있고 공정 시간이 길며, 금속 리드 접속 방식은 탄성중합체가 칩과 기판 사이에 개재됨으로써 제조 공정이 복잡해지는 문제점을 해결하기 위하여, 반도체 칩 상부면의 입/출력 패드 상에 형성된 금속 패드를 통하여 절연 테이프 상에 형성된 회로배선과 반도체 칩 간의 전기적 접속을 일괄적으로 이룬 후 상방향 또는 하방향으로 180。 절곡되어 반도체 칩의 상부 또는 하부에서 솔더 볼을 형성시키는 테이프 회로기판을 사용한 반도체 칩 패키지에 관한 것이다. 반도체 칩과 회로배선의 접속을 위하여 회로기판의 중앙에는 개구부가 형성되며 수지로 봉지된다. 그리고 회로기판의 절곡을 쉽게 하기 위하여 슬릿이 형성되며, 슬릿을 통하여 노출된 회로배선에는 보호막이 형성되기도 한다. 접착층이 회로기판과 봉지수지 또는 회로기판과 반도체 칩의 하부면을 접착시키며, 반도체 칩의 상부 또는 하부에 형성되는 솔더 볼들은 격자형으로 배열된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a chip size semiconductor chip package that implements electrical connection between a semiconductor chip and a main substrate through a tape circuit board and solder balls formed thereon, and the conventional chip size package (CSP) using a printed circuit board or a ceramic substrate. In the case of), the connection method by the fine metal wire has a limitation in miniaturization and thinning of the circuit wiring, and the processing time is long, and the metal lead connection method solves the problem of complicated manufacturing process by interposing the elastomer between the chip and the substrate. After the electrical connection between the circuit wiring formed on the insulating tape and the semiconductor chip is made through the metal pad formed on the input / output pad of the upper surface of the semiconductor chip at the same time, it is bent 180 ° upward or downward to form an upper portion of the semiconductor chip. Or a semiconductor chip package using a tape circuit board to form solder balls at the bottom It is about. Openings are formed in the center of the circuit board for connection between the semiconductor chip and the circuit wiring, and are sealed with resin. In addition, a slit is formed to facilitate bending of the circuit board, and a protective film may be formed on the circuit wiring exposed through the slit. The adhesive layer bonds the circuit board and the encapsulation resin or the circuit board and the lower surface of the semiconductor chip, and the solder balls formed on the upper or lower portion of the semiconductor chip are arranged in a lattice shape.
Description
본 발명은 반도체 칩 패키지에 관한 것으로서, 보다 구체적으로는 테이프 회로기판과 그에 형성된 솔더 볼들을 통하여 반도체 칩과 주 기판과의 전기적 접속을 구현하며, 칩 크기에 근접한 패키지를 구현할 수 있는 반도체 칩 패키지에 관한 것이다.The present invention relates to a semiconductor chip package. More specifically, the present invention relates to a semiconductor chip package that implements electrical connection between a semiconductor chip and a main substrate through a tape circuit board and solder balls formed thereon, and can implement a package close to a chip size. It is about.
오늘날 전자산업의 추세는 더욱 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 볼 그리드 어레이(ball grid array; BGA) 패키지이다. 이 BGA 패키지는 통상적인 플라스틱 패키지에 비하여, 주 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 갖고 있다.The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more efficient and more reliable. One of the important technologies that enables the accomplishment of such product design goals is package assembly technology. Accordingly, one of the packages developed recently is a ball grid array (BGA) package. This BGA package has the advantages of being able to reduce the mounting area on the mother board and excellent electrical properties, compared to the conventional plastic package.
도 1을 참조하여 BGA 패키지(10)의 구조를 설명하자면, 인쇄회로기판(12; printed circuit board) 상부면의 중앙에는 반도체 칩(11)이 접착되고, 그 주변으로는 회로배선(13)이 패턴화되어 있다. 회로배선(13)은 관통구멍(15)을 통하여 인쇄회로기판(12) 하부면까지 연장된다. 인쇄회로기판(12) 상부면의 회로배선(13)은 반도체 칩(11)과, 하부면의 회로배선(13)은 주 기판(도시되지 않음)과 각각 전기적으로 접속된다. 회로배선(13)과 반도체 칩(11) 간의 전기 접속을 매개하는 것은 금속 세선(14; bonding wire)이며, 회로배선(13)과 주 기판 간의 전기접속을 매개하는 것은 솔더 볼(16; solder ball)이다. 이 솔더 볼(16)이 반도체 칩(11)과 반대쪽의 기판면에 격자형으로 자유롭게 형성될 수 있기 때문에 BGA 패키지라 불리며, 패키지의 외곽을 따라 외부 리드들이 형성된 통상적인 패키지에 비하여 실장 면적이 축소되는 것이다. 반도체 칩(11)과 금속 세선(14)을 포함하여 인쇄회로기판(12)의 상부면은 수지(17)로 봉지된다.Referring to FIG. 1, the structure of the BGA package 10 will be described. A semiconductor chip 11 is bonded to a center of an upper surface of a printed circuit board 12, and a circuit wiring 13 is disposed around the periphery of the printed circuit board 12. It is patterned. The circuit wiring 13 extends to the bottom surface of the printed circuit board 12 through the through hole 15. The circuit wiring 13 of the upper surface of the printed circuit board 12 is electrically connected to the semiconductor chip 11, and the circuit wiring 13 of the lower surface of the printed circuit board 12 is electrically connected to the main substrate (not shown). Mediating the electrical connection between the circuit wiring 13 and the semiconductor chip 11 is a metal bonding wire 14, and mediating the electrical connection between the circuit wiring 13 and the main substrate is a solder ball 16. )to be. This solder ball 16 is called a BGA package because it can be freely formed in a lattice shape on the substrate surface opposite to the semiconductor chip 11, and the mounting area is reduced compared to a conventional package in which external leads are formed along the outside of the package. Will be. The upper surface of the printed circuit board 12 including the semiconductor chip 11 and the fine metal wire 14 is sealed with a resin 17.
그런데, 인쇄회로기판(12)은 회로배선(13)을 형성할 수 없는, 즉 반도체 칩(11)이 접착되는 영역이 불가피하게 필요하기 때문에, 그만큼 패키지(10)의 크기는 반도체 칩(11) 크기에 비하여 증가하게 된다. 따라서 BGA 패키지는 그 크기의 감소에 한계가 있다. 이러한 사정에서 제안된 것이 CSP(chip size package)라 불리는 칩 크기의 패키지이다.By the way, since the printed circuit board 12 cannot form the circuit wiring 13, that is, the area to which the semiconductor chip 11 is bonded is inevitably required, the size of the package 10 is as large as that of the semiconductor chip 11. It increases with respect to size. Therefore, the BGA package is limited in its size reduction. Proposed in this context is a chip size package called a chip size package (CSP).
CSP는 미국, 일본, 한국 등의 십수개의 회사로부터 여러 유형이 소개되고 있으며, 또한 현재 개발이 진행되고 있는 실정이다. CSP는 BGA 패키지를 응용한 것으로서, 인쇄회로기판 외에 세라믹 회로기판을 사용하기도 하며, 금속 세선 또는 금속 리드로서 반도체 칩과 기판의 전기적 접속을 구현한다. 그런데, 이 방법들은 각각 단점들을 안고 있다. 금속 세선에 의한 접속 방법은 근본적으로 캐필러리(capillary)라는 장비를 이용하기 때문에 회로배선의 미세화에 대한 대응에 한계가 있고, 금속 세선의 루프(loop) 높이 때문에 패키지의 박형화에도 문제가 있다. 게다가, 금속 세선들을 일일이 칩의 입/출력 패드에 접속해야 되기 때문에 시간이 좀 걸린다는 단점도 있다. 한편, 금속 리드 접속 방식은 탄성중합체(elastomer)가 칩과 기판 사이에 개재되기 때문에 제조 공정이 복잡하다는 단점이 있다.CSPs are introduced from dozens of companies in the United States, Japan, and Korea, and are currently being developed. CSP is a BGA package application, which uses a ceramic circuit board in addition to a printed circuit board, and implements electrical connection between a semiconductor chip and a substrate as a fine metal wire or a metal lead. However, each of these methods has its drawbacks. Since the connection method using fine metal wires basically uses a capillary device, there is a limit in response to miniaturization of circuit wiring, and there is a problem in thinning a package due to the loop height of fine metal wires. In addition, it takes some time because the fine metal wires must be connected to the chip's input / output pads. On the other hand, the metal lead connection method has a disadvantage in that the manufacturing process is complicated because an elastomer is interposed between the chip and the substrate.
따라서, 본 발명의 목적은 반도체 칩과 회로기판 간의 전기적 접속을 신속하고 용이하게 구현함으로써 반도체 칩 패키지 제조의 생산성을 향상시켜 대량 생산할 수 있도록 하는 것이다.Accordingly, it is an object of the present invention to improve the productivity of semiconductor chip package manufacturing by mass-producing the semiconductor chip package by quickly and easily implementing the electrical connection between the semiconductor chip and the circuit board.
본 발명의 다른 목적은 반도체 칩과 근접한 크기를 가지는 칩 크기의 패키지를 제공하는데 있다.Another object of the present invention is to provide a chip size package having a size close to the semiconductor chip.
도 1은 종래기술에 따른 볼 그리드 어레이(BGA) 패키지의 한 예를 나타내는 단면도,1 is a cross-sectional view showing an example of a ball grid array (BGA) package according to the prior art;
도 2는 본 발명의 반도체 칩 패키지에 사용되는 테이프 회로기판을 나타내는 부분 절개 사시도,2 is a partially cutaway perspective view illustrating a tape circuit board used in a semiconductor chip package of the present invention;
도 3은 도 2의 III-III선을 따라 절단한 단면도로서, 테이프 회로기판에 반도체 칩이 접착된 상태를 보여주는 단면도,3 is a cross-sectional view taken along line III-III of FIG. 2, showing a state in which a semiconductor chip is bonded to a tape circuit board;
도 4는 본 발명에 따른 반도체 칩 패키지의 실시예를 보여주는 단면도로서, 도 3의 단계를 거쳐 패키지가 완성된 형태를 보여주는 도,4 is a cross-sectional view showing an embodiment of a semiconductor chip package according to the present invention, showing a form in which the package is completed through the steps of FIG.
도 5는 테이프 회로기판에 반도체 칩이 접착된 상태의 다른 예를 보여주는 단면도,5 is a cross-sectional view showing another example of a state in which a semiconductor chip is bonded to a tape circuit board;
도 6은 본 발명에 따른 반도체 칩 패키지의 다른 실시예를 보여주는 단면도로서, 도 5의 단계를 거쳐 패키지가 완성된 형태를 보여주는 도이다.6 is a cross-sectional view illustrating another embodiment of a semiconductor chip package according to the present invention, and illustrates a form in which a package is completed through the steps of FIG. 5.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
10 : BGA 패키지 11 : 반도체 칩10: BGA Package 11: Semiconductor Chip
12 : 인쇄회로기판 13 : 회로배선12: printed circuit board 13: circuit wiring
14 : 금속세선 15 : 관통구멍14 metal thin wire 15 through hole
16 : 솔더 볼 17 : 봉지수지16: solder ball 17: sealing resin
20, 50 : 테이프 회로기판 21, 51 : 테이프20, 50: tape circuit board 21, 51: tape
22, 52 : 개구부 23, 53 : 슬릿22, 52: opening 23, 53: slit
24, 54 : 패드 홀 25, 55 : 접착층24, 54: pad hole 25, 55: adhesive layer
26, 56 : 회로배선 27, 57 : 볼 패드26, 56: circuit wiring 27, 57: ball pad
28, 58 : 보호막 30, 60 : 반도체 칩28, 58: protective film 30, 60: semiconductor chip
32, 62 : 금속 범프 34, 64 : 봉지수지32, 62: metal bumps 34, 64: bag resin
36, 66 : 솔더 볼 40, 70 : 반도체 칩 패키지36, 66: solder ball 40, 70: semiconductor chip package
상기 목적을 달성하기 위하여, 본 발명은 중앙부에 개구부가 형성되고 개구부의 양쪽에 소정의 폭을 갖는 슬릿이 형성되며 슬릿의 바깥쪽에 복수개의 패드 홀들이 형성된 전기절연 테이프와, 테이프의 슬릿 바깥쪽 부분에 형성된 접착층과, 테이프의 패드 홀들에 각각 대응하여 테이프와 접착층 사이에 형성된 복수개의 볼 패드들 및 볼 패드들과 각각 연결되고 테이프와 접착층 사이에 소정의 패턴을 이루어 형성되며 테이프의 개구부 안쪽까지 연장된 복수개의 회로배선들을 포함하는 테이프 회로기판을 제공한다.In order to achieve the above object, the present invention provides an electrically insulating tape in which an opening is formed in a central portion, a slit having a predetermined width is formed on both sides of the opening, and a plurality of pad holes are formed outside of the slit, and an outer portion of the slit of the tape. And a plurality of ball pads and ball pads formed between the tape and the adhesive layer, respectively, corresponding to the adhesive layers formed on the tape and the pad holes of the tape, respectively, formed in a predetermined pattern between the tape and the adhesive layer, and extending to the inside of the opening of the tape. Provided is a tape circuit board including a plurality of circuit wirings.
본 발명에 따른 테이프 회로기판의 전기절연 테이프 및 접착층의 재질은 폴리이미드 수지 계열이 바람직하며, 테이프의 슬릿 내부에는 슬릿을 통하여 노출된 회로배선들을 보호하기 위한 보호막이 형성되는 것이 바람직하다.The material of the electrically insulating tape and the adhesive layer of the tape circuit board according to the present invention is preferably a polyimide resin series, and a protective film is formed in the slit of the tape to protect the circuit wirings exposed through the slit.
이와 같은 테이프 회로기판은 본 발명의 반도체 칩 패키지를 제공하는데 사용된다. 본 발명에 따른 반도체 칩 패키지는 상부면에 형성된 복수개의 입/출력 패드들을 가지는 반도체 칩을 포함한다. 본 발명의 패키지에 사용되는 테이프 회로기판은 전기절연 테이프와 접착층과 볼 패드들 및 회로배선들을 포함한다. 반도체 칩의 입/출력 패드들은 회로배선들의 내부리드와 각각 물리적으로 접합되고 전기적으로 접속된다. 그리고 내부리드가 상방향으로 180。 절곡되어 절곡부를 형성하며, 다시 절곡부가 연장되어 반도체 칩의 상부로 뻗어있는 외부리드를 형성한다. 회로배선의 내부리드와 절곡부의 연결부분의 하부 및 외부리드의 상부에는 전기절연 테이프가 형성된다. 그리고 복수개의 볼 패드들은 회로배선의 외부리드와 각각 연결되어 테이프를 통하여 외부로 노출된다. 접착층은 회로배선의 외부리드와 볼 패드의 하부에 형성된다. 반도체 칩의 입/출력 패드들과 회로배선들의 내부리드를 보호하기 위하여 반도체 칩의 상부면과 접착층의 하부면 사이에는 봉지수지가 개재되며, 테이프 회로기판의 테이프 사이로 각각 노출된 볼 패드에는 복수개의 솔더 볼들이 각각 물리적으로 접합되고 전기적으로 접속된다.Such a tape circuit board is used to provide the semiconductor chip package of the present invention. The semiconductor chip package according to the present invention includes a semiconductor chip having a plurality of input / output pads formed on an upper surface thereof. The tape circuit board used in the package of the present invention includes an electrically insulating tape, an adhesive layer, ball pads, and circuit wirings. The input / output pads of the semiconductor chip are physically bonded and electrically connected to the inner leads of the circuit wires, respectively. The inner lead is bent 180 ° in the upward direction to form a bent portion, and the bent portion is extended to form an outer lead extending to the upper portion of the semiconductor chip. Electrical insulating tape is formed on the lower part of the connection part of the inner lead and the bent portion of the circuit wiring and the upper part of the outer lead. The ball pads are connected to the external leads of the circuit wiring, respectively, and are exposed to the outside through the tape. The adhesive layer is formed under the outer lead of the circuit wiring and the ball pad. In order to protect the input / output pads of the semiconductor chip and the internal lead of the circuit wirings, an encapsulation resin is interposed between the upper surface of the semiconductor chip and the lower surface of the adhesive layer, and a plurality of ball pads are exposed between the tapes of the tape circuit board. Solder balls are each physically bonded and electrically connected.
본 발명의 패키지에 포함되는 회로배선의 절곡부에는 보호막이 형성되는 것이 바람직하며, 반도체 칩의 입/출력 패드들은 반도체 칩의 상부면 가장자리에 형성된다. 특히, 회로배선들의 절곡부는 반도체 칩의 마주보는 양쪽 외곽에 위치하며, 절곡부로부터 연장된 각각의 외부리드와 외부리드와 연결된 각각의 볼 패드는 반도체 칩의 상부 중앙쪽에 위치한다. 그리고 테이프 회로기판의 볼 패드들 및 그 상부에 형성된 솔더 볼들은 반도체 칩의 상부에서 격자형으로 배열되어 형성된다.A protective film is preferably formed at the bent portion of the circuit wiring included in the package of the present invention, and the input / output pads of the semiconductor chip are formed at the edge of the upper surface of the semiconductor chip. In particular, the bent portions of the circuit wires are located at opposite outer sides of the semiconductor chip, and each outer lead extending from the bent portion and each ball pad connected to the outer lead are positioned at the upper center side of the semiconductor chip. The ball pads of the tape circuit board and the solder balls formed thereon are arranged in a lattice shape on the semiconductor chip.
본 발명에 따른 다른 반도체 칩 패키지는 역시 상부면에 형성된 복수개의 입/출력 패드들을 가지는 반도체 칩을 포함하며, 전기절연 테이프와 접착층과 볼 패드들 및 회로배선들을 포함하는 테이프 회로기판을 사용한다. 반도체 칩의 입/출력 패드들은 회로배선들의 내부리드와 각각 물리적으로 접합되고 전기적으로 접속된다. 그리고 내부리드가 하방향으로 180。 절곡되어 절곡부를 형성하며, 다시 절곡부가 연장되어 반도체 칩의 하부로 뻗어있는 외부리드를 형성한다. 회로배선의 내부리드와 절곡부의 연결부분의 상부 및 외부리드의 하부에는 전기절연 테이프가 형성된다. 그리고 복수개의 볼 패드들은 회로배선의 외부리드와 각각 연결되어 테이프를 통하여 외부로 노출된다. 접착층은 회로배선의 외부리드와 볼 패드의 상부에 형성되어 반도체 칩의 하부면에 접착된다. 반도체 칩의 입/출력 패드들과 회로배선들의 내부리드를 보호하기 위하여 반도체 칩의 상부면에는 봉지수지가 형성되며, 테이프 회로기판의 테이프 사이로 각각 노출된 볼 패드에는 복수개의 솔더 볼들이 각각 물리적으로 접합되고 전기적으로 접속된다.Another semiconductor chip package according to the present invention also includes a semiconductor chip having a plurality of input / output pads formed on an upper surface, and uses a tape circuit board including an electrically insulating tape and an adhesive layer, ball pads and circuit wirings. The input / output pads of the semiconductor chip are physically bonded and electrically connected to the inner leads of the circuit wires, respectively. The inner lead is bent 180 ° downward to form a bent portion, and the bent portion is further extended to form an outer lead extending to the bottom of the semiconductor chip. Electrical insulating tape is formed on the upper part of the connection portion of the inner lead and the bent portion of the circuit wiring and the lower part of the outer lead. The ball pads are connected to the external leads of the circuit wiring, respectively, and are exposed to the outside through the tape. The adhesive layer is formed on the outer lead of the circuit wiring and the upper part of the ball pad and adhered to the lower surface of the semiconductor chip. An encapsulation resin is formed on the upper surface of the semiconductor chip to protect the input / output pads of the semiconductor chip and the internal leads of the circuit wirings, and a plurality of solder balls are physically formed on the ball pads respectively exposed between the tapes of the tape circuit board. Bonded and electrically connected.
본 발명의 패키지에 포함되는 회로배선의 절곡부에는 보호막이 형성되는 것이 바람직하며, 반도체 칩의 입/출력 패드들은 반도체 칩의 상부면 가장자리에 형성된다. 특히, 회로배선들의 절곡부는 반도체 칩의 마주보는 양쪽 외곽에 위치하며, 절곡부로부터 연장된 각각의 외부리드와 외부리드와 연결된 각각의 볼 패드는 반도체 칩의 하부 중앙쪽에 위치한다. 그리고 테이프 회로기판의 볼 패드들 및 그 하부에 형성된 솔더 볼들은 반도체 칩의 하부에서 격자형으로 배열되어 형성된다.A protective film is preferably formed at the bent portion of the circuit wiring included in the package of the present invention, and the input / output pads of the semiconductor chip are formed at the edge of the upper surface of the semiconductor chip. In particular, the bent portions of the circuit wires are located at opposite outer sides of the semiconductor chip, and each outer lead extending from the bent portion and each ball pad connected to the outer lead are positioned at the lower center side of the semiconductor chip. The ball pads of the tape circuit board and the solder balls formed thereunder are arranged in a lattice form at the bottom of the semiconductor chip.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면 전반을 통틀어 동일한 도면부호는 동일한 구성요소를 가리킨다.Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention. Like numbers refer to like elements throughout.
도 2는 본 발명의 반도체 칩 패키지에 사용되는 테이프 회로기판(20)을 나타내는 부분 절개 사시도이다. 도 2를 참조하면, 테이프 회로기판(20)은 중앙부에 개구부(22; window)가 형성되어 있고, 개구부(22)의 양쪽에 소정의 폭을 갖는 슬릿(23; slit)이 형성되어 있으며, 슬릿(23)의 바깥쪽에 복수개의 패드 홀(24; pad hole)들이 형성되어 있는 전기절연 테이프(21)를 포함한다. 테이프(21)의 슬릿(23) 바깥쪽 부분의 하부면에는 접착층(25)이 형성되어 있다. 또한, 테이프(21)의 패드 홀(24)들에 각각 대응하여 테이프(21)와 접착층(25) 사이에는 복수개의 볼 패드(27; ball pad)들이 형성되어 있고, 볼 패드(27)들과 각각 연결되는 복수개의 회로배선(26)들이 테이프(21)와 접착층(25) 사이에 소정의 패턴을 이루어 형성되어 있다. 회로배선(26)들은 테이프(21)의 개구부(22) 안쪽까지 연장된다(이하, 개구부 안쪽으로 진입한 회로배선들을 '내부리드(26a)'라 한다).2 is a partially cutaway perspective view showing a tape circuit board 20 used in the semiconductor chip package of the present invention. Referring to FIG. 2, the tape circuit board 20 has an opening 22 formed in a central portion thereof, a slit 23 having a predetermined width formed on both sides of the opening 22, and a slit. And an electrically insulating tape 21 in which a plurality of pad holes 24 are formed outside of the 23. An adhesive layer 25 is formed on the lower surface of the outer portion of the slit 23 of the tape 21. In addition, a plurality of ball pads 27 are formed between the tape 21 and the adhesive layer 25 to correspond to the pad holes 24 of the tape 21, respectively. A plurality of circuit wirings 26 connected to each other are formed in a predetermined pattern between the tape 21 and the adhesive layer 25. The circuit wirings 26 extend to the inside of the opening 22 of the tape 21 (hereinafter, the circuit wirings entering the inside of the opening are referred to as 'inner leads 26a').
개구부(22)는 반도체 칩(도 3의 30)과 회로배선들의 내부리드(26a) 간의 물리적, 전기적 접속을 구현하기 위한 곳이며, 슬릿(23)은 후술하겠지만 테이프 회로기판(20)을 180。로 구부리기 위한 곳이다. 패드 홀(24)들은 볼 패드(27)들을 노출시켜 솔더 볼(도 4의 36)을 형성시키기 위한 곳이다. 도 2에서 A가 가리키는 것은 개구부(22)를 통하여 회로배선(26)들과 접속되는 반도체 칩(도 3의 30)의 상부면이며, B가 가리키는 것은 최종적으로 패키지(도 4의 40)의 제조가 완료된 후 남게 되는 부분이다. 즉, 테이프 회로기판(20)은 도 2에 도시된 바와 같은 구성이 연속적으로 배열되어 있는 소위 릴(reel) 구조를 가진다. 따라서, 패키지의 제조가 연속적으로 이루어질 수 있다. 패키지의 제조가 완료된 후 각각 개별 패키지로 분리되는 영역이 B이다.The opening 22 is a place for implementing a physical and electrical connection between the semiconductor chip (30 in FIG. 3) and the inner lead 26a of the circuit wirings, and the slit 23 is 180 degrees to the tape circuit board 20 as will be described later. This is the place to bend. The pad holes 24 are for exposing the ball pads 27 to form solder balls (36 in FIG. 4). In FIG. 2, A indicates the top surface of the semiconductor chip 30 (FIG. 3) connected to the circuit wirings 26 through the opening 22, and B indicates the manufacture of the package 40 (FIG. 4) finally. Is the part that remains after the completion. That is, the tape circuit board 20 has a so-called reel structure in which the configuration as shown in FIG. 2 is continuously arranged. Thus, the manufacture of the package can be done continuously. After the manufacture of the package is complete, area B is separated into individual packages.
테이프 회로기판(20)의 전기절연 테이프(21) 및 접착층(25)의 재질은 폴리이미드 수지(polyimide resin) 계열이 바람직하며, 접착층(25)은 공정 조건에 따라 다른 재질들도 가능하다. 테이프(21)가 180。로 구부러질 때 슬릿(23)을 통하여 노출된 회로배선들(이하, '절곡부(26b)'라 한다)이 받는 충격을 완화하기 위하여, 또는 인접한 절곡부(26b)들 간의 전기적 단락을 방지하기 위하여, 슬릿(23) 내부에는 보호막(28)이 형성되는 것이 바람직하다. 보호막(28)은 실리콘 수지(silicone) 또는 폴리이미드 계열의 수지 등이 도포되어 형성될 수 있다. 한편, 내부리드(26a), 절곡부(26c), 외부리드(26b; 절곡부(26c)와 볼 패드(27)를 이어주는 회로배선의 일부분을 지칭한다)를 포함하는 회로배선(26)들과, 볼 패드(27)들은 구리 박판(copper foil)을 원하는 패턴으로 식각하여 이루어지며, 외부로 노출되는 부위에는 주석(Sn), 주석 합금, 금(Au), 금과 니켈(Ni) 합금 등이 도금될 수 있다.The material of the electrically insulating tape 21 and the adhesive layer 25 of the tape circuit board 20 is preferably a polyimide resin series, and the adhesive layer 25 may be made of other materials depending on process conditions. In order to mitigate the impact of the circuit wirings exposed through the slit 23 when the tape 21 is bent by 180 ° (hereinafter referred to as the bent portion 26b), or the adjacent bent portion 26b. In order to prevent an electrical short between them, a protective film 28 is preferably formed inside the slit 23. The protective layer 28 may be formed by coating a silicone resin or a polyimide resin. Meanwhile, circuit wirings 26 including an inner lead 26a, a bent portion 26c, and an outer lead 26b (refer to a portion of a circuit wiring connecting the bent portion 26c and the ball pad 27); The ball pads 27 are formed by etching a copper foil in a desired pattern, and tin (Sn), tin alloys, gold (Au), gold and nickel (Ni) alloys, and the like are exposed to the outside. Can be plated.
이와 같은 테이프 회로기판(20)은 반도체 칩 패키지를 제조하는데 사용될 수 있다. 도 3은 도 2의 III-III선을 따라 절단한 단면도로서, 테이프 회로기판(20)에 반도체 칩(30)이 접착된 상태를 보여주는 단면도이다. 도 3을 참조하면, 도 2에 도시된 테이프 회로기판(20)을 뒤집은 상태에서, 반도체 칩(30)이 테이프(21)의 개구부(22) 쪽으로 공급된다. 반도체 칩(30)의 상부면에는 복수개의 입/출력 패드(도시되지 않음)들이 형성되어 있으며, 입/출력 패드들의 상부에는 금속 범프(32; metal bump)들이 형성된다. 반도체 칩(30)의 입/출력 패드와 테이프 회로기판(20)의 내부리드(26a)는 각각 금속 범프(32)를 통하여 물리적으로 접합됨으로써 전기적으로도 접속된다. 이와 같은 접합은 내부리드(26a)들과 입/출력 패드들의 위치를 맞춘 뒤, 일괄적으로 열압착함으로써 가능하다. 이는 테이프 회로기판(20)을 사용하는 본 발명의 장점 중의 하나로서, 반도체 칩(30)과 기판(20) 간의 접합을 신속하고 용이하게 구현할 수 있다.Such a tape circuit board 20 may be used to manufacture a semiconductor chip package. 3 is a cross-sectional view taken along the line III-III of FIG. 2 and illustrates a state in which the semiconductor chip 30 is adhered to the tape circuit board 20. Referring to FIG. 3, in a state in which the tape circuit board 20 shown in FIG. 2 is turned over, the semiconductor chip 30 is supplied toward the opening 22 of the tape 21. A plurality of input / output pads (not shown) are formed on an upper surface of the semiconductor chip 30, and metal bumps 32 are formed on the input / output pads. The input / output pads of the semiconductor chip 30 and the inner leads 26a of the tape circuit board 20 are also electrically connected by physically bonding through the metal bumps 32, respectively. Such bonding is possible by aligning the inner leads 26a and the input / output pads and then thermally compressing them in a batch. This is one of the advantages of the present invention using the tape circuit board 20, it is possible to quickly and easily implement the bonding between the semiconductor chip 30 and the substrate 20.
반도체 칩(30)이 테이프 회로기판(20)에 접합된 후, 접합 부분(32) 및 반도체 칩(30)의 상부면 등을 보호하기 위하여 봉지수지(34)로 봉지한다. 봉지수지(34)로는 에폭시 수지(epoxy resin) 등이 가능하며, 봉지 방법은 포팅(potting) 방식을 사용한다. 도 3에 있어서 A, B는 도 2의 그것과 동일하다.After the semiconductor chip 30 is bonded to the tape circuit board 20, the semiconductor chip 30 is encapsulated with an encapsulation resin 34 to protect the bonding portion 32 and the upper surface of the semiconductor chip 30. The encapsulation resin 34 may be an epoxy resin or the like, and the encapsulation method uses a potting method. In FIG. 3, A and B are the same as that of FIG.
한편, 봉지 단계까지 완료되면, 테이프 회로기판(20)은 상방향으로 180。 구부러진다. 반도체 칩(30)의 입/출력 패드들은 반도체 칩(30)의 상부면 가장자리에 있으므로, 반도체 칩(30)의 외곽에 위치하던 외부리드(26b), 볼 패드(27) 등은, 도 4에 도시된 바와 같이, 반도체 칩(30)의 상부 쪽에 위치하게 되어, 칩 크기의 패키지 제조가 가능하게 된다. 도 4는 본 발명에 따른 반도체 칩 패키지(40)의 실시예를 보여주는 단면도로서, 도 3의 단계를 거쳐 패키지(40)가 완성된 형태를 보여주는 도이다.On the other hand, when the sealing step is completed, the tape circuit board 20 is bent 180 ° in the upward direction. Since the input / output pads of the semiconductor chip 30 are located at the edges of the upper surface of the semiconductor chip 30, the external leads 26b, the ball pads 27, etc., which are located outside the semiconductor chip 30, are illustrated in FIG. 4. As shown, it is located on the upper side of the semiconductor chip 30, it is possible to manufacture a chip size package. 4 is a cross-sectional view illustrating an embodiment of a semiconductor chip package 40 according to the present invention, and illustrates a form in which the package 40 is completed through the steps of FIG. 3.
도 4를 참조하면, 테이프(21)는 상방향으로 180。 절곡되며, 회로배선(26) 역시 절곡부(26c)에서 180。 절곡된다. 절곡부(26c)에는 전술한 바와 같이 보호막(28)이 형성되는 것이 바람직하다. 한편, 테이프(21)는 회로배선의 내부리드(26a)와 절곡부(26c)의 연결부분의 하부 및 외부리드(26b)의 상부에 위치하게 되며, 회로배선의 외부리드(26b)와 볼 패드(27)의 하부에 형성된 접착층(25)은 봉지수지(34)와 접착을 이루게 된다. 한편, 테이프 회로기판의 절곡 단계 이전에 도 2의 B 부분을 따라 절단이 선행되어야 함은 물론이다. 패키지(40) 제조의 마지막 단계는 테이프(21)의 패드 홀(도 2와 도 3의 24)을 통하여 노출된 볼 패드(27)에 솔더 볼(36; solder ball)을 형성하는 단계이다. 솔더 볼(36)들이 각각의 볼 패드(27)에 물리적으로 접합됨으로써, 패키지(40)는 솔더 볼(36)을 통하여 외부의 주 기판(도시되지 않음)과 전기적으로 접속될 수 있다. 볼 패드(27) 및 그 상부에 형성된 솔더 볼(36)은 반도체 칩(30)의 상부에서 격자형으로 배열되어 형성된다.Referring to FIG. 4, the tape 21 is bent 180 ° in the upward direction, and the circuit wiring 26 is also bent 180 ° at the bent portion 26c. It is preferable that the protective film 28 is formed in the bent part 26c as mentioned above. On the other hand, the tape 21 is located at the lower part of the connecting portion of the inner lead 26a and the bent portion 26c of the circuit wiring and the upper part of the outer lead 26b, and the outer lead 26b and the ball pad of the circuit wiring. The adhesive layer 25 formed at the lower portion of the 27 is bonded to the encapsulation resin 34. On the other hand, the cutting along the portion B of FIG. 2 should be preceded before the bending step of the tape circuit board. The final step in the manufacture of the package 40 is to form solder balls 36 in the ball pads 27 exposed through the pad holes (24 in FIGS. 2 and 3) of the tape 21. As the solder balls 36 are physically bonded to each ball pad 27, the package 40 can be electrically connected to an external main substrate (not shown) through the solder balls 36. The ball pads 27 and the solder balls 36 formed thereon are arranged in a lattice form on the semiconductor chip 30.
한편, 도 5 및 도 6에 테이프 회로기판(20)을 사용한 반도체 칩 패키지(50)의 다른 실시예를 보여주고 있다. 도 5 및 도 6을 참조하면, 전술한 실시예와 달리, 도 2에 도시된 테이프 회로기판(20)을 뒤집지 않고 바로 사용한다. 그리고 테이프(21)는 상방향이 아니라, 하방향으로 180。 구부러진다. 따라서 내부리드(26a)도 하방향으로 180。 절곡되어 절곡부(26c)를 형성하며, 다시 절곡부(26c)가 연장되어 반도체 칩(30)의 하부로 뻗어있는 외부리드(26b)를 형성한다. 테이프(21)는 내부리드(26a)와 절곡부(26c)의 연결부분의 상부 및 외부리드(26b)의 하부에 있게 된다. 절곡부(26c)에는 보호막(28)이 덮이며, 접착층(25)은 외부리드(26b)와 볼 패드(27)의 상부에 형성되어 반도체 칩(30)의 하부면에 접착되고, 봉지수지(34)는 반도체 칩(30)의 상부면에 형성되어 있다. 반도체 칩 하부에 격자형으로 배열되는 볼 패드(27) 하부에는 솔더 볼(36)이 각각 형성된다.Meanwhile, another embodiment of the semiconductor chip package 50 using the tape circuit board 20 is shown in FIGS. 5 and 6. 5 and 6, unlike the above-described embodiment, the tape circuit board 20 shown in FIG. 2 is used directly without inverting. The tape 21 is bent 180 ° in the downward direction, not in the upward direction. Accordingly, the inner lead 26a is also bent 180 ° downward to form the bent portion 26c, and the bent portion 26c is extended again to form the outer lead 26b extending below the semiconductor chip 30. . The tape 21 is in the upper part of the connection part of the inner lead 26a and the bend part 26c, and in the lower part of the outer lead 26b. A protective film 28 is covered on the bent portion 26c, and the adhesive layer 25 is formed on the outer lead 26b and the ball pad 27 to be adhered to the lower surface of the semiconductor chip 30. 34 is formed on the upper surface of the semiconductor chip 30. Solder balls 36 are formed below the ball pads 27 arranged in a lattice form under the semiconductor chips.
본 발명의 반도체 칩 패키지에 사용되는 테이프 회로기판은, 예를 들어, 테이프와 접착층의 두께가 각각 50㎛, 회로배선의 두께가 18㎛인 Microflex사(社)의 테이프 회로기판을 사용할 수 있으며, 패키지 제조시 반도체 칩 상부면에 도포되는 봉지수지의 높이는 패키지의 전체 두께에 영향을 주지 않도록 100㎛ 이하가 바람직하다. 그리고 솔더 볼은, 예를 들어, 그 직경이 12mil (1mil=10-3inch)인 것을 사용할 수 있으며, 솔더 볼은 테이프 회로기판이 패키지 제조에 투입되기 전에 미리 형성되어 있을 수도 있다.As the tape circuit board used in the semiconductor chip package of the present invention, for example, a tape circuit board made by Microflex, each having a thickness of 50 μm and a thickness of 18 μm of a circuit wiring, may be used. The height of the encapsulation resin applied to the upper surface of the semiconductor chip during package manufacture is preferably 100 μm or less so as not to affect the overall thickness of the package. And the solder ball, for example, the diameter of 12mil (1mil = 10-3 inch) can be used, the solder ball may be preformed before the tape circuit board is put into the package manufacturing.
이상과 같이, 테이프 회로기판을 사용하는 본 발명의 반도체 칩 패키지는 반도체 칩과 회로기판 간의 전기적 접속이 일괄적으로 이루어지기 때문에, 핀수(회로배선의 개수)에 상관없이 칩 접착에 소요되는 시간이 단축되고 단순해진다. 그리고 종래의 금속 세선 방식에 사용되는 캐필러리와 같은 장비가 필요없기 때문에, 회로배선의 미세화에 대한 대응에 유리하다. 게다가, 종래의 금속 리드 방식에서는 리드를 구성하는 금(Au)이 20㎛ 정도의 두께였으나, 본 발명에서는 금이 단지 도금층으로서만 필요하기 때문에 5㎛ 이하의 두께로 형성할 수 있으며, 이는 원가 절감 측면에서 유리하다.As described above, in the semiconductor chip package of the present invention using the tape circuit board, since the electrical connection between the semiconductor chip and the circuit board is made in a batch, the time required for bonding the chip is independent of the number of pins (the number of circuit wirings). It is shortened and simplified. And since there is no need for equipment such as capillary used in the conventional metal thin wire system, it is advantageous to cope with miniaturization of circuit wiring. In addition, in the conventional metal lead method, gold (Au) constituting the lead was about 20 μm thick, but in the present invention, since gold is only needed as the plating layer, it can be formed to a thickness of 5 μm or less, which reduces cost. It is advantageous from the side.
또한, 본 발명의 반도체 칩 패키지는 테이프 회로기판을 180。 절곡함으로써 패키지의 크기를 반도체 칩의 크기 수준으로 근접시킬 수 있다. 즉, CSP의 구현이 가능하다.In addition, the semiconductor chip package of the present invention can be close to the size of the semiconductor chip by bending the tape circuit board 180 °. That is, the CSP can be implemented.
Claims (14)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038469A KR100470144B1 (en) | 1997-08-12 | 1997-08-12 | Semiconductor chip package with tape circuit board and chip size using it |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970038469A KR100470144B1 (en) | 1997-08-12 | 1997-08-12 | Semiconductor chip package with tape circuit board and chip size using it |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990016047A true KR19990016047A (en) | 1999-03-05 |
| KR100470144B1 KR100470144B1 (en) | 2005-05-27 |
Family
ID=43665879
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970038469A KR100470144B1 (en) | 1997-08-12 | 1997-08-12 | Semiconductor chip package with tape circuit board and chip size using it |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100470144B1 (en) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020049145A (en) * | 2000-12-19 | 2002-06-26 | 박종섭 | An electric tape for fabricating package and a package using of an electric tape |
| KR100449034B1 (en) * | 1999-12-10 | 2004-09-18 | 앰코 테크놀로지 코리아 주식회사 | semiconductor package and its manufacturing method |
| KR100520409B1 (en) * | 2000-01-21 | 2005-10-11 | 삼성전자주식회사 | Ball grid array type multi-chip package |
| KR100744151B1 (en) * | 2006-09-11 | 2007-08-01 | 삼성전자주식회사 | Package on package suppressing a solder non-wet defect |
| US9144153B2 (en) | 2011-10-05 | 2015-09-22 | Electronics And Telecommunications Research Institute | Method of manufacturing a fabric type circuit board |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3012753B2 (en) * | 1993-03-19 | 2000-02-28 | 松下電器産業株式会社 | TAB package and connection method |
| KR200245729Y1 (en) * | 1995-12-29 | 2001-12-17 | 마이클 디. 오브라이언 | Semiconductor Package Structure |
| KR200153438Y1 (en) * | 1995-12-29 | 1999-08-02 | 김영환 | Chip scale package using a tab tape |
| JP3695893B2 (en) * | 1996-12-03 | 2005-09-14 | 沖電気工業株式会社 | Semiconductor device, manufacturing method and mounting method thereof |
| KR100251868B1 (en) * | 1997-02-18 | 2000-04-15 | 김규현 | Chip scale semiconductor package using flexible circuit board and manufacturing method thereof |
-
1997
- 1997-08-12 KR KR1019970038469A patent/KR100470144B1/en not_active IP Right Cessation
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100449034B1 (en) * | 1999-12-10 | 2004-09-18 | 앰코 테크놀로지 코리아 주식회사 | semiconductor package and its manufacturing method |
| KR100520409B1 (en) * | 2000-01-21 | 2005-10-11 | 삼성전자주식회사 | Ball grid array type multi-chip package |
| KR20020049145A (en) * | 2000-12-19 | 2002-06-26 | 박종섭 | An electric tape for fabricating package and a package using of an electric tape |
| KR100744151B1 (en) * | 2006-09-11 | 2007-08-01 | 삼성전자주식회사 | Package on package suppressing a solder non-wet defect |
| US9144153B2 (en) | 2011-10-05 | 2015-09-22 | Electronics And Telecommunications Research Institute | Method of manufacturing a fabric type circuit board |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100470144B1 (en) | 2005-05-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6252298B1 (en) | Semiconductor chip package using flexible circuit board with central opening | |
| US7109065B2 (en) | Bumped chip carrier package using lead frame and method for manufacturing the same | |
| US5953589A (en) | Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same | |
| US6228683B1 (en) | High density leaded ball-grid array package | |
| US6071755A (en) | Method of manufacturing semiconductor device | |
| US6013946A (en) | Wire bond packages for semiconductor chips and related methods and assemblies | |
| JP5227501B2 (en) | Stack die package and method of manufacturing the same | |
| US20080182398A1 (en) | Varied Solder Mask Opening Diameters Within a Ball Grid Array Substrate | |
| JPH0595015A (en) | Semiconductor device | |
| JPH1012769A (en) | Semiconductor device and its manufacture | |
| US6936922B1 (en) | Semiconductor package structure reducing warpage and manufacturing method thereof | |
| KR100292033B1 (en) | Semiconductor chip package and method for manufacturing same | |
| KR100470144B1 (en) | Semiconductor chip package with tape circuit board and chip size using it | |
| US20070108609A1 (en) | Bumped chip carrier package using lead frame and method for manufacturing the same | |
| KR100533761B1 (en) | semi-conduSSor package | |
| KR100536886B1 (en) | Chip scale package and method for manufacturing thereof | |
| KR100337455B1 (en) | Semiconductor Package | |
| KR100762871B1 (en) | method for fabricating chip scale package | |
| KR100610917B1 (en) | Wire bonding structure between semiconductor chip and substrate, and semiconductor package using it, and manufacturing method of the same | |
| KR100542672B1 (en) | Semiconductor package | |
| JP2568057B2 (en) | Integrated circuit device | |
| JPH07183425A (en) | Semiconductor device and its manufacture | |
| KR100612761B1 (en) | Chip scale stack chip package | |
| KR100199287B1 (en) | Chip scaled package using clip lead | |
| KR19980034118A (en) | Semiconductor Chip Scale Package (CSP) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |