KR19980046450A - I2C bus control circuit in video playback device - Google Patents
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Abstract
본 발명은 메모리에 동작전원이 공급되지 않은 상태에서 대기전원(ST)만 공급되어도 상기 메모리과 마이컴(즉, 마이컴)간의 통신이 가능하도록 하는 영상재생장치에서의 I2C버스 제어회로에 관한 것으로, 데이터전송라인(SDA)와 클럭전송라인(SCK)으로 이루어진 I2C버스에 다수의 슬래이브(10,11,12,---)와 그 슬래이브를 제어하기 위한 마이컴(1)이 연결되어 상기 마이컴(1)과 상기 슬래이브(10,11,12,---)가 상기 I2C버스를 통해 각종 데이터신호와 클럭신호를 송수신할 수 있도록 된 영상재생장치에 있어서, 대기전원이 공급되면 상기 마이컴(1)과 특정 슬래이브간의 I2C버스가 동작하여 상기 마이컴(1)과 특정 슬래이브간의 양방향통신이 가능하도록 함과 더불어 동작전원이 공급되면 상기 마이컴(10)과 상기 슬래이브(10,11,12,---)간의 I2C버스가 동작하여 상기 마이컴과 상기 슬래이브(10,11,12,---)간의 양방향통신이 가능하도록 하는 버퍼제어부(20)를 더 포함하여 구성된 것을 특징으로 한다.The present invention relates to an I 2 C bus control circuit in a video reproducing apparatus that enables communication between the memory and the microcomputer (i.e., the microcomputer) even when only standby power ST is supplied in a state where no operating power is supplied to the memory. A plurality of slaves (10, 11, 12, ---) and a microcomputer (1) for controlling the slaves are connected to an I 2 C bus formed of a data transmission line (SDA) and a clock transmission line (SCK). In the video reproducing apparatus in which the microcomputer 1 and the slaves 10, 11, 12, --- can transmit and receive various data signals and clock signals through the I 2 C bus, standby power is supplied. When the I 2 C bus between the micom 1 and a specific slave is operated to enable bidirectional communication between the micom 1 and a specific slave and when operating power is supplied, the micom 10 and the slave to the I 2 C bus between the (10,11,12, ---), the operation Further it includes a buffer control unit 20 to two-way communication is to be between yikeom and said slave (10,11,12, ---) is characterized in that configured.
Description
본 발명은 영상재생장치에서의 I2C버스 제어회로에 관한 것으로, 보다 상세하게는 메모리에 동작전원이 공급되지 않은 상태에서 대기전원만 공급되어도 상기 메모리과 마이컴(즉, 마이컴)간의 통신이 가능하도록 하는 영상재생장치에서의 I2C버스 제어회로에 관한 것이다.The present invention relates to an I 2 C bus control circuit in a video reproducing apparatus. More particularly, the present invention relates to a communication between the memory and a microcomputer (i.e., a microcomputer) even when only standby power is supplied without operating power supplied to the memory. An I 2 C bus control circuit in a video reproducing apparatus.
일반적으로 영상재생장치로서 채용되는 화상표시장치는 그 표시방식에 따라 직시형 화상표시장치와 투사형 화상표시장치로 구분되는 바, CRT(Cathode Ray Tube) 등으로 구성되는 직시형 화상표시장치는 화질은 좋으나 화면이 커지게 되면 중량 및 두께가 증대되고 그 만큼 가격이 상승한다는 단점으로 인하여 대화면을 구비하는데 한계가 있으며, 액정표시장치(LCD;Liquid Crystal Display)로 구성되는 투사형 화상표시장치는 대화면이고 박형화가 가능하여 중량을 줄일 수는 있지만 편광판에 의한 광손실이 크로 액정표시 구동을 위한 박막트랜지스터가 화소마다 형성되어 있으므로, 개구율(광이 투과면적)을 높이는데 한계가 있고 또한 광효율이 낮다는 문제점이 있다.In general, an image display device employed as an image reproducing apparatus is classified into a direct view type image display device and a projection type image display device according to its display method. A direct view type image display device composed of a CRT (Cathode Ray Tube) or the like has a high image quality. Although it is good, there is a limitation in providing a large screen due to the disadvantage that the larger the screen, the larger the weight and thickness and the higher the price. The projection type image display device composed of a liquid crystal display (LCD) is a large screen and thinner. Although it is possible to reduce the weight, the light loss due to the polarizing plate is large, and since the thin film transistors for driving the liquid crystal display are formed for each pixel, there is a limit to increase the aperture ratio (light transmission area) and the problem of low light efficiency. have.
첨부되어진 도 1을 참조하여 종래 기술을 설명한다.The prior art will be described with reference to FIG. 1.
데이터전송라인(SDA)와 클럭전송라인(SCK)으로 이루어진 I2C버스에는 다수의 슬래이브(10,11,12,---)와 그 슬래이브(10,11,12,---)를 제어하기 위한 마이컴(1)이 연결되어있는 바, 그 마이컴(1)이 상기 I2C버스를 통해 상기 슬래이브(10,11,12,---)로 각종 제어신호를 인가함과 더불어 그 슬레이브(10,11,12,---)로부터 인가되는 상태보고신호를 상기 I2C버스를 통해 인가받음으로써 상기 I2C버스를 매개하여 상기 마이컴(1)와 상기 슬래이브(10,11,12,---)간의 양방향통신이 가능해진다.A plurality of slaves (10,11,12, ---) and their slaves (10,11,12, ---) are included in the I 2 C bus, which consists of a data transmission line (SDA) and a clock transmission line (SCK). The microcomputer 1 for controlling the microcomputer 1 is connected, and the microcomputer 1 applies various control signals to the slaves 10, 11, 12, --- via the I 2 C bus. the slave (10,11,12, ---), the microcomputer (1), to mediate the I 2 C bus by receiving a signal reporting the status to be applied is applied through the I 2 C bus and said slave from the (10, Bi-directional communication between 11,12, --- is possible.
한편, 상기한 구조에서 상기 마이컴(1)은 전원부(도시 생략)로부터 공급되는 대기전원(STAND-BY VOLTAGE)에 기초하여 동작상태(LIVE상태)를 유지하고 있는 반면, 상기 슬래이브(10,11,12,---)는 상기 전원부로부터 동작전원이 공급되어야만 동작상태가 되기 때문에 해당 영상재생장치의 AC플러그가 꽂힌 상태에서 전원이 오프되어지면 상기 마이컴(1)만이 동작상태를 유지하며, 다른 슬래이브(10,11,12,---)는 상기 전원이 온되어 동작전원이 공급되는 시점에서 동작상태가 된다.On the other hand, in the above structure, the microcomputer 1 maintains an operating state (LIVE state) based on standby power (STAND-BY VOLTAGE) supplied from a power supply unit (not shown). (12, ---) is the operating state only when the operating power is supplied from the power supply unit, so when the power is turned off while the AC plug of the video player is plugged in, only the microcomputer 1 maintains the operating state. The slaves 10, 11, 12,-are in an operating state when the power is turned on and the operating power is supplied.
그러나, 상기한 경우에서 메모리(10)이 해당 영상재생장치에 대한 상태설정데이터를 저장하고 있는 메모리인 경우에 전원이 오프되어지면, 상기 메모리(10)로 동작전원이 인가되지 않음으로 인하여 동작불상태가 되고, 그러한 상태를 유지하고 있다가 상기 전원이 온 되어지면 상기 마이컴(1)은 상기 메모리(10)에 저장된 상태설정데이터를 독출하여 그 상태설정데이터에 기초하여 해당 영상재생장치에 대한 상태제어를 수행한다.However, if the power is turned off when the memory 10 is a memory storing state setting data for the video reproducing apparatus in the above case, the operation power is not applied to the memory 10 because the operating power is not applied. State, the microcomputer 1 reads out the state setting data stored in the memory 10 when the power is turned on, and the state for the video reproducing apparatus is based on the state setting data. Perform control.
한편, 상기 메모리(10)이 전원이 온 된 상태에서만 동작상태를 유지하기 때문에 대기전원이 공급되는 상태에서는 상기 마이컴(1)와 상기 메모리(10)간의 통신이 불가능할 뿐 아니라 해당 영상재생장치의 전원이 온 되는 시점마다 상기 마이컴(1)가 상기 메모리(10)에 저장된 상태설정데이터를 독출하기 때문에 해당 영상재생장치의 온/오프가 잦은 경우에는 상기 마이컴(1)가 상기 메모리(10)에 기록된 상태설정데이터를 독출하는데 다량(多量)의 전력이 소비되는 문제점이 있었다.On the other hand, since the memory 10 maintains its operating state only when the power is turned on, communication between the microcomputer 1 and the memory 10 is not only possible when the standby power is supplied, but also the power of the video reproducing apparatus. Since the microcomputer 1 reads the state setting data stored in the memory 10 every time it is turned on, the microcomputer 1 writes the memory 10 to the memory 10 when the video player is frequently turned on and off. There has been a problem that a large amount of power is consumed to read the set state setting data.
이에, 본 발명은 상기한 사정을 감안하여 창출되어진 것으로, 메모리에 동작전원이 공급되지 않은 상태에서 대기전원(ST)만 공급되어도 상기 메모리과 마이컴(즉, 마이컴)간의 통신이 가능하도록 하는 영상재생장치에서의 I2C버스 제어회로를 제공함에 그 목적이 있다.Accordingly, the present invention has been made in view of the above-described circumstances, and the video reproducing apparatus enables communication between the memory and the microcomputer (i.e., the microcomputer) even when only the standby power ST is supplied while the operating power is not supplied to the memory. Its purpose is to provide an I 2 C bus control circuit in.
상기한 목적을 실현하기 위한 본 발명의 일실시예에 따르면, 데이터전송라인(SDA)와 클럭전송라인(SCK)으로 이루어진 I2C버스에 다수의 슬래이브와 그 슬래이브를 제어하기 위한 마이컴이 연결되어 상기 마이컴과 상기 슬래이브가 상기 I2C버스를 통해 각종 데이터신호와 클럭신호를 송수신할 수 있도록 된 영상재생장치에 있어서, 대기전원이 공급되면 상기 마이컴과 특정 슬래이브간의 I2C버스가 동작하여 상기 마이컴과 특정 슬래이브간의 양방향통신이 가능하도록 함과 더불어 동작전원이 공급되면 상기 마이컴과 상기 슬래이브간의 I2C버스가 동작하여 상기 마이컴과 상기 슬래이브간의 양방향통신이 가능하도록 하는 버퍼제어부를 더 포함하여 구성된 영상재생장치에서의 I2C버스 제어회로가 제공된다.According to an embodiment of the present invention for realizing the above object, a plurality of slaves and a microcomputer for controlling the slaves in the I 2 C bus consisting of a data transmission line (SDA) and a clock transmission line (SCK) An image reproducing apparatus connected to the microcomputer and the slave to transmit / receive various data signals and clock signals through the I 2 C bus, wherein an standby power is supplied to the I 2 C bus between the microcomputer and a specific slave. Is operated to enable bidirectional communication between the micom and a specific slave, and when an operating power is supplied, an I 2 C bus between the micom and the slave operates to enable bidirectional communication between the micom and the slave. An I 2 C bus control circuit in an image reproducing apparatus further comprising a buffer control unit is provided.
상기한 구성으로 이루어진 본 발명에 의하면, 대기전원이 공급되는 상태에서는 상기 마이컴과 메모리이 동작상태를 유지하고 있기 때문에 상기 마이컴과 메모리간의 통신이 가능해진다.According to the present invention having the above-described configuration, the communication between the microcomputer and the memory becomes possible because the microcomputer and the memory are kept in the operating state when the standby power is supplied.
도 1은 종래 영상재생장치에서의 I2C버스의 구성을 나타낸 도면,1 is a diagram showing the configuration of an I 2 C bus in a conventional video reproducing apparatus;
도 2는 본 발명의 일실시예에 따른 영상재생장치에서의 I2C버스 제어회로의 구성을 나타낸 도면,2 is a view showing the configuration of an I 2 C bus control circuit in a video reproducing apparatus according to an embodiment of the present invention;
도 3은 도 2에 도시된 버퍼제어부의 회로구성예를 나타낸 도면,3 is a diagram showing an example of a circuit configuration of a buffer control unit shown in FIG. 2;
도 4는 상기 버퍼제어부에서의 신호파형도를 나타낸 도면,4 is a view showing signal waveforms in the buffer control unit;
도 5는 본 발명의 일실시예에 따른 영상재생장치에서의 I2C버스 제어회로에서의 신호파형도를 나타낸 도면.5 is a signal waveform diagram of an I 2 C bus control circuit in an image reproducing apparatus according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
1:마이컴, 10:메모리1: microcomputer, 10: memory
11:슬래이브1 12:슬래이브211: Slave 1 12: Slave 2
20:버퍼제어부.20: buffer control unit.
이하, 첨부되어진 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
첨부되어진 도 2는 본 발명의 일실시예에 따른 영상재생장치에서의 I2C버스 제어회로의 구성을 나타낸 도면으로서, 동 도면에서 참조번호 1은 회로시스템에서 다른 디바이스들의 기본값 세팅이나 동작제어를 통제하는 기능을 수행하는 마이컴으로서, 본 발명에서 상기 마이컴(1)은 대기전원(ST)이 공급되면 상기 메모리(10)에 저장된 상태설정데이터를 독출하여 기본값으로 활용한다.2 is a diagram illustrating a configuration of an I 2 C bus control circuit in an image reproducing apparatus according to an embodiment of the present invention, wherein reference numeral 1 denotes a default setting or operation control of other devices in a circuit system. As a microcomputer that performs a controlling function, in the present invention, when the standby power ST is supplied, the microcomputer 1 reads out the state setting data stored in the memory 10 and utilizes the default value.
그런 후에 동작전원이 온되면 상기 마이컴(1)은 상기 메모리(10)로부터 독출된 상태설정데이터를 각 슬래이브에 전달하고, 사용자에 의해 설정되는 상태설정데이터를 각 슬래이브에 전달하는 기능을 수행한다.Then, when the operating power is turned on, the microcomputer 1 delivers the state setting data read from the memory 10 to each slave, and delivers the state setting data set by the user to each slave. do.
그리고, 그 동작전원이 오프되면 상기 마이컴(1)과 상기 메모리(10)가 동작상태를 유지하기 때문에 이때 상기 마이컴(1)는 보유하고 있는 각종 데이터를 상기 메모리(10)에 저장하는 바, 이때 상기 메모리(10)는 동작전원이 오프된 상태에서도 데이터를 보존하는 역할을 한다.When the operation power is turned off, the microcomputer 1 and the memory 10 maintain the operating state. At this time, the microcomputer 1 stores various data held in the memory 10. The memory 10 preserves data even when the operating power is turned off.
또한, 도 1에서 참조번호 20은 상기 I2C버스라인으로 동작전원(+5V)와 대기전원(+5V)이 정상적으로 공급될 때는 버퍼(BUFFER)의 역할을 수행하다가 대기전원(+5V)만 공급되면 슬래이브1(11)과 슬래이브2(12)를 상기 I2C버스와 분리하여 상기 마이컴(1)과 상기 메모리(10)간의 I2C버스만 동작하도록 하는 버퍼제어부이다.In FIG. 1, reference numeral 20 denotes a buffer BUFFER when the operating power (+ 5V) and the standby power (+ 5V) are normally supplied to the I 2 C bus line, but only the standby power (+ 5V). a buffer controller which when a slave 1 11 and the second slave (12) to separate with the I 2 C bus to operate only the I 2 C bus between the microprocessor 1 and the memory 10 is supplied.
한편, 상기 버퍼제어부(20)는 도 3에 도시된 바와 같이 동작전원단에 저항(R5),저항(R3),저항(R4)가 병렬연결되고, 그 저항(R5)의 타단이 저항(R6)을 매개로 트랜지스터(Q1)의 베이스단자가 접속되며, 그 트랜지스터(Q1)의 컬렉터단자는 상기 저항(R3)의 타단과 접속되어 있다. 또한, 상기 저항(R5)의 타단은 트랜지스터(Q2)의 베이스단자가 접속되며, 그 트랜지스터(Q2)의 컬렉터단자는 상기 저항(R4)의 일단과 접속되어 있다.Meanwhile, as shown in FIG. 3, the buffer control unit 20 has a resistor R5, a resistor R3, and a resistor R4 connected in parallel to an operation power supply terminal, and the other end of the resistor R5 is a resistor R6. The base terminal of the transistor Q1 is connected to the base terminal of the transistor Q1, and the collector terminal of the transistor Q1 is connected to the other end of the resistor R3. The other end of the resistor R5 is connected to the base terminal of the transistor Q2, and the collector terminal of the transistor Q2 is connected to one end of the resistor R4.
그리고, 상기 대기전원단에 저항(R1,R2)가 병렬연결되어 있으며, 그 저항(R1)의 타단은 상기 트랜지스터(Q1)의 에미터단자와 접속되고 상기 저항(R2)의 타단은 상기 트랜지스터(Q2)의 에미터단자와 접속되어 있다.In addition, resistors R1 and R2 are connected in parallel to the standby power supply terminal, the other end of the resistor R1 is connected to the emitter terminal of the transistor Q1, and the other end of the resistor R2 is connected to the transistor ( It is connected to the emitter terminal of Q2).
상기 버퍼제어부(20)를 구성하는 상기한 회로에서 상기 트랜지스터(Q1)의 에미터단자에는 데이터전송라인(SDA)이 접속되고, 상기 트랜지스터(Q2)의 에미터단자에는 클럭전송라인(SCL)이 접속되어 있으며, 상기 트랜지스터(Q1)의 컬렉터단자에는 데이터전송라인(SDA1)이 접속되고, 상기 트랜지스터(Q2)의 컬렉터단자에는 클럭전송라인(SCL1)이 접속되어 있다.In the circuit constituting the buffer control unit 20, a data transfer line SDA is connected to the emitter terminal of the transistor Q1, and a clock transfer line SCL is connected to the emitter terminal of the transistor Q2. The data transmission line SDA1 is connected to the collector terminal of the transistor Q1, and the clock transmission line SCL1 is connected to the collector terminal of the transistor Q2.
이어, 상기한 구성으로 된 본 발명의 일실시예에 따른 영상재생장치에서의 I2C버스 제어회로의 동작을 상세하게 설명한다.Next, the operation of the I 2 C bus control circuit in the video reproducing apparatus according to the embodiment of the present invention having the above-described configuration will be described in detail.
먼저, 상기 버퍼제어부(20)로 대기전원(+5V)이 공급되면 상기 저항(R1)을 매개하여 상기 데이터전송라인(SDA)으로 전원이 공급됨와 더불어 상기 저항(R2)을 매개하여 상기 클럭전송라인(SCL)으로 전원이 공급됨에 따라 상기 마이컴(1)과 상기 메모리(10)간의 I2C버스가 동작하여 상기 마이컴(1)과 상기 메모리(10)간의 양방향통신이 가능해진다.First, when standby power (+ 5V) is supplied to the buffer controller 20, power is supplied to the data transmission line SDA through the resistor R1 and the clock transmission is performed through the resistor R2. As power is supplied to the line SCL, the I 2 C bus between the microcomputer 1 and the memory 10 operates to enable bidirectional communication between the microcomputer 1 and the memory 10.
이러한 상태에서 사용자가 해당 영상재생장치의 전원을 온 함으로써 상기 버퍼제어부(20)에 동작전원(+5V)이 공급되면 상기 저항(R5)와 저항(R6)을 매개하여 상기 트랜지스터(Q1)의 베이스단자로 전원이 인가됨과 동시에 상기 저항(R5)을 매개하여 상기 트랜지스터(Q2)의 베이스단자로 전원이 인가됨에 따라 상기 트랜지스터(Q1)와 상기 트랜지스터(Q2)가 도통된다.In this state, when the user turns on the corresponding image reproducing apparatus and the operating power (+ 5V) is supplied to the buffer control unit 20, the base of the transistor Q1 is mediated through the resistor R5 and the resistor R6. As the power is applied to the terminal and the power is applied to the base terminal of the transistor Q2 through the resistor R5, the transistor Q1 and the transistor Q2 become conductive.
따라서, 상기 데이터전송라인(SDA1)이 상기 트랜지스터(Q1)를 매개로 상기 데이터전송라인(SDA)과 연결됨과 동시에 상기 클럭전송라인(SCL)과 연결되어 상기 마이컴(1)과 상기 메모리(10) 및 상기 슬래이브1,2(11,12)간의 양방향통신이 가능해진다.Accordingly, the data transfer line SDA1 is connected to the data transfer line SDA through the transistor Q1 and simultaneously connected to the clock transfer line SCL to the microcomputer 1 and the memory 10. And two-way communication between the slaves 1 and 2 (11 and 12).
한편, 첨부되어진 도 4에 도시된 상기 버퍼제어부(20)에서의 신호파형도를 참조하여 상기 버퍼제어부(20)의 동작을 보다 상세하게 설명한다.Meanwhile, the operation of the buffer control unit 20 will be described in more detail with reference to the signal waveform diagram of the buffer control unit 20 shown in FIG. 4.
도 4(a)에 도시된 바와 같이 대기전원(+5V)이 공급되고, 도 4(b)에 도시된 바와 같이 동작전원(+5V)이 공급되는 상태에서 상기 마이컴(1)과 메모리(10)간의 데이터전송라인(SDA)과 상기 마이컴(1)과 상기 메모리(10)간의 클럭전송라인(SCL)을 통해서는 도 4(c)와 도 4(d)에 도시된 바와 같이 상기 동작전원이 공급되지 않고 대기전원만 공급되는 영역에서 상기 데이터전송라인(SDA)과 상기 클럭전송라인(SCK)으로 이루어진 I2C버스가 정상적으로 동작함을 알 수 있다.As shown in FIG. 4 (a), the microcomputer 1 and the memory 10 are supplied with standby power (+ 5V) and operating power (+ 5V) as shown in FIG. 4 (b). As shown in FIGS. 4 (c) and 4 (d), the operation power is supplied through the data transmission line SDA between the first and second clock transmission lines SCL between the microcomputer 1 and the memory 10. It can be seen that the I 2 C bus including the data transmission line SDA and the clock transmission line SCK operates normally in an area in which only standby power is supplied and not standby power.
또한, 동작전원이 공급되면 상기 데이터전송라인(SDA)과 상기 클럭전송라인(SCK)을 통해 전송되던 데이터가 도 4(e)와 도 4(f)에 도시된 바와 같이 상기 데이터전송라인(SDA1)와 상기 클럭전송라인(SCK1)으로 전송됨에 따라 상기 마이컴(1)과 상기 메모리(10) 및 상기 슬래이브1,2(11,12)간의 I2C버스가 정상적으로 동작하여 상기 마이컴(1)가 상기 메모리(10) 및 슬래이브1,2(11,12)간의 양방향통신이 가능해진다.In addition, when the operating power is supplied, the data transmitted through the data transmission line SDA and the clock transmission line SCK is transferred to the data transmission line SDA1 as shown in FIGS. 4E and 4F. ) And the I 2 C bus between the microcomputer 1, the memory 10, and the slaves 1, 2 (11, 12) as the microcomputer 1 is transmitted to the clock transmission line SCK1. The bidirectional communication between the memory 10 and the slaves 1, 2 (11, 12) is possible.
따라서, 도 5(a)에 도시된 바와 같이 대기전원(+5V)이 공급되고 도 5(b)에 도시된 바와 같이 동작전원(+5V)이 공급되는 상태에서 상기 메모리(10)는 도 5(c)에 도시된 바와 같이 대기전원이 공급되는 'a'구간에서 상기 마이컴(1)간의 I2C버스가 정상적으로 동작하여 상기 마이컴(1)과의 양방향통신이 가능하며, 상기 슬래이브1,2(11,12)는 상기 동작전원이 공급되는 'b'구간에서 상기 마이컴(1)간의 I2C버스가 정상적으로 동작하여 상기 마이컴(1)과의 양방향통신이 가능해진다.Accordingly, the memory 10 is shown in FIG. 5 in a state where standby power (+ 5V) is supplied as shown in FIG. 5 (a) and operating power (+ 5V) is supplied as shown in FIG. 5 (b). As shown in (c), the I 2 C bus between the microcomputers 1 operates normally in a section 'a' to which standby power is supplied, thereby enabling bidirectional communication with the microcomputer 1, and the slave 1, 2 (11, 12) enables the I 2 C bus between the microcomputers 1 to operate normally in the 'b' section where the operating power is supplied, thereby enabling bidirectional communication with the microcomputer 1.
이상 설명한 바와 같이 본 발명의 일실시예에 따른 영상재생장치에서의 I2C버스 제어회로에 의하면, 대기전원(+5V)이 공급되는 상태에서도 마이컴과 메모리간의 양방향통신이 가능하여 데이터전송을 수행할 수 있을 뿐 아니라 동작전원(+5V)가 공급되는 상태에서는 해당 I2C버스에 연결된 모든 슬래이브와의 양방향통신이 가능해져 상기 마이컴이 해당 I2C버스에 연결된 모드 슬래이브를 제어할 수 있게 된다.As described above, according to the I 2 C bus control circuit in the image reproducing apparatus according to the exemplary embodiment of the present invention, even when the standby power (+ 5V) is supplied, bidirectional communication between the microcomputer and the memory enables data transmission. may, as well as the operation power (+ 5V) is the state in which the supply becomes possible for two-way communication with any slave connected to the I 2 C bus, the microprocessor can control the mode slaves are connected to the I 2 C bus, Will be.
또한, 해당 영상재생장치가 온 되는 시점마다 메모리에 저장된 상태설정데이터를 독출하여 그 상태설정데이터를 보유한 상태에서 해당 영상재생장치에 대한 상태제어를 수행하는 종래 방식과는 달리 상기 마이컴이 항상 상기 메모리에 저장된 상태설정데이터를 보유하고 있으면서 상기 메모리에 저장된 상태설정데이터에 대한 변경이 가능해짐으로써 전력소비를 줄일 수 있게 된다.In addition, unlike the conventional method of reading the state setting data stored in the memory every time the image reproducing apparatus is turned on and performing the state control on the image reproducing apparatus while the state setting data is retained, the micom always reads the memory. The state setting data stored in the memory can be changed while the state setting data stored in the memory can be changed, thereby reducing power consumption.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064792A KR19980046450A (en) | 1996-12-12 | 1996-12-12 | I2C bus control circuit in video playback device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960064792A KR19980046450A (en) | 1996-12-12 | 1996-12-12 | I2C bus control circuit in video playback device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19980046450A true KR19980046450A (en) | 1998-09-15 |
Family
ID=66522708
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019960064792A KR19980046450A (en) | 1996-12-12 | 1996-12-12 | I2C bus control circuit in video playback device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19980046450A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020066636A (en) * | 2001-02-13 | 2002-08-21 | 엘지이노텍 주식회사 | Communicating method between processor and processor in digital set top box |
| KR100848545B1 (en) * | 2007-08-20 | 2008-07-25 | 주식회사 디지털존 | Apparatus comprising a master and slaves based on i2c bus protocol |
-
1996
- 1996-12-12 KR KR1019960064792A patent/KR19980046450A/en not_active Application Discontinuation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020066636A (en) * | 2001-02-13 | 2002-08-21 | 엘지이노텍 주식회사 | Communicating method between processor and processor in digital set top box |
| KR100848545B1 (en) * | 2007-08-20 | 2008-07-25 | 주식회사 디지털존 | Apparatus comprising a master and slaves based on i2c bus protocol |
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