KR19980041577A - Delay circuit - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 지연회로에 관한 것으로, 본 발명의 목적은 인버어터를 통해 지연되는 시간이 주변환경에 의해 변화되는 것을 방지할 수 있는 지연회로를 제공함에 있다. 이러한 목적을 달성하기 위한 기술적 사상에 따르면, 주변환경의 변화에 무관하게 일정한 지연시간을 가지는 지연회로는 입력단와 출력단사이에 직렬로 연결되는 하나 이상의 인버어터들과; 상기 인버어터들의 각 출력단자에 접속되며, 기준전압의 변화에 대응하여 변화되는 가변커패시터들을 구비함을 특징으로 한다.The present invention relates to a delay circuit of a semiconductor memory device, and an object of the present invention is to provide a delay circuit that can prevent the time delayed through the inverter from being changed by the surrounding environment. According to the technical idea for achieving the above object, a delay circuit having a constant delay time irrespective of changes in the surrounding environment includes one or more inverters connected in series between the input terminal and the output terminal; It is connected to each output terminal of the inverter, characterized in that it comprises a variable capacitor that changes in response to the change of the reference voltage.

Description

지연회로Delay circuit

본 발명은 반도체 메모리 장치의 지연회로에 관한 것으로, 특히 주변환경의 변화에 무관하게 일정한 지연시간을 가질수 있는 지연회로에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a delay circuit of a semiconductor memory device, and more particularly to a delay circuit that can have a constant delay time regardless of changes in the surrounding environment.

통상적으로, 반도체 메모리 장치에서 일정한 지연시간을 얻기 위해 여러가지의 회로를 사용하고 있으며, 이들 회로중에서도 비교적 일정한 지연시간을 얻을 수 있고, 지연시간을 모오스 트랜지스터의 폭(Width) 및 길이(Length)로 쉽게 조정할 수 있는 인버어터 지연 체인을 사용하고 있으며, 특히 전원전압 및 온도변화에 따라 모오스 트랜지스터의 전류구동 특성이 변화하게 되어 지연시간이 변하는 것을 방지하고자 도 1a에서와 같이 인버어터의 구성소자인 엔모오스 트랜지스터 T3의 게이트는 기준전압 REF에 연결되며 드레인은 인버어터의 출력에 연결된 또 하나의 엔모오스 트랜지스터를 사용하게 되었다.In general, a variety of circuits are used to obtain a constant delay time in a semiconductor memory device, and among these circuits, a relatively constant delay time can be obtained, and the delay time can be easily obtained by the width and length of the MOS transistor. Inverter delay chain that can be adjusted is used, and in order to prevent the change of delay time by changing the current driving characteristics of the MOS transistor according to the change in power supply voltage and temperature, as shown in FIG. The gate of transistor T3 is connected to the reference voltage REF and the drain uses another EnMOS transistor connected to the output of the inverter.

도 1a는 종래기술의 제1실시예에 따라 구현되는 지연회로의 구체적인 회로도를 나타낸 도면이다.1A is a diagram illustrating a specific circuit diagram of a delay circuit implemented according to a first embodiment of the prior art.

도 1a에 도시된 지연회로를 참조하면, 입력신호 φA를 입력으로 하는 입력단자와 출력단자 OUT사이에 직렬로 연결되는 인버어터들 I1I5과, 이 인버어터들 I1I4의 각 출력단자에 접속된 피모오스 커패시터들 C1C4로 구성된다. 여기서, 상기 인버어터들 I1I5은 각기 전원전압과 접지전압 사이에 채널이 직렬로 접속된 피모오스 트랜지스터들 T1, T2과, 엔모오스 트랜지스터들 T3, T4로 구성된다. 상기 트랜지스터들 T1,T2,T4의 게이트는 입력단자와 접속되며, 상기 트랜지스터들 T3의 게이트는 기준전압 REF이 입력되는 단자와 접속된다. 이와 유사한 기술에 의해 구현되는 도 1b는 도 1a에 데한 다른 실시예로써, 인버어터들 I1'I5'의 구성은 도 1a에서와 동일하며, 다른점은 상기 인버어터들 I1'I5'내의 피모오스 트랜지스터 T2의 게이트가 상기 기준전압 REF과 연결되고, 나머지 트랜지스터들 T1, T3, T4의 게이트는 입력단자와 접속된다. 또한, 상기 인버어터들 I1'I4'의 각 출력단자에는 엔모오스 커패시터들 C1'C4'이 접속된다.Referring to the delay circuit shown in Fig. 1A, inverters I1I5 connected in series between an input terminal for inputting the input signal? A and an output terminal OUT, and PMOS connected to each output terminal of the inverters I1I4. It consists of capacitors C1C4. Here, the inverters I1I5 are composed of PMOS transistors T1 and T2 having channels connected in series between a power supply voltage and a ground voltage, respectively, and enMOS transistors T3 and T4. Gates of the transistors T1, T2, and T4 are connected to an input terminal, and gates of the transistors T3 are connected to a terminal to which a reference voltage REF is input. FIG. 1B, which is implemented by a similar technique, is another embodiment of FIG. 1A, and the configuration of inverters I1 ′ I5 ′ is the same as in FIG. The gate of transistor T2 is connected to the reference voltage REF, and the gates of the remaining transistors T1, T3, and T4 are connected to the input terminal. In addition, enMOS capacitors C1'C4 'are connected to each output terminal of the inverters I1'I4'.

전술한 도 1에서 사용되는 기준전압 REF은 상기 전원전압 및 온도변화에 대해 거의 일정한 전압을 유지한다고 하지만, 이러한 기준전압 REF는 공정변화에 의해 미세하게 변화게 되므로 인버어터 지연단의 지연시간도 미세하게 변화게 된다.Although the reference voltage REF used in FIG. 1 maintains a substantially constant voltage with respect to the power supply voltage and temperature change, the reference voltage REF is minutely changed by the process change, so the delay time of the inverter delay stage is also minute. Will change.

본 발명의 목적은 인버어터를 통해 지연되는 시간이 주변환경에 의해 변화되는 것을 방지할 수 있는 지연회로를 제공함에 있다.An object of the present invention is to provide a delay circuit that can prevent the time delayed through the inverter is changed by the surrounding environment.

본 발명의 다른 목적은 기준전압에 의해 지연시간을 일정하게 유지할 수 있는 지연회로를 제공함에 있다.Another object of the present invention is to provide a delay circuit capable of maintaining a constant delay time by a reference voltage.

본 발명의 또 다른 목적은 가변커패시터를 이용하여 전압변동에 대해 일정한 지연시간을 유지할 수 있는 지연회로를 제공함에 있다.Still another object of the present invention is to provide a delay circuit that can maintain a constant delay time with respect to voltage fluctuation by using a variable capacitor.

도 1a와 도 1b는 종래기술의 실시예에 따라 구현되는 지연회로의 구체회로도.1A and 1B are detailed circuit diagrams of a delay circuit implemented according to an embodiment of the prior art.

도 2는 본 발명의 제1실시예에 따라 구현되는 지연회로의 구체회로도.2 is a detailed circuit diagram of a delay circuit implemented according to the first embodiment of the present invention.

도 3은 본 발명의 제2실시예에 따라 구현되는 지연회로의 구체회로도.3 is a detailed circuit diagram of a delay circuit implemented according to a second embodiment of the present invention.

도 4a와 도 4b는 종래기술과 본 발명의 출력파형의 비교도.4a and 4b is a comparison of the output waveforms of the prior art and the present invention.

이하 본 발명에 따른 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명할 것이다. 또한, 도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In addition, it should be noted that like elements and parts in the drawings represent the same numerals wherever possible.

도 2는 본 발명의 제1실시예에 따라 구현되는 지연회로의 구체적인 회로를 나타낸 도면이다.2 is a diagram illustrating a specific circuit of a delay circuit implemented according to the first embodiment of the present invention.

도 2에 도시된 지연회로는 도 1a에서 설명되었던 인버어터들 I1I5과 동일한 인버어터를 사용할 수도 있고, 그와는 다른 인버어터의 구성을 이용하여 본 발명을 구현할 수 있다. 본 명세서에서는 전술한 인버어터들 I1I5를 예로 들어 설명할 것이다. 본 발명에 의해 구성되는 인버어터들 I1I4의 각 출력단자에는 피모오스 커패시터들 C5C8이 접속되며, 이 커패시터들 C5C8은 기준전압 REF에 의해 제어를 받는다. 즉 이러한 커패시터들 C5C8은 기준전압 REF의 변화에 따라 대응적으로 변화된 커패시턴스값을 가지게 된다.The delay circuit shown in FIG. 2 may use the same inverter as the inverters I1I5 described in FIG. 1A, and the present invention may be implemented by using a different inverter configuration. In the present specification, the inverters I1I5 described above will be described as an example. PMOS capacitors C5C8 are connected to each output terminal of the inverters I1I4 constructed by the present invention, and these capacitors C5C8 are controlled by the reference voltage REF. That is, these capacitors C5C8 have capacitance values correspondingly changed according to the change of the reference voltage REF.

도 2를 참조하여 동작을 살펴보면, 인버어터 I1의 구성소자인 엔모오스 트랜지스터 T3의 게이트에 연결되는 기준전압이 증가하면, 이 트랜지스터 T3의 소오스와 게이트간의 전압차 Vgs가 증가하게 되고, 이로 인해 이 트랜지스터 T3의 전류구동능력이 향상되므로, 상기 입력신호 φA가 상기 인버어터 I1을 통과하는 시간이 짧아지게 된다. 상기 기준전압 REF에 의해 동작하는 상기 커패시터 C5의 커패시턴스는 상기 기준전압 REF의 증가에 따라 동시에 증가하게 되어 상기 인버어터 I1의 출력 부하 커패시턴스(Load capacitance)는 증가하게 되어 결과적으로 기준전압 REF 증가로 인한 상기 엔모오스 트랜지스터 T3의 전류구동능력의 향상을 출력 부하 커패시턴스의 증가로 상쇄시킴으로서 인버어터 I1을 통과하는 시간은 일정하게 된다. 이렇게 기준전압 REF과 커패시턴스값과의 부궤환관계로 인하여 기준전압 REF이 감소하여도 동일한 부궤환관계로 인해 일정한 지연시간을 갖게 되며, 이러한 동작은 나머지 인버어터들 I2I5에서도 동일하게 일어나게 되므로 안정된 지연시간을 갖게 된다.Referring to FIG. 2, when the reference voltage connected to the gate of the EnMOS transistor T3, which is a component of the inverter I1, increases, the voltage difference Vgs between the source and the gate of the transistor T3 increases. Since the current driving capability of the transistor T3 is improved, the time for the input signal? A to pass through the inverter I1 is shortened. The capacitance of the capacitor C5 operated by the reference voltage REF increases simultaneously with the increase of the reference voltage REF, so that the output load capacitance of the inverter I1 increases, resulting in an increase in the reference voltage REF. By canceling the improvement of the current driving capability of the NMOS transistor T3 with the increase of the output load capacitance, the time passing through the inverter I1 becomes constant. Thus, even if the reference voltage REF decreases due to the negative feedback relationship between the reference voltage REF and the capacitance value, a constant delay time is obtained due to the same negative feedback relationship. Will have

도 3은 본 발명의 제2실시예에 따라 구현되는 지연회로의 구체적인 회로를 나타낸 도면이다.3 is a diagram illustrating a specific circuit of a delay circuit implemented according to a second embodiment of the present invention.

도 3을 참조하면, 도 1b에서 설명되었던 구조에서 각 인버어터들 I1'I4'의 각 출력단자에 엔모오스 커패시터들 C9C12를 접속시킨 것이다. 이 커패시터들 C9C12는 기준전압 REF에 의해 제어를 받게 된다. 이러한 구조는 동작에 있어서 약간의 차이가 있는데, 그것은 상기 기준전압 REF이 감소함에 따라 피모오스 트랜지스터 T2의 전류구동능력이 향상되고, 커패시턴스값이 증가하게 되는 차이점이 있다.Referring to FIG. 3, in the structure described with reference to FIG. 1B, enmos capacitors C9C12 are connected to each output terminal of each inverter I1 ′ I4 ′. These capacitors C9C12 are controlled by the reference voltage REF. This structure has a slight difference in operation, which has a difference in that the current driving capability of the PMOS transistor T2 is improved and the capacitance value is increased as the reference voltage REF decreases.

도 4a와 도 4b는 기준전압 REF의 변화(1.5V와 2V간의 미소한 전압의 변동)에 대한 출력특성을 나타낸 것이다. 본 발명에 의한 지연회로의 특성은 NEW이고, 종래기술에 따른 지연회로의 특성은 OLD이다. 즉 도면에서 알 수 있듯이 기준전압의 변동에 대한 출력전압의 변동폭이 본 발명에서 향상된 특성을 보인다. 또한, 도 4a와 도 4b는 입력전압 φA가 하이레벨에서 로우레벨로, 로우레벨에서 하이레벨로 천이하는 것에 대한 다른 실시예이다.4A and 4B show output characteristics with respect to the change in the reference voltage REF (the change in the minute voltage between 1.5V and 2V). The characteristic of the delay circuit according to the present invention is NEW, and the characteristic of the delay circuit according to the prior art is OLD. That is, as can be seen in the drawings, the variation of the output voltage with respect to the variation of the reference voltage shows an improved characteristic in the present invention. 4A and 4B show another embodiment of the transition of the input voltage? A from the high level to the low level and from the low level to the high level.

전술한 바와 같이, 본 발명은 인버어터를 통해 지연되는 시간이 주변환경에 의해 변화되는 것을 방지할 수 있는 이점을 가진다. 또한, 본 발명은 기준전압에 의해 지연시간을 일정하게 유지할 수 있는 이점을 가진다. 또한, 본 발명은 가변커패시터를 이용하여 전압변동에 대해 일정한 지연시간을 유지할 수 있는 이점을 가진다.As described above, the present invention has the advantage that the time delayed through the inverter can be prevented from being changed by the surrounding environment. In addition, the present invention has the advantage that the delay time can be kept constant by the reference voltage. In addition, the present invention has the advantage that it is possible to maintain a constant delay against voltage fluctuation by using a variable capacitor.

Claims (14)

주변환경의 변화에 무관하게 일정한 지연시간을 가지는 지연회로에 있어서:In a delay circuit with a constant delay time regardless of changes in the environment: 입력단와 출력단사이에 직렬로 연결되는 하나 이상의 인버어터들과;One or more inverters connected in series between an input terminal and an output terminal; 상기 인버어터들의 각 출력단자에 접속되며, 기준전압의 변화에 대응하여 변화되는 가변커패시터들을 구비함을 특징으로 하는 지연회로.And a variable capacitor connected to each output terminal of the inverters, the variable capacitors being changed in response to the change of the reference voltage. 제1항에 있어서, 상기 인버어터들 각각은 전원전압과 상기 출력단자사이에 채널이 직렬로 접속된 제1,2피모오스 트랜지스터와, 상기 출력단자와 접지전압사이에 채널이 직렬로 접속된 제1,2엔모오스 트랜지스터로 이루어짐을 특징으로 하는 지연회로.2. The inverter of claim 1, wherein each of the inverters comprises a first and a second PMOS transistor having a channel connected in series between a power supply voltage and the output terminal, and a channel connected in series between the output terminal and the ground voltage. A delay circuit comprising one and two en-MOS transistors. 제2항에 있어서, 상기 제2피모오스 트랜지스터들의 게이트는 상기 기준전압에 접속됨을 특징으로 하는 지연회로.The delay circuit of claim 2, wherein the gates of the second PMOS transistors are connected to the reference voltage. 제2항에 있어서, 상기 가변커패시터는 엔모오스 커패시터임을 특징으로 하는 지연회로.3. The delay circuit of claim 2, wherein the variable capacitor is an enmos capacitor. 제3항 또는 제4항에 있어서, 상기 기준전압이 증가하면, 상기 제2피모오스 트랜지스터의 전류구동능력이 감소하고 이 제2피모오스 트랜지스터의 출력단자에 접속된 상기 엔모오스 커패시터의 커패시턴스값이 감소하게 되어 상기 제2피모오스 트랜지스터의 전류구동능력특성을 상기 커패시턴스값의 변화 특성이 상쇄시켜 일정한 지연시간을 가지는 것을 특징으로 하는 지연회로.5. The method of claim 3 or 4, wherein as the reference voltage increases, the current driving capability of the second PMOS transistor decreases, and the capacitance value of the NMOS capacitor connected to the output terminal of the second PMOS transistor decreases. And reducing the current driving capability characteristic of the second PMOS transistor so that the change characteristic of the capacitance value cancels out and has a constant delay time. 제2항에 있어서, 상기 제1엔모오스 트랜지스터들의 게이트는 상기 기준전압에 접속됨을 특징으로 하는 지연회로.The delay circuit of claim 2, wherein the gates of the first NMOS transistors are connected to the reference voltage. 제2항에 있어서, 상기 가변커패시터는 피모오스 커패시터임을 특징으로 하는 지연회로.The delay circuit of claim 2, wherein the variable capacitor is a PMOS capacitor. 제6항 또는 제7항에 있어서, 상기 기준전압이 증가하면, 상기 제1엔모오스 트랜지스터의 전류구동능력이 증가하고 이 제1엔모오스 트랜지스터의 출력단자에 접속된 상기 피모오스 커패시터의 커패시턴스값이 증가하게 되어 상기 제1엔모오스 트랜지스터의 전류구동능력특성을 상기 커패시턴스값의 변화 특성이 상쇄시켜 일정한 지연시간을 가지는 것을 특징으로 하는 지연회로.8. The method of claim 6 or 7, wherein when the reference voltage increases, the current driving capability of the first NMOS transistor increases, and the capacitance value of the PMOS capacitor connected to the output terminal of the first NMOS transistor increases. And increasing the current driving capability of the first NMOS transistor to cancel the change characteristic of the capacitance value, thereby having a constant delay time. 일정한 지연시간을 가지는 지연회로에 있어서:In a delay circuit with a constant delay time: 전원전압과 접지전압사이에 직렬로 접속되는 제1,2풀업 트랜지스터와 제1,2풀다운 트랜지스터로 구성되는 인버어터들과;Inverters comprising first and second pull-up transistors and first and second pull-down transistors connected in series between a power supply voltage and a ground voltage; 상기 지연회로의 입력단와 출력단사이에 직렬로 연결되는 상기 인버어터들의 각 출력단자에 접속되는 제1단자와, 상기 제2풀업 트랜지스터의 게이트단자에 공급되는 기준전압을 입력으로 하는 제2단자를 가지는 가변커패시터들을 구비함을 특징으로 하는 지연회로.A first terminal connected to each output terminal of the inverters connected in series between an input terminal and an output terminal of the delay circuit, and a second terminal having a reference voltage supplied to a gate terminal of the second pull-up transistor as an input; A delay circuit comprising variable capacitors. 제9항에 있어서, 상기 제1,2풀업 트랜지스터가 피모오스 트랜지스터일 경우 상기 제1,2풀다운 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 지연회로.10. The delay circuit of claim 9, wherein when the first and second pull-up transistors are PMOS transistors, the first and second pull-down transistors are NMOS transistors. 제10항에 있어서, 상기 가변커패시터는 엔모오스 커패시터임을 특징으로 하는 지연회로.11. The delay circuit of claim 10, wherein the variable capacitor is an enmos capacitor. 일정한 지연시간을 가지는 지연회로에 있어서:In a delay circuit with a constant delay time: 전원전압과 접지전압사이에 직렬로 접속되는 제1,2풀업 트랜지스터와 제1,2풀다운 트랜지스터로 구성되는 인버어터들과;Inverters comprising first and second pull-up transistors and first and second pull-down transistors connected in series between a power supply voltage and a ground voltage; 상기 지연회로의 입력단와 출력단사이에 직렬로 연결되는 상기 인버어터들의 각 출력단자에 접속되는 제1단자와, 상기 제1풀다운 트랜지스터의 게이트단자에 공급되는 기준전압을 입력으로 하는 제2단자를 가지는 가변커패시터들을 구비함을 특징으로 하는 지연회로.A first terminal connected to each output terminal of the inverters connected in series between an input terminal and an output terminal of the delay circuit, and a second terminal having a reference voltage supplied to a gate terminal of the first pull-down transistor as an input; A delay circuit comprising variable capacitors. 제12항에 있어서, 상기 제1,2풀업 트랜지스터가 피모오스 트랜지스터일 경우 상기 제1,2풀다운 트랜지스터는 엔모오스 트랜지스터임을 특징으로 하는 지연회로.The delay circuit of claim 12, wherein when the first and second pull-up transistors are PMOS transistors, the first and second pull-down transistors are NMOS transistors. 제13항에 있어서, 상기 가변커패시터는 피모오스 커패시터임을 특징으로 하는 지연회로.The delay circuit of claim 13, wherein the variable capacitor is a PMOS capacitor.
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* Cited by examiner, † Cited by third party
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