KR102601582B1 - Semiconductor package and manufacturing method for the same - Google Patents

Semiconductor package and manufacturing method for the same Download PDF

Info

Publication number
KR102601582B1
KR102601582B1 KR1020180159323A KR20180159323A KR102601582B1 KR 102601582 B1 KR102601582 B1 KR 102601582B1 KR 1020180159323 A KR1020180159323 A KR 1020180159323A KR 20180159323 A KR20180159323 A KR 20180159323A KR 102601582 B1 KR102601582 B1 KR 102601582B1
Authority
KR
South Korea
Prior art keywords
printed circuit
circuit layer
layer
bridge structure
semiconductor
Prior art date
Application number
KR1020180159323A
Other languages
Korean (ko)
Other versions
KR20200071920A (en
Inventor
김지황
심종보
공영철
이장우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180159323A priority Critical patent/KR102601582B1/en
Publication of KR20200071920A publication Critical patent/KR20200071920A/en
Application granted granted Critical
Publication of KR102601582B1 publication Critical patent/KR102601582B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

본 발명의 일 실시예는, 내부에 회로 패턴을 갖는 인쇄회로층 및, 상기 회로 패턴 보다 좁은 선폭을 갖는 미세회로 패턴이 접착층에 의해 상기 인쇄회로층 상에 부착된 브릿지 구조물을 포함하는 인쇄회로기판; 및 적어도 일부 영역이 상기 브릿지 구조물과 중첩하도록 배치되어 상기 인쇄회로기판 상에 실장되며, 상기 브릿지 구조물을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 포함하는 반도체 패키지를 제공한다.One embodiment of the present invention is a printed circuit board including a printed circuit layer having a circuit pattern therein, and a bridge structure in which a fine circuit pattern having a narrower line width than the circuit pattern is attached to the printed circuit layer by an adhesive layer. ; and a plurality of semiconductor chip structures arranged so that at least a portion of the area overlaps the bridge structure, mounted on the printed circuit board, and electrically connected to each other through the bridge structure.

Description

반도체 패키지 및 그 제조방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME}Semiconductor package and manufacturing method thereof {SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD FOR THE SAME}

본 발명은 반도체 패키지 및 그 제조방법에 관한 것이다.
The present invention relates to a semiconductor package and a method of manufacturing the same.

전자 산업의 발달에 의해 전자부품의 고성능화, 고기능화, 소형화가 요구되고 있다. 이러한 추세에 대응하기 위하여 반도체 패키지 등 고밀도의 표면 실장 부품용 기판이 떠오르고 있으며, 소자를 인쇄회로기판(PCB) 내부에 내장하는 내장 PCB 기술이 개발되고 있다.With the development of the electronics industry, there is a demand for higher performance, higher functionality, and miniaturization of electronic components. To respond to this trend, substrates for high-density surface-mounted components such as semiconductor packages are emerging, and embedded PCB technology that embeds elements inside a printed circuit board (PCB) is being developed.

기판의 고밀도화 요구에 응하기 위해서는 회로패턴의 층간의 고밀도 접속이 필요하다. 도금에 의한 기술은 비아홀을 가공한 후, 비어 홀의 내주면을 도금하거나 비어홀 내에 도금층을 충전해 층간 접속을 구현하는 방식이다. 그러나, 상술한 종래 기술은 층간의 고밀도 접속에는 한계가 있기 때문에, 완전한 생산 기술로서 적용될 수 없는 실정이다. In order to meet the demand for higher density of substrates, high-density connections between layers of circuit patterns are necessary. The plating technology is a method of processing a via hole and then plating the inner peripheral surface of the via hole or filling the via hole with a plating layer to achieve interlayer connection. However, since the above-mentioned conventional technology has limitations in high-density interlayer connection, it cannot be applied as a complete production technology.

이에 회로패턴의 층간 접속을 고밀도화 또는 회로설계의 자유도를 높여 회로의 고밀도화를 구현할 수 있는 구조가 요구되고 있다.
Accordingly, there is a demand for a structure that can achieve high density of circuits by increasing the density of interlayer connections of circuit patterns or increasing the degree of freedom in circuit design.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 제조비용이 저렴하면서도 회로패턴의 층간 접속을 고밀도화를 이룰 수 있는 반도체 패키지 및 그 제조방법을 제공하는 데 있다.
One of the technical tasks to be achieved by the technical idea of the present invention is to provide a semiconductor package and a manufacturing method thereof that can achieve high density interlayer connections of circuit patterns while having low manufacturing costs.

본 발명의 일 실시예는, 내부에 회로 패턴을 갖는 인쇄회로층 및, 상기 회로 패턴 보다 좁은 선폭을 갖는 미세회로 패턴이 접착층에 의해 상기 인쇄회로층 상에 부착된 브릿지 구조물을 포함하는 인쇄회로기판; 및 적어도 일부 영역이 상기 브릿지 구조물과 중첩하도록 배치되어 상기 인쇄회로기판 상에 실장되며, 상기 브릿지 구조물을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 포함하는 반도체 패키지를 제공한다.One embodiment of the present invention is a printed circuit board including a printed circuit layer having a circuit pattern therein, and a bridge structure in which a fine circuit pattern having a narrower line width than the circuit pattern is attached to the printed circuit layer by an adhesive layer. ; and a plurality of semiconductor chip structures arranged so that at least a portion of the area overlaps the bridge structure, mounted on the printed circuit board, and electrically connected to each other through the bridge structure.

본 발명의 일 실시예는, 제1 면 및 이에 대향하는 제2 면을 갖는 반도체 웨이퍼의 제1 면상에 미세회로 패턴으로 이루어진 복수의 브릿지 구조물을 형성하는 단계; 상기 복수의 브릿지 구조물을 덮도록 상기 제1 면 상에 접착층을 형성하는 단계; 상기 반도체 웨이퍼를 각각의 브릿지 구조물 단위로 절단하여 단위 반도체 웨이퍼를 마련하는 단계; 내부에 회로 패턴을 갖는 제1 인쇄회로층을 형성하고, 상기 제1 인쇄회로층 상에 상기 접착층을 매개로 상기 단위 반도체 웨이퍼를 부착하는 단계; 상기 단위 반도체 웨이퍼를 식각하여 제거하여 상기 브릿지 구조물을 노출시키는 단계; 상기 제1 인쇄회로층 상에, 상기 브릿지 구조물과 접속된 전극 비아들을 가지며, 상기 브릿지 구조물을 덮는 제2 인쇄회로층을 형성하는 단계; 및 상기 제2 인쇄회로층 상에, 전극 비아들을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 실장하는 단계;를 포함하는 패키지 제조방법을 제공한다.
One embodiment of the present invention includes forming a plurality of bridge structures made of a microcircuit pattern on a first side of a semiconductor wafer having a first side and a second side opposing the first side; forming an adhesive layer on the first surface to cover the plurality of bridge structures; Cutting the semiconductor wafer into individual bridge structure units to prepare unit semiconductor wafers; forming a first printed circuit layer having a circuit pattern therein, and attaching the unit semiconductor wafer to the first printed circuit layer via the adhesive layer; exposing the bridge structure by etching and removing the unit semiconductor wafer; forming a second printed circuit layer on the first printed circuit layer, the second printed circuit layer having electrode vias connected to the bridge structure, and covering the bridge structure; and mounting a plurality of semiconductor chip structures electrically connected to each other through electrode vias on the second printed circuit layer.

본 발명의 기술적 사상에 따른 반도체 패키지 및 그 제조방법은 기존의 인쇄회로기판(PCB)공정을 이용하여 제조할 수 있으므로, 제조설비에 대한 대규모 변경없이도 생산할 수 있으며, 별도의 비아 형성 없이도 인쇄회로기판과 반도체 칩 간의 전원공급이 이루어질 수 있는 장점이 있다.The semiconductor package and its manufacturing method according to the technical idea of the present invention can be manufactured using the existing printed circuit board (PCB) process, so it can be produced without large-scale changes to manufacturing equipment, and the printed circuit board can be manufactured without forming a separate via. There is an advantage that power can be supplied between semiconductor chips.

다만, 본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
However, the various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood in the process of explaining specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 2는 도 1의 브릿지 구조물을 상부에서 바라본 평면도이다.
도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
도 4a 내지 도 5c는 도 1의 반도체 패키지를 제조하는 주요 제조공정을 설명하기 위한 개략적인 평면도이다.1 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.
FIG. 2 is a plan view of the bridge structure of FIG. 1 viewed from above.
Figure 3 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.
FIGS. 4A to 5C are schematic plan views illustrating the main manufacturing process for manufacturing the semiconductor package of FIG. 1.

이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 다음과 같이 설명한다.
Hereinafter, embodiments of the present invention will be described with reference to the attached drawings.

도 1을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 1은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다.
Referring to FIG. 1, a semiconductor package according to an embodiment of the present invention will be described. 1 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 패키지(10)는 인쇄회로기판(Printed Circuit Board: PCB)(100) 및 상기 인쇄회로기판(100)에 실장되는 제1 반도체 칩 구조물(200) 및 제2 반도체 칩 구조물(300)을 포함할 수 있다.Referring to FIG. 1, the semiconductor package 10 according to an embodiment of the present invention includes a printed circuit board (PCB) 100 and a first semiconductor chip structure mounted on the printed circuit board 100. 200) and a second semiconductor chip structure 300.

상기 인쇄회로기판(100)은 그 상면 상에 제1 및 제2 반도체 칩 구조물(200, 300)이 실장되는 지지 기판으로서, 제1 인쇄회로층(110), 제2 인쇄회로층(120), 및 브릿지 구조물(130)을 포함할 수 있다.The printed circuit board 100 is a support board on which the first and second semiconductor chip structures 200 and 300 are mounted on its upper surface, and includes a first printed circuit layer 110, a second printed circuit layer 120, and a bridge structure 130.

상기 인쇄회로기판(100)의 상면(100a)에는 제1 반도체 칩 구조물(200) 및 제2 반도체 칩 구조물(300)을 실장하기 위한 내부 접속 패드(121)가 배치될 수 있다.An internal connection pad 121 for mounting the first semiconductor chip structure 200 and the second semiconductor chip structure 300 may be disposed on the upper surface 100a of the printed circuit board 100.

상기 인쇄회로기판(100)의 하면(100b)에는 솔더 패드(solder pad)(111)가 배치될 수 있으며, 솔더 패드(111)에는 솔더 범프(solder bump)(118)가 부착될 수 있다.A solder pad 111 may be disposed on the lower surface 100b of the printed circuit board 100, and a solder bump 118 may be attached to the solder pad 111.

인쇄회로기판(100)은 제1 인쇄회로층(110) 및 제2 인쇄회로층(120)이 적층된 구조로서, 브릿지 구조물(130)은 제1 인쇄회로층(110) 및 제2 인쇄회로층(120)의 사이에 개재된 구조일 수 있다. The printed circuit board 100 has a structure in which a first printed circuit layer 110 and a second printed circuit layer 120 are stacked, and the bridge structure 130 includes the first printed circuit layer 110 and the second printed circuit layer. It may be a structure sandwiched between (120).

제1 인쇄회로층(110)은 인쇄회로기판(100)의 하부에 배치되며, 상면에는 제2 인쇄회로층(120)의 전극 비아(122)와 접속하기 위한 연결 패드(113)가 배치되며, 하면에는 솔더 패드(111)가 배치될 수 있다. 제1 인쇄회로층(110)의 바디부(117)는 수지 절연층으로 이루어질 수 있다. 상기 수지 절연층으로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들어, 프리프레그가 사용될 수 있고, 또한 열경화성 수지 및/또는 광경화성 수지 등이 사용될 수 있으나, 특별히 이에 한정되는 것은 아니다
The first printed circuit layer 110 is disposed on the lower part of the printed circuit board 100, and a connection pad 113 is disposed on the upper surface for connection to the electrode via 122 of the second printed circuit layer 120, A solder pad 111 may be disposed on the lower surface. The body portion 117 of the first printed circuit layer 110 may be made of a resin insulating layer. The resin insulating layer may be a thermosetting resin such as an epoxy resin, a thermoplastic resin such as polyimide, or a resin impregnated with a reinforcing material such as glass fiber or an inorganic filler, for example, prepreg, or a thermosetting resin. and/or photocurable resin, etc. may be used, but are not particularly limited thereto.

제1 인쇄회로층(110)은 브릿지 구조물(130)이 배치되는 영역인 제1 영역(A1)과, 제1 영역(A1) 을 둘러싸는 제2 영역(A2)을 포함할 수 있다. 제1 인쇄회로층(110)의 제2 영역(A2) 내부에는 다층 또는 단층의 회로 패턴들(112,114,115)이 형성될 수 있고, 그러한 회로 패턴들(112,114,115)을 통해 솔더 패드(111)와 연결 패드(113)가 서로 전기적으로 연결될 수 있다. 제1 인쇄회로층(110)은 더미 비아들(116)을 포함할 수 있다. 더미 비아들(116)은 브릿지 구조물(130) 아래의 제1 영역(A1) 내에 배치될 수 있고, 브릿지 구조물(130)과 연결될 수 있다. 회로 패턴들(112,114,115)은 더미 비아들(116)과 동일한 레벨에 위치하는 회로 비아들(115)을 더 포함할 수 있다.
연결 패드들(113) 중, 브릿지 구조물(130)이 배치되는 영역인 제1 영역(A1)에 배치된 연결 패드(113)는 더미 비아(116)와 연결되며, 그 외의 영역인 제2 영역(A2)에 배치된 연결 패드(113)는 전극 비아(122)와 연결될 수 있다. The first printed circuit layer 110 may include a first area A1 where the bridge structure 130 is disposed, and a second area A2 surrounding the first area A1. Multi-layer or single-layer circuit patterns 112, 114, and 115 may be formed inside the second area A2 of the first printed circuit layer 110, and the solder pad 111 and the connection pad may be formed through the circuit patterns 112, 114, and 115. (113) can be electrically connected to each other. The first printed circuit layer 110 may include dummy vias 116 . The dummy vias 116 may be disposed in the first area A1 below the bridge structure 130 and may be connected to the bridge structure 130. The circuit patterns 112 , 114 , and 115 may further include circuit vias 115 located at the same level as the dummy vias 116 .
Among the connection pads 113, the connection pad 113 disposed in the first area A1, which is the area where the bridge structure 130 is disposed, is connected to the dummy via 116, and the second area ( The connection pad 113 disposed at A2) may be connected to the electrode via 122.

삭제delete

브릿지 구조물(130)은 제1 인쇄회로층(110)의 상면 중 제1 영역(A1)에 배치될 수 있다.
The bridge structure 130 may be disposed in the first area A1 of the upper surface of the first printed circuit layer 110.

상기 브릿지 구조물(130)은 상기 제1 인쇄회로층(110)의 제1 영역(A1)에 배치되어, 상기 제1 인쇄회로층(110)의 연결 패드(113)를 통해 더미 비아(116)와 접속될 수 있다. 상기 브릿지 구조물(130)은 인쇄회로기판(100)에 실장되는 제1 및 제2 반도체 칩 구조물(200, 300)을 서로 전기적으로 연결하는 인터커넥션(interconnection)을 수행할 수 있다.The bridge structure 130 is disposed in the first area A1 of the first printed circuit layer 110, and connects the dummy via 116 and the connection pad 113 of the first printed circuit layer 110. can be connected. The bridge structure 130 may perform interconnection to electrically connect the first and second semiconductor chip structures 200 and 300 mounted on the printed circuit board 100 to each other.

상기 브릿지 구조물(130)은 미세회로 패턴(131)이 접착층(132)에 의해 제1 인쇄회로층(110)에 부착된 구조이다. 이러한 구조를 통해, 제1 반도체 칩 구조물(200)과 제2 반도체 칩 구조물(300)은 제2 인쇄회로층(120)의 전극 비아(123, 124)와 브릿지 구조물(130)을 통해 접속될 수 있다. 즉, 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 반도체 칩 구조물(200)과 접속된 전극 비아(123)와 제1 반도체 칩 구조물(200)과 접속된 전극 비아(124)를 연결할 수 있다(도 2 참조).The bridge structure 130 is a structure in which a fine circuit pattern 131 is attached to the first printed circuit layer 110 by an adhesive layer 132. Through this structure, the first semiconductor chip structure 200 and the second semiconductor chip structure 300 can be connected through the electrode vias 123 and 124 of the second printed circuit layer 120 and the bridge structure 130. there is. That is, the microcircuit pattern 131 of the bridge structure 130 connects the electrode via 123 connected to the first semiconductor chip structure 200 and the electrode via 124 connected to the first semiconductor chip structure 200. (see Figure 2).

상기 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 및 제2 인쇄회로층(120)을 제조하는 공정과 상이하게, 후술하는 바와 같이, 반도체 웨이퍼 상에서 사진식각공정과 같은 반도체 제조공정을 통해 제조될 수 있다. 따라서, 브릿지 구조물(130)을 이루는 미세회로 패턴의 폭과 간격은 일반적인 인쇄회로기판으로 구현 가능한 회로 패턴의 폭과 회로 패턴간 간격에 비하여, 미세한 회로 패턴 폭과 회로 패턴간 간격을 가질 수 있다. 상기 브릿지 구조물(130)은 반도체 제조공정 중에 사용된 반도체 웨이퍼를 지지구조물로 포함하지 않는다. 따라서, 브릿지 구조물(130)은 전기적 연결을 위한 미세회로 패턴(131)만을 포함하므로, 인쇄회로기판(100)의 내부에 용이하게 내장될 수 있으며, 인쇄회로기판(100)의 회로 패턴(112)들과 용이하게 전기적으로 접속될 수 있다. 또한, 반도체 웨이퍼와 같은 지지구조물을 포함하지 않는 구조를 가짐으로써, 브릿지 구조물(130)의 두께를 낮춤과 동시에 인쇄회로기판(100)의 회로 패턴(112)과 짧은 전기적 경로를 구현할 수 있다.
The fine circuit pattern 131 of the bridge structure 130 is different from the process of manufacturing the first and second printed circuit layers 120, and is performed through a semiconductor manufacturing process such as a photoetching process on a semiconductor wafer, as described later. It can be manufactured through Accordingly, the width and spacing of the fine circuit patterns forming the bridge structure 130 may have finer circuit pattern widths and spacings between circuit patterns than the widths and spacings between circuit patterns that can be implemented with a general printed circuit board. The bridge structure 130 does not include a semiconductor wafer used during the semiconductor manufacturing process as a support structure. Therefore, since the bridge structure 130 includes only the fine circuit pattern 131 for electrical connection, it can be easily built into the printed circuit board 100, and the circuit pattern 112 of the printed circuit board 100 can be easily electrically connected to Additionally, by having a structure that does not include a support structure such as a semiconductor wafer, it is possible to reduce the thickness of the bridge structure 130 and at the same time implement the circuit pattern 112 of the printed circuit board 100 and a short electrical path.

상기 브릿지 구조물(130)의 미세회로 패턴(131)은 제1 인쇄회로층(110)의 접속 패드(121)를 통해 더미 비아(116)와 접속되며, 수직인 방향에서 중첩할 수 있다. 미세회로 패턴(131)은 고밀도의 배선이 박막의 상태로 구현되므로, 제2 인쇄회로층(120)의 전극 비아(123)와 접속할 때에 손상되기 쉬우나, 접속 패드(121) 및 더미 비아(116)와 접속됨으로써, 강성이 보강되어 제2 인쇄회로층(120)의 전극 비아(123, 124)와 접속할 때에 손상이 방지될 수 있다.The microcircuit pattern 131 of the bridge structure 130 is connected to the dummy via 116 through the connection pad 121 of the first printed circuit layer 110, and may overlap in the vertical direction. Since the fine circuit pattern 131 is implemented as a thin film of high-density wiring, it is easy to be damaged when connected to the electrode via 123 of the second printed circuit layer 120, but the connection pad 121 and the dummy via 116 By being connected to, rigidity is reinforced and damage can be prevented when connected to the electrode vias 123 and 124 of the second printed circuit layer 120.

제2 인쇄회로층(120)은 인쇄회로기판(100)의 상부에 적층되며, 상면에는 제1 및 제2 반도체 칩 구조물(200, 300)과 접속하기 위한 내부 접속 패드(121)가 배치되며, 내부에는 내부 접속 패드(121)와 접속된 전극 비아(122, 123, 124)가 배치될 수 있다. 제1 영역(A1)에 배치되는 전극 비아들(123,124)은 제1 전극들(123,124)로, 제2 영역(A2)에 배치되는 전극 비아들(122)은 제2 전극들(122)로 각각 지칭될 수 있다.The second printed circuit layer 120 is laminated on the printed circuit board 100, and an internal connection pad 121 is disposed on the upper surface for connection to the first and second semiconductor chip structures 200 and 300, Electrode vias 122, 123, and 124 connected to the internal connection pad 121 may be disposed inside. The electrode vias 123 and 124 disposed in the first area A1 are referred to as first electrodes 123 and 124, and the electrode vias 122 disposed in the second area A2 are referred to as second electrodes 122, respectively. can be referred to.

이 중 제1 영역(A1)에 배치된 제1 전극들(123, 124)은 제1 반도체 칩 구조물(200)과 제1 반도체 칩 구조물(200)을 브릿지 구조물(130)을 통해 전기적으로 연결할 수 있다.Among these, the first electrodes 123 and 124 disposed in the first area A1 can electrically connect the first semiconductor chip structure 200 to the first semiconductor chip structure 200 through the bridge structure 130. there is.

제2 인쇄회로층(120)의 바디부(125)는 제1 인쇄회로층(110)의 바디부(117)와 동일한 물질로 이루어져, 제2 인쇄회로층(120)은 제1 인쇄회로층(110) 상에 브릿지 구조물(130)을 덮도록 적층되며, 제1 인쇄회로층(110)과 결합하여, 하나의 인쇄회로기판(100)을 이룰 수 있다.
The body portion 125 of the second printed circuit layer 120 is made of the same material as the body portion 117 of the first printed circuit layer 110, and the second printed circuit layer 120 is formed of the first printed circuit layer ( 110), and is laminated to cover the bridge structure 130, and can be combined with the first printed circuit layer 110 to form one printed circuit board 100.

제1 및 제2 반도체 칩 구조물(200, 300)은 집적회로로서, 고속의 동작속도를 동작하는 집적회로 일 수 있다. 예를 들어, 상기 제1 반도체 칩 구조물(200)은 복수의 메모리 다이(210, 220)가 적층된 고대역폭 메모리(high bandwidth memory, HBM)일 수 있다. 상기 메모리 다이(210, 220)는 관통전극(211)을 통해 서로 접속될 수 있다. 메모리 다이(210, 220)는 각각 칩 패드(212)를 가지며, 범프(213)를 통해 접속될 수 있다. 또한, 제2 반도체 칩 구조물(300)은 그래픽 처리 유닛(graphic processing unit, GPU)과 같은 로직(logic)일 수 있다.The first and second semiconductor chip structures 200 and 300 may be integrated circuits that operate at high operating speeds. For example, the first semiconductor chip structure 200 may be a high bandwidth memory (HBM) in which a plurality of memory dies 210 and 220 are stacked. The memory dies 210 and 220 may be connected to each other through a through electrode 211. The memory dies 210 and 220 each have chip pads 212 and may be connected through bumps 213 . Additionally, the second semiconductor chip structure 300 may be logic such as a graphic processing unit (GPU).

이러한 반도체 칩 구조체 간의 고속의 신호처리를 위해서는, 반도체 칩 구조체 사이의 전기적 거리를 최단거리로 유지할 필요성이 있다.
In order to perform high-speed signal processing between these semiconductor chip structures, there is a need to keep the electrical distance between the semiconductor chip structures as short as possible.

종래에 서로 다른 반도체 칩들을 연결을 위한 인터포저(interposer) 기술로써 Si-인터포저 및 유기 인터포저(Organic Interposer), FO-WLP(Fan-Out Wafer Level Package), EMIB(Embedded Multi-Die Interconnect Bridge) 등이 있다. 이때 Si-인터포저의 경우 TSV(Through Silicon Via) 및 B/S 공정, 칩 사이즈 증가에 의한 비용 상승과 수율 문제가 있다. 유기 인터포저 및 FO-WLP는 휨 불량(warpage) 등으로 인한 공정 한계로 미세 배선 구조의 구현이 어렵다. 또한 PCB에 Si 브릿지 칩을 내장(embedding)하는 EMIB 기술의 경우 미세&다중 피치 패드들(Fine & Multi Pitch Pad)을 구비한 PCB가 제공되어야 하는데, 이러한 미세구조의 솔더 범프(118)를 지닌 칩을 PCB 상에 실장하는 공정에서 휨 불량의 위험이 있다.
Conventional interposer technologies for connecting different semiconductor chips include Si-interposer, Organic Interposer, FO-WLP (Fan-Out Wafer Level Package), and EMIB (Embedded Multi-Die Interconnect Bridge). ), etc. At this time, in the case of Si-interposer, there are cost increases and yield problems due to TSV (Through Silicon Via) and B/S processes and increased chip size. Organic interposers and FO-WLPs have difficulty implementing fine wiring structures due to process limitations due to warpage. Additionally, in the case of EMIB technology, which embeds a Si bridge chip in a PCB, a PCB with fine & multi pitch pads must be provided, and a chip with a solder bump 118 of this fine structure must be provided. There is a risk of bending defects during the process of mounting on the PCB.

도 3을 참조하여, 본 발명의 일 실시예에 의한 반도체 패키지에 대해 설명한다. 도 3은 본 발명의 일 실시예에 의한 반도체 패키지의 개략적인 단면도이다. 일 실시예는 앞서 설명한 일 실시예와 비교할 때, 브릿지 구조물(1130)이 제2 인쇄회로층(120)의 상부에 부착되어 있으며, 접착층(132)이 제2 인쇄회로층(120) 상면에 전체적으로 도포된 차이점 있다. 이외의 구성은 앞서 설명한 일 실시예와 유사한 구성이므로, 중복되는 설명을 방지하기 위해 생략한다.
Referring to FIG. 3, a semiconductor package according to an embodiment of the present invention will be described. Figure 3 is a schematic cross-sectional view of a semiconductor package according to an embodiment of the present invention. In one embodiment, compared to the previously described embodiment, the bridge structure 1130 is attached to the top of the second printed circuit layer 120, and the adhesive layer 132 is entirely on the top of the second printed circuit layer 120. There is a difference in application. Since other configurations are similar to the previously described embodiment, they are omitted to prevent redundant description.

일 실시예의 반도체 패키지(2)는 인쇄회로기판(1100) 및 상기 인쇄회로기판(1100)에 실장되는 제1 반도체 칩 구조물(1200) 및 제2 반도체 칩 구조물(1300)을 포함할 수 있다.The semiconductor package 2 of one embodiment may include a printed circuit board 1100 and a first semiconductor chip structure 1200 and a second semiconductor chip structure 1300 mounted on the printed circuit board 1100.

인쇄회로기판(1100)은 제1 인쇄회로층(1110), 제2 인쇄회로층(1120), 및 브릿지 구조물(1130)을 포함할 수 있다.The printed circuit board 1100 may include a first printed circuit layer 1110, a second printed circuit layer 1120, and a bridge structure 1130.

제1 인쇄회로층(1110)은 인쇄회로기판(1100)의 하부에 배치되며, 상면에는 제2 인쇄회로층(1120)의 전극 비아(1122)와 접속하기 위한 연결 패드(1113)가 배치되며, 하면에는 솔더 범프(118)(1118)가 부착되는 솔더 패드(1111)가 배치될 수 있다. 제1 인쇄회로층(1110)의 내부에는 다층 또는 단층의 회로 패턴(1112)이 형성될 수 있다. 회로 패턴(1112)과 솔더 패드(1113)는 바디부(1117)를 관통하는 전극 비아(1114)를 통해 접속될 수 있다. 또한, 회로 패턴(1112)과 연결 패드(1113)도 전극 비아(1115)를 통해 접속될 수 있다.The first printed circuit layer 1110 is disposed on the lower part of the printed circuit board 1100, and a connection pad 1113 is disposed on the upper surface for connection to the electrode via 1122 of the second printed circuit layer 1120, A solder pad 1111 to which solder bumps 118 (1118) are attached may be disposed on the lower surface. A multi-layer or single-layer circuit pattern 1112 may be formed inside the first printed circuit layer 1110. The circuit pattern 1112 and the solder pad 1113 may be connected through an electrode via 1114 penetrating the body portion 1117. Additionally, the circuit pattern 1112 and the connection pad 1113 may also be connected through the electrode via 1115.

제2 인쇄회로층(1120)은 제1 인쇄회로층(1110) 상에 적층되며, 상면에는 내부 접속 패드(1121)가 배치될 수 있다. 제2 인쇄회로층(1120) 중 제1 영역(A3)의 내부에는 제1 인쇄로층(1110)의 연결 패드(1113)와 내부 접속 패드(1121)를 접속하는 전극 비아(1122)가 배치될 수 있다. 제2 인쇄회로층(1120) 중 제2 영역(A4)의 내부에는 연결 패드(1130)에만 접속되는 더미 비아(1123)가 배치될 수 있다.The second printed circuit layer 1120 is stacked on the first printed circuit layer 1110, and an internal connection pad 1121 may be disposed on the top surface. An electrode via 1122 connecting the connection pad 1113 of the first printed circuit layer 1110 and the internal connection pad 1121 will be disposed inside the first area A3 of the second printed circuit layer 1120. You can. A dummy via 1123 connected only to the connection pad 1130 may be disposed inside the second area A4 of the second printed circuit layer 1120.

브릿지 구조물(1130)은 제2 인쇄회로층(1120) 상에 적층되며, 미세회로 패턴(1131, 1133)이 접착층(1132)에 부착된 구조이다. 접착층(1132)은 제2 인쇄회로층(1120)을 전체적으로 덮도록 도포될 수 있다. 미세회로 패턴(1131, 1133) 상에는 제1 및 제2 반도체 칩 구조물(1200, 1300)과 접속하기 위한 내부 접속 패드(1134)가 배치될 수 있다.The bridge structure 1130 is stacked on the second printed circuit layer 1120, and the microcircuit patterns 1131 and 1133 are attached to the adhesive layer 1132. The adhesive layer 1132 may be applied to entirely cover the second printed circuit layer 1120. Internal connection pads 1134 for connection to the first and second semiconductor chip structures 1200 and 1300 may be disposed on the microcircuit patterns 1131 and 1133.

일부 미세회로 패턴(1131)은 더미 비아(1123) 상에 중첩되도록 배치되어, 제1 및 제2 반도체 칩 구조물(1200, 1300)을 서로 전기적으로 연결하는 인터커넥션(interconnection)을 수행할 수 있다. 일부 미세회로 패턴(1133)은 전극 비아(1122) 상에 중첩되도록 배치되어, 내부 접속 패드(1134)를 접속하기 위한 전기적 접점을 제공할 수 있다.Some of the microcircuit patterns 1131 may be arranged to overlap the dummy vias 1123 to perform interconnection that electrically connects the first and second semiconductor chip structures 1200 and 1300 to each other. Some microcircuit patterns 1133 may be arranged to overlap the electrode vias 1122 to provide electrical contacts for connecting the internal connection pads 1134.

상기 브릿지 구조물(1130)의 미세회로 패턴(1131, 1133)은 제1 및 제2 인쇄회로층(1110, 1120)을 제조하는 공정과 상이하게, 반도체 웨이퍼 상에 사진식각공정과 같은 반도체 제조공정을 통해 제조될 수 있다. 따라서, 상기 브릿지 구조물(1130)을 이루는 미세회로 패턴의 폭과 간격은 일반적인 인쇄회로기판으로 구현 가능한 회로 패턴의 폭과 회로 패턴간 간격에 비하여, 미세한 회로 패턴 폭과 회로 패턴간 간격을 가질 수 있다.Different from the process of manufacturing the first and second printed circuit layers 1110 and 1120, the fine circuit patterns 1131 and 1133 of the bridge structure 1130 are manufactured using a semiconductor manufacturing process such as a photoetching process on a semiconductor wafer. It can be manufactured through Therefore, the width and spacing of the fine circuit patterns forming the bridge structure 1130 may have finer circuit pattern widths and spacings between circuit patterns than the widths and spacings between circuit patterns that can be implemented with a general printed circuit board. .

이와 같은 구조로 인해, 일 실시예의 반도체 패키지(2)의 제1 반도체 칩 구조물(1200)과 제2 반도체 칩 구조물(1300)은 브릿지 구조물(1130)을 통해 짧은 전기적 경로를 구현할 수 있다.Due to this structure, the first semiconductor chip structure 1200 and the second semiconductor chip structure 1300 of the semiconductor package 2 of one embodiment can implement a short electrical path through the bridge structure 1130.

도 4a 내지 도 5c를 참조하여, 도 1의 반도체 패키지의 제조방법에 대해 설명한다.Referring to FIGS. 4A to 5C, the manufacturing method of the semiconductor package of FIG. 1 will be described.

본 발명의 일 실시예에 의한 반도체 패키지 제조방법은 미세회로 패턴으로 이루어진 브릿지 구조물을 형성하는 단계, 접착층을 형성하는 단계, 단위 웨이퍼를 마련하는 단계, 단위 웨이퍼를 제1 인쇄회로층에 부착하는 단계, 단위 웨이퍼를 식각하여 제거하는 단계, 제1 인쇄회로층 상에 제2 인쇄회로층을 형성하는 단계 및 복수의 칩 구조물을 실장하는 단계를 포함할 수 있다.
A semiconductor package manufacturing method according to an embodiment of the present invention includes forming a bridge structure made of a fine circuit pattern, forming an adhesive layer, preparing a unit wafer, and attaching the unit wafer to the first printed circuit layer. , etching and removing the unit wafer, forming a second printed circuit layer on the first printed circuit layer, and mounting a plurality of chip structures.

도 4a를 참조하면, 반도체 웨이퍼(W) 상에 절연층(IL)을 형성하고, 도전성 물질을 증착한 후, 반도체 공정을 이용하여 미세회로 패턴(131)을 형성할 수 있다. 예를 들어, 반도체 웨이퍼(W)는 Si 웨이퍼일 수 있으며, 도전성 물질은 구리(Cu)일 수 있고, 절연층(IL)은 실리콘 산화물로 이루어질 수 있다. 미세회로 패턴은 반도체 제조공정의 포토 리소그래피(photo-lithography) 공정에 의해 형성될 수 있으며, 인쇄회로기판(PCB)의 회로배선 제조공정으로는 형성할 수 없는, 2㎛이하의 선폭을 가질 수 있다.Referring to FIG. 4A, after forming an insulating layer IL on a semiconductor wafer W and depositing a conductive material, a fine circuit pattern 131 can be formed using a semiconductor process. For example, the semiconductor wafer W may be a Si wafer, the conductive material may be copper (Cu), and the insulating layer IL may be made of silicon oxide. The fine circuit pattern can be formed by the photo-lithography process of the semiconductor manufacturing process, and can have a line width of less than 2㎛, which cannot be formed by the circuit wiring manufacturing process of the printed circuit board (PCB). .

도 4b를 참조하면, 미세회로 패턴(131)을 덮도록 접착층(132)을 도포할 수 있다. 후속공정에서 각각의 미세회로 패턴(131)과 접착층(132)은 하나의 브릿지 구조물을 이룰 수 있다.Referring to FIG. 4B, the adhesive layer 132 may be applied to cover the microcircuit pattern 131. In the subsequent process, each microcircuit pattern 131 and the adhesive layer 132 may form one bridge structure.

도 4c를 참조하면, 반도체 웨이퍼(W)를 개별 브릿지 구조물 단위(U)로 절단하여, 단위 반도체 웨이퍼(W)를 마련할 수 있다.Referring to FIG. 4C, the semiconductor wafer (W) may be cut into individual bridge structure units (U) to prepare a unit semiconductor wafer (W).

도 5a를 참조하면, 제1 인쇄회로층(110)을 준비하고, 앞서 마련한 단위 반도체 웨이퍼(W)의 접착층(132)이 제1 인쇄회로층(110)의 연결 패드(113)를 향하도록 부착하여, 제1 인쇄회로층(110) 상에 미세회로 패턴(131)을 부착할 수 있다. Referring to FIG. 5A, the first printed circuit layer 110 is prepared, and the adhesive layer 132 of the previously prepared unit semiconductor wafer (W) is attached so that it faces the connection pad 113 of the first printed circuit layer 110. Thus, the fine circuit pattern 131 can be attached on the first printed circuit layer 110.

제1 인쇄회로층(110)은 수지 절연층 사이에 회로 패턴(112)을 개재하고 바디부(117)를 형성하고, 회로 패턴(112)과 접속된 전극 비아(115) 및 더미 비아(116)를 형성한 후, 전극 비아(115) 상에 회로 패턴(112)과 연결 패드(113)를 형성하고, 더미 비아(116) 상에 연결 패드(113)를 형성하여 마련할 수 있다. The first printed circuit layer 110 forms a body portion 117 with a circuit pattern 112 interposed between the resin insulating layers, and includes electrode vias 115 and dummy vias 116 connected to the circuit pattern 112. After forming, the circuit pattern 112 and the connection pad 113 can be formed on the electrode via 115, and the connection pad 113 can be formed on the dummy via 116.

이때, 단위 반도체 웨이퍼(W)는 더미 비아(116)가 배치된 제1 영역(A1)에 위치하도록 배치하여, 미세회로 패턴(131)이 연결 패드(113)를 통해 더미 비아(116)에 접속되도록 정렬할 수 있다.
At this time, the unit semiconductor wafer (W) is arranged to be located in the first area (A1) where the dummy via 116 is disposed, and the microcircuit pattern 131 is connected to the dummy via 116 through the connection pad 113. You can sort them as much as possible.

도 5b를 참조하면, 단위 반도체 웨이퍼(W)를 XeF2 가스와 같은 선택비가 높은 가스를 이용하여 식각하여 제거하고, 절연층(IL)을 HF 가스 등으로 제거하여, 제1 인쇄회로층(110) 브릿지 구조물(130)의 미세회로 패턴(131)이 노출되도록 할 수 있다.
Referring to Figure 5b, the unit semiconductor wafer (W) It is removed by etching using a high selectivity gas such as gas, and the insulating layer (IL) is removed with HF gas, etc., so that the fine circuit pattern 131 of the bridge structure 130 of the first printed circuit layer 110 is exposed. It can be done as much as possible.

도 5c를 참조하면, 브릿지 구조물(130)을 덮도록, 수지 절연층을 도포하여 바디부(125)를 형성하고, 연결 패드(113) 및 미세회로 패턴(131)과 접속되는 전극 비아(122, 123, 124)를 형성하여, 제1 인쇄회로층(110) 상에 제2 인쇄회로층(120)이 적층된 인쇄회로기판(100)을 형성할 수 있다. 이렇게 준비된 인쇄회로기판(100)에 제1 반도체 칩 구조물(200)과 제2 반도체 칩 구조물(300)을 실장하면, 도 1의 반도체 패키지(1)를 마련할 수 있다.
Referring to FIG. 5C, the body portion 125 is formed by applying a resin insulating layer to cover the bridge structure 130, and the electrode vias 122 are connected to the connection pad 113 and the microcircuit pattern 131. 123 and 124) can be formed to form a printed circuit board 100 in which the second printed circuit layer 120 is stacked on the first printed circuit layer 110. By mounting the first semiconductor chip structure 200 and the second semiconductor chip structure 300 on the printed circuit board 100 prepared in this way, the semiconductor package 1 of FIG. 1 can be prepared.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the attached drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and change may be made by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also falls within the scope of the present invention. something to do.

1: 반도체 패키지 100: 인쇄회로기판
110: 제1 인쇄회로층 113: 연결 패드
116: 더미 비아 117: 바디부
118: 솔더 범프(118) 120: 제2 인쇄회로층
121: 내부 접속 패드 122: 전극 비아
125: 바디부 130: 브릿지 구조물
131: 미세회로 패턴 132: 접착층
200: 제1 반도체 칩 구조물 210, 220: 메모리 다이
211: 관통 전극 212: 칩 패드
213: 범프 300: 제1 반도체 칩 구조물1: Semiconductor package 100: Printed circuit board
110: first printed circuit layer 113: connection pad
116: dummy via 117: body portion
118: solder bump (118) 120: second printed circuit layer
121: Internal connection pad 122: Electrode via
125: body part 130: bridge structure
131: Microcircuit pattern 132: Adhesive layer
200: first semiconductor chip structure 210, 220: memory die
211: penetrating electrode 212: chip pad
213: Bump 300: First semiconductor chip structure

Claims (10)

제1 영역 및 상기 제1 영역 주변의 제2 영역을 갖는 제1 인쇄회로층, 및 상기 제1 인쇄회로층의 상기 제1 영역 상에 배치되는 브릿지 구조물을 포함하는 인쇄회로기판; 및
상기 인쇄회로 기판 상에 실장되고 서로 이격되는 제1 반도체 칩 구조물 및 제2 반도체 칩 구조물을 포함하되,
상기 제1 인쇄회로층은,
상기 브릿지 구조물 아래의 상기 제1 영역 내에 배치되고, 상기 브릿지 구조물과 연결되는 더미 비아들; 및
상기 제2 영역 내에 배치되고, 상기 제1 및 제2 반도체 칩 구조물과 전기적으로 연결되는 회로 패턴들을 포함하고,
상기 브릿지 구조물은,
상기 제1 인쇄회로층의 상기 제1 영역 상에 배치되며, 상기 제1 반도체 칩 구조물과 상기 제2 반도체 칩 구조물을 전기적으로 연결하는 미세회로 패턴;
상기 제1 인쇄회로층의 상부면과 상기 미세회로 패턴의 하부면 사이의 접착층; 및
상기 미세회로 패턴과 상기 더미 비아들 사이에서, 상기 미세회로 패턴 및 상기 더미 비아들과 접속된 연결 패드들을 포함하는 반도체 패키지.
a printed circuit board including a first printed circuit layer having a first area and a second area surrounding the first area, and a bridge structure disposed on the first area of the first printed circuit layer; and
Includes a first semiconductor chip structure and a second semiconductor chip structure mounted on the printed circuit board and spaced apart from each other,
The first printed circuit layer is,
dummy vias disposed in the first area below the bridge structure and connected to the bridge structure; and
Includes circuit patterns disposed in the second region and electrically connected to the first and second semiconductor chip structures,
The bridge structure is,
a fine circuit pattern disposed on the first region of the first printed circuit layer and electrically connecting the first semiconductor chip structure and the second semiconductor chip structure;
an adhesive layer between the upper surface of the first printed circuit layer and the lower surface of the fine circuit pattern; and
A semiconductor package including connection pads connected to the fine circuit pattern and the dummy vias, between the fine circuit pattern and the dummy vias.
 제1항에 있어서,
상기 인쇄회로기판은 상기 제1 인쇄회로층 및 상기 브릿지 구조물 상의 제2 인쇄회로층을 더 포함하되,
상기 제2 인쇄회로층은,
상기 미세회로 패턴과 전기적으로 연결되는 제1 전극들; 및
상기 회로 패턴들과 전기적으로 연결되는 제2 전극들을 더 포함하고,
상기 제1 및 제2 반도체 칩 구조물은 상기 제1 전극들, 및 상기 미세회로 패턴을 통해서 전기적으로 연결되는 반도체 패키지.
According to paragraph 1,
The printed circuit board further includes a first printed circuit layer and a second printed circuit layer on the bridge structure,
The second printed circuit layer is,
First electrodes electrically connected to the microcircuit pattern; and
Further comprising second electrodes electrically connected to the circuit patterns,
A semiconductor package wherein the first and second semiconductor chip structures are electrically connected through the first electrodes and the microcircuit pattern.
 제2항에 있어서,
상기 회로 패턴들은 상기 더미 비아들과 동일한 레벨에 배치되는 회로 비아들을 포함하는 반도체 패키지.
According to paragraph 2,
The circuit patterns include circuit vias disposed at the same level as the dummy vias.
 제2항에 있어서,
상기 제1 전극들은 상기 더미 비아들과 수직하게 중첩하는 반도체 패키지.
According to paragraph 2,
A semiconductor package wherein the first electrodes vertically overlap the dummy vias.
 제1항에 있어서,
상기 제1 및 제2 반도체 칩 구조물들 중 적어도 하나는,
적층되어 접속된 복수의 메모리 다이를 포함하며, 상기 복수의 메모리 다이 중 적어도 하나는 상기 메모리 다이를 두께 방향으로 관통하는 관통전극을 포함하는 반도체 패키지.
According to paragraph 1,
At least one of the first and second semiconductor chip structures,
A semiconductor package comprising a plurality of memory dies stacked and connected, wherein at least one of the plurality of memory dies includes a through-electrode penetrating the memory die in the thickness direction.
 제1 면 및 이에 대향하는 제2 면을 갖는 반도체 웨이퍼의 제1 면상에 미세회로 패턴으로 이루어진 복수의 브릿지 구조물을 형성하는 단계;
상기 복수의 브릿지 구조물을 덮도록 상기 제1 면 상에 접착층을 형성하는 단계;
상기 반도체 웨이퍼를 각각의 브릿지 구조물 단위로 절단하여 단위 반도체 웨이퍼를 마련하는 단계;
내부에 회로 패턴 및 더미 비아를 갖는 제1 인쇄회로층을 형성하고, 상기 제1 인쇄회로층 상에 상기 접착층을 매개로 상기 단위 반도체 웨이퍼를 부착하는 단계 - 상기 더미 비아는 상기 제1 인쇄회로층의 제1 영역 상에 배치되며, 상기 미세회로 패턴의 하단과 접속함 -;
상기 단위 반도체 웨이퍼를 식각하여 제거하여 상기 브릿지 구조물을 노출시키는 단계;
상기 제1 인쇄회로층 상에, 상기 브릿지 구조물과 접속된 전극 비아들을 가지며, 상기 브릿지 구조물을 덮는 제2 인쇄회로층을 형성하는 단계; 및
상기 제2 인쇄회로층 상에, 전극 비아들을 통해 서로 전기적으로 접속된 복수의 반도체 칩 구조물을 실장하는 단계;를 포함하는 패키지 제조방법.
Forming a plurality of bridge structures made of a microcircuit pattern on a first side of a semiconductor wafer having a first side and a second side opposing the first side;
forming an adhesive layer on the first surface to cover the plurality of bridge structures;
Cutting the semiconductor wafer into individual bridge structure units to prepare unit semiconductor wafers;
Forming a first printed circuit layer having a circuit pattern and a dummy via therein, and attaching the unit semiconductor wafer on the first printed circuit layer through the adhesive layer, wherein the dummy via is formed on the first printed circuit layer. disposed on the first area of and connected to the bottom of the microcircuit pattern;
exposing the bridge structure by etching and removing the unit semiconductor wafer;
forming a second printed circuit layer on the first printed circuit layer, the second printed circuit layer having electrode vias connected to the bridge structure, and covering the bridge structure; and
A package manufacturing method comprising: mounting a plurality of semiconductor chip structures electrically connected to each other through electrode vias on the second printed circuit layer.
 제6항에 있어서,
상기 반도체 웨이퍼는 Si 웨이퍼이며,
상기 단위 반도체 웨이퍼를 식각하여 제거하는 단계는, XeF2가스로 식각하는 반도체 패키지 제조방법.
According to clause 6,
The semiconductor wafer is a Si wafer,
The step of etching and removing the unit semiconductor wafer is a semiconductor package manufacturing method of etching with XeF 2 gas.
 제6항에 있어서,
상기 복수의 브릿지 구조물을 형성하는 단계는,
상기 반도체 웨이퍼의 상기 제1 면 상에 도전성 물질층을 형성하고, 포토 리소그래피(photo-lithography) 공정을 통해 상기 도전성 물질층에 미세회로 패턴을 형성하는 반도체 패키지 제조방법.
According to clause 6,
The step of forming the plurality of bridge structures includes:
A semiconductor package manufacturing method of forming a conductive material layer on the first side of the semiconductor wafer and forming a fine circuit pattern on the conductive material layer through a photo-lithography process.
 삭제delete 삭제delete
KR1020180159323A 2018-12-11 2018-12-11 Semiconductor package and manufacturing method for the same KR102601582B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180159323A KR102601582B1 (en) 2018-12-11 2018-12-11 Semiconductor package and manufacturing method for the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180159323A KR102601582B1 (en) 2018-12-11 2018-12-11 Semiconductor package and manufacturing method for the same

Publications (2)

Publication Number Publication Date
KR20200071920A KR20200071920A (en) 2020-06-22
KR102601582B1 true KR102601582B1 (en) 2023-11-14

Family

ID=71142538

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180159323A KR102601582B1 (en) 2018-12-11 2018-12-11 Semiconductor package and manufacturing method for the same

Country Status (1)

Country Link
KR (1) KR102601582B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20240045007A (en) * 2022-09-29 2024-04-05 엘지이노텍 주식회사 Semiconductor package

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214578A (en) * 2012-03-30 2013-10-17 Ibiden Co Ltd Wiring board and method for manufacturing the same
US20180226364A1 (en) * 2015-10-29 2018-08-09 Intel Corporation Metal-free frame design for silicon bridges for semiconductor packages

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013214578A (en) * 2012-03-30 2013-10-17 Ibiden Co Ltd Wiring board and method for manufacturing the same
US20180226364A1 (en) * 2015-10-29 2018-08-09 Intel Corporation Metal-free frame design for silicon bridges for semiconductor packages

Also Published As

Publication number Publication date
KR20200071920A (en) 2020-06-22

Similar Documents

Publication Publication Date Title
US11637070B2 (en) Method of fabricating a semiconductor package
US10734367B2 (en) Semiconductor package and method of fabricating the same
JP4298559B2 (en) Electronic component mounting structure and manufacturing method thereof
US8955218B2 (en) Method for fabricating package substrate
KR101209980B1 (en) Semiconductor package and fabrication method thereof
WO2010101163A1 (en) Substrate with built-in functional element, and electronic device using the substrate
KR101255954B1 (en) Printed circuit board and manufacturing method thereof
CN110970312B (en) Package and method of forming the same
US20230033515A1 (en) Semiconductor device package and method for manufacturing the same
KR20210157787A (en) Semiconductor package and method of fabricating the same
KR20100082551A (en) Interposer and integrated circuit chip embedded printed circuit board
US10840188B2 (en) Semiconductor device
US10154594B2 (en) Printed circuit board
CN111508904A (en) Semiconductor device package and method of manufacturing the same
KR102601582B1 (en) Semiconductor package and manufacturing method for the same
US20130334685A1 (en) Embedded packages and methods of manufacturing the same
KR20220150093A (en) Semiconductor package
KR102540829B1 (en) Semiconductor package, method for semiconductor package and method for re-distribution layer structure
KR20220034596A (en) Semiconductor package
US11929340B2 (en) Arrangement of power-grounds in package structures
KR102421816B1 (en) stacked package having a chip in a cavity and method of fabricating the same
US20230282588A1 (en) Semiconductor assemblies with systems and methods for using an interchangeable interposer to connect die to common substrate
US20240047337A1 (en) Printed circuit board, semiconductor package, and method of fabricating the same
US20240170355A1 (en) Electronic package and manufacturing method thereof
CN110556354B (en) Package substrate and method of manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant