KR102523417B1

KR102523417B1 - Frequency divider and transceiver including the same

Info

Publication number: KR102523417B1
Application number: KR1020180078249A
Authority: KR
Inventors: 최재원; 김남석
Original assignee: 삼성전자주식회사
Priority date: 2017-11-28
Filing date: 2018-07-05
Publication date: 2023-04-19
Also published as: CN109842410A; KR20190062136A

Abstract

본 개시의 기술적 사상의 일측면에 따른 주파수 분주기는 플립플롭의 제어단을 통해 수신된 클록 신호를 분주하는 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함하며, 상기 제1 및 제2 플립플롭 루프 각각이 출력한 동일한 분주 비율 및 상이한 위상을 갖는 신호에 기초하여 상기 제1 및 제2 플립플롭 루프의 출력단을 통해 분주 신호를 출력하고, 상기 분주 신호를 상기 제1 및 제2 플립플롭 루프의 입력단을 통해 피드백하는 코어 회로, 상기 분주 신호를 수신하고, 상기 분주 신호의 듀티 사이클이 교정된 차동 출력 신호를 출력하는 듀티 교정 회로 및 상기 차동 출력 신호를 증폭시킨 제1 출력 신호, 및 상기 제1 출력 신호와 직교하는 제2 출력 신호를 출력하는 출력 회로를 포함할 수 있다.A frequency divider according to one aspect of the technical idea of the present disclosure includes a first flip-flop loop and a second flip-flop loop dividing a clock signal received through a control terminal of a flip-flop, and the first and second flip-flops. A divided signal is output through output terminals of the first and second flip-flop loops based on signals having the same division ratio and different phases output from each of the flop loops, and the divided signal is transmitted through the first and second flip-flop loops. A core circuit that feeds back through an input terminal of, a duty correction circuit that receives the divided signal and outputs a differential output signal in which the duty cycle of the divided signal is corrected, a first output signal obtained by amplifying the differential output signal, and the first output signal. It may include an output circuit for outputting a second output signal orthogonal to the first output signal.

Description

Frequency divider and transceiver including the same}

본 개시의 기술적 사상은 주파수 분주기 및 이를 포함하는 트랜시버 관한 것으로서, 보다 상세하게는 듀티 사이클을 보정하고 직교 신호(quadrature signal)를 출력하는 주파수 분주기 및 이를 포함하는 트랜시버에 관한 것이다.The technical idea of the present disclosure relates to a frequency divider and a transceiver including the same, and more particularly, to a frequency divider correcting a duty cycle and outputting a quadrature signal, and a transceiver including the same.

주파수 분주기는 입력 신호를 분주하여 입력 신호보다 낮은 주파수를 가지는 출력 신호를 발생하는 기능을 수행한다. 주파수 분주기는 국부 발진기(Local Oscillator), 위상 고정 루프(phase-locked loop, PLL), 주파수 합성기(frequency synthesizer) 등과 같은 클록 생성 회로 및 이를 포함하는 다양한 집적 회로에 적용될 수 있다. 주파수 분주기는 분주비에 따라 정수 N 배로 분주하는 정수 분주기(integer frequency divider) 또는 N.5 배와 같이 분주하는 분수 분주기(fractional frequency divider)로 구분할 수 있다.The frequency divider performs a function of generating an output signal having a lower frequency than the input signal by dividing the input signal. The frequency divider may be applied to clock generation circuits such as a local oscillator, a phase-locked loop (PLL), a frequency synthesizer, and the like, and various integrated circuits including the same. The frequency divider can be divided into an integer frequency divider that divides by an integer N times or a fractional frequency divider that divides by N.5 times according to the division ratio.

일반적으로, 정수 분주기는 출력이 큰 신호원(signal source)이 인가되는 RF 트랜시버에서 인입 효과(pulling effect)가 발생할 수 있지만, 분수 분주기는 출력이 큰 신호원이 인가되어도 인입 효과를 차단하기 용이하다. 반면, 종래의 분수 분주기는 주기 신호를 딜레이시켜 주파수를 분주하는 과정에서 의도하지 않은 주파수인 주파수 스퍼(spur)가 발생할 수 있었다.In general, an integer divider may cause a pulling effect in an RF transceiver to which a signal source with a large output is applied, but a pulling effect may occur in a fractional divider even when a signal source with a large output is applied. It's easy. On the other hand, a frequency spur, which is an unintended frequency, may occur in a conventional fractional divider in the process of dividing a frequency by delaying a periodic signal.

또한, 종래의 분수 분주기는 듀티 사이클(duty ratio)가 40% 또는 60%로 출력되는 경우가 일반적이어서 듀티 사이클을 50%로 요구하는 시스템에 적용하기 어려움이 있었다.In addition, the conventional fractional divider generally outputs a duty cycle of 40% or 60%, making it difficult to apply to a system requiring a duty cycle of 50%.

본 개시의 기술적 사상이 해결하려는 과제는, 적은 수의 플립플롭 루프로 인해 주파수 스퍼가 감소되며, 듀티 사이클을 교정하고, 직교 신호를 출력하는 주파수 분주기 및 이를 포함하는 트랜시버를 제공하는데 있다.An object to be solved by the technical idea of the present disclosure is to provide a frequency divider that reduces frequency spurs due to a small number of flip-flop loops, corrects a duty cycle, and outputs a quadrature signal, and a transceiver including the same.

상기와 같은 목적을 달성하기 위하여, 본 개시의 기술적 사상의 일측면에 따른 주파수 분주기는 플립플롭의 제어단을 통해 수신된 클록 신호를 분주하는 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함하며, 상기 제1 및 제2 플립플롭 루프 각각이 출력한 동일한 분주 비율 및 상이한 위상을 갖는 신호에 기초하여 상기 제1 및 제2 플립플롭 루프의 출력단을 통해 분주 신호를 출력하고, 상기 분주 신호를 상기 제1 및 제2 플립플롭 루프의 입력단을 통해 피드백하는 코어 회로, 상기 분주 신호를 수신하고, 상기 분주 신호의 듀티 사이클이 교정된 차동 출력 신호를 출력하는 듀티 교정 회로 및 상기 차동 출력 신호를 증폭시킨 제1 출력 신호, 및 상기 제1 출력 신호와 직교하는 제2 출력 신호를 출력하는 출력 회로를 포함할 수 있다.In order to achieve the above object, a frequency divider according to one aspect of the technical idea of the present disclosure includes a first flip-flop loop and a second flip-flop loop dividing a clock signal received through a control terminal of a flip-flop. and outputs a divided signal through the output terminals of the first and second flip-flop loops based on the signals having the same division ratio and different phases output from the first and second flip-flop loops, respectively, and generates the divided signal A core circuit that feeds back through input terminals of the first and second flip-flop loops, a duty correction circuit that receives the divided signal and outputs a differential output signal in which the duty cycle of the divided signal is corrected, and amplifies the differential output signal. It may include an output circuit for outputting a first output signal and a second output signal orthogonal to the first output signal.

본 개시의 기술적 사상의 일측면에 따른 주파수 분주기는 클록 신호를 수신하고, 상기 클록 신호가 분주된 분주 신호를 출력하는 코어 회로 및 상기 분주 신호를 수신하고, 상기 분주 신호를 디시젼 레벨에 따라 소정의 듀티 사이클을 갖는 차동 출력 신호를 출력하는 듀티 교정 회로를 포함하고, 상기 듀티 교정 회로는, 상기 차동 출력 신호를 피드백하고, 피드백된 상기 차동 출력 신호에 기초하여 상기 분주 신호의 엣지 슬롭(edge slope)을 조절함으로써, 상기 소정의 듀티 사이클을 갖도록 듀티 사이클을 조절할 수 있다.A frequency divider according to one aspect of the technical idea of the present disclosure includes a core circuit for receiving a clock signal and outputting a divided signal obtained by dividing the clock signal, receiving the divided signal, and converting the divided signal according to a decision level. and a duty correction circuit for outputting a differential output signal having a predetermined duty cycle, wherein the duty correction circuit feeds back the differential output signal, and the edge slope of the divided signal based on the feedbacked differential output signal. The duty cycle may be adjusted to have the predetermined duty cycle by adjusting the slope.

본 개시의 기술적 사상의 일측면에 따른 트랜시버는 클록 신호를 수신하고, 상기 클록 신호가 분주된 분주 신호를 출력하며 복수의 플립플롭들을 포함하는 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함하는 코어 회로 및 상기 분주 신호를 수신하고, 상기 분주 신호의 듀티 사이클이 교정된 차동 출력(differential output) 신호를 출력하는 듀티 교정 회로를 포함할 수 있다.A transceiver according to one aspect of the technical idea of the present disclosure includes a first flip-flop loop and a second flip-flop loop that receives a clock signal, outputs a divided signal obtained by dividing the clock signal, and includes a plurality of flip-flops. A core circuit and a duty correction circuit for receiving the divided signal and outputting a differential output signal obtained by correcting a duty cycle of the divided signal.

본 개시의 예시적 실시예에 따른 주파수 분주기 및 이를 포함하는 트랜시버는 인입 효과 및 주파수 스퍼를 줄이고 듀티 사이클을 교정하며 직교 신호를 출력할 수 있다.A frequency divider according to an exemplary embodiment of the present disclosure and a transceiver including the same may reduce pull-in effects and frequency spurs, correct a duty cycle, and output a quadrature signal.

도 1은 본 개시의 일 실시예에 따른 주파수 분주기를 설명하기 위한 블록도이다.
도 2는 본 개시의 일 실시예에 따른 주파수 분주기의 신호를 설명하기 위한 파형도이다.
도 3a 및 도 3b은 본 개시의 일 실시예에 따른 코어 회로를 설명하기 위한 회로도이다.
도 4는 본 개시의 일 실시예에 따른 코어 회로가 입력 또는 출력하는 신호를 설명하기 위한 타이밍도이다.
도 5는 본 개시의 일 실시예에 따른 듀티 교정 회로를 설명하기 위한 회로도이다.
도 6은 본 개시의 일 실시예에 따른 듀티 교정 회로가 생성한 신호를 설명하기 위한 타이밍도이다.
도 7a는 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이며, 도 7b는 출력 회로에 포함되는 논리 회로를 설명하기 위한 도면이다.
도 8은 본 개시의 일 실시예에 따라 출력 회로가 생성하는 신호를 설명하기 위한 타이밍도이다.
도 9은 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이다.
도 10은 본 개시의 일 실시 예에 따른 구동 전압 제어 회로를 설명하기 위한 회로도이다.
도 11은 본 개시의 일 실시예에 따라 구동 전압 제어 회로를 동작시킨 경우의 지연 시간을 설명하기 위한 그래프이다.
도 12는 본 개시의 일 실시예에 따른 트랜시버를 설명하기 위한 블록도이다.1 is a block diagram for explaining a frequency divider according to an embodiment of the present disclosure.
2 is a waveform diagram for explaining a signal of a frequency divider according to an embodiment of the present disclosure.
3A and 3B are circuit diagrams for explaining a core circuit according to an embodiment of the present disclosure.
4 is a timing diagram for explaining a signal input or output by a core circuit according to an embodiment of the present disclosure.
5 is a circuit diagram for explaining a duty correction circuit according to an embodiment of the present disclosure.
6 is a timing diagram for explaining a signal generated by a duty correction circuit according to an embodiment of the present disclosure.
7A is a circuit diagram for explaining an output circuit according to an exemplary embodiment, and FIG. 7B is a diagram for explaining a logic circuit included in the output circuit.
8 is a timing diagram illustrating a signal generated by an output circuit according to an embodiment of the present disclosure.
9 is a circuit diagram for explaining an output circuit according to an embodiment of the present disclosure.
10 is a circuit diagram for explaining a driving voltage control circuit according to an exemplary embodiment of the present disclosure.
11 is a graph for explaining a delay time when a driving voltage control circuit is operated according to an embodiment of the present disclosure.
12 is a block diagram for explaining a transceiver according to an embodiment of the present disclosure.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 개시의 일 실시예에 따른 주파수 분주기를 설명하기 위한 블록도이고, 도 2는 본 개시의 일 실시예에 따른 주파수 분주기의 신호를 설명하기 위한 파형도이다.1 is a block diagram for explaining a frequency divider according to an embodiment of the present disclosure, and FIG. 2 is a waveform diagram for explaining a signal of the frequency divider according to an embodiment of the present disclosure.

도 1을 참고하면, 주파수 분주기(1000)는 코어 회로(100), 듀티 교정 회로(200) 및 출력 회로(300)를 포함할 수 있다. 코어 회로(100)는 클록 신호(CLK)를 수신하여 주파수가 분주된 분주 신호(S_DIV)를 출력하고, 듀티 교정 회로(200)는 이를 수신하여 듀티 사이클을 교정한 차동 출력 신호(S_DP, S_DN)를 출력하고, 출력 회로(300)는 이를 수신하여 직교하는 출력 신호들(S_I, S_IB, S_Q, S_QB)을 출력한다. Referring to FIG. 1 , a frequency divider 1000 may include a core circuit 100 , a duty correction circuit 200 and an output circuit 300 . The core circuit 100 receives the clock signal CLK and outputs a frequency division signal S_DIV obtained by dividing the frequency, and the duty correction circuit 200 receives the received clock signal CLK and outputs the duty cycle corrected differential output signals S_DP and S_DN. , and the output circuit 300 receives this and outputs orthogonal output signals S_I, S_IB, S_Q, and S_QB.

도 2를 참고하면, 클록 신호(CLK)는 전압 제어 발진기(VCO)에서 출력된 신호에 기초하여 생성될 수 있다. 분주 신호(S_DIV)는 클록 신호(CLK)의 주파수를 소정의 값으로 나눈 신호이며, 듀티 사이클은 예를 들어 40% 또는 60%가 될 수 있다. 차동 출력 신호(S_DP, S_DN)는 제1 차동 출력 신호(S_DP) 및 제2 차동 출력 신호(S_DN)을 포함할 수 있으며, 서로 반전된 형태의 신호가 될 수 있다. 차동 출력 신호(S_DP, S_DN)는 듀티 교정 회로(200)에 의해 분주 신호(S_DIV)의 듀티 사이클을 교정할 수 있다. 예를 들어, 듀티 교정 회로(200)는 듀티 사이클 40%의 분주 신호(S_DIV)를 듀티 사이클 50%로 교정할 수 있다. 직교 신호는 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 포함할 수 있다. 제1 출력 신호(S_I, S_IB)는 In-phase 성분의 신호이다. 예를 들어, 입력 신호인 제1 차동 출력 신호(S_DP)과 유사한 위상을 갖는 신호이다. 제2 출력 신호(S_Q, S_QB)는 직교(quadrature) 성분의 신호이다. 예를 들어, 제1 차동 출력 신호(S_DP)과 직교한 위상을 갖는 신호이다. 제1 출력 신호(S_I, S_IB)는 반주기만큼 차이가 나는 신호 I(S_I)와 신호 IB(S_IB)를 포함할 수 있다. 즉, 신호 I(S_I)와 신호 IB(S_IB)는 반전된 형태의 신호이다. 제2 출력 신호(S_Q, S_QB) 또한 반주기만큼 차이가 나는 신호 Q(S_Q)와 신호 QB(S_QB)를 포함할 수 있다.Referring to FIG. 2 , the clock signal CLK may be generated based on a signal output from the voltage controlled oscillator VCO. The division signal S_DIV is a signal obtained by dividing the frequency of the clock signal CLK by a predetermined value, and the duty cycle may be, for example, 40% or 60%. The differential output signals S_DP and S_DN may include a first differential output signal S_DP and a second differential output signal S_DN, and may be inverted signals. The duty cycle of the divided signal S_DIV of the differential output signals S_DP and S_DN may be corrected by the duty correction circuit 200 . For example, the duty calibrating circuit 200 may correct a 40% duty cycle divided signal S_DIV to a 50% duty cycle. The orthogonal signals may include first output signals S_I and S_IB and second output signals S_Q and S_QB. The first output signals S_I and S_IB are in-phase component signals. For example, it is a signal having a phase similar to that of the first differential output signal S_DP, which is an input signal. The second output signals S_Q and S_QB are quadrature component signals. For example, it is a signal having a phase orthogonal to the first differential output signal S_DP. The first output signals S_I and S_IB may include a signal I(S_I) and a signal IB(S_IB) differing by half a cycle. That is, the signal I(S_I) and the signal IB(S_IB) are inverted signals. The second output signals S_Q and S_QB may also include a signal Q(S_Q) and a signal QB(S_QB) differing by half a cycle.

다시 도 1을 참고하면, 코어 회로(100)는 복수의 플립플롭들을 포함할 수 있다. 복수의 플립플롭들은 제1 플립플롭 루프 및 제2 플립플롭 루프를 포함할 수 있다. 각각의 플립플롭 루프는 클록 신호(CLK)를 수신할 수 있다. 예를 들어, 제1 및 제2 플립플롭 루프는 클록 신호(CLK)의 주파수를 변조한 신호를 출력할 수 있다. 제1 및 제2 플립플롭 루프 각각이 출력하는 변조 신호의 크기는 같으나 위상은 다를 수 있다. 즉, 위상이 시프트된 형태로 출력될 수 있다. 제1 및 제2 플립플롭 루프 각각에서 출력된 변조 신호들을 합산하여 클록 신호(CLK)가 분주된 분주 신호(S_DIV)를 출력할 수 있다. Referring back to FIG. 1 , the core circuit 100 may include a plurality of flip-flops. The plurality of flip-flops may include a first flip-flop loop and a second flip-flop loop. Each flip-flop loop may receive a clock signal CLK. For example, the first and second flip-flop loops may output signals obtained by modulating the frequency of the clock signal CLK. Modulation signals output from the first and second flip-flop loops may have the same amplitude but different phases. That is, it may be output in a phase-shifted form. The frequency division signal S_DIV obtained by dividing the clock signal CLK by summing the modulation signals output from the first and second flip-flop loops may be output.

듀티 교정 회로(200)는 분주 신호(S_DIV)의 듀티 사이클을 소정의 값으로 교정할 수 있다. 일 실시예에 따르면, 듀티 교정 회로(200)는 분주 신호(S_DIV)를 저항 및 커패시터로 구성된 1차 회로(예를 들어, RC필터)에 인가할 수 있다. 1차 회로를 거친 분주 신호(S_DIV)는 상승 시간(rising time)을 갖는 1차 응답을 갖게 되며, 1차 응답은 복수의 인버터의 디시젼 레벨에 의해 소정의 듀티 사이클(예를 들어, 50%)를 갖는 신호가 될 수 있다. 이 경우, 1차 회로에 포함된 저항은 차동 출력 신호(S_DP, S_DN)을 피드백하여 수신한 연산 증폭기의 출력 전압에 의해 조절되는 가변 저항이 될 수 있다.The duty correction circuit 200 may correct the duty cycle of the divided signal S_DIV to a predetermined value. According to an embodiment, the duty correction circuit 200 may apply the divided signal S_DIV to a primary circuit (eg, an RC filter) including a resistor and a capacitor. The division signal S_DIV that has passed through the primary circuit has a primary response having a rising time, and the primary response is a predetermined duty cycle (eg, 50%) by the decision level of a plurality of inverters. ) can be a signal with In this case, the resistor included in the primary circuit may be a variable resistor controlled by the output voltage of the operational amplifier received by feeding back the differential output signals S_DP and S_DN.

출력 회로(300)는 차동 출력 신호(S_DP, S_DN)를 수신하여 직교하는 출력 신호인 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 출력할 수 있다. 제1 출력 신호(S_I, S_IB)는 제2 출력 신호(S_Q, S_QB)와 직교하는 출력 신호이다. The output circuit 300 may receive the differential output signals S_DP and S_DN and output first output signals S_I and S_IB and second output signals S_Q and S_QB, which are orthogonal output signals. The first output signals S_I and S_IB are orthogonal to the second output signals S_Q and S_QB.

일 실시예에 따르면, 출력 회로(300)는 차동 출력 신호(S_DP, S_DN)를 수신하여 진폭 변화만 일으키는 버퍼를 이용하여 제1 출력 신호(S_I, S_IB)를 출력한다. 한편, 출력 회로(300)는 차동 출력 신호(S_DP, S_DN)를 수신하여 버퍼 및 위상 지연 회로를 이용하여 위상을 90도만큼 지연시킨 제2 출력 신호(S_Q, S_QB)를 출력한다. According to an embodiment, the output circuit 300 receives the differential output signals S_DP and S_DN and outputs the first output signals S_I and S_IB using a buffer that causes only an amplitude change. Meanwhile, the output circuit 300 receives the differential output signals S_DP and S_DN and outputs second output signals S_Q and S_QB whose phases are delayed by 90 degrees using a buffer and a phase delay circuit.

이 경우, 출력 회로(300)는 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)에 기초하여 위상을 지연시킬 수 있다. 즉, 출력 회로(300)는 출력 신호들을 피드백하여 제2 출력 신호(S_Q, S_QB)의 지연된 위상 값을 제어할 수 있다. 일 실시예에 따르면, 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 수신한 연산 증폭기가 위상을 지연시키는 지연 제어신호를 출력 회로(300) 내의 지연 회로에 제공할 수 있다. 즉, 출력 회로(300)는 제1 출력 신호(S_I, S_IB) 및 제2 출력 신호(S_Q, S_QB)를 피드백하여 위상을 지연시킬 수 있다.In this case, the output circuit 300 may delay the phase based on the first output signals S_I and S_IB and the second output signals S_Q and S_QB. That is, the output circuit 300 may control the delayed phase values of the second output signals S_Q and S_QB by feeding back the output signals. According to an embodiment, the operational amplifier receiving the first output signals S_I and S_IB and the second output signals S_Q and S_QB provides a delay control signal for delaying a phase to the delay circuit in the output circuit 300. can That is, the output circuit 300 may delay the phase by feeding back the first output signals S_I and S_IB and the second output signals S_Q and S_QB.

한편, 도 9 및 도 10에서 후술하는 바와 같이, 출력 회로(300)에서 위상을 지연시키는 것은 온도와 전압 변화에 민감하게 반응할 수 있다. 이를 위하여, 온도 변화에 따른 전류원을 포함한 전압 제어 회로를 이용하여 출력 회로(300)에 포함된 버퍼 및 지연 회로에 공급되는 구동 전압을 제어할 수 있다.Meanwhile, as will be described later with reference to FIGS. 9 and 10 , delaying the phase in the output circuit 300 can react sensitively to temperature and voltage changes. To this end, the driving voltage supplied to the buffer and delay circuit included in the output circuit 300 may be controlled using a voltage control circuit including a current source according to temperature change.

상술한 바와 같은 주파수 분주기(1000)는 클록 신호(CLK)를 바탕으로 CMOS 레벨에서 분주하고, 듀티 사이클이 교정된 직교 신호를 한번에 출력할 수 있게 된다. 이에 따라, 50% 듀티 사이클을 가지며 주파수 스퍼가 적고, 서로 직교하는 출력 신호들(S_I, S_IB, S_Q, S_QB)을 제공할 수 있다.The frequency divider 1000 as described above can divide the frequency at the CMOS level based on the clock signal CLK and output a quadrature signal with a corrected duty cycle at once. Accordingly, it is possible to provide output signals S_I, S_IB, S_Q, and S_QB that have a 50% duty cycle, a small frequency spur, and are orthogonal to each other.

도 3a 및 도 3b은 본 개시의 일 실시예에 따른 코어 회로를 설명하기 위한 회로도이다. 3A and 3B are circuit diagrams for explaining a core circuit according to an embodiment of the present disclosure.

도 3a를 참고하면, 코어 회로(100a)는 제1 플립플롭 루프(110a), 제2 플립플롭 루프(120b), 복수의 플립플롭들(111a 내지 113a, 121a 내지 123a), NAND 게이트(130), 인버터(140)를 포함할 수 있다.Referring to FIG. 3A, the core circuit 100a includes a first flip-flop loop 110a, a second flip-flop loop 120b, a plurality of flip-flops 111a to 113a, 121a to 123a, and a NAND gate 130. , may include an inverter 140.

일 실시 예에 따르면, 제1 및 제2 플립플롭 루프(110a, 120a)는 각각 복수의 플립플롭들(111a 내지 113a, 121a 내지 123a)을 포함한다. 예를 들어, 플립플롭은 D 플립플롭이 될 수 있다. 플립플롭들은 클록 신호(CLK)가 수신되는 제어단, 논리 값이 입력되는 D 입력단, 논리 값을 출력하는 Q 출력단 및

출력단을 포함한다. 입력단과 출력단에 형성되는 라인은 데이터 라인이라고 명명한다.According to an embodiment, each of the first and second flip-

flop loops

110a and 120a includes a plurality of flip-flops 111a to 113a and 121a to 123a. For example, a flip-flop can be a D flip-flop. The flip-flops include a control terminal receiving a clock signal (CLK), a D input terminal receiving a logic value, a Q output terminal outputting a logic value, and a

Include an output stage. Lines formed at the input and output terminals are called data lines.

공지된 바와 같이, D 플립플롭의 진리표에 따르면, 제어단에 입력되는 제어 신호(예를 들어, CLK)가 0인 경우, D 단자로 입력되는 논리 값과 무관하게 이전 Q 또는

를 유지한다. 또한, 제어 신호가 1 이며, D 단자로 입력되는 논리 값이 0인 경우, Q 는 0의 논리 값을 출력하며

는 1의 논리 값을 출력한다. 반대로, 제어 신호가 1 이며, D 단자로 입력되는 논리 값이 1인 경우, Q 는 1의 논리 값을 출력하며

는 0의 논리 값을 출력한다.As is known, according to the D flip-flop truth table, when the control signal (eg, CLK) input to the control terminal is 0, regardless of the logic value input to the D terminal, the previous Q or

keep In addition, when the control signal is 1 and the logic value input to the D terminal is 0, Q outputs a logic value of 0 and

outputs a logical value of 1. Conversely, when the control signal is 1 and the logic value input to the D terminal is 1, Q outputs a logic value of 1 and

outputs a logical value of 0.

일 실시 예에 따르면, 제1 및 제2 플립플롭 루프(110a, 120a)는 각각 복수의 플립플롭들을 포함하며, 복수의 플립플롭들에 각각 클록 신호(CLK) 또는 클록 신호(CLK)가 반전된 신호가 수신된다. 구체적으로, 제1 플립플롭 루프(110a)는 클록 신호(CLK)를 수신하는 플립플롭(112a)과 클록 신호(CLK)가 반전된 신호를 수신하는 플립플롭들(111a, 113a)을 포함한다. 이와 유사하게, 제2 플립플롭 루프(120a)는 클록 신호(CLK)를 수신하는 플립플롭들(121a, 123a)과 클록 신호(CLK)가 반전된 신호를 수신하는 플립플롭(122a)을 포함한다. 즉, 코어 회로(100a)는 클록 신호(CLK)를 그대로 또는 반전시켜 수신함으로써, 하나의 플립플롭을 거칠 때 마다 단계적으로 클록 신호(CLK)를 시프팅하는 방법으로 주파수 분주를 수행할 수 있다.According to an embodiment, each of the first and second flip-flop loops 110a and 120a includes a plurality of flip-flops, and each of the plurality of flip-flops has a clock signal CLK or an inverted clock signal CLK. A signal is received. Specifically, the first flip-flop loop 110a includes a flip-flop 112a that receives the clock signal CLK and flip-flops 111a and 113a that receive an inverted signal of the clock signal CLK. Similarly, the second flip-flop loop 120a includes flip-flops 121a and 123a receiving the clock signal CLK and a flip-flop 122a receiving an inverted signal of the clock signal CLK. . That is, the core circuit 100a may perform frequency division by receiving the clock signal CLK as it is or inverting it, and shifting the clock signal CLK in stages each time it passes through one flip-flop.

이 경우, 도 3a과 같이 클록 신호(CLK)를 플립플롭(111a, 113a, 122a)이 반전시켜 수신할 수 있지만, 다른 실시 예에 따라 도 3b와 같이 코어 회로(100b)에 클록 신호(CLK) 및 클록 반전 신호(

)가 인가될 수 있다. In this case, as shown in FIG. 3A, the flip-flops 111a, 113a, and 122a may invert and receive the clock signal CLK, but according to another embodiment, as shown in FIG. 3B, the clock signal CLK is transmitted to the core circuit 100b. and clock inversion signal (

) can be applied.

도 3b를 참고하면, 외부 신호원으로부터 클록 신호(CLK)와 클록 반전 신호(

)가 제공될 수 있다. 클록 반전 신호(

)는 클록 신호(CLK)와 반주기만큼 위상 차이가 나는 신호이다. 일 예로, 코어 회로(100b)의 외부에 위치한 외부 신호원으로부터 신호 입력 라인이 두 개로 제공될 수 있고, 각각 클록 신호(CLK)와 클록 반전 신호(

)를 제공할 수 있다. 이 경우, 코어 회로(100)에 포함된 복수의 플립플롭의 제어단은 도 3a와 달리 제공되는 제어 신호를 반전시키지 않고 그대로 수신한다. 이 경우, 도 3b를 참고하면 코어 회로(100b)에 포함된 복수의 플립플롭들(112b, 121b, 123b)은 클록 신호(CLK)를 수신할 수 있으며, 나머지 플립플롭들(111b, 113b, 122b)은 클록 반전 신호(

)를 수신할 수 있다. 이하에서는, 도 3a와 도 3b는 플립플롭 루프의 동작 측면에서 실질적으로 동일하므로 편의상 도 3a의 코어 회로(100a)를 기준으로 설명한다.Referring to FIG. 3B, a clock signal (CLK) and a clock inversion signal (from an external signal source)

) may be provided. clock inversion signal (

) is a signal that is out of phase with the clock signal CLK by half a cycle. For example, two signal input lines may be provided from an external signal source located outside the core circuit 100b, respectively, a clock signal CLK and a clock inversion signal (

) can be provided. In this case, the control terminal of the plurality of flip-flops included in the core circuit 100 receives the provided control signal as it is without inverting it, unlike FIG. 3A. In this case, referring to FIG. 3B , the plurality of flip-

flops

112b, 121b, and 123b included in the core circuit 100b may receive the clock signal CLK, and the other flip-

flops

111b, 113b, and 122b may receive the clock signal CLK. ) is the clock inversion signal (

) can be received. Hereinafter, since FIGS. 3A and 3B are substantially the same in terms of operation of the flip-flop loop, description will be made based on the core circuit 100a of FIG. 3A for convenience.

다시 도 3a를 참고하면, 제1 플립플롭 루프(110a)와 제2 플립플롭 루프(120a)는 각각 동일한 개수의 플립플롭들을 포함한다. 일 실시 예에 따르면, 제1 및 제2 플립플롭 루프(110a, 120a)는 각각 3개의 플립플롭들을 포함할 수 있다. 분주 신호(S_DIV)가 피드백되어 D 단자로 입력되는 제1 플립플롭 루프(110a)의 플립플롭(113a)은 클록 신호(CLK)가 반전된 신호를 제어단을 통해 수신할 수 있다. 한편, 분주 신호(S_DIV)가 피드백되어 D 단자로 입력되는 제2 플립플롭 루프(120a)의 플립플롭(123a)은 클록 신호(CLK)를 제어단을 통해 수신할 수 있다. 또한, 제1 및 제2 플립플롭 루프(110a, 120a)에 포함된 복수의 플립플롭들은 클록 신호(CLK)가 수신되는 플립플롭과 클록 신호(CLK)의 반전된 신호가 수신되는 플립플롭이 번갈아가면서 D 또는 Q 단자에 직렬로 연결될 수 있다. 플립플롭 루프에서 입출력되는 신호 관계는 도 4에서 구체적으로 후술한다.Referring back to FIG. 3A , each of the first flip-flop loop 110a and the second flip-flop loop 120a includes the same number of flip-flops. According to an embodiment, each of the first and second flip-flop loops 110a and 120a may include three flip-flops. The flip-flop 113a of the first flip-flop loop 110a, to which the divided signal S_DIV is fed back and input to the D terminal, may receive a signal obtained by inverting the clock signal CLK through a control terminal. Meanwhile, the flip-flop 123a of the second flip-flop loop 120a, to which the divided signal S_DIV is fed back and input to the D terminal, may receive the clock signal CLK through the control terminal. In addition, the plurality of flip-flops included in the first and second flip-flop loops 110a and 120a alternate between a flip-flop receiving the clock signal CLK and a flip-flop receiving an inverted signal of the clock signal CLK. It can be connected in series to the D or Q terminal as it goes. The relationship between signals input and output from the flip-flop loop will be described later in detail with reference to FIG. 4 .

도 4는 본 개시의 일 실시예에 따른 코어 회로가 입력 또는 출력하는 신호를 설명하기 위한 타이밍도이다. 설명의 편의상 도 3a의 식별 기호를 함께 참고하여 설명한다.4 is a timing diagram for explaining a signal input or output by a core circuit according to an embodiment of the present disclosure. For convenience of explanation, it will be described with reference to the identification symbol of FIG. 3A.

도 4를 참고하면, 클록 신호(CLK)는 한 주기 T 동안 로직 로우 전압과 로직 하이 전압을 반복하는 전압으로써, 클록 신호(CLK)는 플립플롭 루프(110a, 120a)에 포함된 복수의 플립플롭들의 제어단에 입력될 수 있다. 제1 및 제2 플립플롭 루프(110a, 120a)는 D 단자로 분주 신호(S_DIV)를 입력받아 각각 QA 신호 및 QB 신호를 출력할 수 있다. 이 경우, 도 4에 도시된 바와 같이, QA 신호 및 QB 신호는 5T 의 주기를 가지므로 분주 비율은 동일하다.Referring to FIG. 4 , the clock signal CLK is a voltage that repeats a logic low voltage and a logic high voltage during one cycle T, and the clock signal CLK is a plurality of flip-flops included in flip-flop loops 110a and 120a. can be input to the control terminal of The first and second flip-flop loops 110a and 120a may receive the division signal S_DIV through the D terminal and output a QA signal and a QB signal, respectively. In this case, as shown in FIG. 4, the QA signal and the QB signal have the same frequency division ratio because they have a period of 5T.

플립플롭(113a)은 제어단을 통해 클록 신호(CLK)가 반전된 신호를 수신하고, D 입력단을 통해 분주 신호(S_DIV)를 수신할 수 있다. 플립플롭(113a)의 진리표에 따라 Q 출력단으로 QA1 신호를 출력할 수 있다. 즉, 제1 플립플롭 루프(110a)는 5T 를 한 주기로 갖는 QA1 신호를 생성할 수 있다.The flip-flop 113a may receive a signal obtained by inverting the clock signal CLK through a control terminal and receive a divided signal S_DIV through a D input terminal. According to the truth table of the flip-flop 113a, the QA1 signal can be output to the Q output terminal. That is, the first flip-flop loop 110a can generate a QA1 signal having 5T as one cycle.

한편, 플립플롭(112a)은 클록 신호(CLK)를 제어단을 통해 수신하고, D 입력단을 통해 QA1 신호를 수신함으로써, Q 출력단으로 QA2 신호를 출력할 수 있다. 즉, 플립플롭(112a)은 클록 신호(CLK)가 반전된 신호를 제어단을 통해 수신하고, 플립플롭(112a)은 클록 신호(CLK)를 제어단을 통해 수신함으로써 QA2 신호를 출력할 수 있다. 즉, 제1 플립플롭 루프(110a)는 5T 를 한 주기로 가지며, QA1 신호와 0.5T 만큼 위상 차이가 있는 QA2 신호를 생성할 수 있다.Meanwhile, the flip-flop 112a may output the QA2 signal to the Q output terminal by receiving the clock signal CLK through the control terminal and receiving the QA1 signal through the D input terminal. That is, the flip-flop 112a receives the signal obtained by inverting the clock signal CLK through the control terminal, and the flip-flop 112a receives the clock signal CLK through the control terminal, thereby outputting the QA2 signal. . That is, the first flip-flop loop 110a has 5T as one cycle and can generate a QA2 signal having a phase difference of 0.5T from the QA1 signal.

상술한 QA1 신호 및 QA2 신호가 생성되는 과정과 같이, 직렬로 연결된 복수의 플립플롭 루프의 제어단에 각각 클록 신호(CLK)와 클록 신호(CLK)가 반전된 신호를 복수의 플립플롭의 순서대로 인가하면, 반주기만큼 위상 차이가 있는 신호를 생성할 수 있다.As in the above-described process of generating the QA1 and QA2 signals, the clock signal CLK and the inverted clock signal CLK are transmitted to the control terminals of the plurality of flip-flop loops connected in series, respectively, in the order of the plurality of flip-flops. When applied, it is possible to generate a signal having a phase difference by half a cycle.

한편, 플립플롭(113a)는 클록 신호(CLK)가 반전된 신호를 제어단을 통해 수신하고, QA2 신호를 D 입력단을 통해 수신함으로써,

출력단으로 QA 신호를 출력할 수 있다. 즉, 제1 플립플롭 루프(110a)는 5T 를 한 주기로 가지며, QA2 가 반전된 신호와 0.5T 만큼 위상 차이를 갖는 QA 신호를 생성할 수 있다.Meanwhile, the flip-flop 113a receives a signal obtained by inverting the clock signal CLK through the control terminal and receives the QA2 signal through the D input terminal.

The QA signal can be output through the output terminal. That is, the first flip-flop loop 110a has 5T as one cycle and can generate a QA signal having a phase difference of 0.5T from the signal in which QA2 is inverted.

제2 플립플롭 루프(120a) 또한 제1 플립플롭 루프(110a)와 같이 분주 신호(S_DIV)를 수신하고, 플립플롭 연산에 따라 QB1, QB2 및 QB 신호를 생성할 수 있다.Like the first flip-flop loop 110a, the second flip-flop loop 120a may receive the divided signal S_DIV and generate signals QB1, QB2, and QB according to flip-flop operation.

일 실시 예에 따라, 제2 플립플롭 루프(120a)는 클록 신호(CLK)를 기초로 QB1 신호를 생성하고, 클록 신호(CLK)가 반전된 신호를 기초로 QB2 신호를 생성하며, 클록 신호(CLK)를 기초로 QB 신호를 생성한다. 즉, 제1 플립플롭 루프(110a)가 클록 신호(CLK)가 반전된 신호를 기초로 QA1 신호를 생성하고, 클록 신호(CLK)를 기초로 QA2 신호를 생성하며, 클록 신호(CLK)가 반전된 신호를 기초로 QA 신호를 생성하는 것과 차이가 있다. 제1 플립플롭 루프(110a)와 제2 플립플롭 루프(120a)에는 복수의 플립플롭들에 클록 신호(CLK)가 인가되는 방식이 다르다.According to an embodiment, the second flip-flop loop 120a generates a QB1 signal based on the clock signal CLK, generates a QB2 signal based on an inverted signal of the clock signal CLK, and generates a clock signal ( CLK) to generate a QB signal. That is, the first flip-flop loop 110a generates the QA1 signal based on the inverted clock signal CLK, generates the QA2 signal based on the clock signal CLK, and generates the inverted clock signal CLK. There is a difference from generating a QA signal based on a received signal. The first flip-flop loop 110a and the second flip-flop loop 120a differ in how the clock signal CLK is applied to the plurality of flip-flops.

이에 따라, QA1 신호와 QB1 신호, QA2 신호와 QB2 신호, QA 신호와 QB 신호는 각각 제어단으로 클록 신호(CLK)가 입력되는 순서와 반전되었는지 여부에 의해 분주 비율은 동일하며 2.5T 만큼의 위상 차이가 발생할 수 있다. Accordingly, the QA1 signal and QB1 signal, the QA2 signal and QB2 signal, and the QA signal and QB signal have the same division ratio depending on the order in which the clock signal CLK is input to the control terminal and whether or not they are inverted, respectively, and have a phase of 2.5T. Differences may occur.

코어 회로(100a)는 제1 플립플롭 루프(110a) 및 제2 플립플롭 루프(120b)가 생성한 QA 신호 및 QB 신호를 NAND 게이트(130) 및 인버터(140)를 거쳐 분주 신호(S_DIV)를 생성할 수 있다. 분주 신호(S_DIV)는 다시 제1 플립플롭 루프(110a) 및 제2 플립플롭 루프(120b)로 피드백할 수 있다.The core circuit 100a transmits the QA signal and the QB signal generated by the first flip-flop loop 110a and the second flip-flop loop 120b through the NAND gate 130 and the inverter 140 to obtain a divided signal S_DIV. can create The divided signal S_DIV may be fed back to the first flip-flop loop 110a and the second flip-flop loop 120b.

도 4를 참고하면, 분주 신호(S_DIV)는 클록 신호(CLK)의 주기 T의 2.5 배인 2.5T 를 한 주기로 가질 수 있으며, 한 주기 동안에 로직 하이 전압의 비율이 40%이므로 듀티 사이클을 40%로 가질 수 있다.Referring to FIG. 4 , the division signal S_DIV may have one period of 2.5T, which is 2.5 times the period T of the clock signal CLK, and since the ratio of the logic high voltage during one period is 40%, the duty cycle is set to 40%. can have

상술한 바와 같은 코어 회로(100, 100a, 100b)는 적은 수의 플립플롭들을 적은 수의 루프로 구성하여 주파수 스퍼(spur)를 감소시킬 수 있다. 종래의 분주기는 루프 개수가 많아짐으로써 주파수가 정확히 분주되지 않아 타겟 주파수와 다른 주파수가 섞일 수 있었다. 본 개시에 따른 코어 회로를 포함하는 분주기는 클록 신호(CLK)와 클록 신호(CLK)가 반전된 신호를 교차로 수신하는 방식을 이용하여 원하는 주파수를 갖는 분주 신호(S_DIV)를 획득할 수 있게 된다.The core circuits 100, 100a, and 100b as described above can reduce frequency spurs by configuring a small number of flip-flops with a small number of loops. In the conventional frequency divider, since the number of loops increases, the frequency is not accurately divided, so that the target frequency and other frequencies may be mixed. The frequency divider including the core circuit according to the present disclosure can obtain the frequency division signal S_DIV having a desired frequency by using a method of receiving the clock signal CLK and a signal obtained by inverting the clock signal CLK alternately. .

도 5는 본 개시의 일 실시예에 따른 듀티 교정 회로를 설명하기 위한 회로도, 도 6은 본 개시의 일 실시예에 따른 듀티 교정 회로가 생성한 신호를 설명하기 위한 타이밍도이다.5 is a circuit diagram for explaining a duty calibration circuit according to an embodiment of the present disclosure, and FIG. 6 is a timing diagram for describing a signal generated by the duty calibration circuit according to an embodiment of the present disclosure.

도 5를 참고하면, 듀티 교정 회로(200)는 연산 증폭기 회로(210), 트랜지스터 회로(220), 인버터 회로(230) 및 차동 변환 회로(240)를 포함할 수 있다. 연산 증폭기 회로는 Referring to FIG. 5 , the duty correction circuit 200 may include an operational amplifier circuit 210, a transistor circuit 220, an inverter circuit 230, and a differential converter circuit 240. The op amp circuit is

일 실시예에 따르면, 듀티 교정 회로(200)는 분주 신호(S_DIV)를 수신하여, 분주 신호(S_DIV)의 듀티 사이클을 타켓 듀티 사이클로 교정한다. 예를 들어, 분주 신호(S_DIV)의 듀티 사이클이 40%인 경우, 이를 50%로 교정하여 출력할 수 있다. 또한, 단일 신호를 듀티 차동 신호로 변환할 수 있다.According to an embodiment, the duty correction circuit 200 receives the divided signal S_DIV and corrects the duty cycle of the divided signal S_DIV to a target duty cycle. For example, when the duty cycle of the divided signal S_DIV is 40%, it may be corrected to 50% and then output. Also, a single signal can be converted into a duty differential signal.

일 실시 예에 따르면, 연산 증폭기 회로(210)는 듀티 교정 회로(200)의 출력단에서 출력하는 제1 차동 출력 신호(S_DP) 및 제2 차동 출력 신호(S_DN)를 피드백하여 수신할 수 있다. 연산 증폭기 회로(210)는 연산 증폭기(211)의 입력단과 듀티 교정 회로(200)의 출력단 사이에 저항과 커패시터로 이루어진 RC 필터를 포함할 수 있다.According to an embodiment, the operational amplifier circuit 210 may feedback and receive the first differential output signal S_DP and the second differential output signal S_DN output from the output terminal of the duty correction circuit 200 . The operational amplifier circuit 210 may include an RC filter formed of a resistor and a capacitor between an input terminal of the operational amplifier 211 and an output terminal of the duty correction circuit 200 .

일 실시 예에 따르면, 연산 증폭기 회로(210)는 제1 전압과 제2 전압을 갖는 제1 차동 출력 신호(S_DP)를 수신할 수 있다. 이 때, 제1 차동 출력 신호(S_DP)는 구형파(square wave)의 형태일 수 있다. 연산 증폭기(211)의 반전 입력 단자 측에 구비된 RC 필터는 제1 차동 출력 신호(S_DP)를 수신하여 제1 차동 출력 신호(S_DP)의 평균 값을 연산 증폭기(211)의 반전 입력 단자에 인가할 수 있다. According to an embodiment, the operational amplifier circuit 210 may receive a first differential output signal S_DP having a first voltage and a second voltage. In this case, the first differential output signal S_DP may be in the form of a square wave. The RC filter provided on the side of the inverting input terminal of the operational amplifier 211 receives the first differential output signal S_DP and applies the average value of the first differential output signal S_DP to the inverting input terminal of the operational amplifier 211. can do.

마찬가지로, 제2 차동 출력 신호(S_DN) 또한 구형파 형태의 전압이 될 수 있다. 이 경우, 연산 증폭기(211)의 비반전 입력 단자 측에 구비된 RC 필터는 제2 차동 출력 신호(S_DN)를 수신하여 제2 차동 출력 신호(S_DN)의 평균 값을 연산 증폭기(211)의 비반전 입력 단자에 인가할 수 있다. Similarly, the second differential output signal S_DN may also be a square wave voltage. In this case, the RC filter provided on the side of the non-inverting input terminal of the operational amplifier 211 receives the second differential output signal S_DN and converts the average value of the second differential output signal S_DN to the ratio of the operational amplifier 211. It can be applied to the inverting input terminal.

일 실시 예에 따르면, 연산 증폭기(211)는 반전 및 비반전 입력이 상이할 경우에 트랜지스터 회로(220)로 시간에 따라 변화하는 제어 전압(Vctrl)을 인가한다. 이 경우, 가상 단락 원리에 의하여 연산 증폭기(211)의 반전 입력 및 비반전 입력은 평균 값이 같아지는 전압 레벨까지 수렴하게 된다.According to an embodiment, the operational amplifier 211 applies a time-varying control voltage Vctrl to the transistor circuit 220 when the inverting and non-inverting inputs are different. In this case, according to the virtual short-circuit principle, the inverting input and the non-inverting input of the operational amplifier 211 converge to a voltage level at which the average values become the same.

연산 증폭기(211)는 반전 및 비반전 입력이 같아질 경우, 일정한 상수 값의 제어 전압(Vctrl)을 출력할 수 있다. 예를 들어, 제1 차동 출력 신호(S_DP)와 제2 차동 출력 신호(S_DN)가 서로 반전된 신호가 된다면 RC 필터가 연산 증폭기(211)의 입력 단자에 인가하는 각각의 평균 값은 동일해질 수 있다. 제어 전압(Vctrl)이 상수 값(예를 들어, DC 1.5V)을 가지는 경우, 연산 증폭기 회로(210)를 통한 듀티 교정 회로(200)의 피드백 루프 과정은 멈추게 된다. 따라서, 연산 증폭기 회로(210)는 상수 값의 일정한 제어 전압(Vctrl)을 트랜지스터 회로(220)에 인가하며, 제1 차동 출력 신호(S_DP) 및 제2 차동 출력 신호(S_DN)를 각각 반전된 형태로 출력한다. The operational amplifier 211 may output a control voltage Vctrl having a constant constant value when the inverting and non-inverting inputs are the same. For example, if the first differential output signal S_DP and the second differential output signal S_DN become mutually inverted signals, average values applied to the input terminal of the operational amplifier 211 by the RC filter may be the same. there is. When the control voltage Vctrl has a constant value (eg, DC 1.5V), the feedback loop process of the duty correction circuit 200 through the operational amplifier circuit 210 stops. Therefore, the operational amplifier circuit 210 applies a constant control voltage Vctrl having a constant value to the transistor circuit 220, and the first differential output signal S_DP and the second differential output signal S_DN are each in inverted form. output as

일 실시 예에 따르면, 트랜지스터 회로(220)는 분주 신호(S_DIV)를 수신하는 제1 트랜지스터(M1) 및 제어 전압(Vctrl)에 따른 가변 저항으로 모델링이 가능한 제2 트랜지스터(M2)를 포함할 수 있다. According to an embodiment, the transistor circuit 220 may include a first transistor M1 receiving the divided signal S_DIV and a second transistor M2 that can be modeled as a variable resistance according to the control voltage Vctrl. there is.

제1 트랜지스터(M1)는 커먼 소스(common source amplifier)로서 동작할 수 있다. 예를 들어, 제1 트랜지스터(M1)는 게이트 단자를 통해 분주 신호(S_DIV)를 수신하여 노드 A(도 5에 따르면, 제1 트랜지스터의 드레인 단자)에 분주 신호(S_DIV)를 반전시켜 출력할 수 있다.The first transistor M1 may operate as a common source amplifier. For example, the first transistor M1 may receive the divided signal S_DIV through its gate terminal, invert the divided signal S_DIV at node A (the drain terminal of the first transistor in FIG. 5 ) and output the inverted divided signal S_DIV. there is.

제2 트랜지스터(M2)는 제어 전압(Vctrl)에 따라 노드 A에 인가되는 전압을 지수함수 형태의 응답을 갖도록 교정할 수 있다. 즉, 제1 및 제2 차동 출력 신호(S_DP, S_DN)를 기초로 생성된 제어 전압(Vctrl)에 따라 분주 신호(S_DIV)의 엣지 슬롭(edge slope)을 조절할 수 있다. 엣지 슬롭이란, 전압 또는 전류가 상승 시간(rising time) 또는 하강 시간(falling time)에서 제1 값에서 제2 값으로 천이될 때 나타나는 기울기를 의미한다. 일 예로, 제2 트랜지스터(M2)는 제어 전압(Vctrl)에 따라 가변하는 가변 저항으로 표현될 수 있으며, 제1 트랜지스터(M1), 제2 트랜지스터(M2) 및 인버터 회로(230)에 따른 기생 커패시터(Cp)가 노드 A에 병렬로 연결될 수 있다. 이에 따라, 트랜지스터 회로(220)는 분주 신호(S_DIV)를 수신하여 제어 전압(Vctrl)에 따라 가변하는 가변 저항 및 기생 커패시터(Cp)의 값을 곱한 시상수에 의한 엣지 슬롭을 갖는 전압을 출력할 수 있으며, 제어 전압(Vctrl)을 조절하여 엣지 슬롭을 조절하여 듀티 사이클을 조절할 수 있다. The second transistor M2 may correct the voltage applied to the node A to have an exponential function response according to the control voltage Vctrl. That is, the edge slope of the divided signal S_DIV may be adjusted according to the control voltage Vctrl generated based on the first and second differential output signals S_DP and S_DN. The edge slope refers to a slope that appears when a voltage or current transitions from a first value to a second value at a rising time or a falling time. For example, the second transistor M2 may be expressed as a variable resistor that varies according to the control voltage Vctrl, and a parasitic capacitor according to the first transistor M1, the second transistor M2, and the inverter circuit 230. (Cp) can be connected in parallel to node A. Accordingly, the transistor circuit 220 may receive the dividing signal S_DIV and output a voltage having an edge slope by a time constant obtained by multiplying a value of a variable resistance variable according to the control voltage Vctrl and a value of the parasitic capacitor Cp. In addition, the duty cycle can be adjusted by adjusting the edge slope by adjusting the control voltage (Vctrl).

인버터 회로(230)는 노드 A의 전압을 입력받아 노드 B로 전압을 출력할 수 있다. 예를 들어, 인버터 회로(230)는 복수의 인버터가 다단으로 직렬 연결될 수 있으며, 복수의 인버터의 디시젼 레벨에 기초하여 듀티 사이클을 조절할 수 있다.The inverter circuit 230 may receive the voltage of node A and output the voltage to node B. For example, the inverter circuit 230 may have a plurality of inverters connected in series in multiple stages, and may adjust a duty cycle based on decision levels of the plurality of inverters.

도 6을 참고하면, 분주 신호(S_DIV)는 로직 하이 전압과 로직 로우 전압이 구형파 형태를 가질 수 있다. 트랜지스터 회로(220)는 분주 신호(S_DIV)를 수신하여, 제1 트랜지스터(M1)에 의해 분주 신호(S_DIV)가 반전되고, 제2 트랜지스터(M2) 및 기생 커패시터(Cp)에 의해 지수 형태의 응답을 갖도록 출력할 수 있다. 이에 따라, 도 6의 Node A 전압 그래프와 같이 전압이 출력될 수 있다. 이 후, 인버터 회로(230)에 포함된 각각의 인버터는 디시젼 레벨보다 작은 전압은 로직 로우 전압으로 출력하고, 디시젼 레벨보다 큰 전압은 로직 하이 전압으로 출력할 수 있다.Referring to FIG. 6 , the division signal S_DIV may have a logic high voltage and a logic low voltage in the form of a square wave. The transistor circuit 220 receives the divided signal S_DIV, the divided signal S_DIV is inverted by the first transistor M1, and responds in an exponential form by the second transistor M2 and the parasitic capacitor Cp. can be output to have Accordingly, the voltage may be output as shown in the Node A voltage graph of FIG. 6 . Then, each inverter included in the inverter circuit 230 may output a voltage lower than the decision level as a logic low voltage, and output a voltage greater than the decision level as a logic high voltage.

예를 들어, 시간 ta 에서는 분주 신호(S_DIV)가 로직 하이 전압에서 로직 로우 전압으로 천이된다. 트랜지스터 회로(220)는 분주 신호(S_DIV)를 반전시키고, 엣지 슬롭을 조절하여 노드 A에 출력할 수 있다. 시간 tb 는 인버터의 디시젼 레벨과 전압 레벨이 일치하는 시간이다. For example, at time ta , the division signal S_DIV transitions from a logic high voltage to a logic low voltage. The transistor circuit 220 may invert the divided signal S_DIV, adjust the edge slope, and output the signal to the node A. Time tb is the time when the decision level of the inverter and the voltage level coincide.

이 후, 인버터 회로(230)를 거치며 디시젼 레벨에 따라 듀티 사이클이 50% 로 교정된 구형파를 얻을 수 있다. 일 예로, 트랜지스터 회로(220)는 인버터 회로(230)에 포함된 인버터가 홀수개인 경우, 시간 tb 이전에는 로직 하이 전압을 가지며, tb 이후에는 로직 로우 전압을 갖는 주기적인 구형파를 노드 B로 출력할 수 있다.Thereafter, a square wave whose duty cycle is corrected to 50% according to the decision level may be obtained through the inverter circuit 230 . For example, when the number of inverters included in the inverter circuit 230 is odd, the transistor circuit 220 outputs a periodic square wave having a logic high voltage before time tb and having a logic low voltage after time tb to node B. can

한편, 분주 신호(S_DIV)가 로직 로우 전압에서 로직 하이 전압으로 천이하는 시간 tc 에서는 폴링 타임(falling time)이 아주 작거나 존재하지 않을 수 있다. 시간 tc 에서 커먼 소스로 동작하는 제1 트랜지스터(M1)는 턴 오프가 되면서 노드 A가 순간적으로 그라운드 되면서 폴링 타임을 갖지 못한 채 노드 A의 전압이 스텝함수로 강하할 수 있다.Meanwhile, a falling time may be very small or non-existent at a time tc at which the division signal S_DIV transitions from a logic low voltage to a logic high voltage. At time tc, the first transistor M1 operating as a common source is turned off and node A is instantaneously grounded, and the voltage of node A may drop with a step function without a polling time.

다시 도 5를 참고하면, 차동 변환 회로(240)는 입력된 단일 신호를 차동 신호로 변환하여 출력할 수 있다. 차동 신호는 제1 차동 출력 신호(S_DP)와 제2 차동 출력 신호(S_DN)가 될 수 있다. 각각의 신호는 위상이 180도만큼 반전된 신호를 의미한다. 일 실시예에 따르면, 차동 변환 회로(240)는 직렬로 연결된 짝수개의 인버터를 이용하여 분주 신호(S_DIV)와 동일한 위상을 가지며 듀티 사이클이 50%인 신호인 제1 차동 출력 신호(S_DP)를 출력할 수 있다. 한편, 차동 변환 회로(240)는 커먼 게이트(common gate amplifier) 및 인버터를 이용하여 제1 차동 출력 신호(S_DP)와 위상이 반전된 제2 차동 출력 신호(S_DN)를 출력할 수 있다. Referring back to FIG. 5 , the differential conversion circuit 240 may convert an input single signal into a differential signal and output the converted signal. The differential signal may be a first differential output signal S_DP and a second differential output signal S_DN. Each signal means a signal whose phase is inverted by 180 degrees. According to an embodiment, the differential conversion circuit 240 outputs a first differential output signal S_DP, which is a signal having the same phase as the division signal S_DIV and having a duty cycle of 50%, using an even number of inverters connected in series. can do. Meanwhile, the differential conversion circuit 240 may output a second differential output signal S_DN whose phase is inverted from that of the first differential output signal S_DP by using a common gate amplifier and an inverter.

도 7a는 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이며, 도 7b는 출력 회로에 포함되는 논리 회로를 설명하기 위한 도면이다.7A is a circuit diagram for explaining an output circuit according to an exemplary embodiment, and FIG. 7B is a diagram for explaining a logic circuit included in the output circuit.

도 7a에 따르면, 출력 회로(300)는 입력 버퍼(311), 복수의 출력 버퍼(312 내지 314), 위상 지연 회로(320) 및 연산 증폭기 회로(330)를 포함할 수 있다. According to FIG. 7A , the output circuit 300 may include an input buffer 311, a plurality of output buffers 312 to 314, a phase delay circuit 320, and an operational amplifier circuit 330.

일 실시 예에 따르면, 출력 회로(300)는 제1 및 제2 차동 출력 신호(S_DP, S_DN)을 입력 버퍼(311)를 통해 수신할 수 있다. 제1 출력 버퍼(312) 및 제2 출력 버퍼(313)는 입력 버퍼(311)에 의해 증폭된 신호를 증폭시켜 신호 I(S_I)와 신호 IB(S_IB)를 출력할 수 있다. 즉, 제1 및 제2 차동 출력 신호(S_DP, S_DN)의 위상은 고정시키고 크기만을 증폭시켜 신호 I(S_I) 및 신호 IB(S_IB)를 출력할 수 있다.According to an embodiment, the output circuit 300 may receive the first and second differential output signals S_DP and S_DN through the input buffer 311 . The first output buffer 312 and the second output buffer 313 may amplify the signal amplified by the input buffer 311 and output a signal I(S_I) and a signal IB(S_IB). That is, the phases of the first and second differential output signals S_DP and S_DN may be fixed and only the magnitudes may be amplified to output signals I(S_I) and signals IB(S_IB).

일 실시 예에 따르면, 위상 지연 회로(320)는 지연 제어 신호(DLY CTRL)에 기초하여 입력 신호의 위상을 지연시킬 수 있다. 제3 출력 버퍼(314)는 위상 지연 회로(320)에서 출력된 신호를 증폭시켜 신호 Q(S_Q) 및 신호 QB(S_QB)를 출력한다.According to an embodiment, the phase delay circuit 320 may delay the phase of the input signal based on the delay control signal DLY CTRL. The third output buffer 314 amplifies the signal output from the phase delay circuit 320 and outputs a signal Q(S_Q) and a signal QB(S_QB).

일 실시 예에 따르면, 연산 증폭기 회로(330)는 수신한 복수의 신호들(QP, QN, IP, IN)에 기초하여 지연 제어 신호(DLY CTRL)를 출력할 수 있다. 이 경우, 도시되지는 않았으나, 연산 증폭기(331)의 출력 단에 바이어싱 회로(미도시)를 부가할 수 있으며, 바이어싱 회로는 위상 지연 회로(320)이 요구하는 입력에 맞도록 전압을 재분배하여 위상 지연 회로(320)에 입력시킬 수 있다.According to an embodiment, the operational amplifier circuit 330 may output the delay control signal DLY CTRL based on the received signals QP, QN, IP, and IN. In this case, although not shown, a biasing circuit (not shown) may be added to the output terminal of the operational amplifier 331, and the biasing circuit redistributes the voltage to match the input required by the phase delay circuit 320. to be input to the phase delay circuit 320.

연산 증폭기 회로(330)가 수신하는 복수의 신호들(QP, QN, IP, IN)은 출력 회로(300)가 출력하는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)을 피드백한 신호이다. 구체적인 설명은 도 7b를 참고하여 설명한다.The plurality of signals QP, QN, IP, and IN received by the operational amplifier circuit 330 are signals obtained by feeding back the plurality of output signals S_I, S_IB, S_Q, and S_QB output by the output circuit 300. . A detailed description will be given with reference to FIG. 7B.

도 7b를 참고하면, 복수의 NAND 게이트들(332 내지 335)은 출력 회로(300)가 출력하는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)을 수신하여 연산 증폭기 회로(330)의 입력 신호들(IP, IN, QP, QN)을 생성할 수 있다. 복수의 NAND 게이트들(332 내지 335)은 출력 회로(300) 내부에 포함되며, 연산 증폭기 회로(330) 내에 포함될 수 도 있다. 즉, 제2 출력 버퍼(313) 및 제3 출력 버퍼(314)와 연산 증폭기 회로(330) 내에 포함된 RC 필터 사이에 복수의 NAND 게이트들(332 내지 335)이 포함될 수 있다.Referring to FIG. 7B , the plurality of NAND gates 332 to 335 receive a plurality of output signals S_I, S_IB, S_Q, and S_QB output from the output circuit 300 and input the operational amplifier circuit 330. Signals (IP, IN, QP, QN) can be generated. The plurality of NAND gates 332 to 335 are included in the output circuit 300 and may also be included in the operational amplifier circuit 330 . That is, a plurality of NAND gates 332 to 335 may be included between the second output buffer 313 and the third output buffer 314 and the RC filter included in the operational amplifier circuit 330 .

다시 도 7a를 참고하면, 연산 증폭기(331)의 반전 입력 단자에 연결된 RC 필터는 신호 QP(S_QP)와 신호 QN(S_QN)에 따른 출력을 연산 증폭기(331)의 반전 입력 단자에 인가한다. 마찬가지로, 연산 증폭기(331)의 비반전 입력 단자에 연결된 RC 필터는 신호 IP(S_IP)와 신호 IN(S_IN)에 따른 출력을 연산 증폭기(331)의 비반전 입력 단자에 인가한다. Referring back to FIG. 7A , the RC filter connected to the inverting input terminal of the operational amplifier 331 applies outputs corresponding to signals QP(S_QP) and signals QN(S_QN) to the inverting input terminal of the operational amplifier 331. Similarly, the RC filter connected to the non-inverting input terminal of the operational amplifier 331 applies an output according to the signal IP(S_IP) and the signal IN(S_IN) to the non-inverting input terminal of the operational amplifier 331.

연산 증폭기(331)는 신호 QP, QN(S_QP, S_QN)과 신호 IP, IN(S_IP, S_IN)이 각각의 RC 필터에 통과된 평균 값이 같을 때(즉, 연산 증폭기(311)의 반전 및 비반전 입력이 동일할 때) 지연 제어 신호(DLY CTRL)의 전압을 상수 값으로 출력한다. 연산 증폭기(331)는 출력 회로(300)의 출력 신호가 직교 신호이면 지연 제어 신호(DLY CTRL)를 상수 값으로 출력한다. 일 예로, 신호 I(S_I)와 신호 Q(S_Q)가 직교하는 신호이고, 신호 IB(S_IB)와 신호 QB(S_QB)가 직교하는 신호인 경우, 연산 증폭기(331)의 반전 및 비반전 입력 단자로 입력되는 전압의 평균 값은 동일해진다. The operational amplifier 331 operates when the average values of signals QP, QN (S_QP, S_QN) and signals IP, IN (S_IP, S_IN) passed through each RC filter are the same (ie, the inverting and ratio of the operational amplifier 311 When the inverting inputs are the same), the voltage of the delay control signal DLY CTRL is output as a constant value. The operational amplifier 331 outputs the delay control signal DLY CTRL as a constant value when the output signal of the output circuit 300 is a quadrature signal. For example, when the signal I (S_I) and the signal Q (S_Q) are orthogonal signals, and the signal IB (S_IB) and the signal QB (S_QB) are orthogonal signals, the inverting and non-inverting input terminals of the operational amplifier 331 The average value of the voltage input to becomes the same.

위상 지연 회로(320)는 지연 제어 신호(DLY_CTRL)가 상수 값으로 수신되면 위상 지연을 더 이상 수행하지 않게 된다. 즉, 연산 증폭기 회로(330)에 의한 지연 동작은 고정(lock)된다. The phase delay circuit 320 no longer performs phase delay when the delay control signal DLY_CTRL is received as a constant value. That is, the delay operation by the operational amplifier circuit 330 is locked.

도 8은 본 개시의 일 실시예에 따라 출력 회로가 생성하는 신호를 설명하기 위한 타이밍도이다. 설명의 편의상, 도 7a 및 도 7b의 식별 기호를 이용하여 설명한다.8 is a timing diagram illustrating a signal generated by an output circuit according to an embodiment of the present disclosure. For convenience of description, description will be made using identification symbols of FIGS. 7A and 7B.

도 8을 참고하면, 신호 I(S_I)와 신호 IB(S_IB)는 반전된 형태이며, 신호 Q(S_Q)와 신호 QB(S_QB)는 반전된 형태이다. 신호 I(S_I)와 신호 Q(S_Q)는 서로 직교하는 신호이며, 신호 IB(S_IB)와 신호 QB(S_QB)는 서로 직교하는 신호이다. 즉, 출력 회로(300)에서 출력되는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)은 직교하는 관계를 가진 신호가 될 수 있다.Referring to FIG. 8 , signals I(S_I) and IB(S_IB) are inverted, and signals Q(S_Q) and QB(S_QB) are inverted. The signal I(S_I) and the signal Q(S_Q) are orthogonal to each other, and the signal IB(S_IB) and the signal QB(S_QB) are orthogonal to each other. That is, the plurality of output signals S_I, S_IB, S_Q, and S_QB output from the output circuit 300 may be signals having an orthogonal relationship.

한편, 연산 증폭기 회로(330)로 입력되는 복수의 신호들(S_IP, S_IN, S_QP, S_QN)은 출력 회로(300)에서 출력되는 복수의 출력 신호들(S_I, S_IB, S_Q, S_QB)을 NAND 게이트에 인가하여 획득한 신호이다. 출력 회로(300)에서 출력되는 신호 Q(S_Q)를 신호 I(S_I)에 비해 90도 딜레이 시키고, 신호 QB(S_QB)를 신호 IB(S_IB)에 비해 90도 딜레이 시키기 위함이다. Meanwhile, the plurality of signals S_IP, S_IN, S_QP, and S_QN input to the operational amplifier circuit 330 convert the plurality of output signals S_I, S_IB, S_Q, and S_QB output from the output circuit 300 to the NAND gate. It is a signal obtained by applying to . This is to delay the signal Q(S_Q) outputted from the output circuit 300 by 90 degrees compared to the signal I(S_I), and to delay the signal QB(S_QB) by 90 degrees compared to the signal IB(S_IB).

구체적으로 신호 IP(S_IP)는 신호 I(S_I)와 신호 Q(S_Q)를, 신호 IN(S_IN)은 신호 IB(S_IB)와 신호 QB(S_QB)를, 신호 QP(S_QP)는 신호 Q(S_Q)와 신호 IB(S_IB)를, 그리고 신호 QN(S_QN)은 신호 QB(S_QB)와 신호 I(S_I)를 NAND 연산한 것에 해당한다. Specifically, signal IP (S_IP) is signal I (S_I) and signal Q (S_Q), signal IN (S_IN) is signal IB (S_IB) and signal QB (S_QB), signal QP (S_QP) is signal Q (S_Q ) and signal IB (S_IB), and signal QN (S_QN) corresponds to NAND operation of signal QB (S_QB) and signal I (S_I).

도 9은 본 개시의 일 실시예에 따른 출력 회로를 설명하기 위한 회로도이다.9 is a circuit diagram for explaining an output circuit according to an embodiment of the present disclosure.

도 9를 참고하면, 출력 회로(300)는 구동 전압 제어 회로(340)를 더 포함할 수 있으며, 출력 회로(300)의 출력단은 연산 증폭기 회로(330)의 입력단과 도시된 바와 같이 연결될 수 있다.Referring to FIG. 9 , the output circuit 300 may further include a driving voltage control circuit 340, and an output terminal of the output circuit 300 may be connected to an input terminal of the operational amplifier circuit 330 as shown. .

일 실시예에 따르면 구동 전압 제어 회로(340)는 PVT(Process, Voltage, Temperature) 조건에 따라 복수의 출력 버퍼들(312 내지 314) 중 적어도 하나와 위상 지연 회로(320)의 구동 전압을 제공할 수 있다. 출력 회로(300)에 포함된 구성 요소들은 PVT 조건에 따라 위상이 쉽게 변할 수 있기 때문이다.According to an embodiment, the driving voltage control circuit 340 provides a driving voltage of at least one of the plurality of output buffers 312 to 314 and the phase delay circuit 320 according to PVT (Process, Voltage, Temperature) conditions. can This is because the phases of components included in the output circuit 300 can be easily changed according to PVT conditions.

다른 실시 예에 따르면, 구동 전압 제어 회로(340)는 출력 회로(300)의 외부에 위치할 수 있으며, 이 경우 출력 회로(300)의 구성 요소에 제공하는 구동 전압 뿐만 아니라, 코어 회로(100)의 플립플롭, 듀티 교정 회로(200)의 연산 증폭기 회로(210), 인버터 회로(230), 차동 변환 회로(240)에 제공하는 구동 전압을 제어할 수도 있다.According to another embodiment, the driving voltage control circuit 340 may be located outside the output circuit 300, in which case the driving voltage provided to the components of the output circuit 300 as well as the core circuit 100 The driving voltage provided to the flip-flop, the operational amplifier circuit 210, the inverter circuit 230, and the differential conversion circuit 240 of the duty correction circuit 200 may be controlled.

도 10은 본 개시의 일 실시 예에 따른 구동 전압 제어 회로(340)를 설명하기 위한 회로도이다.10 is a circuit diagram for explaining a driving voltage control circuit 340 according to an embodiment of the present disclosure.

도 10을 참고하면, 구동 전압 제어 회로(340)는 전류원(341), 다이오드(342), 전압 레귤레이터(343) 및 기준 저항(344)을 포함할 수 있다.Referring to FIG. 10 , the driving voltage control circuit 340 may include a current source 341 , a diode 342 , a voltage regulator 343 and a reference resistor 344 .

일 실시예에 따르면, 전류원(341)은 절대 온도에 따라 변화하는(PTAT) 전류를 생성할 수 있다. 즉, PVT 조건 중 온도 변화에 따라 출력 회로(300)에 인가하는 구동 전압을 제어하기 위함이다. 전압 레귤레이터(343)는 예를 들어, LDO(Low Dropout) 레귤레이터로 구현될 수 있다.According to one embodiment, the current source 341 may generate a temperature dependent (PTAT) current. That is, it is to control the driving voltage applied to the output circuit 300 according to the temperature change during the PVT condition. The voltage regulator 343 may be implemented as, for example, a low dropout (LDO) regulator.

일 실시예에 따르면, 기준 전압(V_ref) 노드는 전류원(341), 전압 레귤레이터(343)와 병렬로 연결되며, 또한 기준 전압(V_ref) 노드는 직렬로 연결된 다이오드(342) 및 기준 저항(344)과 병렬로 더 연결된다. 이에 따라, 기준 전압(V_ref)은 아래와 같은 수학식 1로 나타낼 수 있다.According to one embodiment, the reference voltage (V _ref ) node is connected in parallel with the current source 341 and the voltage regulator 343, and the reference voltage (V _ref ) node is connected in series with the diode 342 and the reference resistance ( 344) and further connected in parallel. Accordingly, the reference voltage (V _ref ) can be expressed by Equation 1 below.

여기서, V_ov 와 V_th는 각각 다이오드(342)의 오버 드라이브 전압과 임계 전압을 나타낸다.Here, V _ov and V _th represent the overdrive voltage and threshold voltage of the diode 342, respectively.

상술한 기준 전압(V_ref)에 따라, 전압 레귤레이터(343)는 위상 지연 회로(320) 및 제1 출력 버퍼(312)에 온도에 따라 변화하는 구동 전압을 제공할 수 있다. 즉, 전원 전압(VDD)을 그대로 공급하는 것이 아니라, 온도 변화에 따라 상이한 전압을 제공함으로써, 온도 변화에 따른 위상 지연의 요동을 줄일 수 있다.According to the aforementioned reference voltage (V _ref ), the voltage regulator 343 may provide a driving voltage that changes according to temperature to the phase delay circuit 320 and the first output buffer 312 . That is, the fluctuation of the phase delay due to the temperature change can be reduced by providing a different voltage according to the temperature change instead of supplying the power voltage VDD as it is.

도 11은 본 개시의 일 실시예에 따라 구동 전압 제어 회로를 동작시킨 경우의 지연 시간을 설명하기 위한 그래프이다.11 is a graph for explaining a delay time when a driving voltage control circuit is operated according to an embodiment of the present disclosure.

도 11을 참고하면, 가로축은 출력 회로(300)의 연산 증폭기 회로(330)가 위상 지연 회로(320)를 제어하기 위한 제어 신호(DLY CTRL)의 전압을 나타낸 것이며, 세로축은 지연 시간을 피코 초 단위로 나타낸 것이다. 이 경우, 전술한 바와 같이 듀티 교정 회로(200)에도 구동 전압 제어 회로(340)가 응용될 수 있으며, 구동 전압 제어 회로(340)가 듀티 교정 회로(200)의 연산 증폭기 회로(210)로 구동 전압을 제공하는 경우, 가로축은 연산 증폭기(211)가 출력하는 제어 전압(Vctrl)이 될 수 있다. Referring to FIG. 11, the horizontal axis represents the voltage of the control signal DLY CTRL for the operational amplifier circuit 330 of the output circuit 300 to control the phase delay circuit 320, and the vertical axis represents the delay time in pico seconds. expressed in units. In this case, the driving voltage control circuit 340 may be applied to the duty calibration circuit 200 as described above, and the driving voltage control circuit 340 is driven by the operational amplifier circuit 210 of the duty calibration circuit 200. In the case of providing voltage, the horizontal axis may be the control voltage Vctrl output from the operational amplifier 211 .

도 11을 참고하면, 그래프의 실선은 구동 전압 제어 회로(340)를 통해 출력 회로(300)에 구동 전압을 제공하는 경우의 지연 시간을 나타내며, 그래프의 점선은 전원 전압(VDD)을 구동 전압으로 제공하는 경우의 지연 시간을 나타낸다.Referring to FIG. 11 , the solid line in the graph represents the delay time when the driving voltage is provided to the output circuit 300 through the driving voltage control circuit 340, and the dotted line in the graph represents the power supply voltage VDD as the driving voltage. Indicates the delay time when provided.

일 실시예에 따르면, 구동 전압 제어 회로(340)이 위상 지연 회로(320)에 구동 전압을 제공하는 경우, -40도, 50도, 110도의 온도 변화에 따라 위상 지연 회로(320)가 지연시키는 시간의 변화가 적게 나타나고, 이에 따라 오차범위가 줄어든 것을 확인할 수 있다. 반면, 구동 전압(VDD)을 위상 지연 회로(320)에 그대로 인가하는 경우, 온도 변화에 따라 지연 시간의 요동이 심하게 나타나므로 위상 지연 성능이 열화된다.According to an embodiment, when the driving voltage control circuit 340 provides the driving voltage to the phase delay circuit 320, the phase delay circuit 320 delays the phase delay circuit 320 according to temperature changes of -40 degrees, 50 degrees, and 110 degrees. It can be seen that the change in time is small, and thus the error range is reduced. On the other hand, when the driving voltage VDD is applied to the phase delay circuit 320 as it is, the phase delay performance is deteriorated because the delay time fluctuates significantly depending on the temperature change.

도 12는 본 개시의 일 실시예에 따른 트랜시버를 설명하기 위한 블록도이다.12 is a block diagram for explaining a transceiver according to an embodiment of the present disclosure.

도 12를 참고하면, 트랜시버(2000)는 로컬 오실레이터(410), 신호원(420), 믹서(431, 432), 가산기(440), 파워 앰프(450) 및 안테나(460)를 포함할 수 있으며, 로컬 오실레이터(410)는 주파수 분주기(1000), 필터(411) 및 버퍼(412)를 포함할 수 있다.Referring to FIG. 12 , a transceiver 2000 may include a local oscillator 410, a signal source 420, mixers 431 and 432, an adder 440, a power amplifier 450 and an antenna 460, , The local oscillator 410 may include a frequency divider 1000, a filter 411, and a buffer 412.

로컬 오실레이터(410)는 신호원(420)으로부터 수신한 교류 신호에 기초하여클록 신호(CLK)를 생성할 수 있다. 로컬 오실레이터(410)는 클록 신호(CLK)의 다양한 특성을 조절하여 믹서(431, 432)로 출력한다. 주파수 분주기(1000)는 도 1 내지 도 13에서 전술한 다양한 실시예와 같이 구현될 수 있다. 예컨대, 주파수 분주기(1000)는 클록 신호(CLK)를 수신하여 코어 회로(100)에서 클록 신호(CLK)의 주파수를 분주하고, 듀티 교정 회로(200)에서 듀티 사이클을 교정하며, 출력 회로(300)에서 서로 직교하는 출력 신호들(S_I, S_IB, S_Q, S_QB)을 믹서(431, 432)로 출력한다.The local oscillator 410 may generate the clock signal CLK based on the AC signal received from the signal source 420 . The local oscillator 410 adjusts various characteristics of the clock signal CLK and outputs it to the mixers 431 and 432 . The frequency divider 1000 may be implemented as various embodiments described above with reference to FIGS. 1 to 13 . For example, the frequency divider 1000 receives the clock signal CLK, divides the frequency of the clock signal CLK in the core circuit 100, corrects the duty cycle in the duty correction circuit 200, and outputs the circuit ( In 300), output signals S_I, S_IB, S_Q, and S_QB orthogonal to each other are output to mixers 431 and 432.

일 실시예에 따르면, 제1 믹서(431)는 기저 대역의 신호 I(I_BB)와 제1 출력 신호(S_I, S_IB)를 믹싱하고, 제2 믹서(432)는 기저 대역의 신호 Q(Q_BB)와 제2 출력 신호(S_Q, S_QB)를 믹싱하여 가산기(440)로 출력한다. 이 경우, I와 Q는 서로 직교하는 성분을 나타낸다. 가산기(440)에서 합산된 IQ 신호는 파워 앰프(450)에서 증폭되고, 증폭된 IQ 신호는 안테나(460)를 통하여 RF 대역의 주파수로 출력된다.According to an embodiment, the first mixer 431 mixes the baseband signal I(I _BB ) and the first output signals S_I and S_IB, and the second mixer 432 mixes the baseband signal Q(Q _BB ) and the second output signals S_Q and S_QB are mixed and output to the adder 440 . In this case, I and Q represent components orthogonal to each other. The IQ signal summed by the adder 440 is amplified by the power amplifier 450, and the amplified IQ signal is output at a frequency of the RF band through the antenna 460.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 청구범위의 기술적 사상에 의해 정해져야 할 것이다.As above, exemplary embodiments have been disclosed in the drawings and specifications. Embodiments have been described using specific terms in this specification, but they are only used for the purpose of explaining the technical spirit of the present disclosure, and are not used to limit the scope of the present disclosure described in the meaning or claims. Therefore, those of ordinary skill in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Therefore, the true technical scope of protection of the present disclosure should be determined by the technical spirit of the appended claims.

100 : 코어 회로 200 : 듀티 교정 회로
300 : 출력 회로100: core circuit 200: duty correction circuit
300: output circuit

Claims

It includes a first flip-flop loop and a second flip-flop loop that divides the clock signal received through the control terminal of the flip-flop, and has the same division ratio and different phases output by the first and second flip-flop loops, respectively. a core circuit that outputs a divided signal based on the signal through output terminals of the first and second flip-flop loops and feeds back the divided signal through input terminals of the first and second flip-flop loops;
a duty correction circuit which receives the divided signal and outputs a differential output signal in which the duty cycle of the divided signal is corrected; and
and an output circuit configured to output a first output signal obtained by amplifying the differential output signal and a second output signal orthogonal to the first output signal.

According to claim 1,
The first and second flip-flop loops each include a plurality of flip-flops of the same number, and the clock signal or a signal obtained by inverting the clock signal is received by each of the control terminals of the plurality of flip-flops. frequency divider.

According to claim 2,
The plurality of flip-flops included in the first and second flip-flop loops are connected in series to input/output terminals, respectively, and the plurality of flip-flops correspond to a first flip-flop receiving the clock signal and an inverted clock signal. A frequency divider characterized in that the second flip-flops for receiving signals are alternately connected in series.

According to claim 3,
The frequency divider, characterized in that the divided signal is output by performing an AND operation on the signals output from the first and second flip-flop loops, respectively.

According to claim 1,
The duty correction circuit further comprises a transistor circuit,
The duty calibrating circuit controls the duty cycle by feeding back the differential output signal to the transistor circuit to which an input terminal of the duty calibrating circuit is connected, and adjusting an edge slope of the divided signal based on the differential output signal. frequency divider.

According to claim 5,
The duty correction circuit further includes a first operational amplifier;
In the duty correction circuit, an output terminal of the duty correction circuit, from which the differential output signal is output, and an input terminal of the first operational amplifier are electrically connected, and the output terminal of the first operational amplifier and the frequency division signal are input. A frequency divider characterized in that the input end of the circuit is electrically connected.

According to claim 6,
The frequency divider of claim 1 , wherein the first operational amplifier receives the differential output signal and provides a control signal for adjusting the edge slope, and wherein the transistor circuit adjusts the edge slope based on the control signal.

According to claim 1,
A frequency divider further comprising a driving voltage control circuit for controlling a level of the driving voltage provided to the output circuit according to a process, voltage, temperature (PVT) condition.

a core circuit that receives a clock signal and outputs a divided signal obtained by dividing the clock signal; and
a duty correction circuit for receiving the divided signal and outputting a differential output signal having a predetermined duty cycle according to a decision level of the divided signal;
The duty correction circuit adjusts the duty cycle to have the predetermined duty cycle by feeding back the differential output signal and adjusting an edge slope of the divided signal based on the feedbacked differential output signal. A characterized frequency divider.

According to claim 9,
The duty correction circuit further includes a first operational amplifier;
In the duty calibrating circuit, an output terminal of the duty calibrating circuit outputting the differential output signal is electrically connected to an input terminal of a first operational amplifier, and the output terminal of the first operational amplifier and the duty calibrating circuit receiving the divided signal are input. A frequency divider characterized in that the input terminal is electrically connected.