KR102512017B1 - 직접-접합된 네이티브 상호접속부 및 능동 베이스 다이 - Google Patents

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하비에르 에이. 드라크루즈
스티븐 엘. 테이그
샤오우 황
윌리엄 씨. 플랜츠
데이비드 에드워드 피쉬
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엑셀시스 코포레이션
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Abstract

직접-접합된 네이티브 상호접속부들 및 능동 베이스 다이들이 제공된다. 마이크로전자 아키텍처에서는, 능동 다이들 또는 칩렛들이 그들의 코어 레벨 도체들을 통해 능동 베이스 다이에 접속된다. 이들 네이티브 상호접속부는 표준 인터페이스들의 오버헤드를 없애주는 짧은 데이터 경로들을 제공한다. 시스템은 네이티브 상호접속부들이 제 위치에 결합됨에 따라 재배선 경로설정을 절감한다. 베이스 다이는 부착된 다이들이 스톡 기능들을 제공하게 하는 커스텀 로직을 포함할 수 있다. 아키텍처는 상이한 전압들에서 동작하는, 다양한 프로세스 노드들로부터의 다양한 상호접속 유형들 및 칩렛들을 접속할 수 있다. 베이스 다이는 구동을 위한 상태 소자들을 가질 수 있다. 베이스 다이에 탑재된 기능 블록들은 다양한 칩렛들로부터 네이티브 신호들을 수신하고, 모든 부착된 칩렛들과 통신한다. 칩렛들은 베이스 다이의 처리 및 메모리 자원들을 공유할 수 있다. 경로설정 블로키지는 최소가 되어, 신호 품질 및 타이밍을 개선한다. 시스템은 듀얼 또는 쿼드 데이터 레이트로 동작할 수 있다. 이 아키텍처는 ASIC, ASSP, 및 FPGA IC 및 뉴럴 네트워크를 용이하게 하여, 풋프린트 및 전력 요건을 감소시킨다.

Description

직접-접합된 네이티브 상호접속부 및 능동 베이스 다이{DIRECT-BONDED NATIVE INTERCONNECTS AND ACTIVE BASE DIE}
관련 출원
본 특허 출원은, 전체적으로 본 명세서에 참고로 포함되는, 2016년 10월 7일자로 출원되고 발명의 명칭이 "네이티브 다이간 상호접속부(Native Inter-die Interconnect)"인, 델라크루즈(Delacruz)의 미국 가특허 출원 제62/405,833호에 대한 우선권의 이익을 주장한다.
마이크로전자 시스템에서, 전자 회로는 규소와 같은 반도체 재료의 웨이퍼 상에 제조된다. 전자 회로를 갖는 웨이퍼는 하나 이상의 다른 웨이퍼에 접합되거나, 개별 다이에 결합되거나, 또는 자체가 다수의 다이로 다이싱될 수 있고, 각각의 다이는 회로의 복제본을 포함한다. 기능 집적 회로를 갖는 각각의 다이는 마이크로칩, 또는 "칩" 으로서 알려져 있다. 기능들의 라이브러리로부터의 특정 기능이 개별 칩들에 할당될 때, 또는 큰 모놀리식(monolithic) 칩이 더 작은 칩들의 모음에 의해 에뮬레이트될 때, 이들 더 작은 칩, 또는 특정 또는 전용 기능들을 갖는 칩은 "칩렛(chiplet)"이라고 지칭될 수 있다. 본 명세서에 사용되는 바와 같이, 칩렛은 대부분 종종 단일 다이 상의, 재사용가능 로직 유닛인, 완전한 서브시스템 IP 코어(intellectual property core)를 의미한다. 일상적인 또는 잘 확립된 IP 블록 기능들을 제공하기 위해 칩렛들의 라이브러리가 이용가능하다.
통상적으로, 마이크로칩 및 칩렛은 서로 그리고 마이크로전자 디바이스를 구성하는 더 큰 마이크로전자 레이아웃과 통신 및 상호작용하기 위한 표준 인터페이스들을 필요로 한다. 그러한 표준 인터페이스들의 사용은 업계에서 예상되고 당연하게 여겨진다. 업계에서는 입력 및 출력(I/O)을 필요로 하는 모든 로직 블록이 적어도 일부 I/O 프로토콜을 포함하는 표준 인터페이스를 통해 작동할 것이라고 가정된다. 표준 인터페이스는 다음과 같이 공식적으로 정의될 수 있다.
"모든 물리적, 전기적 및 논리적 파라미터들이 미리 결정된 값들에 따르고 다른 인스턴스(instance)들에서 집합적으로 사용되는, 2개의 시스템 또는 시스템의 부분들 간의, 예를 들어, 프로세서와 주변 장치 간의 상호접속점". 인터페이스는 제조사, 산업 또는 국제적 사용을 기반으로 표준으로 분류될 수 있다. 프로세서의 I/O 채널들은, 해당 유형의 모든 프로세서에 공통이거나, 하나 초과의 유형의 주변 장치에 공통이기 때문에, 표준 인터페이스들로서 분류될 수 있다 - 이들은 제조사에 특유할 수 있다 -. 일부 인터페이스들은 사실상 산업 표준들이고 상이한 벤더들로부터의 디바이스들을 접속하는 데 사용될 수 있다. 다른 인터페이스들은 무역 협회 또는 국제 위원회 또는 컨소시엄 내에서의 합의에 의해 표준화된다"(문헌[A Dictionary of Computing 2004, originally published by Oxford University Press 2004]).
표준 인터페이스들 및 I/O 프로토콜들은 다양한 출력 부하에 급전하고 정전기 방전(ESD) 보호 기능이 있는 전압 레벨링 및 버퍼링된 입력과 같은 다른 이점을 제공할 만큼 충분히 큰 드라이버를 갖는 잘 특성화된 출력을 제공한다. 이들 이점에 대한 절충은 주어진 마이크로칩의 특정 로직, 또는 "코어 IP"에 의해 생성된 네이티브 신호들이 표준 인터페이스에 대한 적합한 호환성을 갖도록 적응, 수정, 및 통상적으로 경로설정(routing)되어야 한다는 것이다. 표준 인터페이스들은, 차례로, 다수의 독립적인 칩들이 표준화된 프로토콜들에 따라 표준화된 방식으로 서로 "대화"하는 것을 가능하게 하는데, 그 이유는 그 인터페이스들은 공통 호환성을 가능하게 하는, 표준 핀아웃(pinout) 기하학적 구조, 인위적인 직렬화, 표준 전압, 표준 타이밍 등을 가지기 때문이다. 그러나, 칩렛들 및 결과적인 3D 스택형 IC 구조체들은 그들의 온보드 표준 인터페이스들 및 I/O 프로토콜들을 지원하기 위해 필요한 것보다 종종 더 크고, 더 복잡하고, 더 많은 비용이 들고, 더 많은 열을 생성하고, 더 많은 전력을 필요로 한다.
직접-접합된 네이티브 상호접속부들 및 능동 베이스 다이(active base die)들이 제공된다. 네이티브 상호접속부들은 다이의 네이티브 도체들과 제2 다이의 도체들 사이에 직접 형성된 금속 대 금속 접합부들이고, 그에 의해 표준 인터페이스들의 복잡성과 오버헤드에 대한 필요성을 없애준다. 다이의 네이티브 도체는, 다이의 원시(raw) 또는 네이티브 신호에 전기적으로 액세스할 수 있고, 다른 다이들과 인터페이싱하기 위해 신호의 상당한 수정 없이, 특정 다이의 코어 기능 로직의 레벨에서 동작하는 전기 도체이다.
마이크로전자 아키텍처에서는, 능동 다이들 또는 칩렛들이 그들의 코어 레벨 도체들을 통해 능동 베이스 다이에 접속된다. 이들 네이티브 상호접속부는 표준 인터페이스들의 오버헤드를 없애주는 짧은 데이터 경로들을 제공한다. 시스템은 네이티브 상호접속부들이 제 위치에 결합됨에 따라 재배선 경로설정을 절감할 수 있다. 능동 베이스 다이는 부착된 다이들이 스톡(stock) 기능들을 제공하게 하는 커스텀 로직(custom logic)을 포함할 수 있다.
능동 베이스 다이는 다수의 상호접속부 유형을 적응시킬 수 있고, 상이한 동작 전압들 및 다양한 프로세스 노드로부터의 칩렛들을 수용할 수 있다. 능동 베이스 다이는 신호 구동을 위해 그 자신의 상태 소자(state element)들을 이용할 수 있거나, 구동을 위해 다이 횡단 경계(cross-die boundary)들에 걸쳐 부착된 칩렛들에 탑재된 상태 소자들을 사용할 수 있다. 능동 베이스 다이는 다수의 다양한 칩렛으로부터 네이티브 코어측 신호를 수신하고, 능동 베이스 다이의 기능 소자들과 부착된 칩렛들 사이의 양방향 통신을 가능하게 한다. 능동 베이스 다이는 크기와 면적 풋프린트(area footprint)를 극적으로 감소시킬 수 있고, 특히 큰 하드(hard) 칩렛들에 대해, 전력 요건을 낮출 수 있다. 능동 베이스 다이는 필요할 때 더 긴 루트들에 대해 리피터 셀(repeater cell)들을 통합하고, 신호 품질을 향상시키고, 타이밍을 개선하고, 네이티브 고속 인터페이스를 제공하기 위해 데이터 전송 스킴(data transfer scheme)들을 이용할 수 있다. 칩렛들은 베이스 다이의 처리 및 메모리 자원들을 공유할 수 있다. 칩렛 상의 특정 회로 소자들이 베이스 다이 상의 회로 소자들과 배향 및/또는 정렬될 수 있으므로 경로설정 블로키지(blockage)가 최소화되어, 신호 품질 및 타이밍이 개선된다. 이 시스템은 선택적으로 듀얼 데이터 레이트(DDR) 또는 쿼드 데이터 레이트(QDR)에서 동작할 수 있다. 이 아키텍처는 풋프린트 및 전력 요건을 감소시키면서, ASIC, ASSP, 및 FPGA 집적 회로 및 큰 뉴럴 네트워크(neural network)를 용이하게 한다.
이러한 요약은 청구되는 주제의 핵심적인 또는 본질적인 특징들을 식별하고자 하는 것도 아니고, 청구되는 주제의 범주를 제한함에 있어서 보조물로서 사용되고자 하는 것도 아니다.
이하에서 본 발명의 소정 실시예들이 첨부 도면들을 참조하여 설명될 것이며, 도면들에서 동일한 참조 번호들은 동일한 요소들을 지시한다. 그러나, 첨부 도면들은 본 명세서에 설명된 다양한 구현예를 예시하는 것이며 본 명세서에 설명된 다양한 기술의 범주를 제한하려는 것은 아님을 이해해야 한다.
도 1은 종래의 마이크로칩의 4개의 측 각각에서의 종래의 표준 인터페이스들의 일례의 다이어그램.
도 2는 다양한 기능 블록을 갖는 종래의 모놀리식 집적 회로 레이아웃의 다이어그램.
도 3은 웨이퍼-대-웨이퍼(W2W) 접합 프로세스를 통해 네이티브 인터페이스를 만들기 위해 제1 웨이퍼 상의 다이들의 네이티브 도체들과 제2 웨이퍼 상의 능동 베이스 다이들의 도체들 사이의 직접-접합들의 예시적인 W2W 제조를 도시하는 다이어그램.
도 4는 네이티브 상호접속부들 및 능동 베이스 다이를 통합하는 마이크로전자 디바이스들의 다양한 예시적인 구성을 도시하는 다이어그램들.
도 5는 예시적인 마이크로전자 디바이스 내에 포함된 바와 같은 예시적인 능동 베이스 다이의 다이어그램.
도 6은 예시적인 칩렛의 예시적인 코어 IP 셀의 다이어그램.
도 7은 전압 조정된 도메인들을 갖는 예시적인 능동 베이스 다이의 다이어그램.
도 8은 일대일 전압 조정기(one-on-one voltage regulator)들을 갖는 예시적인 능동 베이스 다이의 다이어그램.
도 9는 프로세스 단계들 및 데이터 전송들을 타이밍 및 동기화하기 위한 클록을 포함하는 예시적인 능동 베이스 다이의 다이어그램.
도 10은 협상 엔진(negotiation engine) 또는 비순차 엔진(out-of-order engine)을 갖는 예시적인 능동 베이스 다이의 다이어그램.
도 11은 예시적인 능동 베이스 다이를 사용하는 예시적인 뉴럴 네트워크 실시예의 다이어그램.
도 12는 네이티브 상호접속부를 포함하는 마이크로전자 디바이스를 제조하는 예시적인 방법의 흐름도.
도 13은 다수의 칩렛의 네이티브 코어측 도체들이 능동 베이스 다이에 접속되는, 반도체 칩렛들에 대한 마이크로칩 아키텍처를 제공하는 예시적인 방법(1300)의 흐름도.
도 14는 다양한 칩렛을 적응시키도록 전압들이 조정되는, 반도체 칩렛들에 대한 마이크로칩 아키텍처를 제공하는 예시적인 방법(1400)의 흐름도.
도 15는 능동 베이스 다이에서 신호 구동을 위해 접속된 칩렛 내의 상태 소자들을 사용하여, 반도체 칩렛들에 대한 마이크로칩 아키텍처를 제공하는 예시적인 방법의 흐름도.
개요
본 개시 내용은 예시적인 직접-접합된 네이티브 상호접속부들 및 능동 베이스 다이들을 설명한다. 예시적인 마이크로전자 디바이스는 하나 이상의 다른 다이에 직접-접합된 코어측 도체들을 갖는 다이들을 구비하고, 그에 의해 일 구현예에서 다이들 사이에 유일한 인터페이스를 제공할 수 있는 "네이티브 상호접속부들"을 제공한다. 네이티브 상호접속부들은 전자 회로들이 상이한 다이를 가로질러 그리고 다수의 상이한 다이 사이의 다이 경계들을 가로질러 걸쳐 있는 것을 가능하게 할 수 있지만, 네이티브 코어측 도체들에 대한 직접-접합된 접속부들이 가로지르는 다이 횡단 경계들에서 입력/출력 프로토콜이 없고 표준 인터페이스가 없다.
본 명세서에 사용된 바와 같은 "표준 인터페이스"는, 위의 배경기술 섹션에서 제공된 바와 같은 사전적 정의와 부합하고, 더 간단하게는 "다이 외부의 다른 컴포넌트들 또는 신호들과 인터페이싱, 접속, 또는 통신하기 위한 산업 또는 컨소시엄 사양을 충족시키기 위해 다이의 코어 로직 물적 자산(real estate) 또는 기능에 부가된 추가적인 하드웨어, 소프트웨어, 경로설정, 로직, 접속, 표면적을 의미한다. 본 명세서에 사용된 바와 같은 "직접-접합"은 직접-접촉 금속 대 금속 접합, 산화물 접합, 또는 적어도 부분적인 결정 격자 응집력에 의한, 직접 접촉하는 2개의 구리 도체 사이의 구리 대 구리(Cu-Cu) 금속 접합과 같은, 2개의 금속 사이의 융합 접합을 의미한다. 그러한 직접-접합은 후술될 DBI(등록상표)(direct bond interconnect) 기술, 및 다른 금속 접합 기법(미국 캘리포니아주 새너제이 소재의, 엑스페리 코포레이션(Xperi Corporation)의 회사인 인벤사스 본딩 테크놀로지즈, 인크.(Invensas Bonding Technologies, Inc.))과 같은 하이브리드 접합 기법에 의해 제공될 수 있다. 본 명세서에서 사용된 "코어" 및 "코어측"은 컨소시엄에 의해 정의된 부가된 표준 인터페이스의 위치, 신호, 및/또는 레벨에 있는 것과 대조적으로, 특정 다이의 기능 로직에 존재하는 위치, 신호, 및/또는 레벨에 있는 것을 의미한다. 따라서, 신호가 특정 회로에 의해 본질적으로 제공되는 바를 제외한 추가적인 직렬화, 부가된 ESD 보호와 같은 소정 수정 없이, 특정 다이의 코어 기능 로직 레벨에서 동작가능하고; 직렬화되지 않은 데이터 경로를 가지며, 단순한 래치(latch), 플롭(flop), 또는 와이어에 의해 다이들을 가로질러 결합될 수 있고, 부과된 입력/출력(I/O) 프로토콜을 갖지 않는 등등의 경우에, 신호는 원시(raw) 또는 "네이티브"이다. 그러나, 네이티브 신호는 이종 파운드리(heterogeneous foundry) 기원의 다이들 사이의 적응을 위해 레벨 시프팅(level shifting), 또는 전압 조정을 거칠 수 있고, 여전히 본 명세서에 사용된 바와 같은 네이티브 신호일 수 있다. 본 명세서에 사용된 바와 같은 "능동"(능동 베이스 다이)은 "수동(passive)"과 대조적으로, 반도체 기술분야에서의 능동의 일반적 의미와 부합한다. 능동 컴포넌트들은 트랜지스터 로직 및 증폭 컴포넌트들, 예컨대 트랜지스터들을 포함한다. 다른 한편, 수동 컴포넌트들은 회로에 순(net) 에너지를 도입하지 않고, 수동 회로에 접속된 다른 회로들로부터 유도된 전력을 제외하고, 원래의 전원을 사용하지 않는다. 본 명세서에 기술된 기법들은 일반적으로 능동 다이를 지칭하지만, 이 기법들은 수동 디바이스들에도 적용될 수 있고 동일하거나 유사한 이점을 누릴 수 있다.
다이의 "네이티브 도체"는, 전술된 바와 같이, 다이의 원시 또는 네이티브 신호에 전기적으로 액세스할 수 있는 전기 도체이고, 네이티브 신호는 다른 다이들과 인터페이싱하기 위해 신호의 상당한 수정 없이, 특정 다이의 코어 기능 로직의 레벨에서 동작하는 신호이다.
다이의 코어측으로부터 그러한 네이티브 신호들을 전도하기 위한 네이티브 상호접속부들은, 상이한 제조 프로세스들로부터의 다이들을 수용하기 위해 요구되는 바를 제외하고, 네이티브 신호들을 증폭 또는 수정하지 않고 2개 이상의 다이 횡단 경계들을 통해 배치된 연속적인 회로들을 제공할 수 있다. 신호 관점으로부터, 하나의 다이의 IP 코어의 네이티브 신호는, 네이티브 신호의 수정 없이 또는 네이티브 신호의 무시할 만한 수정으로, 직접 접합된 네이티브 상호접속부들을 통해 다른 다이들에 직접 전달되고, 그에 의해 표준 인터페이싱 및 컨소시엄-부과된 입력/출력 프로토콜들을 없애준다.
놀랍게도, 인터페이싱 없이 그리고 입력/출력 프로토콜 없이 다이 경계들에 걸쳐 있거나 가로질러 진행하는 그러한 연속적인 회로들은 이종 파운드리 노드들로부터의 상이한 다이들 또는 호환되지 않는 제조에 의한 다이들 사이에 제조된 네이티브 상호접속부들을 사용하여 달성될 수 있다. 따라서, 예시적인 회로는 다른 인터페이싱 없이, 또는 예를 들어 다이들 사이에 전압을 등화시키기 위한 래칭 또는 레벨 시프팅만큼 적은 것에 의해, 제2 파운드리 노드에서 제조된 제2 다이에 직접-접합되는 제1 파운드리 노드에서 제조된 제1 다이 사이에 다이 경계를 가로질러 진행할 수 있다. 일 구현예에서, 직접-접합된 네이티브 상호접속부들을 통해 다수의 다이들 사이에 배치된 회로들은 능동 베이스 다이와 전용 칩렛 다이들 사이에, 또는 직접-접합부들을 생성하는 웨이퍼-대-웨이퍼(W2W) 프로세스의 각각의 측에서의 다이들(능동 베이스 다이를 포함) 사이에 진행할 수 있고, 여기서 W2W 직접 접합부들 중 적어도 일부는 W2W 접합부들의 적어도 하나의 측의 다이들의 네이티브 도체들을 수반한다.
일 구현예에서, 반도체 칩렛을 이용하는 마이크로전자 시스템은 ASIC, ASSP, 및 FPGA와 같은 다양한 아키텍처를 더 작고, 더 빠르고, 더 전력 효율적인 방식으로 재현할 수 있다. 위에 소개된 바와 같은 칩렛은 완전한 서브시스템 IP 코어(intellectual property core), 예를 들어, 단일 다이 상의 재사용가능 로직 유닛이다.
네이티브 상호접속부는 능동 다이 또는 칩렛과 같은 제1 다이와 능동 베이스 다이일 수 있는 제2 다이 사이에 네이티브 상호접속부들을 생성하는 다이-대-다이 또는 다이-대-웨이퍼 직접-접합 동안에 만들어질 수 있다. 네이티브 상호접속부들은 또한 예를 들어 하나의 웨이퍼 상의 능동 베이스 다이와 다른 웨이퍼들 상의 다른 능동 다이들의 층들 사이에, 웨이퍼-대-웨이퍼(W2W) 프로세스 동안에 직접-접합에 의해 제조될 수 있다. 다이 중 하나 이상은 반도체 재료로 구현될 수 있지만, 예를 들어 유리, 산화물 또는 중합체와 같은 다른 재료가 또한 주어진 설계에 적합한 대로 구현될 수 있다.
도 1은 종래의 인터포저(interposer)(104) 상에 다수의 종래의 칩렛(102)을 갖는 종래의 마이크로전자 패키지(100) 대 본 명세서에 설명된 바와 같은, 능동 베이스 다이(108) 상에 제공된 예시적인 마이크로전자 패키지(106) 사이의 예시적인 비교를 도시한다. 예시적인 마이크로전자 패키지(106)는 종래의 패키지(100)에 비해 훨씬 더 작은 물리적 패키지 및 상당한 개선을 제공한다. 종래의 칩렛(102)은 예를 들어 종래의 표준 인터페이스(112)들에 의해 둘러싸인 CPU 코어(110)를 포함한다. 더 작은 개선된 패키지(106)는 예를 들어 종래의 표준 인터페이스(112)들의 존재 없이 능동 베이스 다이(108)에 직접 부착된 동일한 CPU 코어(110)를 포함한다. 더 작은 개선된 패키지(106)는 그의 종래의 대응 패키지(100)보다 더 작을 뿐만 아니라, 더 효율적이고, 더 제조하기 용이하고, 더 낮은 전력 요건을 가지며, 그 밖에 추가적인 이점들을 제공한다.
도 1에서, 종래의 표준 인터페이스(112)들은 중앙 처리 유닛(CPU) 코어(110)와 같은 종래의 마이크로칩 또는 칩렛(102)의 4개의 측 각각에 위치할 수 있다. 표준 인터페이스(112)들은 비용이 든다. 도 1에서 표준 인터페이스(112)들은 예시적인 CPU 코어의 면적 풋프린트를 상당히 증가시킨다는 것이 명백하다. CPU 코어(110)가 3 × 5 mm 치수를 갖는다면, 표준 인터페이스(112)들을 갖는 칩렛(110)으로서의 CPU 코어(110)는 4 × 6 mm 치수를 가질 수 있다. 때때로 표준 인터페이스(112)들의 포함은 주어진 칩렛의 면적 풋프린트를 사실상 두 배로 만든다. 표준 인터페이스(112)들은 또한 CPU 코어(110) 자체의 네이티브 로직에 비해 상당한 추가 전력을 끌어들인다. 예를 들어, 표준 인터페이스(112)들에 있을 것이 요구되는 라인 드라이버들은, 미지의 미래의 사용에 따라, 잠재적으로 접속될 수 있는 다수의 미지의 출력 부하들을 구동할 수 있어야 한다. 표준 인터페이스(112)들은 다수의 미지의 출력 부하들에 보편적으로 적응할 수 있어야 하기 때문에, 종래의 표준 인터페이스(112)들은 전형적으로 급전되어야 하지만, 칩의 실제 이용에는 불필요할 수 있는 "과잉"의 드라이버 용량 및 다른 능력들을 보유한다.
표준 인터페이스(112)들은 또한 네이티브 신호가 우선적으로 표준 인터페이스(112)들에 도달하기 위해, 코어 IP의 네이티브 상호접속부들로부터 표준 인터페이스(112)들로의 상당한 추가 경로설정을 요구한다. 따라서, 데이터 경로는 더 길고 본질적으로 신뢰성이 덜하며, 큰 칩 레이아웃의 코너 기하학적 구조들에서 종종 혼잡이 존재한다. 표준 인터페이스(112)들과의 호환성을 충족시키기 위해, 네이티브 신호는 표준 인터페이스(112)들을 위해 다이에 부가되는 인버터, 리피터, 드라이버, 상태 머신(state machine), 타이머, 및 전압 조정기와 같은 추가 컴포넌트들에 의해 종종 버퍼링, 처리, 및 품질 저하된다. 표준 인터페이스들의 기존의 패드 크기 및 라인 피치가 비교적 크기 때문에, 일부 종래의 스킴들은 다이들 사이에 종래의 큰 피치 제약이 주어진 경우, 단지 제한된 개수의 핀(pin)들을 통해 신호를 바로 오프보드할 수 있기 위해 SerDes 블록들 또는 다른 인터페이스들을 통해 고도로 병렬화된 네이티브 신호들을 다중화 또는 직렬화함으로써 추가의 복잡성을 부가한다. 따라서, 표준 인터페이스(112)들은 전력 요건을 높이고 추가 레이아웃 면적을 요구하는 것에 더하여, I/O 자체에 대한 성가신 병목일 수 있다.
도 2는 다양한 기능 블록(110 및 202 및 204 및 206...n)을 갖는 종래의 모놀리식 집적 회로 레이아웃(200) 대 동일한 기능 블록(110 및 202 및 204 및 206)들이 능동 베이스 다이(108)에 결합된, 도 2의 다른 부분에서 본 명세서에 설명된 예시적인 마이크로전자 패키지(106)를 도시한다. 기능 블록, 또는 단지 "블록"은 인터페이스와 구현으로 구성될 수 있다. 예시적인 블록들은 승산기(multiplier), ALU(arithmetic logic unit), 명령 디코더, 디지털 신호 프로세서(DSP) 등을 포함한다.
기능 블록(202)은 능동 베이스 다이(108)에 통합되었다. 종래의 모놀리식 IC(200)의 2차원(2D) 플로어플랜(floorplan)에서, 블록(204 및 206)들 중 일부는 서로 또는 제3 블록(202)과 통신하기 위해 개재하는 블록들 주위에 또는 아래에 경로설정되는 데이터 경로(208)들을 가져야 한다는 것이 명백하다. 종래의 초고밀도 집적회로(very-large-scale-integration, VLSI) 설계들은 전형적으로 칩들에 탑재된 큰 하드 IP 블록들로 인해 상당한 블로키지를 나타낸다. 큰 프로세서의 경우, 온칩 시그널링의 대부분이 큰 중앙 코텍스(central cortex) 주위로 돌아서 가야 하므로, 높은 트래픽 밀도가 더 큰 블록들을 우회하는 결과를 초래한다. 많은 플로어플랜들에서, 2개의 블록 사이의 최단 루트는 개재하는 블록을 돌아가는 먼 길일 수 있다. 이러한 상대적으로 먼 거리들은, 플로어플랜의 레이아웃으로 인해 회로 컴포넌트들이 서로로부터 더 많이 옮겨짐에 따라 추가 경로설정 자체는 말할 것도 없고, 추가적인 버퍼, 인버터, 전압 조정기, 리피터, 드라이버 등과 같은 컴포넌트들의 반복적인 인스턴스들에 대한 필요성을 또한 도입할 수 있다.
예시적인 마이크로전자 패키지(106)는 칩렛(110 및 204 및 206)들의 네이티브 상호접속부(210)들을 통해, 칩렛들로서 능동 베이스 다이(108)에 결합된 기능 블록(110 및 204 및 206)들을 갖는다. 능동 베이스 다이(108)는 설계의 의도적인 부분으로서 기능 블록(202)을 능동 베이스 다이(108)에 통합시켰다. 예시적인 능동 베이스 다이(108)는 관련 기능 블록(202)들을 그들과 접속할 칩렛(110)들의 네이티브 상호접속부(210)들 근처에 배치하도록 설계될 수 있다. 이는 마이크로미터 정도로, 칩렛들 자체의 네이티브 상호접속부(210)들의 치수에 필적하는 길이를 갖는 매우 짧은 데이터 경로들을 통한 컴포넌트(110 및 202)들 사이의 직접 경로설정을 초래한다.
도 3은 하이브리드 접합 또는 DBI로 알려진 바와 같은, W2W 접합 프로세스를 통해 네이티브 상호접속부를 만들기 위해 제1 웨이퍼 상의 다이들의 네이티브 도체들과 제2 웨이퍼 상의 능동 베이스 다이의 도체들 사이의 직접-접합들의 예시적인 웨이퍼-대-웨이퍼(W2W) 제조를 도시하는 다이어그램이다. 네이티브 도체들은, 하나 이상의 네이티브 도체를 다른 네이티브 도체들을 포함하는 다른 도전성 특징부들로부터 분리할 수 있는 절연 재료에 의해 한정된 표면 상에, 그 표면에 또는 그 아래에 제공될 수 있다. 절연 재료는 접합 및 전기적 상호접속부를 위한 인터페이스를 형성하도록 폴리싱될 수 있다. 하나의 다이 또는 웨이퍼의 절연 재료는 대응하는 절연 및 도체 인터페이스를 갖는 것과 같은, 다른 다이 또는 웨이퍼와 접촉하게 될 때 유리하게 기계적 접합을 형성할 수 있다. 도체들은 동시에 또는 후속하여, 예를 들어 대향 도체들을 함께 프레싱하여 연속적인 전기 접속부를 형성하도록 도체들의 팽창을 초래하기에 충분히 온도를 상승시킴으로써, 함께 융합될 수 있다.
아래에(도 4에) 도시된 디바이스들 중 일부와 같은, 네이티브 상호접속부 및/또는 능동 베이스 다이(108)들의 이점을 갖는 예시적인 마이크로전자 디바이스들은 2개 이상의 반도체 웨이퍼(302 및 304 및 306 및 108)로부터 제조될 수 있는데, 이들은 정렬되고, 스택(308)으로 접합되고, 네이티브 상호접속부들 및/또는 능동 베이스 다이(108)들을 포함하는 3D IC들로 다이싱된다. 일 구현예에서, 각각의 웨이퍼는 층들을 통한 그리고 층들 사이의 신호 송신을 향상시키기 위해 접합 전 또는 후에 박화될 수 있다. 하부 웨이퍼(108)는 능동 베이스 다이(108)들을 가질 수 있는 반면, 상부 웨이퍼(302 및 304 및 306)들은 직접-접합된 네이티브 상호접속부들을 통해 능동 베이스 다이(108)에 그리고 서로에 직접-접합될 다른 능동 다이들을 가질 수 있다. 다이싱은 예시적인 마이크로전자 디바이스(310)의 인스턴스들을 생성한다. 베이스 다이 및/또는 웨이퍼들은 일부 경우에 반도체, 산화물, 유리 또는 다른 재료로 구현될 수 있다. 논의의 편의 및 단순성을 위해 본 명세서에서는 반도체 재료로 형성된 능동 디바이스의 구현이 일반적으로 사용될 것이다.
네이티브 상호접속부들을 초래하는 층(302 및 304 및 306 및 108)들 사이의 수직 접속부들은 DBI와 같은 직접-접합 프로세스에 의해 부여되지만, 다른 종래의 수직 접속부들은 접합 전에 웨이퍼들에 내장되거나 그 밖에 접합 후에 스택(310)에 생성될 수 있다. 예를 들어, 반도체 비아(본 명세서에서는 TSV)를 통해, 능동 층들 사이 및/또는 능동 층과 외부 접합 패드 사이의 규소 또는 다른 반도체 기판(들)을 선택적으로 통과할 수 있다. 일반적으로, TSV, TOV(through-oxide-via), 또는 TGV(through-glass-via)는, 예를 들어, 하나의 면을 다른 면에 접속하기 위해 예시적인 능동 베이스 다이(108)의 웨이퍼 재료 또는 다른 재료를 통해 상호접속할 수 있다.
일 구현예에서, 직접-접합 프로세스는 이종 웨이퍼들에 대해 수행될 수 있는데, 그 이유는 네이티브 상호접속부들의 생성이 이종 통합에 의해 중단되지 않기 때문이다. 직접-접합된 네이티브 상호접속부들, 및 네이티브 상호접속부들이 사용되는 곳에서의 표준 인터페이스들의 없음에 의해, 신호 전파 속도와 전력 밀도 전망이 또한 크게 도움을 받는다. 통상적으로, 주어진 다이에 의해 사용되는 전력의 최대 1/3이 그의 배선에 기인하고, 네이티브 상호접속부들은 회로 내의 도체들의 길이를 크게 감소시키고, 그에 의해 주어진 다이에 대한 전력 요건을 크게 감소시킨다.
네이티브 상호접속부들은, 마치 네이티브 신호가 온칩으로 유지된 것처럼 전력 소비 레벨을 유지하면서, 네이티브 신호가 각각의 다이에서 오프보드로 전달되게 한다. 네이티브 상호접속부들의 더 짧은 "와이어" 또는 전도 경로가 또한 더 적은 기생 커패시턴스를 생성함으로써 전력 소비를 감소시킨다. 전체 전력 소비의 감소는 또한 예를 들어 더 적은 열의 생성, 연장된 배터리 수명, 및 더 낮은 전체 운영 비용을 야기한다.
도 4는 능동 베이스 다이(108)를 통합하는 마이크로전자 디바이스들의 다양한 예시적인 구성을 도시한다. 일부 예시적인 구성들은 칩렛(206)과 같은 제1 다이와 능동 베이스 다이(108)와 같은 제2 다이 사이의 네이티브 상호접속부들을 생성하는 다이-대-다이 또는 다이-대-웨이퍼 직접-접합의 결과를 도시한다. 다른 구성들은 능동 베이스 다이(108)와 다른 능동 다이들의 IP 코어 로직 사이의, 웨이퍼-대-웨이퍼(W2W) 프로세스들을 통해 직접-접합에 의해 제조된 네이티브 상호접속부들을 도시한다. 도 4에 도시된 구성들은 직접-접합된 네이티브 상호접속부들 및 능동 베이스 다이들의 예들이다. 도시된 예들은 망라된 구성 세트를 제공하기 위한 것은 아니다. 많은 다른 구성이 가능하다. 그들 각각의 네이티브 도체들에 의해 및/또는 하나 이상의 네이티브 상호접속부에 의해 접속된 2개의 능동 다이는 정면-대-정면(face-to-face) 구성일 필요는 없다. 2개의 능동 다이, 예를 들어 능동 베이스 다이, 및 칩렛과 같은 다른 능동 다이는 정면이 위를 향하거나 아래를 향할 수 있다. 예시적인 네이티브 상호접속부들은 정면-대-정면인 다이들 사이에 있을 필요는 없고, 능동 다이들은 또한 예를 들어, 정면-대-배면(face-to-back), 또는 배면-대-배면(back-to-back)일 수 있다.
예시적인 마이크로전자 디바이스(402)는 다이-대-다이 또는 다이-대-웨이퍼 프로세스에서 예시적인 능동 베이스 다이(108)에 직접-접합된 칩렛(404)들을 포함한다.
예시적인 마이크로전자 디바이스(406)는 다이-대-다이 또는 다이-대-웨이퍼 프로세스에서 예시적인 능동 베이스 다이(108)에 직접-접합된 다양한 높이의 스택형(stacked) 칩렛(408)들 및 비-스택형(unstacked) 칩렛(410)들을 포함한다.
예시적인 마이크로전자 디바이스(412)는 다이-대-다이 또는 다이-대-웨이퍼 프로세스에서 예시적인 능동 베이스 다이(108)에 직접-접합된, 예를 들어 마이크로미터 크기의 매우 작은 칩렛(414)들과 상대적으로 큰 칩렛(416)들의 혼합을 포함한다.
예시적인 마이크로전자 디바이스(418)는 다이-대-다이 또는 다이-대-웨이퍼 프로세스에서 예시적인 능동 베이스 다이(108)에 직접-접합된, 예를 들어 0.25 x 0.25 마이크로미터 크기의 매우 작은 칩렛(420)들을 포함한다.
예시적인 마이크로전자 디바이스(422)는 예시적인 칩렛(424)과 동일한 크기 또는 풋프린트의 예시적인 능동 베이스 다이(108)에 직접-접합된, 예를 들어 마이크로미터 크기의 매우 작은 칩렛(424)을 포함한다.
예시적인 마이크로전자 디바이스(426)는 칩렛(428)과 동일한 크기 또는 풋프린트의 예시적인 능동 베이스 다이(108)에 직접-접합된 큰 메가-칩렛(428)을 포함한다. 일반적으로, 칩렛 크기에 대한 요건은 없지만, 주어진 칩렛 크기를 능동 베이스 다이(108)의 크기의 배수 또는 분수로 하는 것이 종종 실용적이다.
예시적인 마이크로전자 디바이스(430)는 칩렛(432 및 434 및 436)들을 포함하고, 이들은 칩렛(432 및 434 및 436)들과 동일한 크기 또는 풋프린트의 예시적인 능동 베이스 다이(108)에 스택으로 직접-접합된다. 예를 들어, 하나 이상의 메모리 제어기를 호스팅하기 위해 능동 베이스 다이(108)를 사용하는 마이크로전자 디바이스(430)의 이러한 예시적인 구성은 DDR4 SDRAM, DDR5 SDRAM, 고 대역폭 메모리(HBM), 하이브리드 메모리 큐브(HMC) 등과 같은 다양한 유형의 고 대역폭 메모리 모듈들을 제조하거나 에뮬레이트하는 데 유용할 수 있다.
예시적인 마이크로전자 디바이스(438)는 둘 모두의 주 면(major side) 상에 접속 도체들을 갖는 예시적인 능동 베이스 다이(108)의 반대 면들 상에 직접-접합된 예시적인 칩렛(440 및 442)들을 포함한다.
예시적인 마이크로전자 디바이스(444)는 다수의 평면에 배치된 예시적인 능동 베이스 다이(108)를 포함하는데, 이때 예시적인 칩렛들이 예시적인 능동 베이스 다이(108)의 다수의 면에 직접-접합된다.
예시적인 마이크로전자 디바이스(446)는 서로 접합되고 각각의 예시적인 칩렛(448 및 450 및 452)들에 접합된 다수의 예시적인 능동 베이스 다이(108 및 108' 및 108")들을 포함한다.
예시적인 마이크로전자 디바이스(454)는 기판(456)에 매립된 예시적인 능동 베이스 다이(108)를 포함한다. 예시적인 매립된 능동 베이스 다이(108)는 반대 면들 상에 도전성 접점들을 갖고, 예시적인 능동 베이스 다이(108)에 직접-접합된 칩렛(458 및 460)들보다 작다.
예시적인 마이크로전자 디바이스(462)는 예시적인 칩렛(464)에 매립된 예시적인 능동 베이스 다이(108)를 포함한다. 매립된 능동 베이스 다이(108)를 갖는 예시적인 칩렛(464)은 직접, 그리고 또한 매립된 능동 베이스 다이(108)를 통해 다른 칩렛(466)에 직접-접합된다.
예시적인 마이크로전자 디바이스(468)는 기판(456)에 접합된 칩렛(470)들의 스택 내의 칩렛들의 측벽들에 직접-접합된 예시적인 수직 능동 베이스 다이(108)를 포함한다.
예시적인 마이크로전자 디바이스(472)는, 칩렛(474)들에 직접 접합하고 또한 칩렛(478)을 접속하기 위한 종래의 표준 인터페이스(476)들을 수용하는 예시적인 능동 베이스 다이(108)를 포함한다.
예시적인 마이크로전자 디바이스(480)는 예시적인 칩렛(482 및 483)들을 포함하는데, 이들은 다수의 능동 베이스 다이(108 및 108')에 직접-접합하기 위해 칩렛(482 및 483)들의 둘 모두의 반대 면들 상에 네이티브 상호접속부들을 갖는다.
예시적인 마이크로전자 디바이스(484)는 예시적인 칩렛(482 및 483 및 485)들을 포함하고, 이들은 다수의 능동 베이스 다이(108 및 108')에 직접-접합하고 다수의 능동 베이스 다이(108 및 108') 사이에 칩렛(483 및 485)들의 스택들을 형성하기 위해 칩렛(482 및 483 및 485)들의 둘 모두의 반대 면들 상에 네이티브 상호접속부들을 갖는다.
예시적인 마이크로전자 디바이스(486)는 예시적인 능동 베이스 다이(108)에 매립된 예시적인 칩렛(487 및 488)들을 포함한다.
예시적인 마이크로전자 디바이스(490)는 웨이퍼-대-웨이퍼(W2W) 제조에서 능동 베이스 다이(108)에 직접-접합된 예시적인 능동 다이(491)들을 포함한다.
예시적인 마이크로전자 디바이스(492)는 얇은 마이크로전자 디바이스(492)를 만들기 위해 각각의 웨이퍼들의 박화 후에, 웨이퍼-대-웨이퍼(W2W) 제조에서 능동 베이스 다이(108)에 단독으로 또는 스택으로 직접-접합된 예시적인 능동 다이(493)들을 포함한다. 예를 들어 3 μm까지 박화된 웨이퍼들은 박화된 웨이퍼들에 의해 제공되는 크기 감소에 더하여, 직접-접합 후에 신호들이 가로지르는 훨씬 더 용이하고 더 효율적인 루트를 제공한다.
예시적인 마이크로전자 디바이스(494)는 웨이퍼-대-웨이퍼(W2W) 제조에서 능동 베이스 다이(108)에 단독으로 또는 스택으로 직접-접합된 예시적인 능동 다이(495)들을 포함한다. 마이크로전자 디바이스(494)는 또한 재배선 층(RDL) 특징부(496) 및 하나 이상의 TSV(through silicon via)(497)를 포함한다.
예시적인 마이크로전자 디바이스(498)는 예시적인 양면 능동 베이스 다이(108)를 포함하고, 이 양면 능동 베이스 다이는 능동 베이스 다이(108)의 둘 모두의 면들 상에 능동 컴포넌트들 및 각각의 도체들을 갖고 웨이퍼-대-웨이퍼(W2W) 제조에서 양면 능동 베이스 다이(108)의 둘 모두의 면들 상에 구축된 능동 다이(499 및 x403)들을 갖는다.
예시적인 마이크로전자 디바이스(x404)는 웨이퍼-대-웨이퍼(W2W) 제조에서 능동 베이스 다이(108)의 하나의 면에 직접-접합된 예시적인 능동 다이(x406 및 x408)들을 포함하고, 이때 칩렛(x410 및 x412)들이 능동 베이스 다이(108)의 반대 면 상에 직접-접합된다.
예시적인 마이크로전자 디바이스(x414)는 배면-대-배면 또는 스택형 능동 베이스 다이(108 및 108')들을 포함하고, 이때 배면-대-배면 능동 베이스 다이(108 및 108')들의 능동 컴포넌트들이 각각의 능동 베이스 다이(108 또는 108')에 접합 및/또는 직접-접합된다. 배면-대-배면 능동 베이스 다이(108 및 108')들의 이용가능한 면들은 각각의 칩렛(x416 및 x418)들 및 칩렛들의 스택(x420 및 x422)들의 네이티브 상호접속부들에의 직접-접합부들을 가질 수 있거나, 웨이퍼-대-웨이퍼(W2W) 제조를 통해 다른 능동 다이들에 직접-접합될 수 있다.
도 5는 집적 회로 패키지(502)와 같은 예시적인 마이크로전자 디바이스(502) 내에 포함되는 바와 같은 예시적인 능동 베이스 다이(108)를 도시한다. 일 구현예에서, 예시적인 칩렛(506 및 508 및 510...n)들과 같은 다이들의 네이티브 도체(504)들은 산업 표준 인터페이스(112)들, 종래의 상호접속 층들, 또는 통상적으로 칩렛들 및 다이들을 패키지로 접속하는 수동 인터포저들과 같은 종래의 컴포넌트들에 접속하는 대신에 능동 베이스 다이(108)에 직접 접속한다. 네이티브 도체(504)들은, IP 코어와 코어측 전기 접촉을 이루고 있어서 주어진 칩렛(506)의 네이티브 신호들과 통신 가능하게 결합되는 네이티브 상호접속부들, 접점들, 와이어들, 라인들, 또는 패드들일 수 있다. 칩렛(506)의 일부 네이티브 도체(504)들은 제조사에 의해 액세스가능하게 될 수 있는데, 즉, 칩렛(506)은 주어진 능동 베이스 다이(108)에 대해 특별히 제조될 수 있다. 칩렛(506)의 네이티브 도체(504)들과 능동 베이스 다이(108) 사이의 이러한 접속은 마이크로전자 디바이스(502) 내의 산업 표준 인터페이스(112)들을 대체하고 그에 대한 필요성을 제거할 수 있고, 그에 의해 다양한 이점들을 제공할 수 있다.
능동 베이스 다이(108)에 직접 접속된 네이티브 상호접속부(504)들을 갖는 칩렛(506)들을 이용함으로써, 마이크로프로세서 시스템과 같은 예시적인 시스템이 복수의 구성가능한 컴포넌트 사이에 나뉠 수 있다. 예를 들어, 능동 베이스 다이(108) 상의 회로 및 블록들을 통해 시스템의 특정 기능들, 특히 더 맞춤된 또는 기밀의 부분들이 제공될 수 있다. 특히 부(secondary) 다이들이 능동 베이스 다이(108)보다 상당히 더 작을 때, 부 다이들인 칩렛(506 및 508 및 510...n)들 상의 회로 및 블록들을 통해 시스템의 더 일상적인 또는 덜 맞춤된 부분들과 같은 소정의 다른 기능들이 제공될 수 있다. 칩렛(506 및 508 및 510...n)들은 능동 베이스 다이(108)의 관련 부분들과 밀접하게 상호접속하도록 능동 베이스 다이(108) 상의 하나 또는 다양한 위치에서 정렬 및 인터페이싱될 수 있다.
예시적인 구성으로서, 최소 트레이스 길이 및 최대 속도를 허용하기 위해 소정의 메모리 IP 코어들이 일반적으로 프로세서 코어들과 또는 실행 엔진들과 정렬될 수 있다. 위상 동기 루프(phase-locked loop, PLL), 메모리 등과 같은 더 평범하고 표준화된 코어들은 능동 베이스 다이(108)로부터 옮겨질 수 있고, 그에 의해 능동 베이스 다이(108) 상의 공간을 자유롭게 할 수 있다. 이러한 파티셔닝(partitioning)은 또한 능동 베이스 다이(108) 및 다양한 IP 코어 다이들이 상이한 반도체 처리 노드들에서 생성되게 하고, 모두가 동일한 예시적인 마이크로전자 디바이스(502) 내에서, 상이한 전압들에서 실행되게 할 수 있다.
일 구현예에서, 능동 베이스 다이(108)는 5 nm와 같은 제1 프로세스 노드에서 형성될 수 있다. 부 다이(506 및 508 및 510...n)들은 250 nm와 같이 더 원숙한 또는 기존의 노드들에서 형성될 수 있다. 능동 베이스 다이(108) 및 부 다이(506 및 508 및 510...n)들 둘 모두가 후술될 DBI(등록상표)(direct bond interconnect) 하이브리드 기술과 같은 미세 피치 상호접속 기법을 이용한다면, 이들은 하부의 칩들이 상이한 프로세스 노드 파라미터들을 가짐에도 불구하고 상호접속될 수 있다(미국 캘리포니아주 새너제이 소재의, 엑스페리 코포레이션의 회사인 집트로닉스, 인크.(Ziptronix, Inc.)). 이러한 다이간 상호접속 능력은 특히 종래의 올인원 마이크로프로세서 다이들과 비교하여 필요한 경로설정을 크게 단순화한다. 다수의 다이 및 칩렛(506)의 사용은 능동 베이스 다이(108) 및 부 다이(506 및 508 및 510...n)들이 모놀리식 올인원 다이(200)보다 상당히 낮은 비용으로 생성될 수 있으므로 제조 비용을 절감하고, 더 작은 크기, 더 나은 성능, 및 더 낮은 전력 요건을 갖는다.
예시적인 능동 베이스 다이
일 구현예에서, 능동 베이스 다이(108)는 규소 또는 다른 반도체 다이이고, 더 작은 칩렛(506 및 508 및 510...n)들을 물리적으로 지지하는 기판-유사 역할을 수행할 수 있다. 일부 구현예들에서, 능동 베이스 다이(108)는 부착된 칩렛보다 더 작을 수 있다. 일부 경우들에서 능동 베이스 다이(108)는 매립된 반도체 다이들을 갖는, 중합체와 같은 기판 재료로 만들어질 수 있거나, 능동 베이스 다이(108)는 주로 규소 또는 반도체일 수 있고, 다양한 이유로 다른 재료들이 존재할 수 있다. 능동 베이스 다이(108)는 특정 집적 회로(502)에 그의 기능 아이덴티티를 부여하는 능동 회로 및 기능 블록(512)들을 포함한다. 당면한 특정 마이크로칩 시스템의 맞춤은 능동 베이스 다이(108) 내에 또는 상에 있는 반면, 칩렛(506)들은 일반적으로 전용 IP 블록을 통상 포함하는 표준의 잘 확립된 또는 유비쿼터스 유닛들이다.
예시적인 능동 베이스 다이(108)는, 예를 들어 2.5D 조립체들 내의 다양한 다이들의 종래의 표준 인터페이스(112)들을 일반적으로 접속하는 수동 도전성 라인들의 하나 이상의 층을 갖는 종래의 수동 인터포저들과는 처음부터 구별될 수 있다. 능동 베이스 다이(108)는 최소의 구동 거리로 로직에 직접 접속될 수 있는 반면, 종래의 수동 다이는 너무 많은 크로스오버(crossover) 및 혼합(swizzle)을 가질 것이다. 수동 인터포저와 상이함에도 불구하고, 일 구현예에서, 예시적인 능동 베이스 다이(108)는 본 명세서에 설명된 능동 베이스 다이(108)의 특징부들과 함께 수동 인터포저의 모든 특징부들을 부가적으로 통합할 수 있다.
능동 베이스 다이(108)를 종래의 수동 인터포저와 더 구별하면, 능동 베이스 다이(108)는 종래의 칩 내에서 통상적으로 블록들을 접속하기 위해 온보드 단일 다이들에서만 보통 발견되는 하나 이상의 상태 소자(514)를 포함할 수 있지만, 능동 베이스 다이(108)는 이들 동일한 상태 소자를 능동적으로 이용하여 하나의 다이 또는 칩렛(506)으로부터 다른 것으로 신호를 접속한다. 능동 베이스 다이(108)는 또한 능동 베이스 다이(108)에 탑재된 구동을 위한 하나 이상의 칩렛(506 및 508 및 510...n)에 탑재된 상태 소자들을 채용할 수 있다.
채용된 상태 소자(들)(514)는 단일 상태 소자일 수 있거나, 인버터 및 리피터와 같이 함께 묶인 다수의 상태 소자들일 수 있고, 또한 버퍼, 드라이버, 리드라이버(redriver), 상태 머신, 전압 조정기, 타이밍 컴포넌트 등과 같은 컴포넌트들일 수 있다. 그러나, 일 구현예에서, 이들 예시적인 소자는 종래의 기술들에서와 같이 칩렛(506 및 508 및 510)들 상에 상주하는 것이 아니라, 능동 베이스 다이(108) 상에만 상주할 수 있다. 따라서, 능동 베이스 다이(108)는 다양한 다이 및 칩렛을 조정하고 이들을 동작하는 마이크로칩 시스템에 접속하기 위한 자체의 온보드 상태 소자(514)들 및 다른 지원 컴포넌트들을 가질 수 있지만, 구현에 따라, 능동 베이스 다이(108)에 부착된 다이들 및 칩렛들에 탑재된 드라이버, 인버터, 리피터 등과 같은 기존의 상태 소자들을 또한 이용할 수 있다.
일 구현예에서, 능동 베이스 다이(108)는, 추가로 후술되는 바와 같이, 성능 및 효율을 향상시키고, 전력 요건을 감소시키기 위해, 또한 상태 머신을 플립 플롭 대신에 래치로 대체하는 설계를 가질 수 있다.
능동 베이스 다이(108)는 모놀리식 집적 회로 설계에 의존하는 대신에, 칩렛(506 및 508 및 510...n)들을 이용하고 이들을 서로 통신가능하게 접속한다. 또한, 주어진 칩렛(506)의 네이티브 도체(504)들과 능동 베이스 다이(108) 사이의 상호접속에 의해 형성되는 데이터 경로의 길이는 짧을 수 있는데, 예를 들어 1 um 이하만큼 짧을 수 있다. 따라서 다양한 칩렛으로부터 직접 네이티브 신호들을 수신할 권한이 주어지고, 이들 네이티브 신호들을 상이한 다이들과 칩렛들 사이에 자유롭게 접속하고 적응시킬 수 있는 능동 베이스 다이(108)는, 그에 의해 통상적으로 종래의 큰 칩 또는 프로세서에서 주요 블로키지를 구성할 큰 IP 블록들을 거쳐, 이들 하에, 또는 이들을 통해 직접 신호들을 전송할 수 있다.
능동 베이스 다이(108) 내의 회로 및 블록(512)들은, 당면한 특정 마이크로전자 디바이스(502) 또는 시스템을 제공하고 칩렛(506 및 508 및 510...n)들의 IP 블록들을 마이크로전자 디바이스(502)에 통합하도록 레이아웃되고 맞춤된다.
능동 베이스 다이(108)는, 각각의 칩렛(506)이 종래의 표준 인터페이스(112)들에 접속되는 대신에, 각각의 칩렛 상에서의 네이티브 도체들의 네이티브 배치에서 칩렛(506)의 네이티브 도체(504)들과 전기적으로 접촉하도록 설계될 수 있다. 종래의 표준 인터페이스(112)들의 제거는 다양한 유형의 불필요한 오버헤드를 제거한다. 칩렛(506 및 508 및 510...n)들의 네이티브 신호들이, 능동 베이스 다이(108)와 칩렛(506 및 508 및 510...n)들의 각각의 네이티브 도체(504 및 504' 및 504")들 사이의 개별 도전성 접촉점(516)들에 불과한 것으로 보통 구성되는, 네이티브 상호접속부(504)들의 극히 짧은 데이터 경로들을 통해 능동 베이스 다이(108)로 직접 그리고 품질 저하되지 않는 상태로 전달될 수 있기 때문에 상당한 오버헤드가 제거된다. 표준 인터페이스(112)에 적합하도록 네이티브 신호들을 통상적으로 수정할 하드웨어의 제거 및 짧은 데이터 경로는 많은 이점을 제공한다. 패키지(502)로부터 표준 인터페이스(112)들의 제거는 데이터 취급 복잡성의 전체 계층을 제거하고, 능동 베이스 다이(108)와 인터페이싱하는 짧은 데이터 경로의 제공은 단순화의 도미노 효과를 제공한다.
일단 능동 베이스 다이(108)로 전달된, 칩렛(506)의 네이티브 신호들은 주어진 칩렛(506)의 네이티브 도체(504)들과의 상호접속부에서의 또는 그 근처의 위치에서 능동 베이스 다이(108)에 형성된 기능 블록(512) 또는 다른 컴포넌트에 통신가능하게 결합될 수 있다. 각각의 능동 베이스 다이(108)는 부착된 칩렛(506 및 508 및 510...n)들의 네이티브 도체(504)들과 인터페이싱하기 위한 회로 및 기능 블록들의 효율적인 배치를 갖도록 맞춤될 수 있다. 각각의 칩렛(506)의 네이티브 신호들은, 차례로, 능동 베이스 다이(108) 내에서 능동 베이스 다이(108) 내의 다른 기능 블록(512)들로, 그리고 중요하게는, 그들 각각의 네이티브 도체(504)들을 통해 능동 베이스 다이(108)와 접촉할 수 있는 다른 다이들 또는 칩렛(508 및 510...n)들로, 효율적으로 경로설정되고, 필요에 따라 수정된다.
따라서, 능동 베이스 다이(108)는 산업 표준 인터페이스(112)들의 특징적으로 고안된 상호접속부 배치, 패드 레이아웃, 및 피치 요건을 제거할 수 있다. 예시적인 능동 베이스 다이(108)는 많은 불필요한 재배선 경로설정을 절감할 수 있는데, 그 이유는 네이티브 도체(504)들이 주어진 칩렛을 위해 네이티브 배치된 모든 곳에서, 칩렛(506)들이 능동 베이스 다이(108)에 직접 접속되어, 최소의 구동 거리를 초래하기 때문이다.
능동 베이스 다이(108)는 동일한 능동 베이스 다이(108) 상의 다수의 상호접속부 유형을 적응시킬 수 있어, 종래의 산업에서 이용가능한 것보다 더 많은 유연성을 제공한다. 기성품인 칩렛(506 및 508 및 510...n)들과 능동 베이스 다이(108)의 기능 소자들 사이의 양방향 통신을 가능하게 하는 커스텀 아키텍처들을 제공함에 있어서, 능동 베이스 다이(108)는 또한 전압 조정을 이용하여 전압 차이들을 적응시키고 이종의 칩렛들 및 컴포넌트들 사이의 전압 레벨링을 해결한다.
예시적인 능동 베이스 다이(108)의 사용은 패키지(502)의 크기 및 면적을 크게 감소시킬 수 있고, 특히 큰 하드 IP 칩들을 에뮬레이트할 때 전력 요건을 낮출 수 있다. 예시적인 능동 베이스 다이(108)들은 필요하다면 더 긴 루트들에 대해 리피터 셀들을 통합할 수 있다. 예시적인 능동 베이스 다이(108)들은 또한 신호 품질을 향상시키고, 타이밍을 개선하고, 네이티브 고속 인터페이스를 제공하기 위해 데이터 전송 스킴들을 이용할 수 있다.
예시적인 칩렛 기술
일반적으로, 칩렛들은 2.5D 또는 3D 조립체에 포함될 수 있지만, 스택의 베이스 상에는 있지 않은 다이들이다. 칩렛(506)들은 250 nm, 180 nm... 28 nm, 22 nm, 5 nm 등과 같은 다양한 규소 파운드리 (프로세스) 노드들, 및 상이한 동작 전압들을 나타낼 수 있는 다양한 변종(flavor)(HPP, HPC, HPC + 등)들에서 만들어질 수 있다. 전압 차이들은 다이들을 부조화시킬 수 있고, 종래의 표준 인터페이스(112)들을 갖는 것은 통상적으로 동작 전압들에서의 이들 변동을 개선하려는 것이다.
규소 IP 공급자들은 IP 공급자들이 칩렛(506)에서 이용가능하게 하려는 파운드리 노드 및 변종의 모든 조합에 대해 소정 IP를 특성화하고 인증하기 위해 광범위한 노력을 기울이고 있다. 이러한 특성화는 다양한 파운드리 프로세스 조건들, 전압들 및 온도들의 공간에 걸쳐 수행된다.
각각의 추가적인 IP 변형은 상당한 재정적 부담과 잠재적인 기회의 손실이다. 그러나, 일단 IP가 특성화되고 인증되면, IP 공급자는 IP에 대해 이루어진 수정이 있지 않는 한 그의 성능을 보장한다. 일단 수정이 이루어지면, 특성화 데이터는 더 이상 유효하지 않고 IP 공급자는 더 이상 IP 및 그의 칩렛 실시예의 성능을 보장하지 않는다.
다양한 구현예에서, 칩렛(506 및 508 및 510...n)들은 그들의 네이티브 코어측 상호접속부들을 가질 수 있지만, 종래의 표준 인터페이스(112)들을 포함하지 않도록 제조될 수 있다. 일 구현예에서, 각각의 칩렛(506)은 회로에 대한 손상을 방지하기 위해 신호를 최소 임계치로 감쇠시키기 위해 최소의 회로를 가질 수 있다. 주어진 칩렛(506)은 또한 전체 마이크로칩 시스템(502)을 위해 능동 베이스 다이(108)에 의해 채용된 전압 조정기 또는 상태 소자를 가질 수 있다.
일 구현예에서, 예시적인 칩렛(510)은 복수의 기능 소자와 통신할 수 있는 다수의 포트들 및 다수의 독립적인 기능을 갖는다. 예시적인 칩렛(510)은 그의 독립적인 온보드 기능들 사이에 통신 경로들을 가질 수 있다. 일 구현예에서, 칩렛(510)은 2개 이상의 독립적으로 어드레싱가능한 메모리 블록을 갖는 메모리 디바이스일 수 있다. 능동 베이스 다이(108)는 그러한 예시적인 칩렛(510)의 네이티브 신호들과 인터페이싱하여 이들 특징부를 이용할 수 있다.
예시적인 상호접속부
통상적으로, 광범위한 상업적 이용을 위해, 종래의 칩렛들은 입증된 규소 IP 블록을 보통 포함한다. 이들은 통상적으로 적어도 하나의 표준 인터페이스(112)를 포함하고, 다이 크기 및 전력은, IP 블록에 대해 일반적으로 최적화되지 않은, 이들 표준 인터페이스(112)들을 수용하도록 증가한다. 프로세서 칩과 같은 더 큰 시스템에 대해, 표준 인터페이스(112)들은 기능 프로세서 블록들의 주변에 또는 그 주변을 넘어서 프로세서의 모든 측에 있을 필요가 있을 수 있다. 게다가, 프로세서 코어의 각각의 에지로부터 표준 인터페이스(112)까지 비교적 긴 경로설정이 필요할 수 있다. 프로세서의 크기가 3 × 5 mm이고, 각각의 표준 인터페이스(112)의 길이가 2 mm이면, 3 mm 길이의 에지의 경로설정은 통상적으로 2 mm 길이의 인터페이스로 감소될 필요가 있고, 5 mm 길이의 에지의 경로설정은 통상적으로 1개 또는 2개의 2 mm 길이의 표준 인터페이스(112)들로 경로설정될 필요가 있고, 이들 모두는 루트 길이, 혼잡, 및 전력 요건에 영향을 미친다.
일 구현예에서, 능동 베이스 다이(108)를 사용하는 예시적인 네이티브 상호접속부는, 칩렛(506) 상에 이미 네이티브로 존재하는, 네이티브 코어측 상호접속부(504)들과 직접 결합된다. 네이티브 상호접속부는, 제조사에 의해 배치된 바와 같이 칩렛(506) 상에 네이티브 도체(504)들이 놓인 때, 네이티브 도체들의 고유한 네이티브 배치를 사용하는 것을 목표로 한다. 종래의 표준 인터페이스(112)들 대신에 칩렛(506 및 508 및 510...n)들의 네이티브 상호접속부들을 채용함으로써, 능동 베이스 다이(108)는 ASIC, ASSP, 및 FPGA와 같은 다양한 아키텍처들을 재현 및 개선하는 것을 목표로 한다.
능동 베이스 다이(108)와 다른 능동 다이들 또는 칩렛(506 및 508 및 510)들의 네이티브 도체(504)들 사이의 상호접속은 다양한 상이한 기법에 의해 이루어질 수 있다. 주어진 다이 내의 신호 피치는 0.1 내지 5.0 마이크로미터 피치 범위일 수 있다. 네이티브 도체(504)들은 약 3 um(마이크로미터)의 피치로 있을 수 있어서, 접합 기술은 작은 패드 표면들을 대상으로 하여 전기 전도에 대한 최소 중첩 요건을 충족시키기 위해 도체들을 서로 충분히 정렬하여 결합되도록 배치할 수 있어야 한다. 종종 압력 및 상승된 온도 하에서, 미세 피치의 2개의 구리 도체를 서로에 대해 프레싱하는 동안에 금속 확산 접합이 발생하는 구리 확산 접합과 같은, 미세 피치 접합을 위한 다양한 기법들이 사용될 수 있다. 피치가 허용하는 경우 땜납과 같은 아말감이 사용될 수 있다. 구리 나노 입자 기술 및 하이브리드 상호접속 기법들이 또한 상호접속을 위해 사용될 수 있다. 일부 상황들에서는 와이어가 사용될 수 있다. 일부 상황들에서는, 2016년 9월 6일자로 출원되고, 발명의 명칭이 "도전성에 의해 자체-조정하는 이방성 매트릭스를 갖는 마이크로전자 컴포넌트들의 3D-결합(3D-Joining of Microelectronic Components with Conductively Self-Adjusting Anisotropic Matrix)"이고, 전체적으로 본 명세서에 참고로 포함되는, 미국 특허 출원 제15/257,427호에 기술된 바와 같은 다른 예시적인 상호접속 기법이 사용될 수 있는데, 여기서 도전성 나노튜브들 또는 와이어들의 이방성 매트릭스가 자동으로 자체 조정하여 2개의 표면 상에 서로 완벽히 정렬되지 않을 수 있는 도체들 사이에는 접속을 이루고, 결합되는 표면들 상의 도체들 사이에 중첩이 없는 곳에는 접속을 이루지 않도록 한다.
일 구현예에서, DBI(등록상표)(direct bond interconnect) 하이브리드 접합 기술이 적용된다. DBI 접합은 현재 3D 및 2.5D 집적 회로 조립체에서 미세 피치 접합을 위해 이용가능하고, 칩렛(506 및 508 및 510...n)들의 네이티브 도체(504)들을 능동 베이스 다이(108)에 접합하는 데 적용될 수 있다(미국 캘리포니아주 새너제이 소재의, 엑스페리 코포레이션의 회사인 집트로닉스, 인크.). 예를 들어 전체적으로 본 명세서에 참고로 포함되는 미국 특허 제7,485,968호를 참조한다. DBI 접합 기술은 2 um의 상호접속 피치에서 증명되었다. DBI 접합 기술은 또한 픽-앤드-플레이스(pick-and-place)(P&P) 작업(픽-앤드-플레이스 표면실장 기술 기계)으로 이러한 개별 다이 피치 제한을 갖지 않는 웨이퍼-대-웨이퍼 접근 방식들에서 최하 1.6 um 피치까지 증명되었다. DBI 기술에 의해, UBM(under bump metalization), 언더필(underfill), 및 마이크로-범프(bump)들이 DBI 금속화 층으로 대체된다. 다이 레벨에서의 접합이 실온에서 개시되고 이어서 저온에서의 배치 어닐링(batch anneal)이 수행된다. 일부 상황들에서 지본드(ZiBond)(등록상표) 직접 접합이 또한 사용될 수 있다(미국 캘리포니아주 새너제이 소재의, 엑스페리 코포레이션의 회사인 집트로닉스, 인크.).
도 6은 예시적인 칩렛(506)의 예시적인 코어 IP 셀(600)을 도시한다. 어레이(604)(일정 축척으로 도시되지 않음) 내의 네이티브 코어측 상호접속 패드(602)들은 능동 베이스 다이(108) 상의 접합 패드(606)들의 보완물에 접합될 네이티브 도체(504)들을 제공한다. 일 측에서 네이티브 도체(504)들을 그리고 다른 측에서 능동 베이스 다이(108)의 상보적인 패드(606)들 또는 접점들을 갖는 인터페이스를 가로질러 만들어지는 DBI 접합부들 또는 상호접속부들은 크기 조정가능하고 예시적인 작업의 픽-앤드-플레이스(P&P) 단계에서의 칩렛 배치의 정확도에 의해서만 제한된다. 예를 들어, P&P가 1 um 배치 정확도를 취급할 수 있고, 패드 중첩 요건이 50%이면, 즉, 각각의 패드(602)의 50%가 x 및 y 축 둘 모두에서 상보적인 패드(606)와 중첩되어야 한다면, 2 × 2 um 패드(602)들에 의해, 최소 패드 피치는 이들 또는 다른 네이티브 도체(504)들에 대해 3 um보다 커야 한다. 이는 x 및 y 축 둘 모두가 축 당 최대 허용된 50%만큼 이동(오정렬)되면 패드(602)들의 25% 또는 1/4이 상보적인 패드(606)들과 중첩된다.
DBI 접합 및 다른 기법들로 이용가능한 상호접속부(602)들의 이러한 미세 피치 접합은, 칩렛의 코어 IP 셀(600)의 네이티브 피치, 배치, 및 기하학적 패드 구성들, 및 규소-검증된 IP에 대한 변화가 전혀 없이 또는 최소로, 칩렛(506)의 네이티브 도체(504)들(코어측 상호접속 패드(602)들)과 능동 베이스 다이(108)의 패드(606)들 또는 접점들 사이의 상호접속을 가능하게 한다. 대부분의 코어측 상호접속부들은 현재 3 um 피치이고, DBI 접합이 어레이(604)에서 수행될 수 있다. 일 구현예에서, 12 um 피치의 4개의 행의 패드(602)들 또는 네이티브 도체(504)들과 같이, 더 큰 피치가 작은 어레이(604)에서 사용될 수 있다. 이는 이러한 어레이(604)로의 도전성 루트들이 종래의 표준 인터페이스(112)들에 접속하는 데 필요한 루트들보다 적어도 한 자릿수 더 짧을 것임을 의미한다. 네이티브 상호접속부(602)들은 표준 인터페이스(112)들의 제한된 핀 총계에 적합하도록 출력의 종래의 직렬화를 제거하기에 충분한 개수로 존재할 수 있을 정도로 충분히 미세한 피치로 있다. 이는 또한 종래의 직렬화를 추진해야 하는 것과 레이턴시(latency)의 부담도 제거하는데, 그 이유는 버퍼 또는 전체 인공 인터페이스 구조에 대한 필요가 없기 때문이다.
능동 베이스 다이의 전압 적응
능동 베이스 다이(108)는 서로 변동의 동작 전압들을 가질 수 있는 다양한 칩렛(506 및 508 및 510...n)과 결합하기 위한 전압 적응성을 제공할 수 있다. 예를 들어, 하프-노드 28 nm 칩렛은 0.9 내지 1.1 볼트의 전압 범위에서 동작할 수 있는 반면, 5 nm 칩렛은 0.6 내지 0.85 볼트에서 동작할 수 있어, 전압 범위 중첩이 없다. 이들 전압 차이에 적응하기 위해, 능동 베이스 다이(108)는 또한 능동 베이스 다이(108)에서 각각 독립적으로 관리될 수 있는 더 많은 개수의 독립적인 전력 도메인을 가능하게 함으로써, 종래의 전압 레벨링 방안에 비해 개선된 전압 제어를 제공할 수 있다. 예를 들어, 이는 CPU 코어가 과중한 계산 부하를 충족시키기 위해 상승된 전압 및 주파수에서 작동하는 것을 가능하게 할 수 있으면서, 다른 코어들이 또한 더 낮은 우선 순위의 코드를 훨씬 더 낮은 전압 및 주파수에서 실행하도록 하여, 전력을 절감한다. 하나 이상의 전압 변환의 스테이지를 추가하는 것이 또한 전력 효율을 개선할 수 있다. 능동 베이스 다이(108)는 다수의 방식으로 그러한 적응적 전압 레벨링을 제공할 수 있다. 도 7은 능동 베이스 다이(108) 및 전압 조정기(702 및 704)들을 갖는 예시적인 마이크로전자 패키지(700)를 도시한다. 일 구현예에서, 능동 베이스 다이(108)는 칩렛(506 및 508 및 510...n)들의 각각의 세트("칩셋")에 전용되는 집약형 전압 조정기를 가져, 해당 칩셋을 위한 각각의 전압 도메인(710)을 초래한다. 즉, 상이한 칩셋들 각각은 능동 베이스 다이(108)에 집적된 전용 전압 조정기(702 또는 704)를 공유한다. 전압 조정기(702)는 도메인(710)에서 칩렛(506 및 508 및 510)을 포함하는 칩셋에 1.2 볼트의 전위를 제공한다. 전압 조정기(704)는 도메인(712)에서, 칩렛(706 및 708)들을 포함하는 칩셋에 1.0 볼트의 전위를 제공한다. 일 구현예에서, 이들 전압 조정기(702 및 704)는 수동형일 수 있다.
도 8은 능동 베이스 다이(108) 및 다수의 전압 조정기(802 및 804 및 806 및 808 및 810)를 갖는 예시적인 마이크로전자 패키지(800)를 도시한다. 이 구현예에서, 단일 전압 조정기가 각각의 칩렛(506 및 508 및 510, 및 706 및 708)의 I/O 인터페이스 근처에서 능동 베이스 다이(108)에 배치된다. 이러한 다이 당 하나씩(one-per-die)의 스킴은 각각의 칩렛(506 및 508 및 510 및 706 및 708)이 그의 필요한 전압 레벨을 갖는 것을 보장하고, 이 스킴은 전력 무결성을 개선할 수 있다. 전압 조정기(802 및 804 및 806 및 808 및 810)들은 그들 각각의 다이들에 더 가깝기 때문에, 기생 성분이 더 적고 따라서 IR 강하 및 드룹(droop)이 더 적다.
다른 구현예에서, 능동 베이스 다이(108)는 칩렛(506 및 508 및 510 및 706 및 708)들을 오버드라이브 또는 언더드라이브하기 위한 전압 제어 능력을 갖는다. 오버드라이브 또는 언더드라이브는 전압 레벨링을 위한 적절한 전압 중첩을 달성하거나, 상이한 동작 전압들을 갖는 다이들 사이에 더 양호한 동작을 가능하게 한다.
따라서, 예시적인 능동 베이스 다이(108)는, 다양한 칩렛에 대해 일대일 전압 조정기들을 제공하는 것에 의해, 또는 능동 베이스 다이(108)에 탑재된 칩렛들의 세트들에 대해 상이한 전압 도메인들을 갖는 것에 의해, 다양한 반도체 제조 기술들의 다양한 상이한 동작 전압들에서의 칩렛(506 및 508 및 510)들을 수용할 수 있다.
타이밍 및 우선 순위
도 9는 프로세스 단계들 및 데이터 전송들을 타이밍 및 동기화하기 위한 클록(902)을 포함하는 능동 베이스 다이(108)를 갖는 예시적인 마이크로전자 패키지(900)를 도시한다. 예시적인 능동 베이스 다이(108)는 능동 베이스 다이(108)에서 전역 또는 지역 클록 신호를 제공할 수 있고, 이는 또한 칩렛(506)들과의 타이밍 및 동기화 상호작용을 위해 사용될 수 있다. 클록 시그널링은 칩렛(506 및 508 및 510... n)들과의 네이티브 상호접속부들의 짧은 데이터 경로들 및 최소의 경로설정 블로키지를 이용하는 데이터 전송들을 동기화하도록 향상되고, 그에 의해 성능을 향상시킨다. 능동 베이스 다이(108)는, 구현에 따라, 자체의 내부에 또는 외부에 클록(902)을 가질 수 있고, 다양한 구현예에서, 예를 들어, 다양한 통신 채널링 스킴들, 온보드 통신 네트워크(904) 또는 버스(906) 또는 버스들을 포함할 수 있다.
도 10은 능동 베이스 다이(108) 및 예시적인 협상 엔진(1002) 또는 비순차 엔진을 갖는 예시적인 마이크로전자 패키지(1000)를 도시한다. 예시적인 능동 베이스 다이(108) 및 협상 엔진(1002)은 능동 베이스 다이(108) 내의 어느 기능 블록들이 칩렛(506 및 508 및 510...n)들과의 일방향 또는 양방향 통신을 위한 현재 우선 순위를 갖는지를 결정함으로써 성능을 향상시킬 수 있다. 능동 베이스 다이(108)는 또한, 능동 베이스 다이(108)에서 그리고 칩렛(506 및 508 및 510... n)들에 대하여 둘 모두에서, 주어진 명령에 대해 실행 엔진들 및 기능 블록 사이에 우선 순위들을 결정할 수 있다. 통신 및 우선 순위 지정에 있어서, 능동 베이스 다이(108)는 큰 IP 블록들이 칩렛(506)들에 상주하고, 그에 의해 많은 경로설정 블로키지를 완화하는 이점을 갖는다. 이는 데이터 트래픽이 레이아웃의 중추로부터 이동하는 것을 가능하게 하여, 타이밍을 개선할 수 있다. 소프트 로직이 또한 더 넓은 영역에 걸쳐 개선될 수 있어, 시그널링을 리타이밍하고 재-구동하는 데 통상적으로 사용되는 완화 회로(mitigating circuitry)를 제거한다.
RTL 설계 동안에, 능동 베이스 다이(108)의 설계에 적용되는 로직 합성은 더 긴 데이터 루트들을 위해 필요한 곳에 리피터 셀들을 배치할 수 있다. 효율을 더 증가시키기 위해 적용가능한 경우 플롭 상태 머신들이 래치들로 대체될 수 있다. 설계 동안에 필요에 따라, 더 긴 채널 길이들을 위해 리피터들 및 리드라이버들을 삽입하기 위해 타이밍 클로저 도구(timing closure tool)와 같은 합성 도구가 사용될 수 있다. 이 합성 도구는 또한 마이크로칩 시스템(502)을 시뮬레이트하고, 리타이밍 및 레벨 시프팅을 수행할 수 있고, 타이밍 경로를 폐쇄하기 위해 인버팅 노드들을 설계에 삽입할 수 있다.
능동 베이스 다이(108)는 일반적으로 필적하는 종래의 레이아웃보다 적은 수의 리피터를 갖는데, 그 이유는 큰 IP 블록들을 칩렛(506)들로 이동시킴으로써 블로키지가 감소되기 때문이다. 또한, 칩렛(506)들의 네이티브 상호접속부(504)들과 능동 베이스 다이(108) 사이에 직접적인 그리고 매우 짧은 상호접속부들 때문에 더 짧은 경로 지연이 있다. 대안적으로, 칩렛 타이밍은 상태 드라이버들에 대해 폐쇄될 수 있고, 전자 설계 자동화가 계층적 레벨에서 적용될 수 있다.
일 구현예에서, 능동 베이스 다이(108)는, 온보드 클록 신호의 상승 및 하강 에지들에서 데이터를 전송하는, 듀얼 데이터 레이트(DDR) 데이터 전송 프로토콜을 채택함으로써 성능 증가를 달성한다. 다른 구현예에서, 능동 베이스 다이(108)는 클록 사이클 당 4개의 데이터 전송을 수행하는 쿼드 데이터 레이트(QDR)를 사용할 수 있다.
능동 베이스 다이(108)는 또한 실행 엔진들 사이에서 데이터 및 명령을 계획하기 위해 협상 엔진(1002) 또는 비순차 엔진과 같은, 성능을 가속화하기 위한 다른 수단을 이용할 수 있다.
뉴럴 네트워크 실시예
도 11은 예시적인 능동 베이스 다이(108)를 사용하는 마이크로전자 디바이스(1100)의 예시적인 뉴럴 네트워크 실시예를 도시한다. 통상적으로, 뉴럴 네트워크를 구성하기 위한 아키텍처는 많은 큰 종래의 범용 프로세서들을 포함할 수 있고, 이때 종래의 하드웨어의 코어들은 뉴럴 네트워크 패러다임을 셋업하도록 프로그래밍함으로써 채용된다.
그러나, 이미지 분석, 머신 비전, 컴퓨터 비전, 또는 다양한 형태의 인공 지능을 위한 3D 볼륨의 뉴런들 또는 컨볼루션 뉴럴 네트워크를 셋업하기 위해, 종래의 큰 프로세서들의 채용 및 레이아웃은 성가시게 되고 결국 작업에 실패하거나, 비효율적인 솔루션을 제공하는데, 그 이유는 큰 프로세서들은 진화하는 뉴럴 네트워크 아키텍처의 더 큰 뉴런 레이아웃들 및 뉘앙스들에 대해 실제로 최적화되어 있지 않기 때문이다.
도 11에서의 능동 베이스 다이(108)는 더 크고 더 복잡한 뉴럴 네트워크 토폴로지들을 성장시키기 위한 이상적인 매체를 제공한다. 첫째로, 능동 베이스 다이(108)는 큰 크기로 크기 조정될 수 있고 주어진 뉴럴 네트워크 아키텍처에 대해 필요한 지원 소자들의 반복적인 인스턴스들을 유리하게 수용할 수 있다. 다음으로, 종래의 네트워크 설계의 큰 모놀리식 종래의 프로세서들은 반복할 수 있는 매우 작은 프로세싱 소자들의 하나 이상의 큰 필드로 대체될 수 있고, 각각의 프로세싱 소자는 이들 프로세싱 소자(1102) 각각으로부터의 네이티브 신호들의 매우 효율적이고 부담 없는 취급을 위해 능동 베이스 다이(108)에 결합된 칩렛(1102)으로 표현된다. 능동 베이스 다이(108)는 또한 프로세싱 소자들을 제공하는 다수의 칩렛(1102)의 필드를 가로질러 타이밍을 조정하기 위한 전역 동기화 클록(902)을 포함할 수 있다. 클록(902)은 매우 큰 뉴럴 네트워크 구성들에 대해 능동 베이스 다이(108)를 크기 조정가능하게 할 수 있다.
부착된 프로세싱 소자 칩렛(1102)들의 필드들을 갖는 능동 베이스 다이(108)의 물리적 아키텍처는, 진화하는 뉴런 아키텍처들을 표현하는 작업까지는 아니고, 궁극적으로 생물학적 뉴럴 네트워크를 표현하거나 더 높은 인공 지능을 수행하는 데 필요한 트랜지스터 총계를 갖지 않을 수 있는, 범용 CPU 칩들에 뉴럴 네트워크 패러다임을 통상적으로 부과하는 것보다 더 양호하게 뉴럴 네트워크들 및 생물학적 두뇌 시스템 모델들의 뉴런들 및 시냅스들을 표현할 수 있다.
프로세스 공유
예시적인 능동 베이스 다이(108)는 다이 또는 칩렛(506 및 508 및 510...n)들 사이에 공유된 프로세싱을 위한 독특한 기회들을 제공한다. 능동 베이스 다이(108)는 전력을 절감하고, 레이턴시를 감소시키고, 면적 풋프린트를 감소시키기 위한 시간 차용(time-borrowing) 능력을 갖출 수 있다. 일 구현예에서, 능동 베이스 다이(108)는 능동 베이스 다이(108)의 주어진 기능 소자가 다수의 칩렛(506 및 508 및 510...n)과 통신할 수 있고 복수의 다른 기능 소자 사이에 특정 통신의 우선 순위를 협상할 수 있는 아키텍처를 가능하게 할 수 있다. 특히, 능동 베이스 다이(108)는 상이한 파운드리 프로세스 노드들 하에 제조된 칩렛들과 같은, 다양한 기술들의 칩렛들 사이에 능동 베이스 다이(108) 내의 프로세스들 및 자원들을 공유할 수 있다.
능동 베이스 다이(108)는 다양한 기술들의 칩렛들이 하나 이상의 공통 메모리를 공유하는 것을 가능하게 할 수 있는 반면, 통상적으로 각각의 프로세서는 그 자신의 전용 결합 메모리를 갖는다. 능동 베이스 다이(108)는 외부 메모리가 프로세스 공유에 의해 내장 메모리로서 이용되게 할 수 있다. 그러한 구성에서, 메모리 액세스는 부착된 칩렛(506 및 508 및 510...n)들로의 네이티브 상호접속부(504)의 DBI 접합부들과 같은 메모리 인터페이스를 통해 매번 진행할 필요는 없고, 대신에 메모리 액세스는 능동 베이스 다이 구성을 통해 직행할 수 있다. 또한, 리페어 능력이 향상되는데, 그 이유는 소정 프로세스들이 리던던트이도록 구성될 수 있고, 주어진 다이 상의 하나의 블록이 리던던트 블록 내에서 결함을 가질 수 있는 다른 것과 리페어 기능을 공유하게 함으로써 스택의 수율을 개선하는 데 사용될 수 있기 때문이다. 이러한 능력은 적어도 부분적으로는 DBI 프로세스를 통해 이용가능한 상호접속부의 개수, 양측에서 그리고 인터페이스를 가로질러 인접 블록들의 근접, 및 종래의 배열들에서 요구될 많은 경로설정의 제거로 인해 향상된다.
예시적인 방법
도 12는 네이티브 상호접속부들을 갖는 마이크로전자 디바이스를 제조하는 예시적인 방법(1200)을 도시한다. 예시적인 방법(1200)의 동작들이 개별 블록들로 도시된다.
블록 1202에서, 제1 다이의 네이티브 코어측 도체가 제2 다이의 도체에 직접-접합되어 제1 다이와 제2 다이 사이에 네이티브 상호접속부를 만든다.
블록 1204에서, 제1 다이의 회로가 제1 다이와 제2 다이 사이의 다이 경계를 가로질러 네이티브 상호접속부를 통해 연장되고, 회로는 네이티브 상호접속부에 걸쳐 있다.
블록 1206에서, 제1 다이의 IP 코어의 네이티브 신호가 네이티브 상호접속부를 가로질러 걸쳐 있는 회로를 통해 제1 다이의 코어와 제2 다이의 적어도 기능 블록 사이에 전달된다.
예시적인 방법(1200)에 의해 제공되는 네이티브 상호접속부들은 제1 다이와 제2 다이 사이에 유일한 인터페이스를 제공할 수 있으면서, 네이티브 상호접속부들은 표준 인터페이스 기하학적 구조들 및 입력/출력 프로토콜들을 없애준다. 제1 다이는 제1 제조 프로세스 노드에 의해 제조될 수 있고 제2 다이는 상이한 제2 제조 프로세스 노드에 의해 제조될 수 있다. 네이티브 상호접속부를 가로질러 걸쳐 있는 회로는, 네이티브 상호접속부를 가로질러 네이티브 신호를 전달할 때, 제1 다이와 제2 다이 사이의 인터페이스 프로토콜들 및 입력/출력 프로토콜들을 없애준다.
예시적인 방법(1200)은 다수의 다이의 네이티브 코어측 도체들을 다수의 다이의 다수의 다이 경계를 가로질러 직접-접합하여 다수의 네이티브 상호접속부를 만드는 단계, 및 회로를 다수의 네이티브 상호접속부를 통해 다수의 다이 경계를 가로질러 걸쳐 있게 하는 단계를 추가로 포함할 수 있다. 다수의 네이티브 상호접속부는 다수의 다이 사이에 인터페이스들을 제공하고, 이 인터페이스들은 다수의 다이 사이의 인터페이스 프로토콜들 및 입력/출력 프로토콜들을 없애준다.
예시적인 방법(1200)은 네이티브 상호접속부들 중 하나 이상을 통해 제1 다이의 기능 블록과 다수의 다이 중 하나 이상의 다른 다이의 하나 이상의 기능 블록 사이에 네이티브 신호를 전달하면서 다수의 다이 사이의 인터페이스 프로토콜들 및 입력/출력 프로토콜들을 없애줄 수 있다. 네이티브 신호는 네이티브 상호접속부를 가로질러 걸쳐 있는 회로를 통해 제1 다이의 코어와 제2 다이의 적어도 하나의 기능 블록 사이에서 변경되지 않고 전달될 수 있다.
네이티브 신호는 네이티브 상호접속부를 가로질러 걸쳐 있는 회로를 통해 제1 다이의 코어와 제2 다이의 적어도 하나의 기능 블록 사이에서 레벨 시프팅될 수 있고, 레벨 시프팅은 제1 다이와 제2 다이 사이의 동작 전압들의 차이를 수용하기 위한 것이다.
예시적인 방법(1200)은, 예를 들어, 웨이퍼-대-웨이퍼(W2W) 접합 프로세스에서 구현될 수 있고, 제1 다이는 제1 웨이퍼 상에 있고 제2 다이는 제2 웨이퍼 상에 있고, W2W 접합 프로세스는 제1 다이의 네이티브 코어측 도체들과 제2 다이의 도체들을 직접-접합하여 제1 다이와 제2 다이 사이에 네이티브 상호접속부들을 만드는 단계를 포함하고, 네이티브 상호접속부들은 제1 다이와 제2 다이 사이의 다이 경계를 가로질러 하나 이상의 회로를 연장하고, 하나 이상의 회로는 하나 이상의 네이티브 상호접속부를 가로질러 걸쳐 있고, 네이티브 상호접속부들은 각각의 다이들 사이의 인터페이스를 제공하고, 이 인터페이스는 각각의 다이들 사이의 인터페이스 프로토콜들 및 입력/출력 프로토콜들을 없애준다. 제1 웨이퍼 및 제2 웨이퍼는 이종 파운드리 노드들로부터 제조되거나, 제1 다이 및 제2 다이는 호환되지 않는 제조 프로세스들로부터 제조된다. 일 구현예에서, 예시적인 방법(1200)은 제1 웨이퍼의 일부 부분들과 제2 웨이퍼 사이에 네이티브 코어측 도체들을 직접-접합하여 네이티브 신호들을 전달하기 위한 네이티브 상호접속부들을 만들 수 있지만, W2W 프로세스의 결과로 생기는 마이크로전자 디바이스에서 증폭된 신호들을 전달하기 위해 웨이퍼의 다른 부분들 상에 다른 인터페이스들 또는 표준 인터페이스들을 생성할 수 있다.
제1 다이 또는 제2 다이는 능동 베이스 다이일 수 있다. 제1 다이는 또한 IP 로직 코어를 포함하는 칩렛일 수 있고, 제2 다이는 능동 베이스 다이를 포함한다. 일부 경우들에서, 칩렛은 크기가, 예를 들어 0.25 x 0.25 마이크로미터로부터, 최대로 능동 베이스 다이와 동일한 크기까지의 범위일 수 있다. 예시적인 방법(1200)은 다수의 층을 갖는 3D 스택 IC 구조 또는 스택으로 다수의 칩렛 및 능동 베이스 다이를 적층할 수 있고, 3D 스택 IC 구조 또는 스택 내의 각각의 층은 직접-접합되어 상이한 층들의 다이들 사이에 네이티브 상호접속부들을 만든다.
도 13은 반도체 칩렛들에 대한 마이크로칩 아키텍처를 제공하는 예시적인 방법(1300)을 도시한다. 이 흐름도에서, 방법(1300)의 동작들이 개별 블록들로서 도시된다.
블록 1302에서, 다수의 칩렛의 네이티브 코어측 도체들이 능동 베이스 다이에 접속된다. 능동 베이스 다이와 결합된 네이티브 상호접속부들은, 통상적으로 칩렛들에 탑재될 산업 표준 인터페이스들에 대한 필요성을 피한다.
블록 1304에서, 능동 베이스 다이 내의 하나 이상의 기능 블록에서 다수의 칩렛 각각으로부터의 네이티브 신호들이 수신된다.
블록 1306에서, 적어도 하나의 다이 횡단 경계를 통해, 능동 베이스 다이 내의 기능 블록들 중 적어도 하나와 다수의 칩렛 사이에 양방향 통신이 채널링된다.
도 14는 다양한 칩렛을 적응시키기 위한 전압 조정을 포함한, 반도체 칩렛들에 대한 마이크로칩 아키텍처를 제공하는 다른 예시적인 방법(1400)을 도시한다. 이 흐름도에서, 방법(1400)의 동작들이 개별 블록들로서 도시된다.
블록 1402에서, 능동 베이스 다이에 접속할 칩렛들이 선택된다.
블록 1404에서, 다수의 칩렛의 네이티브 코어측 도체들은 직접 접합 상호접속(DBI) 금속화 층, 구리 대 구리 확산 접합부, 도전성 나노튜브들을 갖는 접속부, 금속 대 금속 접점, 및 하이브리드 상호접속부로 이루어진 군으로부터 선택된 접속부들을 이용하여 능동 베이스 다이에 다양하게 접속된다.
블록 1406에서, 상이한 반도체 프로세스 노드들로부터의 칩렛들 및/또는 상이한 동작 전압들을 갖는 칩렛들을 칩렛들의 각각의 네이티브 상호접속부들을 통해 능동 베이스 다이에 적응시키기 위해 전압들이 조정된다.
도 15는 능동 베이스 다이에서의 신호 구동을 위해 접속된 칩렛 내의 상태 소자들을 사용하여, 반도체 칩렛들에 대한 마이크로칩 아키텍처를 제공하는 다른 예시적인 방법(1500)을 도시한다. 이 흐름도에서, 방법(1500)의 동작들이 개별 블록들로서 도시된다.
블록 1502에서, 다수의 칩렛의 네이티브 코어측 도체들이 능동 베이스 다이에 접속된다.
블록 1504에서, 능동 베이스 다이에 의해 다수의 칩렛 중 하나 이상의 칩렛의 상태 소자들을 사용하여 능동 베이스 다이와 하나 이상의 칩렛 사이의 다이 횡단 경계를 통해 신호를 구동한다. 다이 횡단 경계는 두께가 단지 1 um이거나, 심지어 더 작을 수 있다.
전술한 설명에서 그리고 첨부 도면들에서, 개시된 실시예들의 완전한 이해를 제공하기 위해 특정 용어 및 도면 부호들이 기재되었다. 일부 경우에, 그 용어 및 부호들은 그 실시예들을 실시하는 데 필요하지 않은 특정 세부 사항들을 암시할 수 있다. 예를 들어, 특정 치수들, 양들, 재료 유형들, 제조 단계들 등 중 임의의 것은 대안적인 실시예들에서 전술된 것들과는 상이할 수 있다. 용어 "결합된"은 본 명세서에서 직접 연결뿐만 아니라 하나 이상의 개재하는 회로 또는 구조를 통한 연결을 표현하는 데 사용된다. 용어들 "예", "실시예", 및 "구현예"는 선호 또는 요건이 아니라 예를 표현하는 데 사용된다. 또한, 용어들 "수도 있다(may)" 및 "수 있다(can)"는 선택적인(허용되는) 주제를 나타내기 위해 상호 교환적으로 사용된다. 어느 하나의 용어의 부재가 주어진 특징 또는 기법이 요구됨을 의미하는 것으로 해석되어서는 안 된다.
본 개시의 더 넓은 사상 및 범주로부터 벗어남이 없이 본 명세서에서 제시된 실시예들에 대해 다양한 수정 및 변경이 이루어질 수 있다. 예를 들어, 실시예들 중 임의의 실시예의 특징들 또는 태양들은 실시예들 중 임의의 다른 실시예와 조합하여 또는 그것의 대응 특징들 또는 태양들 대신에 적용될 수 있다. 따라서, 명세서 및 도면들은 제한적인 의미보다는 예시적인 것으로 간주되어야 한다.
본 발명은 제한된 수의 실시예들에 관하여 개시되었지만, 본 발명의 이익을 갖는 당업자는 본 설명을 고려할 때 가능한 수많은 수정 및 변형을 인식할 것이다. 첨부된 청구범위는 본 발명의 진정한 사상 및 범주 내에 속하는 그러한 수정들 및 변형들을 포함하는 것으로 의도된다.

Claims (20)

  1. 제1 신호를 수신하도록 구성된 능동 베이스 다이; 및
    제1 상호접속부에 의해 상기 능동 베이스 다이에 직접 접합된 제1 도체 및 제1 기능 블록을 포함하는 제1 다이를 포함하고,
    상기 제1 신호는 상기 제1 기능 블록으로부터 직렬화되지 않은 데이터 경로를 통해 상기 능동 베이스 다이에서 수신되며,
    상기 직렬화되지 않은 데이터 경로는 상기 제1 도체 및 상기 제1 상호접속부를 포함하는, 시스템.
  2. 제1항에 있어서,
    상기 제1 기능 블록은 승산기(multiplier), ALU(arithmetic logic unit), 명령 디코더, 디지털 신호 프로세서(DSP), 서브시스템 IP 코어(intellectual property core), 또는 이들의 조합을 포함하는, 시스템.
  3. 제1항에 있어서,
    상기 제1 기능 블록은 IP 코어를 포함하고, 상기 IP 코어는 메모리 제어기 또는 재사용가능 로직 유닛을 포함하는, 시스템.
  4. 제1항에 있어서,
    상기 제1 신호는 상기 제1 다이 및 상기 능동 베이스 다이 사이에서 입력 및 출력(I/O) 프로토콜을 포함하는 표준 인터페이스를 사용하지 않고 전송되는, 시스템.
  5. 제1항에 있어서,
    상기 제1 다이는 복수의 제1 상호접속부에 의해 상기 능동 베이스 다이에 직접 접합된 복수의 제1 도체를 포함하고, 상기 복수의 제1 도체는 상기 제1 다이의 표면에서 0.1 μm 내지 5 μm의 피치를 가지는, 시스템.
  6. 제5항에 있어서,
    상기 복수의 제1 도체는 상기 능동 베이스 다이의 표면에 배치된 대응하는 복수의 접합 패드에 각각 직접 접합되는, 시스템.
  7. 제1항에 있어서,
    상기 제1 다이는 복수의 제1 상호접속부에 의해 상기 베이스 다이에 직접 접합된 복수의 제1 도체를 포함하고, 상기 복수의 제1 도체 및 상기 복수의 제1 상호접속부는 상기 제1 다이 및 상기 베이스 다이 사이에서 하나 이상의 연속적인 회로를 형성하는, 시스템.
  8. 제7항에 있어서,
    상기 제1 다이 및 상기 베이스 다이는 하나 이상의 연속적인 회로를 통해 양방향 통신하는, 시스템.
  9. 제1항에 있어서,
    상기 제1 상호접속부는 직접 접합 상호접속(direct bond interconnect, DBI) 금속화 층, 구리 대 구리 확산 접합부, 도전성 나노튜브들을 갖는 접속부, 금속 대 금속 접점, 및 하이브리드 상호접속부로 이루어진 군으로부터 선택되는, 시스템.
  10. 제1항에 있어서,
    상기 제1 상호접속부는 직접 접합 상호접속(DBI) 금속화 층을 포함하는, 시스템.
  11. 제1항에 있어서,
    상기 능동 베이스 다이는 상기 능동 베이스 다이에 접합된 상이한 다이들 사이의 전압을 조정하기 위한 하나 이상의 전압 조정기 또는 전압 조정 도메인을 포함하는, 시스템.
  12. 제1항에 있어서,
    상기 제1 도체는 리피터(repeater), 버퍼, 드라이버, 리드라이버(redriver), 상태 머신, 전압 조정기, 타이밍 컴포넌트, 또는 이들의 조합을 포함하는, 시스템.
  13. 제1항에 있어서,
    제2 상호접속부에 의해 상기 능동 베이스 다이에 직접 접합된 제2 도체 및 제2 기능 블록을 포함하는 제2 다이를 더 포함하고,
    상기 능동 베이스 다이는 상기 제2 도체 및 상기 제2 상호접속부를 포함하는 직렬화되지 않은 데이터 경로를 통해 상기 제2 기능 블록으로부터 제2 신호를 수신하도록 구성되는, 시스템.
  14. 제13항에 있어서,
    상기 제1 도체는 상기 능동 베이스 다이의 제1 면에 직접 접합되고, 상기 제2 도체는 상기 능동 베이스 다이의 대향하는 제2 면에 직접 접합되는, 시스템.
  15. 제13항에 있어서,
    상기 제1 다이 및 상기 제2 다이는 적층된 배치로 상기 능동 베이스 다이 상에 배치되고, 상기 제2 도체는 상기 제1 다이를 통해 형성된 비아를 포함하는, 시스템.
  16. 제13항에 있어서,
    상기 제1 다이 및 상기 제2 다이는 나란한(side-by-side) 배치로 상기 능동 베이스 다이 상에 배치되는, 시스템.
  17. 제16항에 있어서,
    상기 제2 다이 상에 배치된 제3 다이를 더 포함하는, 시스템.
  18. 제1항에 있어서,
    적층된 배치로 상기 제1 다이 상에 배치된 제2 다이를 더 포함하고,
    상기 제2 다이는 제2 상호접속부에 의해 상기 제1 다이에 직접 접합된 제2 도체 및 제2 기능 블록을 포함하고, 상기 제1 다이는 상기 제2 도체 및 상기 제2 상호접속부를 포함하는 직렬화되지 않은 데이터 경로를 통해 상기 제2 기능 블록으로부터 제2 신호를 수신하도록 구성되는, 시스템.
  19. 제18항에 있어서,
    상기 제1 기능 블록 및 상기 제2 기능 블록 중 적어도 하나는 메모리 제어기를 포함하는, 시스템.
  20. 제1항에 있어서,
    상기 제1 다이와 나란한 배치로 상기 베이스 다이 상에 배치된 복수의 마이크로미터 크기의 제2 다이를 더 포함하고,
    상기 복수의 제2 다이 각각은 제2 상호접속부에 의해 상기 능동 베이스 다이에 직접 접합되는 제2 도체 및 제2 기능 블록을 포함하고,
    상기 능동 베이스 다이는 제2 도체 및 제2 상호접속부를 각각 포함하는 직렬화되지 않은 데이터 경로를 통해 상기 제2 기능 블록으로부터 제2 신호를 수신하도록 구성되는, 시스템.
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