KR102487060B1 - Compact wide bandwidth amplifier circuit - Google Patents
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Abstract
본 발명은 소형 광대역 증폭기 회로에 관한 것으로, 본 발명에 따른 증폭기 회로는 차동쌍을 이루는 제1 트랜지스터 및 제2 트랜지스터를 포함하고 제1 입력단과 제2 입력단을 통해 입력되는 차동 입력 신호를 증폭하여 출력하는 제1 증폭 스테이지, 차동쌍을 이루는 제3 트랜지스터 및 제4 트랜지스터를 포함하고 제1 증폭 스테이지로부터 출력되는 신호를 증폭하여 제1 출력단과 제2 출력단을 통해 출력하는 제2 증폭 스테이지, 제1 입력단과 제1 출력단을 연결하는 제1 피드포워드 커패시터, 그리고 제2 입력단과 제2 출력단을 연결하는 제2 피드포워드 커패시터를 포함한다. 본 발명에 의하면 칩 면적, 기생 캐패시터, 비선형, 노이즈, 전력소모 특성 열화 없이 광대역 구현이 가능한 소형 증폭기 회로를 제공할 수 있다.The present invention relates to a small wideband amplifier circuit. The amplifier circuit according to the present invention includes a first transistor and a second transistor forming a differential pair, and amplifies and outputs a differential input signal input through a first input terminal and a second input terminal. A second amplification stage including a third transistor and a fourth transistor forming a differential pair, amplifying the signal output from the first amplification stage and outputting the amplified signal through a first output stage and a second output stage, and a first input stage and a first feed forward capacitor connecting the first output terminal and a second feed forward capacitor connecting the second input terminal and the second output terminal. According to the present invention, it is possible to provide a small amplifier circuit capable of realizing a broadband without degradation of chip area, parasitic capacitor, nonlinearity, noise, and power consumption characteristics.
Description
본 발명은 증폭기 회로에 관한 것으로, 보다 자세하게는 피드포워드(Feedforward) 커패시터를 사용한 소형 광대역 증폭기 회로에 관한 것이다.The present invention relates to an amplifier circuit, and more particularly, to a compact broadband amplifier circuit using a feedforward capacitor.
최근 휴대폰과 스마트폰의 사용 증가로 인하여 데이터 트래픽이 증가하고 있으며, 사물인터넷 등 커넥티드 디바이스의 수가 증가하고 있다. 현재 4세대 LTE가 광범위하게 보급 중이며 5G 초입 단계에 있다. 향후 신사업 및 생산 데이터가 기하급수적으로 늘어남에 따라 5세대 이동통신 발전의 가속화와 6G 이동통신에 대한 요구가 증대될 것으로 기대되고 있다.Data traffic is increasing due to the recent increase in the use of mobile phones and smartphones, and the number of connected devices such as the Internet of Things (IoT) is increasing. Currently, 4G LTE is widely distributed and 5G is in the initial stage. As new business and production data increase exponentially in the future, it is expected that the development of 5G mobile communication will accelerate and the demand for 6G mobile communication will increase.
도 1은 종래의 송수신 회로의 개략적 구성을 나타낸 것이다.1 shows a schematic configuration of a conventional transmission/reception circuit.
도 1을 참고하면, RF, 광, 유선 통신에 있어서 송신측에서는 광대역 증폭기(10)를 통해 증폭된 신호를 송신부(20)를 통해 송신한다. 그리고 수신측에서는 수신부(30)를 통해 수신된 신호를 광대역 증폭기(40)를 통해 증폭하여 처리한다.Referring to FIG. 1 , in RF, optical, and wired communication, a signal amplified by a
도 2는 종래 광대역 증폭기에 이용된 공통 소스 차동 증폭기의 회로도이다.2 is a circuit diagram of a common source differential amplifier used in a conventional broadband amplifier.
도 2에 예시한 것과 같은 종래 일반적인 공통 소스 차동 증폭기는 선형성, 이득 특성은 보통 수준이나 제한된 대역폭을 가진다.Conventional general common source differential amplifiers as illustrated in FIG. 2 have normal linearity and gain characteristics but limited bandwidth.
도 3은 미국 특허 제8593207호에서 제시된 증폭기 회로로 제한된 대역폭을 향상 시키기 위해서 인덕터를 이용한 인덕티브 피킹(Inductive peaking) 기술을 사용하였다. 그러나 인덕터가 큰 칩 면적을 소모하는 문제점이 있었다.3 is an amplifier circuit proposed in US Patent No. 8593207, in which an inductive peaking technique using an inductor is used to improve a limited bandwidth. However, there is a problem that the inductor consumes a large chip area.
도 4는 미국 특허 제6784749호에서 제시된 증폭기 회로로 칩 면적을 줄이기 위해 트랜지스터를 이용한 액티브 인덕터(Active Inductor)를 제안하였으나, 액티브 인덕터는 작은 칩 면적을 소모하지만 부하 커패시턴스(Load Capacitance) 증가, 비선형성 및 추가 노이즈 특성을 가지는 문제가 있었다.4 is an amplifier circuit proposed in U.S. Patent No. 6784749. An active inductor using a transistor is proposed to reduce the chip area, but the active inductor consumes a small chip area, but increases load capacitance and nonlinearity. and additional noise characteristics.
도 5는 미국 특허 제8729452호에서 제시된 증폭기 회로인 Cherry-Hooper 증폭기로 추가 트랜지스터를 사용하여 대역폭을 향상시키지만, 대역폭이 향상되는 대신 전력소모가 증가하는 문제가 있었다.5 is a Cherry-Hooper amplifier, which is an amplifier circuit proposed in US Patent No. 8729452, uses additional transistors to improve bandwidth, but has a problem of increased power consumption instead of improved bandwidth.
이와 같이 종래에는 구현되는 광대역 증폭기 기술에 따라 칩 면적 증가, 기생 커패시터 증가, 비선형 특성, 노이즈 악화, 전력소모 증가 특성 등의 문제가 있었다.As described above, there have been problems such as increased chip area, increased parasitic capacitor, nonlinear characteristics, noise deterioration, and increased power consumption according to the conventional broadband amplifier technology.
따라서 본 발명이 해결하고자 하는 기술적 과제는 종래의 칩 면적 증가, 기생 커패시터 증가, 비선형 특성, 노이즈 악화, 전력소모 증가 특성 등의 문제를 개선하는 소형 광대역 증폭기 회로를 제공하는 것이다.Therefore, the technical problem to be solved by the present invention is to provide a compact broadband amplifier circuit that improves problems such as an increase in chip area, an increase in parasitic capacitors, nonlinear characteristics, deterioration in noise, and increase in power consumption.
본 발명에 따른 증폭기 회로는 차동쌍을 이루는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 제1 입력단과 제2 입력단을 통해 입력되는 차동 입력 신호를 증폭하여 출력하는 제1 증폭 스테이지, 차동쌍을 이루는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제1 증폭 스테이지로부터 출력되는 신호를 증폭하여 제1 출력단과 제2 출력단을 통해 출력하는 제2 증폭 스테이지, 상기 제1 입력단과 상기 제1 출력단을 연결하는 제1 피드포워드 커패시터, 그리고 상기 제2 입력단과 상기 제2 출력단을 연결하는 제2 피드포워드 커패시터를 포함한다.An amplifier circuit according to the present invention includes a first transistor and a second transistor forming a differential pair, a first amplifying stage for amplifying and outputting a differential input signal input through a first input terminal and a second input terminal, forming a differential pair A second amplification stage including a third transistor and a fourth transistor, amplifying the signal output from the first amplification stage and outputting the amplified signal through a first output terminal and a second output terminal, and connecting the first input terminal to the first output terminal. and a second feed forward capacitor connecting the second input terminal and the second output terminal.
상기 제1 입력단은 상기 제1 트랜지스터의 제1 단자와 연결되고, 상기 제2 입력단은 상기 제2 트랜지스터의 제1 단자와 연결되며, 상기 제1 트랜지스터의 제2 단자와 상기 제3 트랜지스터의 제1 단자가 연결되고, 상기 제2 트랜지스터의 제2 단자와 상기 제4 트랜지스터의 제1 단자가 연결되며, 상기 제1 출력단은 상기 제3 트랜지스터의 제2 단자와 연결되고, 상기 제2 출력단은 상기 제4 트랜지스터의 제2 단자와 연결될 수 있다.The first input terminal is connected to the first terminal of the first transistor, the second input terminal is connected to the first terminal of the second transistor, and the second terminal of the first transistor and the first terminal of the third transistor A terminal is connected, a second terminal of the second transistor is connected to a first terminal of the fourth transistor, the first output terminal is connected to a second terminal of the third transistor, and the second output terminal is connected to the first terminal of the fourth transistor. 4 may be connected to the second terminal of the transistor.
상기 제1 내지 제4 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)일 수 있다.The first to fourth transistors may be metal oxide semiconductor field effect transistors (MOSFETs).
상기 제1 피드포워드 커패시터는 상기 제1 트랜지스터의 게이트 단자와 상기 제3 트랜지스터의 드레인 단자를 연결하고, 상기 제2 피드포워드 커패시터는 상기 제2 트랜지스터의 게이트 단자와 상기 제4 트랜지스터의 드레인 단자를 연결할 수 있다.The first feed forward capacitor connects the gate terminal of the first transistor and the drain terminal of the third transistor, and the second feed forward capacitor connects the gate terminal of the second transistor and the drain terminal of the fourth transistor. can
상기 제1 증폭 스테이지와 상기 제2 증폭 스테이지는 공통-소스 증폭기로서 구성될 수 있다.The first amplification stage and the second amplification stage may be configured as common-source amplifiers.
상기 제1 트랜지스터와 상기 제2 트랜지스터의 각 소스 단자는 정전류를 생성하는 제1 전류원에 연결되고, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 각 소스 단자는 정전류를 생성하는 제2 전류원에 연결되며, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 각 드레인 단자는 구동 전압원에 연결되는 제1 부하 저항 및 제2 부하 저항에 연결되고, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 각 드레인 단자는 구동 전압원에 연결되는 제3 부하 저항 및 제4 부하 저항에 연결될 수 있다.Each source terminal of the first transistor and the second transistor is connected to a first current source generating a constant current, and each source terminal of the third transistor and the fourth transistor is connected to a second current source generating a constant current, Drain terminals of the first transistor and the second transistor are connected to a first load resistor and a second load resistor connected to a driving voltage source, and drain terminals of the third transistor and the fourth transistor are connected to a driving voltage source. It may be connected to the third load resistor and the fourth load resistor.
상기 제1 피드포워드 커패시터 및 상기 제2 피드포워드 커패시터의 용량이 증가함에 따라 3-dB 대역폭이 증가하고, 댐핑 팩터(Damping Factor)는 감소할 수 있다.As capacities of the first feed forward capacitor and the second feed forward capacitor increase, a 3-dB bandwidth may increase and a damping factor may decrease.
본 발명에 의하면 칩 면적, 기생 캐패시터, 비선형, 노이즈, 전력소모 특성 열화 없이 광대역 구현이 가능한 소형 증폭기 회로를 제공할 수 있다.According to the present invention, it is possible to provide a small amplifier circuit capable of realizing a broadband without degradation of chip area, parasitic capacitor, nonlinearity, noise, and power consumption characteristics.
도 1은 종래의 송수신 회로의 개략적 구성을 나타낸 것이다.
도 2는 종래 광대역 증폭기에 이용된 공통 소스 차동 증폭기 회로이다.
도 3은 미국 특허 제8593207호에서 제시된 증폭기 회로이다.
도 4는 미국 특허 제6784749호에서 제시된 증폭기 회로이다.
도 5는 미국 특허 제8729452호에서 제시된 증폭기 회로이다.
도 6은 본 발명에 따른 소형 광대역 증폭기 회로이다.
도 7은 도 6의 광대역 증폭기 회로의 반회로 차동모드 등가 회로이다.
도 8은 본 발명에 따른 증폭기 회로의 피드 포워드 커패시터 용량 변화에 따른 대역폭 변화를 나타낸 그래프이다.
도 9는 본 발명에 따른 증폭기 회로의 피드 포워드 커패시터 유무에 따른 대역폭 변화를 나타낸 그래프이다.
도 10은 본 발명에 따른 광대역 증폭기 회로 실시예에 따른 제작 회로와 레이아웃을 나타낸 도면이다.
도 11은 본 발명에 따른 광대역 증폭기 회로를 활용한 수신부의 대역폭 증가를 나타낸 그래프이다.1 shows a schematic configuration of a conventional transmission/reception circuit.
2 is a common source differential amplifier circuit used in a conventional broadband amplifier.
3 is an amplifier circuit proposed in US Patent No. 8593207.
4 is an amplifier circuit proposed in US Patent No. 6784749.
5 is an amplifier circuit proposed in US Patent No. 8729452.
6 is a miniature broadband amplifier circuit according to the present invention.
FIG. 7 is a half-circuit differential mode equivalent circuit of the broadband amplifier circuit of FIG. 6 .
8 is a graph showing a change in bandwidth according to a change in the capacitance of a feed forward capacitor of an amplifier circuit according to the present invention.
9 is a graph showing a change in bandwidth according to the presence or absence of a feed forward capacitor of an amplifier circuit according to the present invention.
10 is a diagram showing a manufacturing circuit and layout according to an embodiment of a broadband amplifier circuit according to the present invention.
11 is a graph showing an increase in the bandwidth of a receiver using a broadband amplifier circuit according to the present invention.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시 예를 상세히 설명한다. 그러나 이들 실시 예는 본 발명을 보다 구체적으로 설명하기 위한 것으로, 본 발명의 범위가 이에 의하여 제한되지 않는다는 것은 당업계의 통상의 지식을 가진 자에게 자명할 것이다.Hereinafter, preferred embodiments in which a person skilled in the art can easily practice the present invention will be described in detail with reference to the accompanying drawings. However, these examples are intended to explain the present invention in more detail, and it will be apparent to those skilled in the art that the scope of the present invention is not limited thereto.
본 발명이 해결하고자 하는 과제의 해결 방안을 명확하게 하기 위한 발명의 구성을 본 발명의 바람직한 실시 예에 근거하여 첨부 도면을 참조하여 상세히 설명하되, 도면의 구성요소들에 참조번호를 부여함에 있어서 동일 구성요소에 대해서는 비록 다른 도면상에 있더라도 동일 참조번호를 부여하였으며 당해 도면에 대한 설명시 필요한 경우 다른 도면의 구성요소를 인용할 수 있음을 미리 밝혀둔다. 아울러 본 발명의 바람직한 실시 예에 대한 동작 원리를 상세하게 설명함에 있어 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명 그리고 그이외의 제반 사항이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.The composition of the present invention for clarifying the solution to the problem to be solved by the present invention will be described in detail with reference to the accompanying drawings based on a preferred embodiment of the present invention, but the same reference numerals are assigned to the components of the drawings. For components, even if they are on other drawings, the same reference numerals have been assigned, and it is made clear in advance that components of other drawings can be cited if necessary in the description of the drawings. In addition, in the detailed description of the operating principle of the preferred embodiment of the present invention, if it is determined that the detailed description of known functions or configurations related to the present invention and other matters may unnecessarily obscure the subject matter of the present invention, A detailed description thereof is omitted.
덧붙여, 명세서 전체에서, 어떤 부분이 다른 부분과 '연결'되어 있다고 할때, 이는 '직접적으로 연결'되어 있는 경우뿐만 아니라, 그 중간에 다른 소자를 사이에 두고 '간접적으로 연결'되어 있는 경우도 포함한다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작, 또는 소자 외에 하나 이상의 다른 구성요소, 단계, 동작, 또는 소자의 존재 또는 추가를 배제하지 않는다.In addition, throughout the specification, when a part is 'connected' to another part, it is not only 'directly connected', but also 'indirectly connected' with another element in between. include In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, "comprises" or "comprising" excludes the presence or addition of one or more other components, steps, operations, or elements other than the recited components, steps, operations, or elements. I never do that.
도 6은 본 발명에 따른 소형 광대역 증폭기 회로이다.6 is a miniature broadband amplifier circuit according to the present invention.
도 6을 참고하면, 본 발명에 따른 소형 광대역 증폭기 회로는 제1 증폭 스테이지(100), 제2 증폭 스테이지(200), 제1 피드포워드 커패시터(CF1) 및 제2 피드포워드 커패시터(CF2)를 포함할 수 있다.Referring to FIG. 6, the small wideband amplifier circuit according to the present invention includes a
제1 증폭 스테이지(100)는 제1 입력단(BBIN1)과 제2 입력단(BBIN12)을 통해 입력되는 차동 입력 신호(VIN1-VIN2)를 증폭한 신호(VOUT1-VOUT2)를 제2 증폭 스테이지(200)로 출력할 수 있다. 제2 증폭 스테이지(200)는 제1 증폭 스테이지(100)에서 출력된 신호(VOUT1-VOUT2)를 증폭한 신호(VOUT3-VOUT4)를 제1 출력단(BBOUT1)과 제2 출력단(BBOUT2)을 통해 출력할 수 있다.The
제1 증폭 스테이지(100)와 제2 증폭 스테이지(200)는 공통-소스 증폭기로서 구성될 수 있다.The
제1 증폭 스테이지(100)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제1 전류원(I1), 제1 부하 저항(RD1) 및 제2 부하 저항(RD2)을 포함할 수 있다.The
제1 트랜지스터(M1) 및 제2 트랜지스터(M2)는 차동쌍을 이루는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)으로 구현할 수 있다.The first transistor M 1 and the second transistor M 2 may be implemented as a metal oxide semiconductor field effect transistor (MOSFET) forming a differential pair.
제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 각 게이트 단자는 제1 입력단(BBIN1)과 제2 입력단(BBIN12)에 각각 연결되어, 차동 입력 신호(VIN1-VIN2)를 입력받을 수 있다.Each gate terminal of the first transistor M 1 and the second transistor M 2 is connected to the first input terminal BB IN1 and the second input terminal BB IN12 , respectively, to generate a differential input signal V IN1 -V IN2 . can be input.
제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 각 소스 단자에는 정전류를 생성하는 제1 전류원(I1)이 공통으로 접속될 수 있다.A first current source I 1 generating a constant current may be connected in common to each source terminal of the first transistor M 1 and the second transistor M 2 .
제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 각 드레인 단자에는 구동 전압원(VDD)에 연결되는 제1 부하 저항(RD1) 및 제2 부하 저항(RD2)이 각각 연결될 수 있다.A first load resistor (R D1 ) and a second load resistor (R D2 ) connected to the driving voltage source (V DD ) may be respectively connected to drain terminals of the first transistor (M 1 ) and the second transistor (M 2 ). there is.
제1 부하 저항(RD1) 및 제2 부하 저항(RD2)은 서로 저항값이 동일할 수 있다.The first load resistor R D1 and the second load resistor R D2 may have the same resistance value.
제2 증폭 스테이지(200)는 제3 트랜지스터(M3), 제4 트랜지스터(M4), 제2 전류원(I2), 제3 부하 저항(RD3) 및 제4 부하 저항(RD4)을 포함할 수 있다.The
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)는 차동쌍을 이루는 MOSFET으로 구현할 수 있다.The third transistor M 3 and the fourth transistor M 4 may be implemented as MOSFETs forming a differential pair.
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 각 소스 단자에는 정전류를 생성하는 제2 전류원(I2)이 공통으로 접속될 수 있다.A second current source I 2 generating a constant current may be commonly connected to source terminals of the third and fourth transistors M 3 and M 4 .
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 각 드레인 단자에는 구동 전압원(VDD)에 연결되는 제3 부하 저항(RD3) 및 제4 부하 저항(RD4)이 각각 연결될 수 있다.A third load resistor (R D3 ) and a fourth load resistor (R D4 ) connected to the driving voltage source (V DD ) may be respectively connected to drain terminals of the third transistor (M 3 ) and the fourth transistor (M 4 ). there is.
제3 부하 저항(RD3) 및 제4 부하 저항(RD4)은 서로 저항값이 동일할 수 있다.The third load resistor R D3 and the fourth load resistor R D4 may have the same resistance value.
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 각 게이트 단자는 제1 트랜지스터(M1) 및 제2 트랜지스터(M2)의 각 드레인 단자에 연결되어, 제1 증폭 스테이지(100)에서 차동 입력 신호(VIN1-VIN2)를 증폭한 신호(VOUT1-VOUT2)를 입력받을 수 있다.Each gate terminal of the third transistor M 3 and the fourth transistor M 4 is connected to each drain terminal of the first transistor M 1 and the second transistor M 2 , so that the first amplification stage 100 A signal (V OUT1 -V OUT2 ) obtained by amplifying the differential input signal (V IN1 -V IN2 ) can be received from .
제3 트랜지스터(M3) 및 제4 트랜지스터(M4)의 각 드레인 단자는 제1 출력단(BBOUT1)과 제2 출력단(BBOUT2)과 연결되어, 제2 증폭 스테이지(200)에서 증폭된 신호(VOUT3-VOUT4)를 출력할 수 있다.Drain terminals of the third transistor M 3 and the fourth transistor M 4 are connected to the first output terminal BB OUT1 and the second output terminal BB OUT2 , and the signal amplified by the second amplification stage 200 (V OUT3 -V OUT4 ) can be output.
제1 피드포워드 커패시터(CF1)는 제1 입력단(BBIN1)과 제1 출력단(BBOUT1)을 연결할 수 있다. 즉 제1 피드포워드 커패시터(CF1)는 제1 트랜지스터(M1)의 게이트 단자와 제3 트랜지스터(M3)의 드레인 단자를 연결할 수 있다.The first feed forward capacitor C F1 may connect the first input terminal BB IN1 and the first output terminal BB OUT1 . That is, the first feed forward capacitor C F1 may connect the gate terminal of the first transistor M 1 and the drain terminal of the third transistor M 3 .
제2 피드포워드 커패시터(CF2)는 제2 입력단(BBIN2)과 제2 출력단(BBOUT2)을 연결할 수 있다. 즉 제2 피드포워드 커패시터(CF2)는 제2 트랜지스터(M2)의 게이트 단자와 제4 트랜지스터(M4)의 드레인 단자를 연결할 수 있다.The second feed forward capacitor C F2 may connect the second input terminal BB IN2 and the second output terminal BB OUT2 . That is, the second feed forward capacitor C F2 may connect the gate terminal of the second transistor M 2 and the drain terminal of the fourth transistor M 4 .
제1 피드포워드 커패시터(CF1)와 제2 피드포워드 커패시터(CF2)는 커패시턴스가 동일한 커패시터(CF)로 구현할 수 있다.The first feed forward capacitor C F1 and the second feed forward capacitor C F2 may be implemented as a capacitor C F having the same capacitance.
도 7은 도 6의 광대역 증폭기 회로의 반회로 차동모드 등가 회로이다.FIG. 7 is a half-circuit differential mode equivalent circuit of the broadband amplifier circuit of FIG. 6 .
도 7에 예시한 등가 회로를 이용하여 본 발명에 따른 광대역 증폭기의 전압이득을 구하면 아래 수학식 1과 같다.The voltage gain of the broadband amplifier according to the present invention is obtained using the equivalent circuit illustrated in FIG. 7 as shown in
[수학식 1][Equation 1]
여기서, DC 전압이득은 
gm1, gm3는 제1 트랜지스터(M1)와 제3 트랜지스터(M3)의 트랜스컨덕턴스(transconductance)이고, CD1, CD3는 제1 트랜지스터(M1)와 제3 트랜지스터(M3)의 드레인에서 부하 커패시터이며, RD1, RD3는 제1 트랜지스터(M1)와 제3 트랜지스터(M3)의 드레인에서 부하 저항이고, CF, CIN, RS는 피드포워드 커패시터, 입력 커패시턴스 및 소스 저항이다.g m1 and g m3 are transconductances of the first and third transistors M 1 and M 3 , and C D1 and C D3 are the first and third transistors M 1 and M 3 is the load capacitor at the drain of R D1 , R D3 are the load resistances at the drains of the first transistor (M 1 ) and the third transistor (M 3 ), C F , C IN , R S are the feed forward capacitor, input capacitance and source resistance.
위에서 계산된 이득값으로부터 피드포워드 커패시터(CF)에 의해 아래 수학식 2에 예시된 것과 같이, 2개의 복소수 극점(complex pole)(
[수학식 2][Equation 2]
여기서, 
[수학식 3][Equation 3]
따라서 본 발명에 따른 증폭기 회로의 대역폭은 2개의 복소수 극점(
[수학식 4][Equation 4]
즉 본 발명에 따른 증폭기는 피드포워드 커패시터(CF)를 추가하여 댐핑 팩터와 자연 주파수를 조정하여 증폭기의 3-dB 대역폭을 결정할 수 있다. 증폭기의 대역폭은 도 8에 나타낸 것과 같이, 피드포워드 커패시터(CF)의 용량이 증가함에 따라 대역폭이 증가하며, 댐핑 팩터는 감소한다. 증폭기가 발진하지 않고 안정된 동작이 가능하도록 댐핑 팩터 값을 선택하면, 칩 면적증가, 기생 커패시터 증가, 비선형 특성, 노이즈 악화, 전력소모 증가 특성 없이 광대역 구현이 가능하다.That is, the amplifier according to the present invention can determine the 3-dB bandwidth of the amplifier by adjusting the damping factor and the natural frequency by adding a feed forward capacitor (C F ). As shown in FIG. 8, the bandwidth of the amplifier increases as the capacitance of the feed forward capacitor C F increases, and the damping factor decreases. If the damping factor value is selected so that the amplifier can operate stably without oscillation, it is possible to implement a broadband without increasing the chip area, increasing the parasitic capacitor, nonlinear characteristics, deteriorating noise, and increasing power consumption.
도 9는 본 발명에 따른 증폭기 회로의 피드 포워드 커패시터 유무에 따른 대역폭 변화를 나타낸 그래프이다.9 is a graph showing a change in bandwidth according to the presence or absence of a feed forward capacitor of an amplifier circuit according to the present invention.
도 9를 참고하면, 본 발명에 따른 증폭기 회로의 대역폭 증가를 확인할 수 있다. 댐핑 팩터를 0.52로 선택하였을 때 3-dB 대역폭은 7.82 GHz에서 11.75 GHz로 증가하는 것을 확인할 수 있다.Referring to FIG. 9 , it can be confirmed that the bandwidth of the amplifier circuit according to the present invention is increased. When the damping factor is selected as 0.52, it can be seen that the 3-dB bandwidth increases from 7.82 GHz to 11.75 GHz.
도 10은 본 발명에 따른 광대역 증폭기 회로 실시예에 따른 제작 회로와 레이아웃을 나타낸 도면이다.10 is a diagram showing a manufacturing circuit and layout according to an embodiment of a broadband amplifier circuit according to the present invention.
도 10은 본 발명에 따른 광대역 증폭기가 RF 수신부에 활용된 예이다. 피드포워드 커패시터(CF)는 트랜지스터와 연결선 사이의 빈 공간을 활용하여 구현 가능하여, 추가적인 칩 면적 소모없이 구현 가능한 것을 보여준다. 10 is an example in which the broadband amplifier according to the present invention is utilized in the RF receiver. The feed forward capacitor (C F ) can be implemented using the empty space between the transistor and the connection line, showing that it can be implemented without additional chip area consumption.
도 11은 본 발명에 따른 광대역 증폭기 회로를 활용한 수신부의 대역폭 증가를 나타낸 그래프이다.11 is a graph showing an increase in the bandwidth of a receiver using a broadband amplifier circuit according to the present invention.
도 11을 참고하면, 도 10에 나타낸 본 발명에 따른 광대역 증폭기를 적용한 RF 수신부의 3-dB 대역폭이 5.9 GHz에서 8.5 GHz로 증가하는 것을 확인할 수 있다.Referring to FIG. 11, it can be seen that the 3-dB bandwidth of the RF receiver to which the broadband amplifier according to the present invention shown in FIG. 10 is applied increases from 5.9 GHz to 8.5 GHz.
본 발명에 따른 소형 광대역 증폭기 회로는 5G 이동통신뿐 아니라 6G 이동통신, 무선랜, 광통신, 유선통신 등에 활용 가능하다. RF 송신기와 수신기, 유선 통신 송수신기, 베이스밴드(Baseband) 송수신기 등의 광대역 증폭기에 활용 가능하다.The compact broadband amplifier circuit according to the present invention can be used for 6G mobile communication, wireless LAN, optical communication, and wired communication as well as 5G mobile communication. It can be used for broadband amplifiers such as RF transmitters and receivers, wired communication transceivers, and baseband transceivers.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention defined in the following claims are also made according to the present invention. falls within the scope of the rights of
Claims (6)
차동쌍을 이루는 제3 트랜지스터 및 제4 트랜지스터를 포함하고, 상기 제1 증폭 스테이지로부터 출력되는 신호를 증폭하여 제1 출력단과 제2 출력단을 통해 출력하는 제2 증폭 스테이지,
상기 제1 입력단과 상기 제1 출력단을 연결하는 제1 피드포워드 커패시터, 그리고
상기 제2 입력단과 상기 제2 출력단을 연결하는 제2 피드포워드 커패시터를 포함하며,
상기 제1 입력단은 상기 제1 트랜지스터의 제1 단자와 연결되고, 상기 제2 입력단은 상기 제2 트랜지스터의 제1 단자와 연결되며, 상기 제1 트랜지스터의 제2 단자와 상기 제3 트랜지스터의 제1 단자가 연결되고, 상기 제2 트랜지스터의 제2 단자와 상기 제4 트랜지스터의 제1 단자가 연결되며, 상기 제1 출력단은 상기 제3 트랜지스터의 제2 단자와 연결되고, 상기 제2 출력단은 상기 제4 트랜지스터의 제2 단자와 연결되며,
상기 제1 피드포워드 커패시터는 상기 제1 트랜지스터의 게이트 단자와 상기 제3 트랜지스터의 드레인 단자를 연결하고, 상기 제2 피드포워드 커패시터는 상기 제2 트랜지스터의 게이트 단자와 상기 제4 트랜지스터의 드레인 단자를 연결하며,
상기 제1 트랜지스터와 상기 제2 트랜지스터의 각 소스 단자는 정전류를 생성하는 제1 전류원에 연결되고, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 각 소스 단자는 정전류를 생성하는 제2 전류원에 연결되며, 상기 제1 트랜지스터와 상기 제2 트랜지스터의 각 드레인 단자는 구동 전압원에 연결되는 제1 부하 저항 및 제2 부하 저항에 연결되고, 상기 제3 트랜지스터와 상기 제4 트랜지스터의 각 드레인 단자는 구동 전압원에 연결되는 제3 부하 저항 및 제4 부하 저항에 연결되고,
상기 제1 피드포워드 커패시터 및 상기 제2 피드포워드 커패시터의 용량이 증가함에 따라 3-dB 대역폭이 증가하고, 댐핑 팩터(Damping Factor)는 감소하게 구성된 증폭기 회로.A first amplification stage including a first transistor and a second transistor forming a differential pair, amplifying and outputting a differential input signal input through a first input terminal and a second input terminal;
A second amplification stage including a third transistor and a fourth transistor forming a differential pair, amplifying the signal output from the first amplification stage and outputting the amplified signal through a first output terminal and a second output terminal;
A first feed forward capacitor connecting the first input terminal and the first output terminal, and
A second feed forward capacitor connecting the second input terminal and the second output terminal;
The first input terminal is connected to the first terminal of the first transistor, the second input terminal is connected to the first terminal of the second transistor, and the second terminal of the first transistor and the first terminal of the third transistor A terminal is connected, a second terminal of the second transistor is connected to a first terminal of the fourth transistor, the first output terminal is connected to a second terminal of the third transistor, and the second output terminal is connected to the first terminal of the fourth transistor. 4 connected to the second terminal of the transistor,
The first feed forward capacitor connects the gate terminal of the first transistor and the drain terminal of the third transistor, and the second feed forward capacitor connects the gate terminal of the second transistor and the drain terminal of the fourth transistor. and
Each source terminal of the first transistor and the second transistor is connected to a first current source generating a constant current, and each source terminal of the third transistor and the fourth transistor is connected to a second current source generating a constant current, Drain terminals of the first transistor and the second transistor are connected to a first load resistor and a second load resistor connected to a driving voltage source, and drain terminals of the third transistor and the fourth transistor are connected to a driving voltage source. Is connected to the third load resistance and the fourth load resistance,
An amplifier circuit configured to increase a 3-dB bandwidth and decrease a damping factor as the capacities of the first feed forward capacitor and the second feed forward capacitor increase.
상기 제1 내지 제4 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect transistor)인 증폭기 회로.In claim 1,
The first to fourth transistors are MOSFETs (Metal Oxide Semiconductor Field Effect transistors).
상기 제1 증폭 스테이지와 상기 제2 증폭 스테이지는 공통-소스 증폭기로서 구성되는 증폭기 회로.In paragraph 2,
wherein the first amplification stage and the second amplification stage are configured as common-source amplifiers.
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