KR102466145B1

KR102466145B1 - 전압 레귤레이터 및 이를 포함하는 집적 회로

Info

Publication number: KR102466145B1
Application number: KR1020160031134A
Authority: KR
Inventors: 꾸옥 호앙 융; 금동진; 신현석
Original assignee: 삼성전자주식회사
Priority date: 2016-03-15
Filing date: 2016-03-15
Publication date: 2022-11-14
Also published as: US20170269620A1; US9939832B2; KR20170107313A

Abstract

본 발명의 실시 예들에 따른 전압 레귤레이터는 제1출력 신호와 제2출력 신호를 생성하는 에러 증폭기, 상기 제1출력 신호에 응답하여 게이팅되는 제1전력 트랜지스터, 및 상기 제2출력 신호에 응답하여 게이팅되는 제2전력 트랜지스터를 포함하고, 상기 에러 증폭기에 포함된 제1증폭기와 제2증폭기는 기준 전압 트랜지스터를 공유한다.

Description

전압 레귤레이터 및 이를 포함하는 집적 회로{VOLTAGE REGULATOR AND INTEGRATED CIRCUIT INCLUDING THE SAME}

본 발명의 개념에 따른 실시 예는 전압 레귤레이터에 관한 것으로서, 특히 하나의 에러 증폭기를 이용하여 복수의 출력 전압을 생성할 수 있는 전압 레귤레이터와 이를 포함하는 집적 회로에 관한 것이다.

최근 모바일 기기의 급격한 발전으로 인해 상기 모바일 기기에서 사용될 수 있는 고급 기능들은 늘어나는 반면, 상기 모바일 기기의 배터리의 용량은 한계가 있으므로, 대부분의 제조업체는 상기 모바일 기기의 사용 시간을 늘리기 위해 많은 노력을 한다. 즉, 배터리의 용량이 얼마나 크냐보다는 상기 배터리를 얼마나 효율적으로 사용할 것인가가 관건이다.

일반적으로 모바일 기기는 상기 모바일 기기에 포함된 전력 관리(power management) IC로부터 동작 전압을 공급받아 상기 동작 전압을 상기 모바일 기기에 포함된 반도체 칩에서 필요한 전압으로 변환하는 로우 드롭아웃(low dropout(LDO)) 레귤레이터를 포함한다. LDO 레귤레이터가 정확한 출력 전압을 생성하기 위해서는 입력 전압과 상기 출력 전압의 차이, 즉 드롭아웃 전압을 충분히 확보해야 한다.

그러나 드롭아웃 전압이 너무 작으면, LDO 레귤레이터의 전체 피드백 루프 게인(feedback loop gain)이 감소한다. 이에 따라 LDO 레귤레이터의 출력 전압에 큰 오차가 발생한다. 드롭아웃 전압을 충분히 확보하는 것이 설계에서 유리하나, 상기 드롭아웃 전압이 증가할수록 LDO 레귤레이터의 전력 효율(power efficient)은 감소한다.

하나의 LDO 레귤레이터에서 복수의 전압을 출력해야 하는 경우가 발생할 수 있다. 이때, 복수의 전압을 출력하기 위해 기준 전압과 피드백 전압의 오차를 증폭하는 에러 증폭기를 복수 개 설치할 경우, 에러 증폭기의 증가에 따라 칩 사이즈가 커지고 구동 전류가 커질 수 있다.

본 발명이 이루고자 하는 기술적인 과제는 하나의 에러 증폭기를 이용하여 복수의 전압을 출력할 수 있는 전압 레귤레이터와 이를 포함하는 집적 회로를 제공하는 것이다.

본 발명의 실시 예들에 따른 전압 레귤레이터는 제1출력 신호와 제2출력 신호를 생성하는 에러 증폭기, 상기 제1출력 신호에 응답하여 게이팅되는 제1전력 트랜지스터, 및 상기 제2출력 신호에 응답하여 게이팅되는 제2전력 트랜지스터를 포함하고, 상기 에러 증폭기는, 제1트랜지스터의 제1게이트로 입력되는 기준 전압과 제2트랜지스터의 제2게이트로 입력되는 제1피드백 전압의 차이를 증폭하여 상기 제1출력 신호를 생성하는 제1증폭기, 및 상기 제1트랜지스터의 상기 제1게이트로 입력되는 상기 기준 전압과 제3트랜지스터의 제3게이트로 입력되는 제2피드백 전압의 차이를 증폭하여 상기 제2출력 신호를 생성하는 제2증폭기를 포함하고, 상기 제1증폭기와 상기 제2증폭기는 상기 제1트랜지스터를 공유한다.

실시 예들에 따라, 상기 제1트랜지스터의 특성, 상기 제2트랜지스터의 특성 및 상기 제3트랜지스터의 특성은 서로 동일하다.

상기 제1증폭기는 상기 제2트랜지스터로부터 전압을 수신하여 상기 제1전력 트랜지스터로 상기 제1출력 신호를 출력하는 제1미러 전류 브랜치와, 상기 제1트랜지스터로부터 전압을 수신하여 상기 제1미러 전류 브랜치의 출력 여부를 결정하는 기준 전류 브랜치를 포함하고, 상기 제2증폭기는 상기 제3트랜지스터로부터 전압을 수신하여 상기 제2전력 트랜지스터로 상기 제2출력 신호를 출력하는 제2미러 전류 브랜치와, 상기 제1트랜지스터로부터 전압을 수신하여 상기 제2미러 전류 브랜치의 출력 여부를 결정하는 상기 기준 전류 브랜치를 포함하고, 상기 제1증폭기와 상기 제2증폭기는 상기 기준 전류 브랜치를 공유한다.

상기 에러 증폭기는 상기 제1버퍼 및 상기 제2버퍼를 포함하는 버퍼 회로를 더 포함하고, 상기 제1버퍼는 상기 제1중간 출력 신호의 구동 커패시티를 증가시켜 상기 제1출력 신호를 생성하고, 상기 제2버퍼는 상기 제2중간 출력 신호의 구동 커패시티를 증가시켜 상기 제2출력 신호를 생성한다.

상기 기준 전류 브랜치의 특성, 상기 제1미러 전류 브랜치의 특성 및 상기 제2미러 전류 브랜치의 특성은 서로 동일하다.

실시 예들에 따라, 상기 에러 증폭기, 상기 제1전력 트랜지스터 및 상기 제2전력 트랜지스터로 제1동작 전압을 공급하는 제1파워 라인을 더 포함한다.

실시 예들에 따라, 상기 에러 증폭기로 제1동작 전압을 공급하는 제1파워 라인, 및 상기 제1전력 트랜지스터 및 상기 제2전력 트랜지스터로 제2동작 전압을 공급하는 제2파워 라인을 더 포함하고, 상기 제1동작 전압의 레벨과 상기 제2동작 전압의 레벨은 서로 다르다.

실시 예들에 따라, 상기 에러 증폭기로 제1동작 전압을 공급하는 제1파워 라인, 상기 제1전력 트랜지스터로 제2동작 전압을 공급하는 제2파워 라인, 및 상기 제2전력 트랜지스터로 제3동작 전압을 공급하는 제3파워 라인을 더 포함하고, 상기 제1동작 전압의 레벨, 상기 제2동작 전압의 레벨과 상기 제3동작 전압의 레벨은 서로 다르다.

실시 예들에 따라, 상기 에러 증폭기로 제1동작 전압을 공급하는 제1파워 라인, 상기 제1전력 트랜지스터로 제2동작 전압을 공급하는 제2파워 라인, 및 상기 제2전력 트랜지스터로 제3동작 전압을 공급하는 제3파워 라인을 더 포함하고, 상기 제1동작 전압의 레벨, 상기 제2동작 전압의 레벨과 상기 제3동작 전압의 레벨은 서로 다르고, 상기 제1전력 트랜지스터의 제1소스와 상기 제2전력 트랜지스터의 제2소스는 서로 연결된다.

본 발명의 실시 예들에 따른 집적 회로는 전압 레귤레이터, 및 상기 전압 레귤레이터로 동작 전원을 공급하는 적어도 하나의 전력원을 포함하고, 상기 전압 레귤레이터는, 제1출력 신호와 제2출력 신호를 생성하는 에러 증폭기, 상기 제1출력 신호에 응답하여 게이팅되는 제1전력 트랜지스터, 및 상기 제2출력 신호에 응답하여 게이팅되는 제2전력 트랜지스터를 포함하고, 상기 에러 증폭기는, 제1트랜지스터의 제1게이트로 입력되는 기준 전압과 제2트랜지스터의 제2게이트로 입력되는 제1피드백 전압의 차이를 증폭하여 상기 제1출력 신호를 생성하는 제1증폭기, 및 상기 제1트랜지스터의 상기 제1게이트로 입력되는 상기 기준 전압과 제3트랜지스터의 제3게이트로 입력되는 제2피드백 전압의 차이를 증폭하여 상기 제2출력 신호를 생성하는 제2증폭기를 포함하고, 상기 제1증폭기와 상기 제2증폭기는 상기 제1트랜지스터를 공유한다.

본 발명의 실시 예들에 따른 전압 레귤레이터는 멀티-출력을 필요로 하는 전압 레귤레이터의 동작에 필요한 구동 전류를 낮출 수 있는 효과가 있다.

본 발명의 실시 예들에 따른 전압 레귤레이터는 멀티-출력을 구현함에도 하나의 에러 증폭기만을 사용함으로써 전압 레귤레이터의 크기를 줄일 수 있는 효과가 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예들에 따른 집적 회로의 블록도이다.
도 2는 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이다.
도 3a는 본 발명의 실시 예들에 따라 도 2에 도시된 전압 레귤레이터의 상세 블록도이다.
도 3b는 본 발명의 실시 예들에 따라 도 2에 도시된 전압 레귤레이터의 상세 블록도이다.
도 4는 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이다.
도 5a는 본 발명의 실시 예들에 따라 도 4에 도시된 전압 레귤레이터의 상세 블록도이다.
도 5b는 본 발명의 실시 예들에 따라 도 4에 도시된 전압 레귤레이터의 상세 블록도이다.
도 6은 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이다.
도 7a는 본 발명의 실시 예들에 따라 도 6에 도시된 전압 레귤레이터의 상세 블록도이다.
도 7b는 본 발명의 실시 예들에 따라 도 6에 도시된 전압 레귤레이터의 상세 블록도이다.
도 8은 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이다.
도 9a는 본 발명의 실시 예들에 따라 도 8에 도시된 전압 레귤레이터의 상세 블록도이다.
도 9b는 본 발명의 실시 예들에 따라 도 8에 도시된 전압 레귤레이터의 상세 블록도이다.
도 10은 도 1에 도시된 전압 레귤레이터를 포함하는 모바일 장치의 블록도를 나타낸다.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.

본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 본 명세서에 첨부된 도면들을 참조하여 본 발명의 실시 예들을 상세히 설명한다.

도 1은 본 발명의 실시 예들에 따른 집적 회로의 블록도이다. 도 1을 참조하면, 집적 회로(100)는 바이어스 회로(110) 및 전압 레귤레이터(120)를 포함할 수 있다.

바이어스 회로(110)는 전압 레귤레이터(120)로 공급되는 바이어스 전압들 (VB1, VB2 및 VB3)을 생성할 수 있다. 본 발명에서는, 바이어스 회로(110)가 전압 레귤레이터(120)의 외부에 도시되어 있으나 이에 한정되는 것은 아니다. 즉, 바이어스 회로(110)는 전압 레귤레이터(120) 내에 위치할 수도 있다.

전압 레귤레이터(120)는 복수의 구동 전압들(VIN1, VIN2, 및/또는 VPWR1~VPWRN), 기준 전압(VREF) 및 바이어스 전압들(VB1, VB2 및 VB3)을 수신할 수 있다. 전압 레귤레이터(120)는 수신한 복수의 구동 전압들(VIN1, VIN2 및/또는 VPWR1~VPWRN)의 레벨을 변경하고, 레벨이 변경된 구동 전압들을 출력할 수 있다. 전압 레귤레이터(120)는 LDO(low dropout) 전압 레귤레이터를 의미할 수 있다.

도 2는 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이다. 도 1 및 도 2를 참조하면, 전압 레귤레이터(120A)는 에러 증폭기(200), 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)를 포함할 수 있다.

도 2에서는 설명의 편의를 위해, 전압 레귤레이터(120A)의 복수의 출력 노드들(OND1~ONDN, N은 2 이상의 자연수)과 접지(GND) 사이에 직렬로 접속된 커패시터들(C1~CN)과 저항들(ESR1~ESRN)이 전압 레귤레이터(120A)와 함께 도시 된다.

에러 증폭기(200)는 기준 전압 입력 포트(201), 입력 포트들(202-1~202-N, N은 2 이상의 자연수) 및 출력 포트들(204-1~204-N)을 포함할 수 있다.

에러 증폭기(200)는, 기준 전압 입력 포트(201)를 통해 기준 전압(VREF)을 수신할 수 있고, 복수의 입력 포트들(202-1~202-N) 각각을 통해 복수의 피드백 전압들(VFB1~VFBN) 각각을 수신할 수 있다.

에러 증폭기(200)는 증폭된 복수의 전압들(VAMP1~VAMPN)을 출력 노드들(204-1~204-N)을 통해 전력 트랜지스터 회로(300)로 출력할 수 있다.

에러 증폭기(200)는 제1전압 공급 노드(206)를 통해 공급되는 제1입력 전압(VIN1)을 동작 전압으로서 사용하고, 기준 전압(VREF)과 복수의 피드백 전압들(VFB1~VFBN, N은 2 이상의 자연수) 각각과의 차이를 증폭할 수 있다. 에러 증폭기(200)는 연산 증폭기(operational amplifier)로 구현될 수 있다. 에러 증폭기(200)는 컨트롤러로 불릴 수도 있다.

예컨대, 기준 전압(VREF)은 에러 증폭기(200)의 양의 단자(positive terminal)로 입력될 수 있고, 복수의 피드백 전압들(VFB1~VFBN) 전부 또는 적어도 어느 하나는 에러 증폭기(200)의 음의 단자(negative terminal)로 입력될 수 있다.

이 경우, 복수의 피드백 전압들(VFB1~VFBN) 전부 또는 적어도 어느 하나가 증가하면 에러 증폭기(200)의 복수의 증폭 전압들(VAMP1~VAMPN)은 감소할 수 있고, 복수의 피드백 전압들(VFB1~VFBN) 전부 또는 적어도 어느 하나가 감소하면 에러 증폭기(200)의 복수의 증폭 전압들(VAMP1~VAMPN)은 증가할 수 있다.

또한, 에러 증폭기(200)는 제1입력 전압(VIN1)과 접지 전압(GND)을 동작 전압들로 이용하여 전력 트랜지스터들(MP1~MPN)의 게이트를 제어할 수 있다.

전력 트랜지스터 회로(300)는 제1전압 공급 노드(206)와 에러 증폭기(200)의 출력 포트들(204-1~204-N) 사이에 접속되고, 에러 증폭기(200)의 복수의 증폭 전압들(VAMP1~VAMPN), 즉 전력 트랜지스터들(MP1~MPN)의 게이트 전압에 기초하여 출력 전압들(VOUT1~VOUTN)의 레벨 및/또는 출력 여부를 조절할 수 있다.

전력 트랜지스터 회로(300)로부터 출력되는 복수의 출력 전압들(VOUT1~VOUTN) 중에서 i-번째 출력 전압(VOUTi, i는 1 이상, N 이하의 자연수)은 기준 전압(VREF) 및 복수의 출력 노드들(OND1~ONDi) 중에서 i-번째 출력 노드(ONDi)에 연결된 출력 저항들(R1-i 및 R2-i)에 의해 수학식 1과 같이 결정될 수 있다.

[수학식 1]

여기서, VOUTi는 복수의 출력 전압들(VOUTi~VOUTN) 중에서 i-번째 출력 전압(VOUTi)을 의미하고, R1-i 및 R2-i는 i-번째 출력 노드(ONDi)에 접속된 출력 저항들(R1-i 및 R2-i)을 의미할 수 있다.

실시 예들에 따라, 전력 트랜지스터들(MP1~MPN)은 NMOS 트랜지스터로 구현될 수 있다.

피드백 네트워크(400)는 복수의 피드백 회로들(410-1~410-N, N은 2 이상의 자연수)을 포함할 수 있다. 실시 예들에 따라, 피드백 네트워크(400)는 하나의 피드백 회로를 포함할 수 있다.

피드백 네트워크(400)는 출력 노드들(OND1~ONDN)과 에러 증폭기(200)의 입력 포트들(202-1~202-N)에 연결되고, 출력 노드들(OND1~ONDN)의 출력 전압들 (VOUT1~VOUTN)에 기초하여 복수의 피드백 전압들(VFB1~VFBN)을 생성할 수 있다.

실시 예들에 따라, 피드백 네트워크(400)가 하나의 피드백 회로를 포함하는 경우, 피드백 네트워크(400)는 하나의 피드백 전압을 생성할 수 있다.

예컨대, 도 3a, 3b, 5a, 5b, 7a, 7b, 9a 및 9b에 도시된 바와 같이, 피드백 회로(410-i, i는 1 이상 N 이하의 자연수)는 저항들(R1-i 및 R2-i)을 포함하는 전압 분배기들(voltage dividers)로 구현될 수 있다. 즉, 전압 분배기(410-i)에 의해 분배된 전압은 피드백 전압(VFBi)으로서 에러 증폭기(200)로 공급될 수 있다. 피드백 전압(VFBi)은 출력 전압(VOUTi)에 종속적일 수 있다.

도 3a는 본 발명의 실시 예들에 따라 도 2에 도시된 전압 레귤레이터의 상세 블록도이다. 도 1, 도 2 및 도 3a를 참조하면, 전압 레귤레이터(120A-1)는 에러 증폭기(200A), 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)를 포함할 수 있다.

도 3a에서는 설명의 편의를 위해, 전압 레귤레이터(120A-1)의 복수의 출력 노드들(OND1~ONDN, N은 2 이상의 자연수)와 접지(GND) 사이에 직렬로 접속된 커패시터들(C1~CN)과 저항들(ESR1~ESRN)이 전압 레귤레이터(120A-1)와 함께 도시 된다.

에러 증폭기(200A)는 차동 입력 회로(220A), 전류 합 회로(240A) 및 버퍼 회로(290)를 포함할 수 있다. 에러 증폭기(200A)는 제1입력 전압(VIN1)과 접지 전압(GND)을 동작 전압들로 이용하여 전력 트랜지스터 회로(300)에 포함된 복수의 전력 트랜지스터들(MP1~MPN)의 게이트를 제어할 수 있다.

에러 증폭기(200A)는 제1전압 공급 노드(206)를 통해 공급되는 제1입력 전압(VIN1)과 접지(GND)를 통해 공급되는 접지 전압을 동작 전압들로 이용하고, 기준 전압(VREF)과 피드백 전압들(VFB1~VFBN, N은 2 이상의 자연수) 각각과의 차이를 증폭하고, 복수의 증폭된 전압들(VAMP1~VAMPN)을 출력할 수 있다.

차동 입력 회로(220A)는 전류 합 트랜지스터(ITR1), 기준 전압 트랜지스터(ITR2) 및 복수의 차동 입력 트랜지스터들(FTR1~FTRN, N은 2 이상의 자연수)을 포함할 수 있다. 차동 입력 트랜지스터들(FTR1~FTRN)의 개수는 실시 예들에 따라 변경될 수 있다.

복수의 입력 트랜지스터들(ITR1, ITR2 및 FTR1~FTRN)은 모두 P-채널 모스펫(metal oxide silicon field effect transistor(MOS FET))(또는 PMOS)으로 구현될 수 있다. 전류 합 트랜지스터(ITR1)의 소스(source)는 제1전압 공급 노드(206)와 연결될 수 있고, 전류 합 트랜지스터(ITR1)는 제1전압 공급 노드(206)를 통해 제1입력 전압(VIN1)을 수신할 수 있다.

전류 합 트랜지스터(ITR1)는 게이트를 통해 바이어스 회로(110)로부터 제3바이어스 전압(VB3)을 수신할 수 있다. 제3바이어스 전압(VB3)의 레벨에 따라, 전류 합 트랜지스터(ITR1)의 온/오프 여부가 달라질 수 있다.

예컨대, 제3바이어스 전압(VB3)과 제1입력 전압(VIN1)의 차이가 전류 합 트랜지스터(ITR1)의 문턱 전압보다 작은 경우, 전류 합 트랜지스터(ITR1)는 온(on) 될 수 있다.

전류 합 트랜지스터(ITR1)의 드레인은 기준 전압 트랜지스터(ITR2)의 소스 및 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 각각의 소스와 서로 연결될 수 있다.

기준 전압 트랜지스터(ITR2)는 게이트를 통해 기준 전압(VREF)을 수신할 수 있다. 기준 전압(VREF)의 레벨에 따라, 기준 전압 트랜지스터(ITR2)의 온/오프 여부가 달라질 수 있다.

예컨대, 기준 전압(VREF)과 기준 전압 트랜지스터(ITR2)의 소스 전압의 차이가 기준 전압 트랜지스터(ITR2)의 문턱 전압보다 작은 경우, 기준 전압 트랜지스터(ITR2)는 온 될 수 있다.

복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 i-번째 차동 입력 트랜지스터(FTRi, i는 1 이상 N 이하의 자연수)는 게이트를 이용하여, 복수의 입력 포트들(202-1~202-N) 중에서 i-번째 입력 포트(202-i)를 통해 전송된 복수의 피드백 전압들(VFB-1~VFBN) 중에서 i-번째 피드백 전압(VFBi)을 수신할 수 있다. i-번째 피드백 전압 (VFBi)의 레벨에 따라, i-번째 차동 입력 트랜지스터(FTRi)의 온/오프 여부가 달라질 수 있다.

예컨대, i-번째 피드백 전압(VFBi)과 i-번째 차동 입력 트랜지스터(FTRi)의 소스 전압의 차이가 i-번째 차동 입력 트랜지스터(FTRi)의 문턱 전압보다 작은 경우, i-번째 차동 입력 트랜지스터(FTRi)는 온 될 수 있다.

기준 전압 트랜지스터(ITR2)의 특성은 복수의 입력 트랜지스터들(FTR1~FTRN)의 특성과 동일할 수 있다. 실시 예들에 따라, 전류 합 트랜지스터(ITR1)의 특성은 기준 전압 트랜지스터(ITR2)의 특성 및 i-번째 차동 입력 트랜지스터(FTRi)의 특성과 서로 동일할 수 있고 다를 수 있다.

복수의 차동 입력 트랜지스터들(FTR1~FTRN) 각각의 온/오프 여부에 따라, 차동 입력 회로(220A)에서 전류 합 회로(240A)로 전송되는 전류들의 크기가 달라질 수 있다.

즉, 복수의 피드백 전압들(VFB1~VFBN) 각각의 레벨에 따라, 복수의 차동 입력 트랜지스터들(FTR1~FTRN)의 온/오프 여부가 결정될 수 있으며, 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 오프된 트랜지스터(들)로는 전류가 흐르지 않을 수 있다.

따라서, 제1입력 전류(I1)는 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 온 된 트랜지스터(들) 및 기준 전압 트랜지스터(ITR2)로 전송될 수 있으며, 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 온 된 트랜지스터(들) 및 기준 전압 트랜지스터(ITR2)로 전송되는 전류의 크기는 서로 동일할 수 있다.

제1입력 전류(I1)는 상기 온 된 트랜지스터(들) 및 기준 전압 트랜지스터(ITR2)를 통해 전류 합 회로(240A)로 전송될 수 있다.

차동 입력 회로(220A)는 복수의 단위 차동 입력 회로들을 포함할 수 있다. 상기 복수의 단위 차동 입력 회로들은 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 어느 하나와, 기준 전압 트랜지스터(ITR2)를 포함할 수 있다.

즉, 상기 복수의 단위 차동 입력 회로들 중에서 제1단위 차동 입력 회로는 제1차동 입력 트랜지스터(FTR1)와 기준 전압 트랜지스터(ITR2)를 포함하고, 상기 복수의 단위 차동 입력 회로들 중에서 제2단위 차동 입력 회로는 제2차동 입력 트랜지스터(FTR2)와 기준 전압 트랜지스터(ITR2)를 포함하고, 상기 복수의 단위 차동 입력 회로들 중에서 N-번째 단위 차동 입력 회로는 N-번째 차동 입력 트랜지스터(FTRN)와 기준 전압 트랜지스터(ITR2)를 포함할 수 있다.

상기 복수의 단위 차동 입력 회로들은 기준 전압 트랜지스터(ITR2)를 공유할 수 있다.

전류 합 회로(240A)는 제1전압 공급 노드(206)를 통해 제1입력 전압(VIN1)을 수신할 수 있다. 제1입력 전압(VIN1)은 제1기준 전류 트랜지스터(RTR1)의 소스 및 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 제1미러 전류 트랜지스터(MTR1)의 소스로 전송될 수 있다.

제1입력 전압(VIN1)에 따른 제2입력 전류(I2)의 크기는 [수학식 2] 와 같이 결정될 수 있다.

[수학식 2]

여기서, I2는 제2입력 전류(I2)를 의미하고, I3은 제3입력 전류(I3)를 의미하고, I1은 제1입력 전류(I1)를 의미하고, M은 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 온 된 트랜지스터(들)의 개수 및 기준 전압 트랜지스터 (ITR2)의 합을 의미할 수 있다.

전류 합 회로(240A)는 기준 전류 브랜치(250) 및 복수의 미러 전류 브랜치들(260-1~260-N, N은 2 이상의 자연수)을 포함할 수 있다.

하나의 기준 전류 브랜치(250) 및 하나의 미러 전류 브랜치(260-i, i는 1 이상, N 이하의 자연수)는 하나의 단위 전류 합 회로를 구성할 수 있다. 예컨대, 기준 전류 브랜치(250)와 제1미러 전류 브랜치(260-1)는 제1단위 전류 합 회로를 구성할 수 있고, 기준 전류 브랜치(250)와 제2미러 전류 브랜치(260-2)는 제2단위 전류 합 회로를 구성할 수 있고, 기준 전류 브랜치(250)와 N-번째 미러 전류 브랜치(260-N)는 N-번째 단위 전류 합 회로를 구성할 수 있다.

단위 전류 합 회로들 각각은 기준 전류 브랜치(250)를 공유할 수 있다.

복수의 미러 전류 브랜치들(260-1~260-N)의 특성은 서로 동일할 수 있다. 따라서, 단위 전류 합 회로들의 특성 또한 동일할 수 있다.

기준 전류 브랜치(250)에 포함된 복수의 기준 전류 트랜지스터들(RTR1~RTR4)의 게이트는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 복수의 미러 전류 트랜지스터들(MTR1~MTR4)의 게이트와 연결될 수 있다.

예컨대, 기준 전류 브랜치(250)에 포함된 제1기준 전류 트랜지스터(RTR1)의 게이트는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 제1미러 전류 트랜지스터(MTR1)의 게이트와 서로 연결될 수 있고, 기준 전류 브랜치(250)에 포함된 제2기준 전류 트랜지스터(RTR2)의 게이트는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 제2미러 전류 트랜지스터(MTR2)의 게이트와 서로 연결될 수 있다.

또한, 기준 전류 브랜치(250)에 포함된 제3기준 전류 트랜지스터(RTR3)의 게이트는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 제3미러 전류 트랜지스터(MTR3)의 게이트와 서로 연결될 수 있고, 기준 전류 브랜치(250)에 포함된 제4기준 전류 트랜지스터(RTR4)의 게이트는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 제4미러 전류 트랜지스터(MTR4)의 게이트와 서로 연결될 수 있다.

제1입력 전류(I1)의 크기는 제1바이어스 전압(VB1)의 크기에 따라 고정된 값을 가질 수 있고, 제3입력 전류(I3)의 크기는 제3바이어스 전압(VB3)의 크기에 따라 고정된 값을 가질 수 있다.

따라서, 제2입력 전류(I2)의 크기는 온(on) 된 차동 입력 트랜지스터들(FTR1~FTRN)의 개수에 따라 결정될 수 있다.

전류 합 회로(240A)는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 의한 제2입력 전류(I2)를 이용하여 생성된 복수의 중간 출력 전압들(VIO1~VION)을 버퍼 회로(290)로 전송할 수 있다.

예컨대, 제1미러 전류 브랜치(260-1)는 제2입력 전류(I2)를 이용하여 생성된 제1중간 출력 전압(VIO1)을 제1버퍼(291-1)로 전송할 수 있고, 제2미러 전류 브랜치(260-2)는 제2입력 전류(I2)를 이용하여 생성된 제2중간 출력 전압(VIO2)을 제2버퍼(291-2)로 전송할 수 있고, N-번째 미러 전류 브랜치(260-N)는 제2입력 전류(I2)를 이용하여 생성된 N-번째 중간 출력 전압(VION)을 N-번째 버퍼(291-N)로 전송할 수 있다.

버퍼 회로(290)는 복수의 중간 출력 전압들(VIO1~VION)을 전류 합 회로(240A)로부터 수신하고, 수신한 복수의 중간 출력 전압들(VIO1~VION) 각각의 구동 커패시티(driving capacity)를 증가시킬 수 있다. 버퍼 회로(290)는 복수의 중간 출력 전압들(VIO1~VION)의 구동 커패시티를 증가시킨 결과로서 복수의 증폭 전압들(VAMP1~VAMPN)을 전력 트랜지스터 회로(300)로 출력할 수 있다.

버퍼 회로(290)는 복수의 버퍼들(291-1~291-N, N은 2 이상의 자연수)을 포함할 수 있다. 복수의 버퍼들(291-1~291-N) 각각은 복수의 중간 출력 전압들(VIO1~VION)의 구동 커패시티를 증가시킨 결과로서 복수의 증폭 전압들(VAMP1~VAMPN)을 전력 트랜지스터 회로(300)에 포함된 복수의 전력 트랜지스터들(MP1~MPN) 각각으로 출력할 수 있다.

예컨대, 제1버퍼(291-1)는 제1중간 출력 전압(VIO1)의 구동 커패시티를 증가시키고, 제1증폭 전압(VAMP1)을 제1전력 트랜지스터(MP1)로 출력할 수 있고, N-번째 버퍼(291-N)는 N-번째 중간 출력 전압(VION)의 구동 커패시티를 증가시키고, N-번째 증폭 전압(VAMPN)을 N-번째 전력 트랜지스터(MPN)로 출력할 수 있다.

에러 증폭기(200A)는 복수의 단위 증폭기들을 포함할 수 있다.

복수의 단위 증폭기들 각각은 전류 합 트랜지스터(ITR1), 기준 전압 트랜지스터(ITR2), 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 어느 하나의 차동 입력 트랜지스터, 기준 전류 브랜치(250), 복수의 미러 전류 브랜치들(260-1~260-N) 중에서 하나의 미러 전류 브랜치 및 복수의 버퍼들(291-1~291-N) 중에서 하나의 버퍼를 포함할 수 있다.

상기 복수의 단위 증폭기들 각각은 전류 합 트랜지스터(ITR1), 기준 전압 트랜지스터(ITR2) 및 기준 전류 브랜치(250)를 공유할 수 있다.

복수의 차동 입력 트랜지스터들(FTR1~FTRN)의 특성은 서로 동일할 수 있고, 복수의 미러 전류 브랜치들(260-1~260-N)의 특성은 서로 동일할 수 있다. 따라서, 상기 복수의 단위 증폭기들 각각의 특성은 서로 동일할 수 있다.

전력 트랜지스터 회로(300)는 복수의 전력 트랜지스터들(MP1~MPN, N은 2 이상의 자연수)을 포함할 수 있다.

복수의 전력 트랜지스터들(MP1~MPN)은 P-채널 모스펫일 수 있다.

전력 트랜지스터(MPi, i는 1 이상 N 이하의 자연수)는 전력 트랜지스터(MPi)의 게이트를 이용하여 증폭 전압(VAMPi)을 수신할 수 있다. 전력 트랜지스터(MPi)는 증폭 전압(VAMPi)의 레벨에 따라 온/오프 여부가 달라질 수 있다.

전력 트랜지스터 회로(300)는 복수의 전력 트랜지스터들(MP1~MPN) 각각의 동작에 따라 생성된 복수의 출력 전압(VOUT1~VOUTN)을 출력할 수 있다.

피드백 네트워크(400)는 복수의 피드백 회로들(410-1~410-N, N은 2 이상의 자연수)을 포함할 수 있다.

피드백 회로(410-i, i는 1 이상 N 이하의 자연수)는 출력 전압(VOUTi)을 수신할 수 있다. 피드백 회로(410-i)는 저항들(R1-i 및 R2-i)을 포함하는 전압 분배기들(voltage dividers)로 구현될 수 있다. 즉, 전압 분배기(410-i)에 의해 분배된 전압은 피드백 전압(VFBi)으로서 에러 증폭기(200)로 공급될 수 있다. 피드백 전압(VFBi)은 출력 전압(VOUTi)에 종속적일 수 있다.

전압 레귤레이터(120A-1)는 복수의 단위 전압 레귤레이터를 포함할 수 있다. 복수의 단위 전압 레귤레이터 각각은 에러 증폭기(200A)에 포함된 상기 복수의 단위 증폭기들 중에서 하나의 단위 증폭기, 복수의 전력 트랜지스터들(MP1~MPN) 중에서 하나의 전력 트랜지스터, 및 복수의 피드백 회로들(410-1~410-N) 중에서 하나의 피드백 회로를 포함할 수 있다.

상기 복수의 단위 전압 레귤레이터 각각은 전류 합 트랜지스터(ITR1), 기준 전압 트랜지스터(ITR2) 및 기준 전류 브랜치(250)를 공유할 수 있다.

복수의 차동 입력 트랜지스터들(FTR1~FTRN)의 특성은 서로 동일할 수 있고, 복수의 미러 전류 브랜치들(260-1~260-N)의 특성은 서로 동일할 수 있고, 복수의 전력 트랜지스터들(MP1~MPN)의 특성은 서로 동일할 수 있다. 따라서, 상기 복수의 단위 전압 레귤레이터들 각각의 특성은 피드백 회로의 특성에 의해 결정될 수 있다.

도 3b는 본 발명의 실시 예들에 따라 도 2에 도시된 전압 레귤레이터의 상세 블록도이다. 도 1, 도 2 및 도 3b를 참조하면, 전압 레귤레이터(120A-2)는 에러 증폭기(200B), 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)를 포함할 수 있다.

도 3b에서는 설명의 편의를 위해, 전압 레귤레이터(120A-2)의 출력 노드(ONDi, i는 1 이상, N 이하의 자연수)와 접지(GNDi) 사이에 직렬로 접속된 커패시터(Ci)와 저항(ESRi)이 전압 레귤레이터(120A-2)와 함께 도시 된다.

도 3b에 도시된 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)는 도 3a에 도시된 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)와 실질적으로 동일하므로, 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)에 대한 설명은 생략하기로 한다.

에러 증폭기(200B)는 차동 입력 회로(220B), 전류 합 회로(240B) 및 버퍼 회로(290)를 포함할 수 있다. 에러 증폭기(200B)는 제1입력 전압(VIN1)과 접지 전압(GND)을 동작 전압들로 이용하여 전력 트랜지스터 회로(300)에 포함된 복수의 전력 트랜지스터들(MP1~MPN)의 게이트를 제어할 수 있다.

에러 증폭기(200B)는 제1전압 공급 노드(206)를 통해 공급되는 제1입력 전압(VIN1)과 접지(GND)를 통해 공급되는 접지 전압을 동작 전압들로 이용하고, 기준 전압(VREF)과 피드백 전압들(VFB1~VFBN, N은 2 이상의 자연수) 각각과의 차이를 증폭하고, 증폭의 결과로서 복수의 증폭 전압들(VAMP1~VAMPN, N은 2 이상의 자연수)을 출력할 수 있다.

차동 입력 회로(220B)는 전류 합 트랜지스터(ITR1), 기준 전압 트랜지스터(ITR2), 및 복수의 차동 입력 트랜지스터들(FTR1~FTRN, N은 2 이상의 자연수)을 포함할 수 있다. 차동 입력 트랜지스터들(FTR1~FTRN)의 개수는 실시 예들에 따라 변경될 수 있다.

전류 합 트랜지스터(ITR1), 기준 전압 트랜지스터(ITR2) 및 복수의 차동 입력 트랜지스터들(FTR1~FTRN)은 모두 N-채널 모스펫(metal oxide silicon field effect transistor(MOS FET))(또는 NMOS)으로 구현될 수 있다.

전류 합 트랜지스터 (ITR1)의 소스(source)는 접지 노드(GND)와 연결될 수 있다. 전류 합 트랜지스터(ITR1)는 게이트를 통해 바이어스 회로(110)로부터 제3바이어스 전압(VB3)을 수신할 수 있다. 제3바이어스 전압(VB3)의 레벨에 따라, 전류 합 트랜지스터(ITR1)의 온/오프 여부가 달라질 수 있다.

예컨대, 제3바이어스 전압(VB3)과 접지 전압(GND)의 차이가 전류 합 트랜지스터(ITR1)의 문턱 전압보다 큰 경우, 전류 합 트랜지스터(ITR1)는 온(on) 될 수 있다.

전류 합 트랜지스터(ITR1)의 드레인은 기준 전압 트랜지스터(ITR2)의 소스와 서로 연결될 수 있고, 전류 합 트랜지스터(ITR1)의 드레인은 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 각각의 소스와 서로 연결될 수 있다.

예컨대, 기준 전압(VREF)과 기준 전압 트랜지스터(ITR2)의 소스 전압의 차이가 기준 전압 트랜지스터(ITR2)의 문턱 전압보다 큰 경우, 기준 전압 트랜지스터(ITR2)는 온 될 수 있다.

예컨대, i-번째 피드백 전압(VFBi)과 i-번째 차동 입력 트랜지스터(FTRi)의 소스 전압의 차이가 i-번째 차동 입력 트랜지스터(FTRi)의 문턱 전압보다 큰 경우, i-번째 차동 입력 트랜지스터(FTRi)는 온 될 수 있다.

기준 전압 트랜지스터(ITR2)의 특성은 복수의 차동 입력 트랜지스터들(FTR1~FTRN)의 특성과 동일할 수 있다. 실시 예들에 따라, 전류 합 트랜지스터(ITR1)의 특성은 기준 전압 트랜지스터(ITR2)의 특성 및 복수의 차동 입력 트랜지스터(FTR1~FTRN)의 특성과 서로 동일할 수 있고 다를 수 있다.

복수의 차동 입력 트랜지스터들(FTR1~FTRN) 각각의 온/오프 여부에 따라, 차동 입력 회로(220B)에서 전류 합 회로(240B)로 전송되는 전류(들)의 크기가 달라질 수 있다.

따라서, 전류 합 트랜지스터(ITR1)는 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 온 된 트랜지스터(들) 및 기준 전압 트랜지스터(ITR2)로부터 제1입력 전류(I1)을 수신할 수 있으며, 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 온 된 트랜지스터(들) 및 기준 전압 트랜지스터(ITR2)로부터 수신되는 전류의 크기는 서로 동일할 수 있다.

전류 합 트랜지스터(ITR1)는 제3바이어스 전압(VB3)에 응답하여 제1입력 전류(I1)를 전류 합 회로(240B)로 전송될 수 있다.

차동 입력 회로(220B)는 복수의 단위 차동 입력 회로들을 포함할 수 있다. 상기 복수의 단위 차동 입력 회로들은 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 어느 하나와, 기준 전압 트랜지스터(ITR2)를 포함할 수 있다.

전류 합 회로(240B)는 제1전압 공급 노드(206)를 통해 제1입력 전압(VIN1)을 수신할 수 있다. 제1입력 전압(VIN1)은 제1기준 전류 트랜지스터(RTR1)의 소스 및 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 제1미러 전류 트랜지스터(MTR1)의 소스로 전송될 수 있다.

제1입력 전압(VIN1)에 따른 제2입력 전류(I2)의 크기는 [수학식 3] 과 같이 결정될 수 있다.

[수학식 3]

여기서, I2는 제2입력 전류(I2)를 의미하고, I3은 제3입력 전류(I3)를 의미하고, I1은 제1입력 전류(I1)를 의미하고, L은 복수의 차동 입력 트랜지스터들(FTR1~FTRN) 중에서 온 된 트랜지스터(들)의 개수 및 기준 전압 트랜지스터 (ITR2)의 합을 의미할 수 있다.

전류 합 회로(240B)는 기준 전류 브랜치(250) 및 복수의 미러 전류 브랜치들(260-1~260-N, N은 2 이상의 자연수)을 포함할 수 있다.

기준 전류 브랜치(250)에 포함된 트랜지스터의 게이트는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 포함된 복수의 미러 전류 트랜지스터들(MTR1~MTR4)의 게이트와 연결될 수 있다.

제1입력 전류(I1)의 크기는 제3바이어스 전압(VB3)의 크기에 따라 고정된 값을 가질 수 있고, 제3입력 전류(I3)의 크기는 제1바이어스 전압(VB1)의 크기에 따라 고정된 값을 가질 수 있다.

전류 합 회로(240B)는 복수의 미러 전류 브랜치들(260-1~260-N) 각각에 의한 제2입력 전류(I2)를 이용하여 생성된 복수의 중간 출력 전압들(VIO1~VION)을 버퍼 회로(290)로 전송할 수 있다.

버퍼 회로(290)는 복수의 중간 출력 전압들(VIO1~VION)을 전류 합 회로(240B)로부터 수신하고, 수신한 복수의 중간 출력 전압들(VIO1~VION) 각각의 구동 커패시티(driving capacity)를 증가시킬 수 있다. 버퍼 회로(290)는 복수의 중간 출력 전압들(VIO1~VION)의 구동 커패시티를 증가시킨 결과로서 복수의 증폭 전압들(VAMP1~VAMPN)을 전력 트랜지스터 회로(300)로 출력할 수 있다.

에러 증폭기(200B)는 복수의 단위 증폭기들을 포함할 수 있다.

전압 레귤레이터(120A-2)는 복수의 단위 전압 레귤레이터를 포함할 수 있다. 복수의 단위 전압 레귤레이터 각각은 에러 증폭기(200B)에 포함된 상기 복수의 단위 증폭기들 중에서 하나의 단위 증폭기, 복수의 전력 트랜지스터들(MP1~MPN) 중에서 하나의 전력 트랜지스터, 및 복수의 피드백 회로들(410-1~410-N) 중에서 하나의 피드백 회로를 포함할 수 있다.

도 4는 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이고, 도 5a 및 도 5b는 본 발명의 실시 예들에 따라 도 4에 도시된 전압 레귤레이터의 상세 블록도이다.

도 1, 도 2, 도 3a, 도 3b, 도 4 및 도 5a를 참조하면, 도 4 및 도 5a에 도시된 에러 증폭기(200A) 및 피드백 네트워크(400)는 도 2 및 도 3a에 도시된 에러 증폭기(200A) 및 피드백 네트워크(400)와 기능 및 성질이 동일할 수 있다. 따라서, 도 4 및 도 5a에서는 에러 증폭기(200A) 및 피드백 네트워크(400)에 대한 설명은 생략하기로 한다.

도 1, 도 2, 도 4 및 도 5a를 참조하면, 전력 트랜지스터 회로(300)는 제2전압 공급 노드(208)와 에러 증폭기(200)의 출력 포트들(204-1~204-N) 사이에 접속되고, 에러 증폭기(200)의 증폭 전압들(VAMP1~VAMPN), 즉 전력 트랜지스터들(MP1~MPN)의 게이트 전압에 기초하여 출력 전압들(VOUT1~VOUTN)의 레벨 및/또는 출력 여부를 조절할 수 있다.

전력 트랜지스터 회로(300)는 제2전압 공급 노드(208)를 통해 공급되는 제2입력 전압(VIN2)을 동작 전압으로서 사용할 수 있다.

전력 트랜지스터 회로(300)에서 출력되는 출력 전압(VOUTi, i는 1 이상 N 이하의 자연수)은 기준 전압(VREF) 및 출력 노드(ONDi)에 연결된 출력 저항들(R1-i 및 R2-i)에 의해 도 2에서 설명한 수학식 1과 같이 결정될 수 있다.

전력 트랜지스터 회로(300)는 복수의 전력 트랜지스터들(MP1~MPN, N은 2 이상의 자연수)을 포함할 수 있다. 전력 트랜지스터들(MP1~MPN)은 NMOS 트랜지스터로 구현될 수 있다.

도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a 및 도 5b를 참조하면, 도 4 및 도 5b에 도시된 에러 증폭기(200B) 및 피드백 네트워크(400)는 도 2 및 도 3b에 도시된 에러 증폭기(200B) 및 피드백 네트워크(400)와 기능 및 성질이 동일할 수 있고, 도 4 및 도 5b에 도시된 전력 트랜지스터 회로(300)는 도 5a에 도시된 전력 트랜지스터 회로(300)와 기능 및 성질이 동일할 수 있다.

따라서, 도 4 및 도 5b에서는 에러 증폭기(200B) 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)에 대한 설명은 생략하기로 한다.

도 5a 또는 도 5b에 도시된 전압 레귤레이터(120B-1 또는 120B-2)는 복수의 단위 전압 레귤레이터를 포함할 수 있다. 복수의 단위 전압 레귤레이터 각각은 에러 증폭기(200A 또는 200B)에 포함된 상기 복수의 단위 증폭기들 중에서 하나의 단위 증폭기, 복수의 전력 트랜지스터들(MP1~MPN) 중에서 하나의 전력 트랜지스터, 및 복수의 피드백 회로들(410-1~410-N) 중에서 하나의 피드백 회로를 포함할 수 있다.

도 6은 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이고, 도 7a 및 도 7b는 본 발명의 실시 예들에 따라 도 6에 도시된 전압 레귤레이터의 상세 블록도이다.

도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6 및 도 7a를 참조하면, 도 6 및 도 7a에 도시된 에러 증폭기(200A) 및 피드백 네트워크(400)는 도 2, 도 3a, 도 4 및 도 5a에 도시된 에러 증폭기(200A) 및 피드백 네트워크(400)와 기능 및 성질이 동일할 수 있다. 따라서, 도 6 및 도 7a에서는 에러 증폭기(200A) 및 피드백 네트워크(400)에 대한 설명은 생략하기로 한다.

도 1, 도 2, 도 6 및 도 7a를 참조하면, 전력 트랜지스터 회로(300)는 복수의 구동 전압 노드들(209-1~209-N, N은 2 이상의 자연수)과 에러 증폭기(200A)의 출력 포트들(204-1~204-N) 사이에 접속되고, 에러 증폭기(200)의 증폭 전압들(VAMP1~VAMPN), 즉 전력 트랜지스터들(MP1~MPN)의 게이트 전압에 기초하여 출력 전압들(VOUT1~VOUTN)의 레벨 및/또는 출력 여부를 조절할 수 있다.

예컨대, 전력 트랜지스터 회로(300)에 포함된 i-번째 전력 트랜지스터(MPi, i는 1 이상 N 이하의 자연수)는 i-번째 구동 전압 노드(209-i)로부터 i-번째 구동 전압(VPWRi)을 수신하여 i-번째 구동 전압(VPWRi)을 동작 전압으로서 사용할 수 있다.

도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6, 도 7a 및 도 7b를 참조하면, 도 6 및 도 7b에 도시된 에러 증폭기(200B) 및 피드백 네트워크(400)는 도 2, 도 3b, 도 4 및 도 5b에 도시된 에러 증폭기(200B) 및 피드백 네트워크(400)와 기능 및 성질이 동일할 수 있고, 도 6 및 도 7b에 도시된 전력 트랜지스터 회로(300)는 도 7a에 도시된 전력 트랜지스터 회로(300)와 기능 및 성질이 동일할 수 있다.

따라서, 도 6 및 도 7b에서는 에러 증폭기(200B), 전력 트랜지스터 회로(300) 및 피드백 네트워크(400)에 대한 설명은 생략하기로 한다.

도 7a 또는 도 7b에 도시된 전압 레귤레이터(120C-1 또는 120C-2)는 복수의 단위 전압 레귤레이터를 포함할 수 있다. 복수의 단위 전압 레귤레이터 각각은 에러 증폭기(200A 또는 200B)에 포함된 상기 복수의 단위 증폭기들 중에서 하나의 단위 증폭기, 복수의 전력 트랜지스터들(MP1~MPN) 중에서 하나의 전력 트랜지스터, 및 복수의 피드백 회로들(410-1~410-N) 중에서 하나의 피드백 회로를 포함할 수 있다.

도 8은 본 발명의 실시 예들에 따라 도 1에 도시된 전압 레귤레이터의 블록도이고, 도 9a 및 도 9b는 본 발명의 실시 예들에 따라 도 8에 도시된 전압 레귤레이터의 상세 블록도이다.

도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6, 도 7a, 도 7b, 도 8 및 도 9a를 참조하면, 도 8 및 도 9a에 도시된 에러 증폭기(200A) 및 전력 트랜지스터 회로(300)는 도 6 및 도 7a에 도시된 에러 증폭기(200A) 및 전력 트랜지스터 회로(300)와 기능 및 성질이 동일할 수 있다. 따라서, 도 8 및 도 9a에서는 에러 증폭기(200A) 및 전력 트랜지스터 회로(300)에 대한 설명은 생략하기로 한다.

도 1, 도 2, 도 8 및 도 9a를 참조하면, 복수의 전력 트랜지스터들(MP1~MPN)은 복수의 전력 트랜지스터들(MP1~MPN) 각각의 소스들이 서로 연결될 수 있다. 따라서, 복수의 전력 트랜지스터들(MP1~MPN)은 출력 전압(VOUT1)의 출력을 위해, 하나의 커패시터(C1) 및 하나의 저항(ESR1)을 공유하고, 복수의 전력 트랜지스터들(MP1~MPN)은 하나의 출력 전압(VOUT1)만을 출력할 수 있다.

피드백 네트워크(400)는 하나의 피드백 회로를 포함할 수 있다. 따라서, 도 8 및 도 9a에 도시된 피드백 네트워크(400)는 피드백 회로와 동일한 의미일 수 있다.

피드백 네트워크(400)는 전력 트랜지스터 회로(300)로부터 출력 전압(VOUT1)을 수신할 수 있다. 피드백 네트워크(400)는 출력 노드(OND1)와 에러 증폭기(200A)의 입력 포트들(202-1~202-N)에 연결되고, 출력 노드(OND1)의 출력 전압(VOUT1)에 기초하여 제1피드백 전압(VFB1)을 생성할 수 있다.

피드백 네트워크(400)는 생성한 제1피드백 전압(VFB1)을 입력 포트들(202-1~202-N) 각각으로 전송할 수 있다.

도 1, 도 2, 도 3a, 도 3b, 도 4, 도 5a, 도 5b, 도 6, 도 7a, 도 7b, 도 8, 도 9a 및 도 9b를 참조하면, 도 8 및 도 9b에 도시된 에러 증폭기(200B) 및 전력 트랜지스터 회로(300)는 도 6 및 도 7b에 도시된 에러 증폭기(200B) 및 전력 트랜지스터 회로(300)와 기능 및 성질이 동일할 수 있고, 도 8 및 도 9b에 도시된 커패시터(C1), 저항(ESR1) 및 피드백 네트워크(400)는 도 9a에 도시된 커패시터(C1), 저항(ESR1) 및 피드백 네트워크(400)와 기능 및 성질이 동일할 수 있다.

따라서, 도 8 및 도 9b에서는 에러 증폭기(200B), 전력 트랜지스터 회로(300), 피드백 네트워크(400), 커패시터(C1) 및 저항(ESR1)에 대한 설명은 생략하기로 한다.

도 9a 또는 도 9b에 도시된 전압 레귤레이터(120B-1 또는 120B-2)는 복수의 단위 전압 레귤레이터를 포함할 수 있다. 복수의 단위 전압 레귤레이터 각각은 에러 증폭기(200A 또는 200B)에 포함된 상기 복수의 단위 증폭기들 중에서 하나의 단위 증폭기, 복수의 전력 트랜지스터들(MP1~MPN) 중에서 하나의 전력 트랜지스터, 및 피드백 네트워크(400)를 포함할 수 있다.

상기 복수의 단위 전압 레귤레이터 각각은 전류 합 트랜지스터(ITR1), 기준 전압 트랜지스터(ITR2), 기준 전류 브랜치(250) 및 피드백 네트워크(400)를 공유할 수 있다.

복수의 차동 입력 트랜지스터들(FTR1~FTRN)의 특성은 서로 동일할 수 있고, 복수의 미러 전류 브랜치들(260-1~260-N)의 특성은 서로 동일할 수 있고, 복수의 전력 트랜지스터들(MP1~MPN)의 특성은 서로 동일할 수 있다. 따라서, 상기 복수의 단위 전압 레귤레이터들 각각의 특성은 서로 동일할 수 있다.

도 10은 도 1에 도시된 전압 레귤레이터를 포함하는 모바일 장치의 블록도를 나타낸다. 도 1 부터 도 10을 참조하면, 모바일 장치(500)는 전력 관리 IC(510), 애플리케이션 프로세서(application processor(AP), 520), 메모리 컨트롤러(530), 및 메모리(540)를 포함할 수 있다.

모바일 장치(500)는 랩탑 컴퓨터, 이동 전화기, 스마트폰, 태블릿 PC, PDA(personal digital assistant), EDA (enterprise digital assistant), 디지털 스틸 카메라(digital still camera), 디지털 비디오 카메라(digital video camera), PMP(portable multimedia player), PND(personal navigation device 또는 portable navigation device), 휴대용 게임 콘솔(handheld game console), 모바일 인터넷 장치(mobile internet device(MID)), 웨어러블 컴퓨터, 사물 인터넷 (internet of things(IoT)) 장치, 만물 인터넷 (internet of everything(IoE)) 장치, 드론(drone), 또는 e-북(e-book)으로 구현될 수 있다.

전력 관리 IC(510)는 AP(520)의 제어에 따라 각 장치(520, 530 및 540)에 전력을 공급할 수 있다.

전력 관리 IC(510)는 각 전압(VIN1, VIN2, 및 VIN3)을 생성하는 각 전압 레귤레이터(511, 512, 및 513)를 포함할 수 있다. 예컨대, 각 전압 레귤레이터(511, 512, 및 513)는 LDO 전압 레귤레이터 또는 스위칭 전압 레귤레이터(예컨대, 벅 컨버터(buck converter))를 의미할 수 있다. 예컨대, 각 전압 레귤레이터(511, 512, 및 513)는 도 1부터 도 9b을 참조하여 설명된 전압 레귤레이터(120A, 120B, 120C, 또는 120D)를 의미할 수 있다.

비록 도 10에서는 하나의 전압 레귤레이터(511, 512 또는 513)를 이용하여 하나의 기능 블록(520, 530 또는 540)에 하나의 전압(VIN1, VIN2 또는 VIN3)을 공급하는 전력 관리 IC(510)가 도시되어 있으나, 이에 한정되는 것은 아니다.

즉, 전력 관리 IC(510)는, 하나의 전압 레귤레이터(511, 512 또는 513)를 이용하여, AP(520), 메모리 컨트롤러(530) 및 메모리(540) 중에서 2개 이상의 기능 블록들(520, 530 및 540)로 전압을 공급할 수 있다.

제1전압 레귤레이터(511)는 AP(520)로 공급될 제3전압(VIN3)을 생성할 수 있고, 제2전압 레귤레이터(512)는 메모리 컨트롤러(530)로 공급될 제1전압(VIN1)을 생성할 수 있고, 제3전압 레귤레이터(513)는 메모리(540)로 공급될 제2전압(VIN2)을 생성할 수 있다.

AP(520)는 전력 관리 IC(510)로부터 제3전압(VIN3)을 수신하고, 제3전압(VIN3)을 동작 전원으로 이용하여 메모리 컨트롤러(530)의 동작을 전반적으로 제어할 수 있다. AP(520)는 메모리 컨트롤러(530)를 통해 메모리(540)의 리드(read)/라이트(write)를 제어할 수 있다.

AP(520)는 전력 관리기(525)를 포함할 수 있다. 전력 관리기(525)는, AP(520)의 제어에 의해, 모바일 장치(500)의 전력 관리를 위하여 전력 관리 IC(510)로 출력되는 출력 신호(또는 출력 전압)(PS)를 턴-온(turn-on)/턴-오프(turn-off) 할 수 있다.

싱글 파워(VIN1)를 사용하는 메모리 컨트롤러(530)는 전압 레귤레이터 (531), 호스트 인터페이스(533), 로직 회로(535), 및 메모리 인터페이스(537)를 포함할 수 있다.

전압 레귤레이터(531)는 도 1부터 도 9B를 참조하여 설명된 전압 레귤레이터(120A, 120B, 120C, 또는 120D)를 의미할 수 있다. 전압 레귤레이터(531)는 출력 전압(VOUT)을 로직 회로(535)로 공급할 수 있다. 비록, 도 10에는 출력 전압 (VOUT)이 로직 회로(535)로 공급되는 실시 예가 도시되어 있으나, 출력 전압 (VOUT)은 호스트 인터페이스(533) 및/또는 메모리 인터페이스(537)로 공급될 수도 있다.

호스트 인터페이스(533)는 AP(520)와 로직 회로(535) 사이에서 주고받는 신호들을 인터페이스할 수 있다. 메모리 인터페이스(537)는 로직 회로(535)와 메모리(540) 사이에 주고받는 신호들을 인터페이스할 수 있다. 예컨대, 메모리 인터페이스(537)는 메모리 컨트롤러 인터페이스를 의미할 수 있다.

제3전압(VIN3)을 사용하는 AP(520)는 메모리 컨트롤러(530)의 동작을 제어하고, 신호들을 메모리 컨트롤러(530)와 주고받을 수 있다. 메모리 컨트롤러(530)는, AP(520)의 제어에 따라, 메모리(540)의 동작, 예컨대 데이터 라이트 동작과 데이터 리드 동작을 제어하고, 메모리(540)와 데이터를 주고받을 수 있다.

제2전압(VIN2)을 사용하는 메모리(540)는 휘발성 메모리 또는 불휘발성 메모리로 구현될 수 있다. 상기 휘발성 메모리는 RAM(random access memory), DRAM(dynamic RAM), 또는 SRAM (static RAM)을 의미할 수 있다. 상기 불휘발성 메모리는 EEPROM(electrically erasable programmable read-only memory), 플래시(flash) 메모리, MRAM(magnetic RAM), 스핀전달토크 MRAM(spin-transfer torque MRAM), FeRAM(ferroelectric RAM), PRAM(phase change RAM), 또는 저항 메모리(resistive RAM)를 의미할 수 있다.

본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

100: 집적 회로
110: 바이어스 회로
120: 전압 레귤레이터
200: 에러 증폭기
220: 차동 입력 회로
240: 전류 합 회로
290: 버퍼 회로
300: 전력 트랜지스터 회로
400: 피드백 네트워크

Claims

제1출력 신호와 제2출력 신호를 생성하는 에러 증폭기;
상기 제1출력 신호에 응답하여 게이팅되는 제1전력 트랜지스터; 및
상기 제2출력 신호에 응답하여 게이팅되는 제2전력 트랜지스터를 포함하고,
상기 에러 증폭기는,
제1트랜지스터의 제1게이트로 입력되는 기준 전압과 제2트랜지스터의 제2게이트로 입력되는 제1피드백 전압의 차이를 증폭하여 상기 제1출력 신호를 생성하는 제1증폭기; 및
상기 제1트랜지스터의 상기 제1게이트로 입력되는 상기 기준 전압과 제3트랜지스터의 제3게이트로 입력되는 제2피드백 전압의 차이를 증폭하여 상기 제2출력 신호를 생성하는 제2증폭기를 포함하고,
상기 제1증폭기와 상기 제2증폭기는 상기 제1트랜지스터를 공유하는 전압 레귤레이터.
제1 항에 있어서,
상기 제1트랜지스터의 특성, 상기 제2트랜지스터의 특성 및 상기 제3트랜지스터의 특성은 서로 동일한 전압 레귤레이터.
제2 항에 있어서,
상기 제1증폭기는 상기 제2트랜지스터로부터 전압을 수신하여 버퍼 회로로 제1중간 출력 신호를 출력하는 제1미러 전류 브랜치와, 상기 제1트랜지스터로부터 전압을 수신하여 상기 제1미러 전류 브랜치의 출력 여부를 결정하는 기준 전류 브랜치를 포함하고,
상기 제2증폭기는 상기 제3트랜지스터로부터 전압을 수신하여 상기 버퍼 회로로 제2중간 출력 신호를 출력하는 제2미러 전류 브랜치와, 상기 제1트랜지스터로부터 전압을 수신하여 상기 제2미러 전류 브랜치의 출력 여부를 결정하는 상기 기준 전류 브랜치를 포함하고,
상기 제1증폭기와 상기 제2증폭기는 상기 기준 전류 브랜치를 공유하는 전압 레귤레이터.
제3 항에 있어서,
상기 에러 증폭기는 제1버퍼 및 제2버퍼를 포함하는 버퍼 회로를 더 포함하고,
상기 제1버퍼는 상기 제1중간 출력 신호의 구동 커패시티를 증가시켜 상기 제1출력 신호를 생성하고,
상기 제2버퍼는 상기 제2중간 출력 신호의 구동 커패시티를 증가시켜 상기 제2출력 신호를 생성하는 전압 레귤레이터.
제4 항에 있어서,
상기 기준 전류 브랜치의 특성, 상기 제1미러 전류 브랜치의 특성 및 상기 제2미러 전류 브랜치의 특성은 서로 동일한 전압 레귤레이터.
제4 항에 있어서,
상기 에러 증폭기, 상기 제1전력 트랜지스터 및 상기 제2전력 트랜지스터로 제1동작 전압을 공급하는 제1파워 라인을 더 포함하는 전압 레귤레이터.
제4 항에 있어서,
상기 에러 증폭기로 제1동작 전압을 공급하는 제1파워 라인; 및
상기 제1전력 트랜지스터 및 상기 제2전력 트랜지스터로 제2동작 전압을 공급하는 제2파워 라인을 더 포함하고,
상기 제1동작 전압의 레벨과 상기 제2동작 전압의 레벨은 서로 다른 전압 레귤레이터.
제4 항에 있어서,
상기 에러 증폭기로 제1동작 전압을 공급하는 제1파워 라인;
상기 제1전력 트랜지스터로 제2동작 전압을 공급하는 제2파워 라인; 및
상기 제2전력 트랜지스터로 제3동작 전압을 공급하는 제3파워 라인을 더 포함하고,
상기 제1동작 전압의 레벨, 상기 제2동작 전압의 레벨과 상기 제3동작 전압의 레벨은 서로 다른 전압 레귤레이터.
제4 항에 있어서,
상기 에러 증폭기로 제1동작 전압을 공급하는 제1파워 라인;
상기 제1전력 트랜지스터로 제2동작 전압을 공급하는 제2파워 라인; 및
상기 제2전력 트랜지스터로 제3동작 전압을 공급하는 제3파워 라인을 더 포함하고,
상기 제1동작 전압의 레벨, 상기 제2동작 전압의 레벨과 상기 제3동작 전압의 레벨은 서로 다르고,
상기 제1전력 트랜지스터의 제1소스와 상기 제2전력 트랜지스터의 제2소스는 서로 연결된 전압 레귤레이터.
전압 레귤레이터; 및
상기 전압 레귤레이터로 동작 전원을 공급하는 적어도 하나의 전력원을 포함하고,
상기 전압 레귤레이터는,
제1출력 신호와 제2출력 신호를 생성하는 에러 증폭기;
상기 제1출력 신호에 응답하여 게이팅되는 제1전력 트랜지스터; 및
상기 제2출력 신호에 응답하여 게이팅되는 제2전력 트랜지스터를 포함하고,
상기 에러 증폭기는,
제1트랜지스터의 제1게이트로 입력되는 기준 전압과 제2트랜지스터의 제2게이트로 입력되는 제1피드백 전압의 차이를 증폭하여 상기 제1출력 신호를 생성하는 제1증폭기; 및
상기 제1트랜지스터의 상기 제1게이트로 입력되는 상기 기준 전압과 제3트랜지스터의 제3게이트로 입력되는 제2피드백 전압의 차이를 증폭하여 상기 제2출력 신호를 생성하는 제2증폭기를 포함하고,
상기 제1증폭기와 상기 제2증폭기는 상기 제1트랜지스터를 공유하는 집적 회로.