KR102451155B1 - Semiconductor device design method and sysyem - Google Patents

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KR102451155B1 KR1020170158216A KR20170158216A KR102451155B1 KR 102451155 B1 KR102451155 B1 KR 102451155B1 KR 1020170158216 A KR1020170158216 A KR 1020170158216A KR 20170158216 A KR20170158216 A KR 20170158216A KR 102451155 B1 KR102451155 B1 KR 102451155B1
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Abstract

반도체 장치의 설계 방법 및 시스템이 제공된다. 반도체 장치의 설계 시스템은, 프로세서; IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보를 저장하되, 상기 물리적 정보는 메탈 레이어 및 비아에 관한 정보를 포함하는 스토리지; 및 상기 프로세서에 의해 실행되어, 상기 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구(25)를 포함하는 메모리를 포함하고, 상기 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 상기 비아는 상기 제1 메탈 레이어와 상기 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 상기 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고, 상기 P&R 도구는 상기 제1 비아와 상기 제2 비아 사이의 스페이싱 룰(spacing rule) 정보와 상기 제2 메탈 레이어의 피치 정보에 기초하여 상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정한다.A method and system for designing a semiconductor device are provided. A design system for a semiconductor device includes: a processor; a storage for storing physical information used for automated design of an integrated circuit (IC), wherein the physical information includes information on metal layers and vias; and a memory including a P&R (Place & Route) tool 25 that is executed by the processor and performs an automated design based on the physical information, wherein the metal layer is formed at different levels layer, a second metal layer, and a third metal layer, wherein the via includes a first via for connecting the first metal layer and the second metal layer, and the second metal layer and the third metal layer. a second via for connecting, wherein the P&R tool is configured to: the first metal layer; and A starting position of the generation of a routing track for any one of the third metal layers is adjusted.

Description

반도체 장치의 설계 방법 및 시스템{SEMICONDUCTOR DEVICE DESIGN METHOD AND SYSYEM}Semiconductor device design method and system {SEMICONDUCTOR DEVICE DESIGN METHOD AND SYSYEM}

본 발명은 반도체 장치의 설계 방법 및 시스템에 관한 것이다. 구체적으로, 본 발명은 반도체 장치의 자동화 설계를 수행하는 방법 및 시스템에 관한 것이다.The present invention relates to a method and system for designing a semiconductor device. Specifically, the present invention relates to a method and system for performing automated design of a semiconductor device.

컴퓨팅 시스템을 이용하여 IC(Integrated Circuit)에 대한 설계 작업, 레이아웃 작업, 테스트 작업 등을 자동화하기 위해 EDA(Electronic Design Automation) 도구와 같은 다양한 설계 도구가 사용된다. 예를 들어 EDA 도구를 이용하여 메탈에 대한 라우팅 트랙(routing track)을 생성하고, 메탈, 비아 등을 배치하고 이들을 배선으로 연결하는 작업을 자동화하여 수행할 수 있다. 이를 위해 EDA 도구는 예컨대 P&R(Place & Routing) 도구를 포함할 수 있다. 이와 같이 설계된 레이아웃에 따라 추후 물리적인 칩이 구현될 수 있다.Various design tools such as Electronic Design Automation (EDA) tools are used to automate design work, layout work, test work, and the like for an integrated circuit (IC) using a computing system. For example, the EDA tool can be used to create a routing track for metal, place metals, vias, and the like, and automate tasks to connect them with wires. To this end, the EDA tool may include, for example, a Place & Routing (P&R) tool. A physical chip may be implemented later according to the designed layout.

IC에서 다양한 소자들 사이의 전기적 접속을 제공하는 메탈의 경우, EDA 도구를 이용하여 생성된 메탈 라우팅 트랙은 일정한 선호 방향(preferred direction)을 갖도록 생성되며, 메탈은 상기 메탈 라우팅 트랙에 기반하여 배치된다.For metal that provides electrical connections between the various components in an IC, a metal routing track created using an EDA tool is created with a certain preferred direction, and the metal is placed based on the metal routing track. .

한편, 메탈과 메탈 사이에 형성되어 전기적 접속을 제공하는 비아들 사이에서 설계상 제약 조건(또는 디자인 룰(design rule))이 주어질 수 있다. 예를 들어, 제1 레벨을 갖는 제1 메탈 상에 형성되는 제1 비아와, 제1 레벨과 다른 제2 레벨을 갖는 제2 메탈 상에 형성되는 제2 비아는 서로 간에 일정 거리 이상 이격되어야 한다는 스페이싱 룰(spacing rule)이 설계상 제약 조건으로 주어질 수 있다.Meanwhile, a design constraint (or a design rule) may be given between the metal and the vias that are formed between the metal and provide an electrical connection. For example, a first via formed on a first metal having a first level and a second via formed on a second metal having a second level different from the first level should be spaced apart from each other by a predetermined distance or more. A spacing rule may be given as a design constraint.

이 경우 스페이싱 룰을 만족하는 비아 랜딩 포인트(via landing point)가 많아지도록 IC를 설계할수록 우회(detour)하지 않는 메탈 라우트(metal route)를 많이 확보할 수 있어, 라우트 자원(route resource)를 절약하고 타이밍 성능(timing performance)를 높일 수 있다.In this case, the more the IC is designed to have more via landing points that satisfy the spacing rule, the more metal routes that do not detour can be secured, saving route resources and Timing performance can be improved.

본 발명이 해결하고자 하는 기술적 과제는 비아 랜딩 포인트(via landing point)를 최대한 확보하고 메탈 라우트(metal route)의 우회(detour)를 최소화하기 위한 반도체 장치의 설계 시스템을 제공하는 것이다.SUMMARY The technical problem to be solved by the present invention is to provide a design system for a semiconductor device for maximally securing a via landing point and minimizing the detour of a metal route.

본 발명이 해결하고자 하는 다른 기술적 과제는 비아 랜딩 포인트를 최대한 확보하고 메탈 라우트의 우회를 최소화하기 위한 반도체 장치의 설계 방법을 제공하는 것이다.Another technical problem to be solved by the present invention is to provide a method of designing a semiconductor device for maximally securing a via landing point and minimizing bypass of a metal route.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 해당 기술 분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the following description.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템은, 프로세서; IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보를 저장하되, 물리적 정보는 메탈 레이어 및 비아에 관한 정보를 포함하는 스토리지; 및 프로세서에 의해 실행되어, 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 포함하는 메모리를 포함하고, 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 비아는 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고, P&R 도구는 제1 비아와 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 제2 메탈 레이어의 피치 정보에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정한다.According to an embodiment of the present invention, there is provided a design system for a semiconductor device, comprising: a processor; a storage for storing physical information used for automated design of an integrated circuit (IC), the physical information including information about metal layers and vias; and a memory including a P&R (Place & Route) tool that is executed by the processor to perform an automated design based on physical information, wherein the metal layer is a first metal layer and a second metal layer formed at different levels and a third metal layer, wherein the vias include a first via for connecting the first metal layer and the second metal layer, and a second via for connecting the second metal layer and the third metal layer, and P&R The tool performs a routing track for any one of the first metal layer and the third metal layer based on the via spacing rule information between the first via and the second via and the pitch information of the second metal layer. ) to adjust the starting position of the

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 프로세서를 이용하여 실행되고, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 이용하여, 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보를 획득하고, P&R 도구를 이용하여, 제2 메탈 레이어의 피치 정보를 획득하고, P&R 도구를 이용하여, 비아 스페이싱 룰 정보와 피치 정보로부터 제1 라우팅 트랙과 제3 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고, P&R 도구를 이용하여, 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 대상 오프셋에 기초하여 조정하는 것을 포함한다.A method for designing a semiconductor device according to an embodiment of the present invention for achieving the above technical problem is performed by using a processor and performing automated design based on physical information used for automated design of an integrated circuit (IC). Via spacing rule between the first via for connecting the first metal layer and the second metal layer and the second via for connecting the second metal layer and the third metal layer using a P&R (Place & Route) tool (via spacing rule) information is obtained, and the pitch information of the second metal layer is obtained using the P&R tool, and the first routing track and the third routing track are obtained from the via spacing rule information and the pitch information by using the P&R tool. Calculate a target offset defined between including adjusting.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 스토리지에 저장된, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보 중 메탈 레이어 및 비아에 관한 정보를 리드(read)하되, 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 비아는 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고, 입출력 디바이스을 통해 제1 비아와 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 제2 메탈 레이어의 피치 정보를 제공받고, 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정하는 것을 포함한다.In a method for designing a semiconductor device according to an embodiment of the present invention for achieving the above technical problem, information about a metal layer and a via among physical information stored in a storage and used for automated design of an integrated circuit (IC) is read ( read), but the metal layer includes a first metal layer, a second metal layer, and a third metal layer formed at different levels, and the via includes a first via for connecting the first metal layer and the second metal layer; , a second via for connecting the second metal layer and the third metal layer, and via spacing rule information and pitch information of the second metal layer between the first via and the second via through an input/output device. and adjusting a generation start position of a routing track for any one of the first metal layer and the third metal layer.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템을 설명하기 위한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법의 일례를 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다.1 is a block diagram illustrating a design system for a semiconductor device according to an embodiment of the present invention.
2 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.
3 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.
4 and 5 are diagrams for explaining an example of a method of designing a semiconductor device according to an embodiment of the present invention.
6 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.
7 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.
8 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.
9 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.
10 is a flowchart illustrating a method of designing a semiconductor device according to an embodiment of the present invention.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템을 설명하기 위한 블록도이다.1 is a block diagram illustrating a design system for a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 프로세서(10), 메모리(20), 스토리지(30) 및 입출력 디바이스(40)를 포함할 수 있다. 여기서 프로세서(10), 메모리(20), 스토리지(30) 및 입출력 디바이스(40)는 버스(50)를 통해 전기적으로 접속되어 데이터를 서로 주고 받을 수 있다.Referring to FIG. 1 , a design system 1 of a semiconductor device according to an exemplary embodiment may include a processor 10 , a memory 20 , a storage 30 , and an input/output device 40 . Here, the processor 10 , the memory 20 , the storage 30 , and the input/output device 40 may be electrically connected through the bus 50 to exchange data with each other.

프로세서(10)는 반도체 장치의 설계 시스템(1)을 전반적으로 제어한다. 예를 들어, 프로세서(10)는 메모리(20)에 적재된 소프트웨어를 실행시키고, 그 결과를 메모리(20), 스토리지(30) 또는 입출력 디바이스(40)에 전달할 수 있다. 또한, 프로세서(10)는 메모리(20), 스토리지(30) 또는 입출력 디바이스(40)로부터 데이터를 리드(read)하거나, 메모리(20), 스토리지(30) 또는 입출력 디바이스(40)에 데이터를 라이트(write)할 수도 있다.The processor 10 generally controls the design system 1 of the semiconductor device. For example, the processor 10 may execute software loaded in the memory 20 , and transmit the result to the memory 20 , the storage 30 , or the input/output device 40 . In addition, the processor 10 reads data from the memory 20 , the storage 30 or the input/output device 40 , or writes data to the memory 20 , the storage 30 or the input/output device 40 . You can also write

본 실시예에서, 프로세서(10)는 특히 메모리(20)에 적재된 EDA(Electronic Design Automation) 도구(23)를 실행할 수 있다. 그리고 EDA 도구(23)는 특히 배치 및 라우팅을 수행하기 위한 P&R(Place & Routing) 도구(25)를 포함할 수 있다.In the present embodiment, the processor 10 may specifically execute an Electronic Design Automation (EDA) tool 23 loaded in the memory 20 . And the EDA tool 23 may include a Place & Routing (P&R) tool 25 specifically for performing placement and routing.

메모리(20)는 프로세서(10)에서 실행하기 위한 소프트웨어를 포함할 수 있다. 구체적으로, 메모리(20)는 반도체 장치에 대한 자동화 설계를 수행하기 위해 필요한 EDA 도구(23) 및 P&R 도구(25) 등을 포함할 수 있다.The memory 20 may include software for execution by the processor 10 . Specifically, the memory 20 may include an EDA tool 23 , a P&R tool 25 , and the like necessary to perform an automated design for a semiconductor device.

EDA 도구(23)는 설계 작업, 레이아웃 작업, 테스트 작업 등을 자동화하기 위해 사용된다. The EDA tool 23 is used to automate design work, layout work, test work, and the like.

P&R 도구(25)는 반도체 장치의 공정 환경(processing environment)을 반영한 디자인 룰(design rule)에 기초하여 생성된 P&R 테크놀로지 파일(P&R technology file)을 바탕으로 메탈에 대한 라우팅 트랙(routing track), 메탈, 비아 등을 생성하고 배치한다. 상기 디자인 룰은 예를 들어 반도체 장치를 이루는 회로 요소들 간에 일정 거리 이상 이격되어야 하는 제약 조건에 해당하는 스페이싱 룰(spacing rule)이나, 메탈 사이의 피치에 대한 룰과 같은 정보를 포함할 수 있다. 한편, P&R 테크놀로지 파일은 예를 들어 메탈, 비아 등에 관한 물리적(physical) 정보들을 포함할 수 있다.The P&R tool 25 includes a routing track for metal, a metal based on a P&R technology file generated based on a design rule reflecting the processing environment of the semiconductor device. , vias, etc. are created and placed. The design rule may include, for example, information such as a spacing rule corresponding to a constraint that circuit elements constituting a semiconductor device must be spaced apart from each other by a predetermined distance or more, or a rule regarding a pitch between metals. Meanwhile, the P&R technology file may include, for example, physical information on metals, vias, and the like.

예를 들어 P&R 도구(25)는 P&R 테크놀로지 파일의 다양한 물리적 정보에 기반하여, 메탈에 대한 라우팅 트랙(routing track)을 자동적으로 생성할 수 있다. 여기서 라우팅 트랙은 메탈을 배치하고 배선을 형성하기 위한 가상의 선을 말한다. 또한, P&R 도구(25)는 생성된 라우팅 트랙에 기반하여 메탈을 배치하고, 비아들 간에 일정 거리 이상 이격되어야 하는 제약 조건에 해당하는 비아 스페이싱 룰(via spacing rule)을 만족하는 비아를 배치한 후, 이들 사이의 배선을 형성할 수 있다.For example, the P&R tool 25 may automatically generate a routing track for the metal based on various physical information of the P&R technology file. Here, the routing track refers to an imaginary line for placing metal and forming wiring. In addition, the P&R tool 25 places metal based on the generated routing track, and after placing vias that satisfy the via spacing rule corresponding to the constraint that the vias must be spaced apart by a certain distance or more, , a wiring between them can be formed.

본 발명의 몇몇의 실시예에서, 메모리(20)는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory) 등을 비롯한 휘발성 메모리를 포함할 수 있다. 그러나 본 발명의 범위가 이에 제한되는 것은 아니고, 메모리(20)는 프로세서(10)가 액세스할 수 있는 임의의 타입의 메모리, 예컨대 플래시 메모리, PRAM(Phase-change Random Access Memory), MRAM(Magnetic Random Access Memory), FeRAM(Ferroelectric Random Access Memory) 등의 비휘발성 메모리를 포함할 수도 있다.In some embodiments of the present invention, memory 20 may include volatile memory, including static random access memory (SRAM), dynamic random access memory (DRAM), and the like. However, the scope of the present invention is not limited thereto, and the memory 20 may include any type of memory that the processor 10 can access, such as flash memory, phase-change random access memory (PRAM), magnetic random access memory (MRAM). Access Memory), and may include non-volatile memory such as Ferroelectric Random Access Memory (FeRAM).

스토리지(30)는 반도체 장치의 설계 시스템(1)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 스토리지(30)는 반도체 장치의 공정 환경을 반영한 디자인 룰에 기초하여 생성된 P&R 테크놀로지 파일과 같은, 반도체 장치의 설계상 필요한 다양한 요소들에 대한 물리적 정보들을 저장할 수 있다. 상기 물리적 정보들은 예컨대 메탈, 비아 등에 관한 물리적 정보들을 포함할 수 있다. 이에 따라 P&R 도구(25)는 스토리지(30)로부터 제공받은 상기 물리적 정보에 기반하여 배치 및 라우팅을 수행할 수 있다. 나아가, 스토리지(30)는 프로세서(10)가 실행하는 다양한 소프트웨어의 동작에 필요한 다양한 데이터를 저장할 수도 있다.The storage 30 may store data necessary for the operation of the design system 1 of the semiconductor device. For example, the storage 30 may store physical information about various elements necessary for designing a semiconductor device, such as a P&R technology file generated based on a design rule reflecting a process environment of the semiconductor device. The physical information may include, for example, physical information on a metal, a via, or the like. Accordingly, the P&R tool 25 may perform arrangement and routing based on the physical information provided from the storage 30 . Furthermore, the storage 30 may store various data necessary for the operation of various software executed by the processor 10 .

본 발명의 몇몇의 실시예에서, 스토리지(30)는 HDD(Hard Disk Drive), SSD(Solid State Drive) 및 각종 메모리 카드 등으로 구현될 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.In some embodiments of the present invention, the storage 30 may be implemented as a hard disk drive (HDD), a solid state drive (SSD), and various memory cards, but the scope of the present invention is not limited thereto.

입출력 디바이스(40)는 사용자로부터 데이터를 입력받거나, 사용자에게 데이터를 제공한다. 예를 들어, 입출력 디바이스(40)는 P&R 테크놀로지 파일과 같은 반도체 장치의 설계상 필요한 다양한 요소들에 대한 물리적 정보들을 사용자로부터 제공받을 수 있다. 한편, 입출력 디바이스(40)는 디스플레이 장치로서 반도체 장치의 설계 동작에서의 경과 및 처리 결과 등을 사용자에게 디스플레이할 수도 있다.The input/output device 40 receives data from a user or provides data to the user. For example, the input/output device 40 may receive physical information about various elements necessary for designing a semiconductor device, such as a P&R technology file, from a user. Meanwhile, the input/output device 40 may display progress and processing results in the design operation of the semiconductor device to the user as a display device.

본 발명의 몇몇의 실시예에서, 반도체 장치의 설계 시스템(1)은 반도체 장치를 설계하기 위한 전용 장치로서 구현될 수도 있고, 다양한 설계 및 배치 도구를 실행하는 범용 컴퓨팅 시스템으로서 구현될 수도 있다.In some embodiments of the present invention, the design system 1 of a semiconductor device may be implemented as a dedicated device for designing a semiconductor device, or may be implemented as a general-purpose computing system for executing various design and placement tools.

이하에서는, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)이 동작하는 구체적인 내용을 설명하도록 한다.Hereinafter, detailed operation of the design system 1 of a semiconductor device according to an embodiment of the present invention will be described.

도 2는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.2 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.

도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은 메탈의 배치를 위한 가상의 선에 해당하는 라우팅 트랙을 사용자에게 디스플레이할 수 있다.Referring to FIG. 2 , in the method of designing a semiconductor device according to an embodiment of the present invention, a routing track corresponding to a virtual line for metal arrangement may be displayed to a user.

라우팅 트랙은 일반적으로 미리 정해진 간격 값에 따라 반도체 장치의 설계 영역에 반복하여 생성된다. 예를 들어, 라우팅 트랙은 물리적 설계(physical design) 영역의 하단에서부터 상단을 향해 일정한 간격으로 반복 생성될 수 있다. 그러나 경우에 따라서는, 동일한 레이어에 해당하는 라우팅 트랙들이라고 하더라도, 그 일부 영역에서는 라우팅 트랙들 사이의 간격이 제1 간격이고 다른 일부 영역에서는 라우팅 트랙들 사이의 간격이 제1 간격과 다른 제2 간격을 가지도록 생성될 수 있다. 그리고, 라우팅 트랙은 일반적으로 일정한 선호 방향(preferred direction)에 따르도록 생성될 수 있다.A routing track is typically created repeatedly in a design area of a semiconductor device according to a predetermined interval value. For example, the routing track may be repeatedly generated at regular intervals from the bottom to the top of the physical design area. However, in some cases, even for routing tracks corresponding to the same layer, the interval between the routing tracks is the first interval in some areas, and the interval between the routing tracks is different from the first interval in some areas. It can be created to have a gap. And, routing tracks can be created to generally follow a certain preferred direction.

예컨대, 스토리지(30)에 저장된 메탈에 대한 물리적 정보는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어에 관한 정보를 포함할 수 있다.For example, the physical information about the metal stored in the storage 30 may include information about the first metal layer, the second metal layer, and the third metal layer formed at different levels.

제1 메탈 레이어는 예컨대 메탈(M1)이 배치될 수 있는 레이어로서, 제1 레벨에 형성될 수 있다. 이 경우, 제1 라우팅 트랙(PRT1)은 제1 메탈 레이어의 메탈(M1)을 배치하기 위한 라우팅 트랙으로, 예컨대 제1 방향(D1)의 선호 방향을 따라 생성될 수 있다.The first metal layer is, for example, a layer on which the metal M1 may be disposed, and may be formed on the first level. In this case, the first routing track (PRT1) is a routing track for arranging the metal (M1) of the first metal layer, for example, may be generated along a preferred direction of the first direction (D1).

제2 메탈 레이어는 예컨대 메탈(M21, M22)이 배치될 수 있는 레이어로서, 상기 제1 레벨보다 높은 제2 레벨에 형성될 수 있다. 이 경우, 제2 라우팅 트랙(PRT21, PRT22)은 각각 제2 메탈 레이어의 메탈(M21, M22)을 배치하기 위한 라우팅 트랙으로, 예컨대 제1 방향(D1)과 수직인 제2 방향(D2)의 선호 방향을 따라 생성될 수 있다.The second metal layer is, for example, a layer on which the metals M21 and M22 may be disposed, and may be formed at a second level higher than the first level. In this case, the second routing track (PRT21, PRT22) is a routing track for arranging the metal (M21, M22) of the second metal layer, respectively, for example, in the second direction (D2) perpendicular to the first direction (D1). It can be generated along a preferred direction.

제3 메탈 레이어는 예컨대 메탈(M3)이 배치될 수 있는 레이어로서, 상기 제2 레벨보다 높은 제3 레벨에 형성될 수 있다. 이 경우, 제3 라우팅 트랙(PRT3)은 제3 메탈 레이어의 메탈(M3)을 배치하기 위한 라우팅 트랙으로, 예컨대 제1 방향(D1)의 선호 방향을 따라 생성될 수 있다.The third metal layer is, for example, a layer on which the metal M3 may be disposed, and may be formed at a third level higher than the second level. In this case, the third routing track (PRT3) is a routing track for arranging the metal (M3) of the third metal layer, for example, may be generated along a preferred direction of the first direction (D1).

한편, 상기 제1 레벨, 상기 제2 레벨 및 상기 제3 레벨의 높이는, 도 2에서 제1 방향(D1) 및 제2 방향(D2)에 모두 수직인 제3 방향에 있어서 높이를 말한다.Meanwhile, the heights of the first level, the second level, and the third level refer to heights in a third direction perpendicular to both the first direction D1 and the second direction D2 in FIG. 2 .

한편, 예컨대 스토리지(30)에 저장된 비아에 대한 물리적 정보는 서로 다른 레벨에 형성되는 제1 비아(V1) 및 제2 비아(V2)에 관한 정보를 포함한다.Meanwhile, for example, the physical information about the via stored in the storage 30 includes information about the first via V1 and the second via V2 formed at different levels.

제1 비아(V1)는 제1 메탈 레이어와 제2 메탈 레이어를 연결하도록 제1 메탈 레이어 상에 형성될 수 있다. 예를 들어, 제1 비아(V1)는 제1 메탈 레이어의 메탈(M1) 상에 형성되어 제2 메탈 레이어의 메탈(M21)과의 전기적 연결을 제공할 수 있다.The first via V1 may be formed on the first metal layer to connect the first metal layer and the second metal layer. For example, the first via V1 may be formed on the metal M1 of the first metal layer to provide electrical connection with the metal M21 of the second metal layer.

한편, 제2 비아(V2)는 제2 메탈 레이어와 제3 메탈 레이어를 연결하도록 제2 메탈 레이어 상에 형성될 수 있다. 예를 들어, 제2 비아(V2)는 제2 메탈 레이어의 메탈(M22) 상에 형성되어 제3 메탈 레이어의 메탈(M3)과의 전기적 연결을 제공할 수 있다.Meanwhile, the second via V2 may be formed on the second metal layer to connect the second metal layer and the third metal layer. For example, the second via V2 may be formed on the metal M22 of the second metal layer to provide electrical connection with the metal M3 of the third metal layer.

본 실시예에서, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y) 및 제2 메탈 레이어의 피치 정보(P)를 제공받을 수 있다. 예를 들어, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 비아 스페이싱 룰 정보(Y) 및 피치 정보(P)를 도 1의 입출력 디바이스(40)를 통해 사용자로부터 제공받을 수도 있고, 스토리지(30)를 통해 제공받을 수 있으나, 본 발명의 범위가 이에 제한되는 것은 아니다.In the present embodiment, the design system 1 of a semiconductor device according to an embodiment of the present invention includes the via spacing rule information Y between the first via V1 and the second via V2 and the information of the second metal layer. The pitch information P may be provided. For example, the design system 1 of a semiconductor device according to an embodiment of the present invention may receive via spacing rule information Y and pitch information P from a user through the input/output device 40 of FIG. 1 . and may be provided through the storage 30 , but the scope of the present invention is not limited thereto.

비아 스페이싱 룰 정보(Y)는 서로 다른 레벨에 형성되는 제1 비아(V1)와 제2 비아(V2)가 서로 간에 얼마나 이격되어야 하는지를 규정하는 디자인 룰에 해당하는 정보이다.The via spacing rule information Y is information corresponding to a design rule defining how far apart the first via V1 and the second via V2 formed at different levels should be from each other.

피치 정보(P)는 제2 메탈 레이어에서 일정한 간격으로 반복 생성된 제2 라우팅 트랙(PRT21, PRT22) 간의 거리를 나타낸다. 즉, 피치 정보(P)는 메탈(M21, M22)의 중심선 간의 거리를 나타낸다.Pitch information (P) represents a distance between the second routing tracks (PRT21, PRT22) repeatedly generated at regular intervals in the second metal layer. That is, the pitch information P indicates a distance between the center lines of the metals M21 and M22.

본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)와 제2 메탈 레이어의 피치 정보(P)에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정한다.The method of designing a semiconductor device according to an embodiment of the present invention is based on via spacing rule information Y between a first via V1 and a second via V2 and pitch information P of the second metal layer to adjust a generation start position of a routing track for any one of the first metal layer and the third metal layer.

이와 같은 방식으로 반도체 장치의 설계 영역에서 스페이싱 룰을 만족하는 비아 랜딩 포인트(via landing point)가 최대한 많아지도록 하여, 우회(detour)하지 않는 메탈 라우트(metal route)를 최대한 많이 확보함으로써, 라우트 자원(route resource)를 절약하고 타이밍 성능(timing performance)를 높일 수 있다.In this way, in the design area of the semiconductor device, the number of via landing points that satisfy the spacing rule is maximized, thereby securing as many non-detoured metal routes as possible. It can save route resources and improve timing performance.

이하 도 3 내지 도 5를 참조하여, 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙의 생성 시작 위치를 조정하는 과정을 상세히 설명하도록 한다.Hereinafter, with reference to FIGS. 3 to 5 , a process of adjusting a generation start position of a routing track for any one of the first metal layer and the third metal layer will be described in detail.

도 3은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.3 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)와 제2 메탈 레이어의 피치 정보(P)에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙의 생성 시작 위치를 조정한다.Referring to FIG. 3 , in a method of designing a semiconductor device according to an embodiment of the present invention, via spacing rule information Y between a first via V1 and a second via V2 and pitch information of a second metal layer Based on (P), the starting position of the routing track for any one of the first metal layer and the third metal layer is adjusted.

이를 위해, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 먼저 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)와 제2 메탈 레이어의 피치 정보(P)로부터 대상 오프셋(target offset)(X)을 연산한다.To this end, in the semiconductor device design system 1 according to an embodiment of the present invention, first via spacing rule information Y between the first via V1 and the second via V2 and the pitch of the second metal layer Calculate a target offset (X) from the information (P).

대상 오프셋(X)은 제1 메탈 레이어 상에 생성될 수 있는 제1 라우팅 트랙(PRT1)과, 제3 메탈 레이어 상에 생성될 수 있는 제3 라우팅 트랙(PRT3) 사이에서 정의될 수 있는 값에 해당되며, 제1 비아(V1)와 제2 비아(V2) 사이의 거리가 비아 스페이싱 룰 정보(Y)를 만족하기 위해 제1 라우팅 트랙(PRT1)과 제3 라우팅 트랙(PRT3)이 이격되어야 하는 최소한의 거리를 의미한다.The target offset X is a value that can be defined between the first routing track PRT1 that can be created on the first metal layer and the third routing track PRT3 that can be created on the third metal layer. Correspondingly, in order for the distance between the first via (V1) and the second via (V2) to satisfy the via spacing rule information (Y), the first routing track (PRT1) and the third routing track (PRT3) must be spaced apart means the minimum distance.

본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT3) 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시킬 수 있다. 나아가, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT3) 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋을 초과하여 이동시킬 수 있다. 요컨대 상기 생성 시작 위치는 상기 대상 오프셋 이상 이동될 수 있다.The semiconductor device design system 1 according to an embodiment of the present invention may move the creation start position of any one of the first routing track PRT1 and the third routing track PRT3 by the target offset. . Furthermore, in the semiconductor device design system 1 according to an embodiment of the present invention, the generation start position for any one of the first routing track PRT1 and the third routing track PRT3 exceeds the target offset. can be moved In other words, the generation start position may be moved more than the target offset.

특히, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT3) 중 어느 하나에 대한 생성 시작 위치를, 물리적 설계 영역의 하단에서부터 제2 방향(D2)으로 이동시킬 수 있다.In particular, the design system 1 for a semiconductor device according to an embodiment of the present invention sets a creation start position for any one of the first routing track PRT1 and the third routing track PRT3 to the lower end of the physical design area. may be moved in the second direction D2.

한편, 본 발명의 몇몇의 실시예에서, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT3) 중 어느 하나의 생성 시작 위치를 대상 오프셋(X)만큼 이동시켜 확보할 수 있는 비아 랜딩 포인트의 개수를 제1 값으로 연산하고, 제1 라우팅 트랙(PRT1) 및 제3 라우팅 트랙(PRT31) 중 어느 하나의 생성 시작 위치를 대상 오프셋(X)에 미리 설정된 값을 더한만큼 이동시켜 확보할 수 있는 비아 랜딩 포인트(R)의 개수 제2 값으로 연산한 후, 제1 값과 제2 값을 비교할 수 있다.Meanwhile, in some embodiments of the present invention, the design system 1 of a semiconductor device according to an embodiment of the present invention starts generating any one of the first routing track PRT11 and the third routing track PRT3. The number of via landing points that can be secured by moving the position by the target offset (X) is calculated as the first value, and the creation start position of any one of the first routing track (PRT1) and the third routing track (PRT31) is calculated as the first value. The number of via landing points R that can be secured by moving by adding a preset value to the target offset X. After calculating the second value, the first value and the second value may be compared.

다음으로, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은, 상기 비교 결과를 기초로, 제1 값이 제2 값보다 크거나 같은 경우, 즉 제1 값이 제2 값 이상인 경우, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나를 대상 오프셋(X)만큼 이동시킬 수 있다. 이와 다르게, 제1 값이 제2 값 미만인 경우, 1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나를 대상 오프셋(X)에 상기 미리 설정된 값을 더한만큼 이동시킬 수 있다.Next, in the semiconductor device design system 1 according to an embodiment of the present invention, based on the comparison result, when the first value is greater than or equal to the second value, that is, the first value is equal to or greater than the second value. In this case, one of the first routing track (PRT11) and the third routing track (PRT31) may be moved by the target offset (X). Alternatively, when the first value is less than the second value, any one of the first routing track PRT11 and the third routing track PRT31 may be moved by the addition of the preset value to the target offset X.

도 4 및 도 5는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법의 일례를 설명하기 위한 도면이다.4 and 5 are diagrams for explaining an example of a method of designing a semiconductor device according to an embodiment of the present invention.

도 4를 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격과, 제1 라우팅 트랙(PRT17, PRT18) 사이의 간격은 90 nm이고, 제1 라우팅 트랙(PRT12, PRT13) 사이의 간격, 제1 라우팅 트랙(PRT13, PRT14) 사이의 간격, 제1 라우팅 트랙(PRT14, PRT15) 사이의 간격, 제1 라우팅 트랙(PRT15, PRT16) 사이의 간격 및 제1 라우팅 트랙(PRT16, PRT1) 사이의 간격은 48 nm이다.4, in the first metal layer, the interval between the first routing track (PRT11, PRT12) and the first routing track (PRT17, PRT18) is 90 nm, the first routing track (PRT12, The spacing between PRT13), the spacing between the first routing tracks (PRT13, PRT14), the spacing between the first routing tracks (PRT14, PRT15), the spacing between the first routing tracks (PRT15, PRT16) and the first routing track ( The spacing between PRT16 and PRT1) is 48 nm.

그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격, 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격, 제3 라우팅 트랙(PRT33, PRT34) 사이의 간격, 제3 라우팅 트랙(PRT34, PRT35) 사이의 간격 및 제3 라우팅 트랙(PRT35, PRT36) 사이의 간격은 모두 80 nm이다.And in the third metal layer, the spacing between the third routing tracks (PRT31, PRT32), the spacing between the third routing tracks (PRT32, PRT33), the spacing between the third routing tracks (PRT33, PRT34), the third routing track The spacing between (PRT34, PRT35) and the spacing between the third routing tracks (PRT35, PRT36) are both 80 nm.

그리고 비아 스페이싱 룰 정보(Y)가 57 nm이고, 제2 메탈 레이어의 피치 정보(P)가 48 nm로 주어진 경우라고 가정하자.And it is assumed that the via spacing rule information (Y) is 57 nm and the pitch information (P) of the second metal layer is given as 48 nm.

도 4는 제1 메탈 레이어에서 시작하는 제1 라우팅 트랙(PRT11)과, 제3 메탈 레이어에서 시작하는 제3 라우팅 트랙(PRT31)가 동일한 위치에 있는 경우를 나타낸다. 이 경우에는 도 4에서 알 수 있는 바와 같이 총 4 개의 비아 랜딩 포인트(R)를 확보할 수 있다.4 illustrates a case in which a first routing track (PRT11) starting from a first metal layer and a third routing track (PRT31) starting from a third metal layer are located at the same location. In this case, as can be seen from FIG. 4 , a total of four via landing points R may be secured.

상기 4 개의 비아 랜딩 포인트(R)가 확보되지 않은 영역에서는 메탈 라우트의 우회가 발생될 가능성이 높다.In a region where the four via landing points R are not secured, there is a high possibility that the metal route will be detoured.

이와 대조적으로, 도 5는 제1 메탈 레이어에서 시작하는 제1 라우팅 트랙(PRT11)과, 제3 메탈 레이어에서 시작하는 제3 라우팅 트랙(PRT31)가 서로 다른 위치에 있는 경우를 나타낸다. 구체적으로, 제3 라우팅 트랙(PRT31)은 제1 라우팅 트랙(PRT11)에 비해 42 nm만큼 제2 방향(D2)으로 이동되어 있다.In contrast to this, FIG. 5 illustrates a case in which the first routing track PRT11 starting from the first metal layer and the third routing track PRT31 starting from the third metal layer are located at different positions. Specifically, the third routing track (PRT31) is moved in the second direction (D2) by 42 nm compared to the first routing track (PRT11).

비아 스페이싱 룰 정보(Y)가 57 nm이고, 제2 메탈 레이어의 피치 정보(P)가 48 nm인 경우 도 3에서 설명한 바와 같은 방법으로 연산된 대상 오프셋은 32 nm가 되며, 따라서 제3 라우팅 트랙(PRT31)은 제1 라우팅 트랙(PRT11)에 비해 대상 오프셋 이상의 값인 42 nm만큼 제2 방향(D2)으로 이동되어 있음을 알 수 있다.When the via spacing rule information (Y) is 57 nm and the pitch information (P) of the second metal layer is 48 nm, the target offset calculated by the method described in FIG. 3 becomes 32 nm, and thus the third routing track It can be seen that (PRT31) is moved in the second direction (D2) by 42 nm, which is a value greater than or equal to the target offset compared to the first routing track (PRT11).

이 경우에는 도 5에서 알 수 있는 바와 같이 총 9 개의 비아 랜딩 포인트(R)를 확보할 수 있다.In this case, as can be seen from FIG. 5 , a total of nine via landing points R may be secured.

따라서, 이와 같은 방식으로 반도체 장치의 설계 영역에서 스페이싱 룰을 만족하는 비아 랜딩 포인트가 최대한 많아지도록 하여, 우회하지 않는 메탈 라우트를 최대한 많이 확보함으로써, 라우트 자원를 절약하고 타이밍 성능를 높일 수 있다.Accordingly, in the design area of the semiconductor device in this way, the number of via landing points satisfying the spacing rule is maximized to secure as many non-detour metal routes as possible, thereby saving route resources and improving timing performance.

도 6은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.6 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.

도 6을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격 및 제1 라우팅 트랙(PRT12, PRT13) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치(track pitch)는 H1이다. 그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격 및 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격은 모두 H3로서, 제3 메탈 레이어의 트랙 피치는 H3이다.6, in the first metal layer, the spacing between the first routing tracks (PRT11, PRT12) and the spacing between the first routing tracks (PRT12, PRT13) are all H1, the track pitch of the first metal layer ( track pitch) is H1. And in the third metal layer, the spacing between the third routing tracks (PRT31, PRT32) and the spacing between the third routing tracks (PRT32, PRT33) are all H3, and the track pitch of the third metal layer is H3.

만일 제1 메탈 레이어의 트랙 피치 H1과 제3 메탈 레이어의 트랙 피치 H3가 제1 값으로 동일하고, 앞서 설명한 방법에 따라 획득한 대상 오프셋(X)의 값이 제1 값의 절반 이하인 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나에 대한 생성 시작 위치를 제1 값의 절반만큼 이동시키는 것을 포함할 수 있다.If the track pitch H1 of the first metal layer and the track pitch H3 of the third metal layer are the same as the first value, and the value of the target offset (X) obtained according to the above-described method is less than half of the first value, The method of designing a semiconductor device according to an embodiment of the present invention may include moving a generation start position for any one of the first routing track PRT11 and the third routing track PRT31 by half the first value. can

즉, 도 6에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제3 라우팅 트랙(PRT31)의 위치를 제1 라우팅 트랙(PRT11)로부터 제1 값의 절반인 A1만큼 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.That is, as shown in FIG. 6 , in the semiconductor device design system 1 according to an embodiment of the present invention, the position of the third routing track PRT31 is half the first value from the first routing track PRT11. By moving as much as A1 in the second direction D1, it is possible to secure as many via landing points satisfying the spacing rule as possible.

도 7은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.7 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.

도 7을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격 및 제1 라우팅 트랙(PRT12, PRT13) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치는 H1이다. 그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격 및 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격은 모두 H3로서, 제3 메탈 레이어의 트랙 피치는 H3이다.7, in the first metal layer, the spacing between the first routing tracks (PRT11, PRT12) and the spacing between the first routing tracks (PRT12, PRT13) are all H1, and the track pitch of the first metal layer is It is H1. And in the third metal layer, the spacing between the third routing tracks (PRT31, PRT32) and the spacing between the third routing tracks (PRT32, PRT33) are all H3, and the track pitch of the third metal layer is H3.

만일 제1 메탈 레이어의 트랙 피치 H1과 제3 메탈 레이어의 트랙 피치 H3가 제1 값으로 동일하고, 앞서 설명한 방법에 따라 획득한 대상 오프셋(X)의 값이 제1 값의 절반을 초과하는 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나에 대한 생성 시작 위치를 대상 오프셋(X)만큼 이동시키는 것을 포함할 수 있다.If the track pitch H1 of the first metal layer and the track pitch H3 of the third metal layer are the same as the first value, and the value of the target offset (X) obtained according to the above-described method exceeds half of the first value On the other hand, in the method of designing a semiconductor device according to an embodiment of the present invention, the generation start position for any one of the first routing track PRT11 and the third routing track PRT31 is moved by the target offset X. may include

즉, 도 7에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제3 라우팅 트랙(PRT31)의 위치를 제1 라우팅 트랙(PRT11)로부터 대상 오프셋(X)의 값인 A21만큼 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.That is, as shown in FIG. 7 , the design system 1 of the semiconductor device according to an embodiment of the present invention sets the position of the third routing track PRT31 to the target offset X from the first routing track PRT11. By moving the value A21 in the second direction D1, it is possible to secure as many via landing points satisfying the spacing rule as possible.

도 8은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.8 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.

도 8을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격, 제1 라우팅 트랙(PRT12, PRT13) 및 제1 라우팅 트랙(PRT13, PRT14) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치는 H1이다. 그리고 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격, 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격, 제3 라우팅 트랙(PRT33, PRT34) 사이의 간격, 제3 라우팅 트랙(PRT34, PRT35) 사이의 간격 및 제3 라우팅 트랙(PRT35, PRT36) 사이의 간격은 모두 H3로서, 제3 메탈 레이어의 트랙 피치는 H3이다.8, in the first metal layer, the spacing between the first routing track (PRT11, PRT12), the first routing track (PRT12, PRT13) and the first routing track (PRT13, PRT14) All the spacing between the H1 , the track pitch of the first metal layer is H1. And in the third metal layer, the spacing between the third routing tracks (PRT31, PRT32), the spacing between the third routing tracks (PRT32, PRT33), the spacing between the third routing tracks (PRT33, PRT34), the third routing track The spacing between (PRT34, PRT35) and the spacing between the third routing tracks (PRT35, PRT36) are both H3, and the track pitch of the third metal layer is H3.

만일 제1 메탈 레이어의 트랙 피치 H1과 제3 메탈 레이어의 트랙 피치 H3가 서로 다른 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11) 및 제3 라우팅 트랙(PRT31) 중 어느 하나에 대한 생성 시작 위치를 대상 오프셋(X)만큼 또는 그 이상을 이동시키는 것을 포함할 수 있다.If the track pitch H1 of the first metal layer and the track pitch H3 of the third metal layer are different from each other, the method of designing a semiconductor device according to an embodiment of the present invention includes a first routing track (PRT11) and a third routing moving the creation start position for any one of the tracks PRT31 by a target offset X or more.

즉, 도 8에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제3 라우팅 트랙(PRT31)의 위치를 제1 라우팅 트랙(PRT11)로부터 대상 오프셋(X)의 값인 A31만큼 또는 그 이상을 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.That is, as shown in FIG. 8 , the design system 1 of the semiconductor device according to an embodiment of the present invention determines the position of the third routing track PRT31 from the first routing track PRT11 to the target offset X. By moving the value A31 or more in the second direction D1, it is possible to secure as many via landing points satisfying the spacing rule as possible.

도 9는 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 도면이다.9 is a diagram for explaining a method of designing a semiconductor device according to an embodiment of the present invention.

도 9을 참조하면, 제1 메탈 레이어에서, 제1 라우팅 트랙(PRT11, PRT12) 사이의 간격, 제1 라우팅 트랙(PRT12, PRT13) 및 제1 라우팅 트랙(PRT13, PRT14) 사이의 간격은 모두 H1으로서, 제1 메탈 레이어의 트랙 피치는 H1이다. 그런데 제3 메탈 레이어에서, 제3 라우팅 트랙(PRT31, PRT32) 사이의 간격 및 제3 라우팅 트랙(PRT35, PRT36) 사이의 간격은 H31이고, 제3 라우팅 트랙(PRT32, PRT33) 사이의 간격, 제3 라우팅 트랙(PRT33, PRT34) 사이의 간격 및 제3 라우팅 트랙(PRT34, PRT35) 사이의 간격은 H3로서, 제3 메탈 레이어의 트랙 피치는 H31 및 H32를 포함한다.9, in the first metal layer, the spacing between the first routing track (PRT11, PRT12), the first routing track (PRT12, PRT13) and the first routing track (PRT13, PRT14) The spacing between all H1 , the track pitch of the first metal layer is H1. However, in the third metal layer, the interval between the third routing track (PRT31, PRT32) and the interval between the third routing tracks (PRT35, PRT36) is H31, and the interval between the third routing tracks (PRT32, PRT33), the third The spacing between the three routing tracks (PRT33, PRT34) and the spacing between the third routing tracks (PRT34, PRT35) is H3, and the track pitch of the third metal layer includes H31 and H32.

이와 같이 제1 메탈 레이어의 트랙 피치는 제2 값 H1만을 포함하고, 제3 메탈 레이어의 트랙 피치는 제3 값 H31 및 상기 제3 값과 다른 제4 값 H32를 포함하는 경우이면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은, 제1 라우팅 트랙(PRT11)에 대한 생성 시작 위치를 대상 오프셋(X)만큼 또는 그 이상을 이동시키는 것을 포함할 수 있다.As such, when the track pitch of the first metal layer includes only the second value H1, and the track pitch of the third metal layer includes the third value H31 and a fourth value H32 different from the third value, the present invention The method of designing a semiconductor device according to an embodiment may include moving a creation start position for the first routing track PRT11 by a target offset X or more.

즉, 도 9에 나타낸 바와 같이, 본 발명의 일 실시예에 따른 반도체 장치의 설계 시스템(1)은 제1 라우팅 트랙(PRT11)의 위치를 제3 라우팅 트랙(PRT31)로부터 대상 오프셋(X)의 값인 A41만큼 또는 그 이상을 제2 방향(D1)으로 이동시켜, 스페이싱 룰을 만족하는 비아 랜딩 포인트를 최대한 많이 확보할 수 있다.That is, as shown in FIG. 9 , the design system 1 of the semiconductor device according to an embodiment of the present invention sets the position of the first routing track PRT11 to the target offset X from the third routing track PRT31. By moving the value A41 or more in the second direction D1, it is possible to secure as many via landing points satisfying the spacing rule as possible.

도 10은 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법을 설명하기 위한 순서도이다.10 is a flowchart illustrating a method of designing a semiconductor device according to an embodiment of the present invention.

도 10을 참조하면, 본 발명의 일 실시예에 따른 반도체 장치의 설계 방법은 먼저, 스토리지(30) 또는 입출력 디바이스(40)를 통해 반도체 장치의 공정 환경을 반영한 디자인 룰에 기초하여 생성된 P&R 테크놀로지 파일과 같은, 반도체 장치의 설계상 필요한 다양한 요소들에 대한 물리적 정보들을 제동받을 수 있다. 다음으로, 상기 설계 방법은, 예컨대 스토리지(30) 또는 입출력 디바이스(40)을 통해 제1 비아(V1)와 제2 비아(V2) 사이의 비아 스페이싱 룰 정보(Y)를 획득(S1001)하는 것을 포함한다.Referring to FIG. 10 , in the method of designing a semiconductor device according to an embodiment of the present invention, first, a P&R technology generated based on a design rule reflecting the process environment of the semiconductor device through the storage 30 or the input/output device 40 . Physical information on various elements necessary for designing a semiconductor device, such as a file, may be braked. Next, in the design method, for example, via the storage 30 or the input/output device 40 , the via spacing rule information Y between the first via V1 and the second via V2 is acquired ( S1001 ). include

다음으로, 상기 설계 방법은, 예컨대 스토리지(30) 또는 입출력 디바이스(40)을 통해 제2 메탈 레이어의 피치 정보(P)를 획득(S1003)하는 것을 포함한다.Next, the design method includes, for example, acquiring the pitch information P of the second metal layer through the storage 30 or the input/output device 40 ( S1003 ).

다음으로, 상기 설계 방법은, 비아 스페이싱 룰 정보(Y)와 피치 정보(P)로부터 제1 메탈 레이어의 제1 라우팅 트랙(PRT1)과 제3 메탈 레이어의 제3 라우팅 트랙(PRT3) 사이에서 정의되는 대상 오프셋(X)을 연산(S1005)하는 것을 포함한다.Next, the design method is defined between the first routing track (PRT1) of the first metal layer and the third routing track (PRT3) of the third metal layer from the via spacing rule information (Y) and the pitch information (P) It includes calculating (S1005) the target offset (X) to become.

다음으로, 상기 설계 방법은, 대상 오프셋(X)에 기초하여 제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙의 생성 시작 위치를 조정(S1007)하는 것을 포함한다.Next, the design method includes adjusting (S1007) a generation start position of a routing track for any one of the first metal layer and the third metal layer based on the target offset (X).

이와 같은 방식으로 반도체 장치의 설계 영역에서 스페이싱 룰을 만족하는 비아 랜딩 포인트가 최대한 많아지도록 하여, 우회하지 않는 메탈 라우트를 최대한 많이 확보함으로써, 라우트 자원를 절약하고 타이밍 성능를 높일 수 있다.In this way, by maximizing the number of via landing points satisfying the spacing rule in the design area of the semiconductor device, and securing as many non-detour metal routes as possible, route resources can be saved and timing performance can be improved.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the present invention is not limited to the above embodiments, but may be manufactured in various different forms, and those of ordinary skill in the art to which the present invention pertains. It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without changing the technical spirit or essential features of the present invention. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive.

1: 반도체 장치의 설계 시스템 10: 프로세서
20: 메모리
23: EDA 툴 25: P&R 툴
30: 스토리지 40: 입출력 디바이스
50: 버스1: Design system of semiconductor device 10: Processor
20: memory
23: EDA tool 25: P&R tool
30: storage 40: I/O device
50: bus

Claims (20)

프로세서;
IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보를 저장하되, 상기 물리적 정보는 메탈 레이어 및 비아에 관한 정보를 포함하는 스토리지; 및
상기 프로세서에 의해 실행되어, 상기 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 포함하는 메모리를 포함하고,
상기 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고,
상기 비아는 상기 제1 메탈 레이어와 상기 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 상기 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고,
상기 P&R 도구는 상기 제1 비아와 상기 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 상기 제2 메탈 레이어의 피치 정보에 기초하여 상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정하고,
상기 라우팅 트랙은 상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어 각각에 대한 제1 라우팅 트랙, 제2 라우팅 트랙 및 제3 라우팅 트랙을 포함하고,
상기 라우팅 트랙의 생성 시작 위치를 조정하는 것은,
상기 비아 스페이싱 룰 정보와 상기 피치 정보로부터 상기 제1 라우팅 트랙과 상기 제3 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고,
상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.
processor;
a storage for storing physical information used for automated design of an integrated circuit (IC), wherein the physical information includes information on metal layers and vias; and
and a memory including a P&R (Place & Route) tool that is executed by the processor and performs an automated design based on the physical information,
The metal layer includes a first metal layer, a second metal layer, and a third metal layer formed at different levels,
The via includes a first via for connecting the first metal layer and the second metal layer, and a second via for connecting the second metal layer and the third metal layer,
The P&R tool determines any one of the first metal layer and the third metal layer based on via spacing rule information between the first via and the second via and pitch information of the second metal layer. Adjust the starting position of the routing track for
the routing track comprises a first routing track, a second routing track and a third routing track for each of the first metal layer, the second metal layer and the third metal layer;
Adjusting the creation start position of the routing track comprises:
calculating a target offset defined between the first routing track and the third routing track from the via spacing rule information and the pitch information;
and moving a generation start position for any one of the first routing track and the third routing track by more than the target offset.
 삭제delete 제1항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반 이하인 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 제1 값의 절반만큼 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.According to claim 1,
Moving more than the target offset is,
When a track pitch of the first routing track and a track pitch of the third routing track are equal to a first value, and the destination offset is less than or equal to half of the first value, the first routing track and the second routing track and shifting a creation start position for any one of three routing tracks by half of the first value. 제1항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반을 초과하는 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.According to claim 1,
Moving more than the target offset is,
If a track pitch of the first routing track and a track pitch of the third routing track are equal to a first value, and the destination offset exceeds half of the first value, the first routing track and and moving a creation start position for any one of the third routing tracks by the target offset. 제1항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 서로 다른 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.According to claim 1,
Moving more than the target offset is,
When the track pitch of the first routing track and the track pitch of the third routing track are different from each other, the creation start position for any one of the first routing track and the third routing track is equal to or greater than the target offset A design system for a semiconductor device comprising moving. 제1항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)는 제2 값만을 포함하고, 상기 제3 라우팅 트랙의 트랙 피치는 제3 값 및 상기 제3 값과 다른 제4 값을 포함하는 경우, 상기 제1 라우팅 트랙에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 시스템.According to claim 1,
Moving more than the target offset is,
If the track pitch of the first routing track includes only a second value, and the track pitch of the third routing track includes a third value and a fourth value different from the third value, the first and shifting a creation start position relative to a routing track by more than the target offset. 제1항에 있어서,
상기 P&R 도구는 상기 생성된 상기 라우팅 트랙에 기초하여 상기 메탈 레이어 및 상기 비아를 배치 및 라우팅하는 반도체 장치의 설계 시스템.According to claim 1,
The P&R tool is configured to place and route the metal layer and the via based on the generated routing track. 프로세서를 이용하여 실행되고, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보에 기반하여 자동화 설계를 수행하는 P&R(Place & Route) 도구를 이용하여, 제1 메탈 레이어와 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 제3 메탈 레이어를 연결하기 위한 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보를 획득하고,
상기 P&R 도구를 이용하여, 상기 제2 메탈 레이어의 피치 정보를 획득하고,
상기 P&R 도구를 이용하여, 상기 비아 스페이싱 룰 정보와 상기 피치 정보로부터 서로 다른 둘의 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고, 상기 라우팅 트랙은 상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어 각각에 대한 제1 라우팅 트랙, 제2 라우팅 트랙 및 제3 라우팅 트랙을 포함하고,
상기 P&R 도구를 이용하여, 상기 제1 메탈 레이어 및 상기 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 상기 대상 오프셋에 기초하여 조정하는 것을 포함하고,
상기 라우팅 트랙의 생성 시작 위치를 조정하는 것은,
상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.The first metal layer and the second metal layer are connected using a P&R (Place & Route) tool that executes using a processor and performs an automated design based on physical information used in the automated design of an integrated circuit (IC). obtaining via spacing rule information between a first via for
Obtaining pitch information of the second metal layer by using the P&R tool,
Using the P&R tool, calculate a target offset defined between two different routing tracks from the via spacing rule information and the pitch information, wherein the routing track is the first metal layer, the second a first routing track, a second routing track and a third routing track for each of the metal layer and the third metal layer;
using the P&R tool to adjust a generation start position of a routing track for any one of the first metal layer and the third metal layer based on the target offset,
Adjusting the creation start position of the routing track comprises:
and moving a generation start position for any one of the first routing track and the third routing track by more than the target offset. 제8항에 있어서,
상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어는 서로 다른 레벨에 형성되고,
상기 제1 메탈 레이어 상에 형성되는 상기 제1 비아와 상기 제2 메탈 레이어 상에 형성되는 상기 제2 비아는 서로 다른 레벨을 갖는 반도체 장치의 설계 방법.9. The method of claim 8,
The first metal layer, the second metal layer, and the third metal layer are formed at different levels,
The first via formed on the first metal layer and the second via formed on the second metal layer have different levels from each other. 삭제delete 제8항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반 이하인 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 제1 값의 절반만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.9. The method of claim 8,
Moving more than the target offset is,
When a track pitch of the first routing track and a track pitch of the third routing track are equal to a first value, and the destination offset is less than or equal to half of the first value, the first routing track and the second routing track 3 A method of designing a semiconductor device, comprising shifting a generation start position for any one of 3 routing tracks by half of the first value. 제8항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반을 초과하는 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.9. The method of claim 8,
Moving more than the target offset is,
If a track pitch of the first routing track and a track pitch of the third routing track are equal to a first value, and the destination offset exceeds half of the first value, the first routing track and and shifting a generation start position for any one of the third routing tracks by the target offset. 제8항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 서로 다른 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.9. The method of claim 8,
Moving more than the target offset is,
When the track pitch of the first routing track and the track pitch of the third routing track are different from each other, the creation start position for any one of the first routing track and the third routing track is equal to or greater than the target offset A method of designing a semiconductor device comprising moving. 제8항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)는 제2 값만을 포함하고, 상기 제3 라우팅 트랙의 트랙 피치는 제3 값 및 상기 제3 값과 다른 제4 값을 포함하는 경우, 상기 제1 라우팅 트랙에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.9. The method of claim 8,
Moving more than the target offset is,
If the track pitch of the first routing track includes only a second value, and the track pitch of the third routing track includes a third value and a fourth value different from the third value, the first and shifting a creation start position with respect to a routing track by more than the target offset. 스토리지에 저장된, IC(Integerated Circuit)의 자동화 설계에 사용되는 물리적 정보 중 메탈 레이어 및 비아에 관한 정보를 리드(read)하되, 상기 메탈 레이어는 서로 다른 레벨에 형성되는 제1 메탈 레이어, 제2 메탈 레이어 및 제3 메탈 레이어를 포함하고, 상기 비아는 상기 제1 메탈 레이어와 상기 제2 메탈 레이어를 연결하기 위한 제1 비아와, 상기 제2 메탈 레이어와 상기 제3 메탈 레이어를 연결하기 위한 제2 비아를 포함하고,
입출력 디바이스를 통해 제1 비아와 제2 비아 사이의 비아 스페이싱 룰(via spacing rule) 정보와 제2 메탈 레이어의 피치 정보를 제공받고,
제1 메탈 레이어 및 제3 메탈 레이어 중 어느 하나에 대한 라우팅 트랙(routing track)의 생성 시작 위치를 조정하는 것을 포함하고,
상기 라우팅 트랙은 상기 제1 메탈 레이어, 상기 제2 메탈 레이어 및 상기 제3 메탈 레이어 각각에 대한 제1 라우팅 트랙, 제2 라우팅 트랙 및 제3 라우팅 트랙을 포함하고,
상기 라우팅 트랙의 생성 시작 위치를 조정하는 것은,
상기 비아 스페이싱 룰 정보와 상기 피치 정보로부터 상기 제1 라우팅 트랙과 상기 제3 라우팅 트랙 사이에서 정의되는 대상 오프셋(target offset)을 연산하고,
상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.Read (read) information about a metal layer and a via among physical information used for automated design of an integrated circuit (IC) stored in storage, wherein the metal layer is a first metal layer and a second metal formed at different levels a layer and a third metal layer, wherein the via includes a first via for connecting the first metal layer and the second metal layer, and a second via for connecting the second metal layer and the third metal layer including vias,
receiving via spacing rule information and pitch information of the second metal layer between the first via and the second via through the input/output device;
Comprising adjusting the generation start position of the routing track (routing track) for any one of the first metal layer and the third metal layer,
the routing track comprises a first routing track, a second routing track and a third routing track for each of the first metal layer, the second metal layer and the third metal layer;
Adjusting the creation start position of the routing track comprises:
calculating a target offset defined between the first routing track and the third routing track from the via spacing rule information and the pitch information;
and moving a generation start position for any one of the first routing track and the third routing track by more than the target offset. 삭제delete 제15항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반 이하인 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 제1 값의 절반만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.16. The method of claim 15,
Moving more than the target offset is,
When a track pitch of the first routing track and a track pitch of the third routing track are equal to a first value, and the destination offset is less than or equal to half of the first value, the first routing track and the second routing track 3 A method of designing a semiconductor device, comprising shifting a generation start position for any one of 3 routing tracks by half of the first value. 제15항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 제1 값으로 동일하고, 상기 대상 오프셋이 상기 제1 값의 절반을 초과하는 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋만큼 이동시키는 것을 포함하는 반도체 장치의 설계 방법.16. The method of claim 15,
Moving more than the target offset is,
If a track pitch of the first routing track and a track pitch of the third routing track are equal to a first value, and the destination offset exceeds half of the first value, the first routing track and and shifting a generation start position for any one of the third routing tracks by the target offset. 제15항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)와 상기 제3 라우팅 트랙의 트랙 피치가 서로 다른 경우, 상기 제1 라우팅 트랙 및 상기 제3 라우팅 트랙 중 어느 하나에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.16. The method of claim 15,
Moving more than the target offset is,
When the track pitch of the first routing track and the track pitch of the third routing track are different from each other, the creation start position for any one of the first routing track and the third routing track is equal to or greater than the target offset A method of designing a semiconductor device comprising moving. 제15항에 있어서,
상기 대상 오프셋 이상 이동시키는 것은,
상기 제1 라우팅 트랙의 트랙 피치(track pitch)는 제2 값만을 포함하고, 상기 제3 라우팅 트랙의 트랙 피치는 제3 값 및 상기 제3 값과 다른 제4 값을 포함하는 경우, 상기 제1 라우팅 트랙에 대한 생성 시작 위치를 상기 대상 오프셋 이상 이동시키는 것을 포함하는 반도체 장치의 설계 방법.16. The method of claim 15,
Moving more than the target offset is,
If the track pitch of the first routing track includes only a second value, and the track pitch of the third routing track includes a third value and a fourth value different from the third value, the first and shifting a creation start position with respect to a routing track by more than the target offset.
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