KR102449951B1 - 통계적 학습을 통한 고속 pam-4 수신기용 클럭 및 데이터 복원 회로 - Google Patents

통계적 학습을 통한 고속 pam-4 수신기용 클럭 및 데이터 복원 회로 Download PDF

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Abstract

통계적 학습을 통한 고속 PAM-4 수신기용 클럭 및 데이터 복원 회로가 제공된다. 본 발명의 실시예에 따른 클럭 및 데이터 복원 장치는, 데이터가 입력되는 데이터 입력부, 클럭이 입력되는 클럭 입력부, 입력되는 클럭을 이용하여 입력되는 데이터를 샘플링하는 샘플링부, 다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 클럭의 상태를 판별하여 클럭을 제어하기 위한 제어값을 생성하는 제어부 및 제어부에 의해 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 조정부를 포함한다. 이에 의해, 기존 PAM-4 수신기용 오버샘플링 클럭 및 데이터 복원 회로에 비해 하드웨어 구조가 간소화되고 에너지 효율을 개선할 수 있게 된다.

Description

통계적 학습을 통한 고속 PAM-4 수신기용 클럭 및 데이터 복원 회로{Clock and data decoding circuit for high-speed PAM-4 receiver through statistical learning}
본 발명은 고속 PAM-4 수신기 IC(Integrated Circuits)의 클럭 및 데이터 복원 회로를 구현하는 데 있어 빅 데이터를 이용하여 통계적 학습을 활용한 구현 방법에 관한 것이다.
최근에 데이터 센터나 IoT(Internet of Things)의 출현으로 칩-투-칩 유선통신의 데이터 통신용량이 비약적으로 높아지면서 기존의 NRZ(Non-Return-To-Zero) 타입의 바이너리 데이터 포맷이 아닌 PAM-4(Pulse Amplitude Modulation - 4 Level)와 같은 다중레벨 데이터 포맷이 차세대 I/O 인터페이스의 유력한 후보로 대두되고 있다.
특히, OIF-CEI(Optical Internetworking Forum - Common Electrical I/O)나 Ethernet, Infiniband, PCIe(Peripheral Component Interconnect Express)와 같은 다양한 유선통신 산업표준에서 PAM-4는 표준 데이터 포맷으로 채택되고 있다.
한편, 이러한 PAM-4 I/O 인터페이스 구현에 있어서 수신기 단 회로 설계는 매우 핵심적이다. 그 중에서도 가장 핵심 블록인 PAM-4 수신기용 클럭 및 데이터 복원 회로는 크게 수신기로 입력되는 데이터 전송률보다 큰 속도로 샘플링 하는 오버샘플링 클럭 및 데이터 복원 회로와 데이터 전송률과 동일한 속도로 샘플링 하는 보레이트샘플링 클럭 및 데이터 복원 회로 두 가지 방식으로 나뉘어진다.
그러나 전자는 구현에 필요한 고속 샘플러의 개수가 너무 많아서 저전력으로 동작하는 데 치명적인 약점을 갖고 있다. 반면에 후자인 보레이트샘플링 클럭 및 데이터 복원 회로는 샘플러의 개수를 상대적으로 줄일 수 있어 고속, 저전력 PAM-4 수신기를 구현하는 데 훨씬 유리하다고 볼 수 있다.
하지만 보레이트샘플링 클럭 및 데이터 복원 회로 중에서 가장 많이 쓰이는 구조인 멀러-밀러 클럭 및 데이터 복원 회로의 경우 채널 감쇄에 의해 신호 감쇄 및 왜곡이 큰 환경에서는 제대로 동작하지 못한다는 치명적인 단점도 갖고 있다. 유선통신이 고속화 될수록 채널 감쇄가 커지기 때문에 고속 PAM-4 수신기를 설계할 때 이러한 문제는 더욱 심각해진다.
따라서 저전력으로 동작하면서도 고속 동작이 가능한 새로운 형태의 보레이트샘플링 클럭 및 데이터 복원 회로를 제시하는 것이 차세대 I/O 인터페이스 IC(Integrated Circuits)를 구현하는 데 있어 필수적이라고 할 수 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 기존 PAM-4 수신기용으로 쓰였던 오버샘플링 클럭 및 데이터 복원 회로나 멀러-밀러 클럭 및 데이터 복원 회로로 대표되는 보레이트샘플링 클럭 및 데이터 복원 회로의 문제점을 해결하기 위한 방안으로, 빅 데이터를 이용한 통계적 학습에 따라 최적화되는 클럭 및 데이터 복원 회로를 제공함에 있다.
상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른, 클럭 및 데이터 복원 장치는, 데이터가 입력되는 데이터 입력부; 클럭이 입력되는 클럭 입력부; 입력되는 클럭을 이용하여 입력되는 데이터를 샘플링하는 샘플링부; 다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 클럭의 상태를 판별하여 클럭을 제어하기 위한 제어값을 생성하는 제어부; 및 제어부에 의해 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 조정부;를 포함한다.
제어부는, 제1 샘플링 지점에서의 제1 샘플링 결과와 제2 샘플링 지점에서의 제2 샘플링 결과를 조합할 수 있다.
제1 샘플링 지점과 제2 샘플링 지점은, 서로 인접한 연속하는 샘플링 지점들일 수 있다.
제어부는, 샘플링 결과들을 나열하여 조합하며, 조합된 결과는, (샘플링 결과의 가지수)(샘플링 지점의 개수) 개일 수 있다.
제어부는, 조합된 결과가 지시하는 제어값을 생성할 수 있다. 제어부는, 클럭을 앞이나 뒤로 이동시키기 위한 제어값을 생성할 수 있다.
제어부는, 조합된 결과에 매칭되어 있는 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'인 제1 확률과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'인 제2 확률을 기초로, 클럭을 앞이나 뒤로 이동시키기 위한 제어값을 생성할 수 있다.
제어부는, 제1 확률이 제2 확률 보다 높을수록, 클럭을 뒤로 이동시켜주는 양이 큰 제어값을 생성할 수 있다. 제어부는, 제2 확률이 제1 확률 보다 높을수록, 클럭을 앞으로 이동시켜주는 양이 큰 제어값을 생성할 수 있다.
조합된 결과에 매칭되어 있는 제1 확률과 제2 확률은, 다수의 데이터들과 다수의 클럭들을 이용하여 실측한 결과들의 통계값으로 설정할 수 있다.
조정부는, 제어값을 기초로, 샘플링부로 인가되는 클럭의 위상을 조정할 수 있다.
본 발명의 다른 실시예에 따른, 클럭 및 데이터 복원 방법은, 데이터가 입력되는 단계; 클럭이 입력되는 단계; 입력되는 클럭을 이용하여 입력되는 데이터를 샘플링하는 단계; 다수의 샘플링 지점들에서의 샘플링 결과들을 조합하는 단계; 조합된 결과로부터 클럭의 상태를 판별하여 클럭을 제어하기 위한 제어값을 생성하는 단계; 및 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 단계;를 포함한다.
본 발명의 다른 실시예에 따른, 클럭 및 데이터 복원 장치는, 클럭을 이용하여 데이터를 샘플링하는 샘플링부; 다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 클럭의 상태를 판별하여 클럭을 제어하기 위한 제어값을 생성하는 제어부; 및 제어부에 의해 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 조정부;를 포함한다.
본 발명의 다른 실시예에 따른, 클럭 및 데이터 복원 방법은, 클럭을 이용하여 데이터를 샘플링하는 단계; 다수의 샘플링 지점들에서의 샘플링 결과들을 조합하는 단계; 조합된 결과로부터 클럭의 상태를 판별하여 클럭을 제어하기 위한 제어값을 생성하는 단계; 및 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 단계;를 포함한다.
본 발명의 다른 실시예에 따른, 시스템은, 데이터를 수신하는 수신기; 및 클럭 및 데이터 복원 장치;를 포함하고, 클럭 및 데이터 복원 장치는, 데이터가 입력되는 데이터 입력부; 클럭이 입력되는 클럭 입력부; 입력되는 클럭을 이용하여 입력되는 데이터를 샘플링하는 샘플링부; 다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 클럭의 상태를 판별하여 클럭을 제어하기 위한 제어값을 생성하는 제어부; 및 제어부에 의해 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 조정부;를 포함한다.
이상 설명한 바와 같이, 본 발명의 실시예들에 따르면, 보레이트샘플링 클럭 및 데이터 복원 회로의 장점을 활용함으로써, 기존 PAM-4 수신기용 오버샘플링 클럭 및 데이터 복원 회로에 비해 하드웨어 구조가 간소화되고 에너지 효율을 개선할 수 있게 된다.
또한, 본 발명의 실시예들에 따르면, 신호 감쇄가 강한 고속 유선통신 상황에서 문제점을 갖고 있는 기존 보레이트샘플링 기반의 PAM-4 수신기용 클럭 및 데이터 복원 회로와 달리, 신호 감쇄가 큰 상황에서도 제대로 동작할 수 있게 된다.
그리고, 본 발명의 실시예들에 따르면, 빅 데이터를 이용한 통계적 학습 기술을 이용하여 PAM-4 수신기용 클럭 및 데이터 복원 회로를 비교적 간단한 방법으로 최적화 할 수 있으며, 나아가 다른 집적회로 시스템의 최적화 구현에도 적용할 수 있게 된다.
도 1은 NRZ와 PAM-4 데이터 포맷에 따른 데이터 파형 변화,
도 2는 오버샘플링 타입과 보레이트샘플링 타입의 클럭 및 데이터 복원 회로의 샘플링 포인트,
도 3은 본 발명의 일 실시예에 따른 고속 PAM-4 수신기용 클럭 및 데이터 복원 회로 전체 구조도,
도 4는 Single-Bit Response(SBR) 상에서 멀러-밀러 구조와 본 발명의 실시예에 따른 구조의 Lock 지점 차이,
도 5 내지 도 8은, 본 발명의 일 실시예에 따른 PAM-4 클럭 및 데이터 복원 회로를 최적화시키기 위한 통계적 학습 과정,
도 9는 본 발명의 실시예에 따른 PAM-4 수신기용 클럭 및 데이터 복원 회로의 시뮬레이션 검증 결과이다.
이하에서는 도면을 참조하여 본 발명을 보다 상세하게 설명한다.
IoT(Internet of Things)의 개념이 출현하면서 클라우드 기반 컴퓨팅과 네트워킹 서비스, 데이터 센터와 같은 스토리지 기반시설 등이 다양하게 대두되었고 이에 따라 전 세계적으로 데이터 통신용량이 비약적으로 증가되는 추세이다.
그러나 기존의 구리선을 이용한 유선통신은 신호 감쇄, 신호 왜곡, 신호 누화 등 다양한 원인으로 인하여 점차 높아지는 유선통신 전송 속도를 만족시키기엔 많은 한계점을 드러내고 있다.
이러한 한계점을 해결하기 위해서 기존에 고속 데이터 링크에서 많이 쓰이던 데이터 포맷인 NRZ(Non-Return-to-Zero)가 아닌 좀 더 고레벨 모듈레이션인 PAM(Pulse Amplitude Modulation), QAM(Quadrature Amplitude Modulation), QPSK(Quadrature Phase Shift Keying)와 같은 데이터 포맷들을 사용하는 시도가 늘어나고 있다.
그 중에서도 PAM으로 대표되는 다중레벨 유선통신이 차세대 고속 인터페이스의 핵심으로 대두되었고, 특히 4레벨 데이터 포맷인 PAM-4가 OIF-CEI, PCIe, Ethernet과 같은 다양한 유선통신 산업 표준으로 채택되고 있는 추세이다. 도 1에는 NRZ와 PAM-4 방식의 데이터 파형의 차이를 보여준다.
PAM-4 데이터 포맷을 사용할 경우 NRZ의 경우에 비해 Nyquist 주파수를 절반으로 줄일 수 있어서 데이터 구동회로의 대역폭을 절반으로 줄여도 동작시킬 수 있다는 장점을 갖고 있다. 따라서 앞으로 차세대 고속 데이터 전송 IC를 구현하기 위해서는 고속으로 동작하는 PAM-4 송신기/수신기에 대한 연구가 필수적이라고 할 수 있고, 특히 PAM-4 수신기 IC를 고속/저전력 동작하면서도 신뢰성 높게 동작하도록 구현하는 것은 핵심이라 볼 수 있다. 한편, 고속 유선통신용 PAM-4 수신기를 설계하는 데 있어서 가장 핵심적인 것은 클럭 및 데이터 복원 회로를 구현하는 것이다.
PAM-4 수신기용 클럭 및 데이터 복원 회로는 크게 수신기로 입력되는 데이터 전송률보다 빠른 속도로 샘플링하는 오버샘플링 타입과 동일한 속도로 샘플링하는 보레이트샘플링 타입으로 나뉘어 진다. 두 구조에서 필요한 샘플링 포인트들의 타이밍과 오프셋은 도 2에 빨간 점으로 표시돼 있다.
한편 기존 PAM-4 수신기용 오버샘플링 클럭 및 데이터 복원 회로들은 오버샘플링의 특성상 고속 샘플러의 개수가 많이 필요하므로 소모 전력이 너무 크다는 단점이 있었다. 따라서 고속 저전력 동작을 위해서는 오버샘플링 타입이 아닌 보레이트샘플링 타입의 클럭 및 데이터 복원 회로를 활용하는게 더 유리하다.
그렇지만 기존 보레이트샘플링 기반의 PAM-4 수신기용 클럭 및 데이터 복원 회로도 장점만 있는 것은 아니다. 보레이트샘플링 클럭 및 데이터 복원 회로에서 가장 많이 쓰이는 구조인 멀러-밀러 클럭 및 데이터 복원 회로는 채널 감쇄가 커서 신호 감쇄 및 왜곡이 큰 초고속 유선통신 환경에서는 제대로 동작하지 않는다는 문제점이 있다.
따라서 새로운 구조의 보레이트샘플링 클럭 및 데이터 복원 회로의 개발은 고속 저전력 I/O 인터페이스를 구성하는데 있어서 필수적이라고 할 수 있다.
본 발명의 실시예에 따른 PAM-4 수신기용 보레이트샘플링 클럭 및 데이터 복원 회로의 구조도는 도 3과 같다. 본 발명의 실시예에 따른 PAM-4 수신기용 클럭 및 데이터 복원 장치는 도시된 바와 같이 DFE(Data Front-End)부(110), RCFE(Reference Clock Front-End)부(120), 샘플링부(130), PI(Phase Interpolator)부(140), DEMUX(150), 디코더(160) 및 DL(Digital Logic)부(170)를 포함하여 구성된다.
DFE부(110)는 데이터가 입력되는 입력단이고, RCFE부(120)는 참조 클럭이 입력되는 입력단이다.
샘플링부(130)는 RCFE부(120)에서 입력되는 클럭을 이용하여 DFE부(110)에서 입력되는 데이터를 샘플링한다. 인접한 두 심볼을 함께 샘플링하기 위해, 샘플링부(130)와 후술할 PI부(140) 및 DEMUX(150)는 Even 블록과 Odd 블록으로 구분되어 있다.
PI부(140)는 RCFE부(120)에서 샘플링부(130)로 인가되는 클럭의 위상을 조정한다. PI부(140)에 의한 클럭 위상 조정은 후술할 DL(170)의 제어에 따른다. 즉, PI부(140)는 DL(170)이 생성한 제어값을 기초로 RCFE부(120)에서 인가되는 참조 클럭의 위상을 조정하여 샘플링부(130)로 전달한다.
DEMUX(150)는 샘플링부(130)에서의 샘플링 결과들을 디멀티플렉싱하여 DL(170)로 전달한다. 디코더(160)는 샘플링부(130)에서의 샘플링 결과들을 디코딩하여 데이터를 복원한다.
DL부(170)는 본 발명의 실시예에 따른 클럭 및 데이터 복원 장치의 구성들을 제어하기 위한 제어부이다.
특히 DL부(170)는 샘플링부(130)에 의한 다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 클럭의 상태를 판별하여 클럭을 제어하기 위한 제어값을 생성한다.
이를 테면, DL부(170)는 서로 인접한 연속하는 샘플링 지점들인 샘플링 지점 #1과 샘플링 지점 #2에서의 샘플링 결과 #1과 샘플링 결과 #2를 나열하여 조합할 수 있다.
DL부(170)에 의한 조합된 결과의 개수는 다음의 식으로 계산된다.
(샘플링 결과의 가지수)(샘플링 지점의 개수)
만약 샘플링 결과의 가지수가 6개이고 샘플링 지점이 위와 같이 2개라면, 조합된 결과의 개수는 36(=62)이다.
DL부(170)는 조합된 결과가 지시하는 제어값을 생성하는데, 이 제어값은 클럭을 앞이나 뒤로 이동시키기 위한 제어값이다. 위 예와 같이 조합된 결과가 36가지라면, 제어값은 36개가 된다. 조합된 결과 각각에 제어값이 매칭되어 있기 때문이다.
DL부(170)는 조합된 결과에 매칭되어 있는 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'(이하, '앞설 확률'로 약칭)과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'(이하, '뒤질 확률'로 약칭)을 기초로, 클럭을 앞이나 뒤로 이동시키기 위한 제어값을 생성한다.
구체적으로 앞설 확률이 뒤질 확률 높으면 DL부(170)는 클럭을 뒤로 이동시키기 위한 제어값을 생성하고, 뒤질 확률이 앞설 확률 보다 높으면 DL부(170)는 클럭을 앞으로 이동시키기 위한 제어값을 생성하며, 앞설 확률과 뒤질 확률이 동일하면 DL부(170)는 클럭을 그대로 유지시키기 위한 제어값을 생성한다.
또한 DL부(170)는 앞설 확률이 뒤질 확률 보다 높은 정도가 클수록, 클럭을 뒤로 이동시켜주는 양이 큰 제어값을 생성한다. 이를 테면, '앞설 확률이 0.8이고 뒤질 확률이 0.2인 경우'가 '앞설 확률이 0.6이고 뒤질 확률이 0.4인 경우' 보다 클럭을 뒤로 이동시켜주는 양이 크다.
또한 DL부(170)는 뒤질 확률이 앞설 확률 보다 높은 정도가 클수록, 클럭을 앞으로 이동시켜주는 양이 큰 제어값을 생성한다. 이를 테면, '뒤질 확률이 0.8이고 앞설 확률이 0.2인 경우'가 '뒤질 확률이 0.6이고 앞설 확률이 0.4인 경우' 보다 클럭을 앞으로 이동시켜주는 양이 크다.
조합된 결과에 매칭되어 있는 앞설 확률과 뒤질 확률은 통계적으로 설정된다. 즉 다수의 데이터들을 이용하여 다수의 샘플링 지점들에서 측정된 샘플링 결과들을 조합하고, 클럭의 위상, 즉 샘플링 지점이 앞서/뒤져 있는 정도를 측정하여, 양자를 매칭함으로써, 조합된 결과와 앞설 확률과 뒤질 확률의 관계를 설정할 수 있는 것이다.
본 발명의 실시예에 따른 PAM-4 수신기용 클럭 및 데이터 복원 장치의 구현시에는, DL부(170)가 위 내용을 반영한 테이블을 보유하고 있도록 한다. 테이블은 조합된 결과들 각각에 대해 제어값들이 일대일로 매핑되어 있도록 한 것이다.
DL부(170)에 의한 클럭 제어 방법에 대해서는 도 5 내지 도 8을 참조하여 상세히 후술한다.
기존 멀러-밀러 클럭 및 데이터 복원 회로에 비하여 본 발명의 실시예에 따른 데이터 복원 회로 구조가 고속에서도 잘 동작하는지 확인하는 가장 쉬운 방법은 SBR(Single-Bit Response) 상에서 봤을 때 최종적으로 복원된 클럭이 SBR의 최고점에서 데이터를 샘플링하는지를 확인하면 된다.
도 4에는 큰 채널 감쇄에 의해 비대칭적인 특성을 갖는 SBR 예시를 나타내었다. 가로축의 단위는 UI(Unit Interval)이고 입력 데이터의 한 Symbol 주기를 뜻한다. 멀러-밀러 클럭 및 데이터 복원 회로는 데이터 복원 알고리즘에 따라 한 UI 이전과 한 UI 이후의 Cursor 값이 같도록 Lock이 되기 때문에 도 4에 표시된 SBR 상에서는 검은색 포인트인 h0,SS-MM 지점에 Lock을 하게 된다.
하지만 본 발명의 실시예에 따른 클럭 및 데이터 복원 회로는 SBR 상에서 좀 더 최고점인 빨간색의 h0,SL 지점에 Lock을 시킬 수 있기 때문에 더 좋은 복원 성능을 가질 수 있고, 더욱 고속 환경이 되어 채널 감쇄가 더 심해지게 되면 이러한 차이는 더욱 커지게 된다.
본 발명의 실시예에 따른 PAM-4 수신기용 클럭 및 데이터 복원 회로를 최적화시키기 위한 통계적 학습 기술은 도 5 내지 도 8에 표현되어 있다. 도 3에 나타나 있듯이 본 발명의 실시예에 따른 클럭 및 데이터 복원 회로의 샘플링부(130)는 Even과 Odd 블록으로 나누어 입력 데이터를 샘플링하고, 각각의 블록에는 에러 샘플러 2개와 데이터 샘플러 3개씩 총 5개의 샘플러가 존재하기 때문에, 전체 필요한 샘플러의 개수는 10개이다.
이 10개의 샘플러의 샘플링 오프셋과 타이밍은 도 5와 같다. PAM-4 파형 내에 표현된 빨간 색으로 이루어진 10개의 점이 10개 샘플러의 샘플링 지점이다. 이렇게 연속된 두 개의 PAM-4 데이터 심볼을 총 10개의 샘플러로 샘플링 한 결과는 총 6*6=36가지 경우의 수를 갖는다. AN에서 6개의 샘플링 결과가 생성되고, AN+1에서 6개의 샘플링 결과가 생성되기 때문이다.
랜덤한 입력 데이터에 대하여 계속 샘플링하여 이렇게 36가지의 경우 중 각각의 경우에 해당하는 횟수를 오랫동안 누적해서 히스토그램을 그린다. 이 때 샘플링하는 클럭의 Rising Edge가 SBR 상에서 최대점에 해당하는 이상적인 지점보다 앞서 있는 경우(Early)와 뒤져 있는 경우(Late)로 나누어서 각각 히스토그램을 그린 결과는 도 6과 같다. 즉 샘플링한 결과가 0부터 35까지의 어떤 숫자에 해당할 때 이는 얼마의 확률로 Early인지 얼마의 확률로 Late인지를 계산할 수 있다.
실제로 Bayesian 이론을 사용하여 통계적으로 이를 계산하면 각각의 경우에 대하여 클럭 샘플링 타이밍을 더 앞당겨야 하는지 뒤로 밀어야 하는지에 해당하는 Weight Function를 통계적으로 계산할 수 있다. 0부터 35의 임의의 숫자인 N에 해당하는 Event가 일어났을 때, Late일 조건부 확률에서 Early일 조건부 확률을 빼면 Weight Function을 계산할 수 있다. Bayesian 이론을 이용하여 Weight Function을 계산하는 과정은 아래의 식에 표현되어 있다.
Figure 112020134535883-pat00001
이러한 과정에 의해 얻어진 Weight Function은 도 7에 나타나 있다. Weight Function은 이론적으로 -1에서 1 사이의 값만 가질 수 있다. 이 값을 원하는 bit 수로 Quantize 하면 추후에 디지털 하드웨어의 곱셈기로 구현할 수 있다. 따라서 계산된 Weight Function 테이블에 따라 들어온 입력 데이터를 샘플링하고 경우에 맞게 Weight Function을 곱해주고 이를 누적시키는 식으로 Digital Loop Filter를 구성하게 되면 클럭 및 데이터 복원 회로를 위한 Controller 로직을 완성할 수 있다. 입력에 대하여 곱셈 연산만을 이용하여 구성할 수 있으므로 Controller 로직도 하드웨어적으로 아주 간소화되고 소모 전력도 줄일 수 있다.
이러한 클럭 및 데이터 복원 회로를 이용하여 입력 Phase에 따라 Digital Loop Filter의 출력을 기록한 Phase Detector(PD) Gain Curve를 그려보면 최종적으로 도 8과 같다.
따라서 본 발명의 실시예에 따른 PAM-4 수신기용 클럭 및 데이터 복원 회로와 통계적 학습에 의한 최적화 기술을 쓰면 고속 저전력 PAM-4 수신기 IC를 구현하는 데 큰 이점을 가질 수 있으며, 통계적 학습을 이용한 최적화 기술은 향후 다른 집적회로 시스템의 최적화에도 적용할 수 있을 것이다.
본 발명의 실시예에 따른 PAM-4 수신기용 클럭 및 데이터 복원 회로의 시뮬레이션 검증 결과를 도 9에 제시하였다. 시물레이션에서는 56Gbps PAM-4 수신 동작을 위하여 Nyquist 주파수인 14GHz에서 7dB에 해당하는 채널 감쇄를 주었고, 1-Tap 적응형 DFE를 사용하였는데, SBR 최대점에 Lock 하는 것을 확인할 수 있다.
지금까지, 통계적 학습을 통한 고속 PAM-4 수신기용 클럭 및 데이터 복원 회로에 대해 바람직한 실시예를 들어 상세히 설명하였다.
위 실시예에서는, 기존 PAM-4 수신기용으로 쓰였던 오버샘플링 클럭 및 데이터 복원 회로나 멀러-밀러 클럭 및 데이터 복원 회로로 대표되는 보레이트샘플링 클럭 및 데이터 복원 회로의 문제점을 해결하기 위하여, 새로운 구조의 PAM-4 수신기용 클럭 및 데이터 복원 회로를 제시하고 통계적 학습을 통해 간단한 구조로 최적화하는 방법을 제시하였다.
본 발명의 실시예에서는, 보레이트샘플링 클럭 및 데이터 복원 회로의 장점을 활용함으로써, 기존 PAM-4 수신기용 오버샘플링 클럭 및 데이터 복원 회로에 비해 하드웨어 구조가 간소화되고 에너지 효율을 개선할 수 있다.
또한, 신호 감쇄가 강한 고속 유선통신 상황에서 문제점을 갖고 있는 기존 보레이트샘플링 기반의 PAM-4 수신기용 클럭 및 데이터 복원 회로와 달리, 신호 감쇄가 큰 상황에서도 제대로 동작할 수 있게 된다.
본 발명의 실시예에 따른 클럭 및 데이터 복원 회로는 빅 데이터를 이용한 통계적 학습 기술을 이용하여 PAM-4 수신기용 클럭 및 데이터 복원 회로를 비교적 간단한 방법으로 최적화 할 수 있으며, 클럭 및 데이터 복원 회로에서 나아가 수신기 및/또는 데이터 프로세서를 포함하는 다른 집적회로 시스템의 최적화 구현에도 적용할 수 있게 된다.
한편, 본 실시예에 따른 장치와 방법의 기능을 수행하게 하는 컴퓨터 프로그램을 수록한 컴퓨터로 읽을 수 있는 기록매체에도 본 발명의 기술적 사상이 적용될 수 있음은 물론이다. 또한, 본 발명의 다양한 실시예에 따른 기술적 사상은 컴퓨터로 읽을 수 있는 기록매체에 기록된 컴퓨터로 읽을 수 있는 코드 형태로 구현될 수도 있다. 컴퓨터로 읽을 수 있는 기록매체는 컴퓨터에 의해 읽을 수 있고 데이터를 저장할 수 있는 어떤 데이터 저장 장치이더라도 가능하다. 예를 들어, 컴퓨터로 읽을 수 있는 기록매체는 ROM, RAM, CD-ROM, 자기 테이프, 플로피 디스크, 광디스크, 하드 디스크 드라이브, 등이 될 수 있음은 물론이다. 또한, 컴퓨터로 읽을 수 있는 기록매체에 저장된 컴퓨터로 읽을 수 있는 코드 또는 프로그램은 컴퓨터간에 연결된 네트워크를 통해 전송될 수도 있다.
또한, 이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진자에 의해 다양한 변형실시가 가능한 것은 물론이고, 이러한 변형실시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어져서는 안될 것이다.
110 : DFE(Data Front-End)부
120 : RCFE(Reference Clock Front-End)부
130 : 샘플링부
140 : PI(Phase Interpolator)부
150 : DEMUX
160 : 디코더
170 : DL(Digital Logic)부

Claims (15)

  1. 데이터가 입력되는 데이터 입력부;
    클럭이 입력되는 클럭 입력부;
    입력되는 클럭을 이용하여 입력되는 데이터를 샘플링하는 샘플링부;
    다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'을 판별하여 클럭을 제어하기 위한 제어값을 생성하는 제어부; 및
    제어부에 의해 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 조정부;를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  2. 청구항 1에 있어서,
    제어부는,
    제1 샘플링 지점에서의 제1 샘플링 결과와 제2 샘플링 지점에서의 제2 샘플링 결과를 조합하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  3. 청구항 2에 있어서,
    제1 샘플링 지점과 제2 샘플링 지점은,
    서로 인접한 연속하는 샘플링 지점들인 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  4. 청구항 1에 있어서,
    제어부는,
    샘플링 결과들을 나열하여 조합하며,
    조합된 결과는,
    (샘플링 결과의 가지수)(샘플링 지점의 개수) 개인 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  5. 청구항 1에 있어서,
    제어부는,
    조합된 결과가 지시하는 제어값을 생성하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  6. 청구항 5에 있어서,
    제어부는,
    클럭을 앞이나 뒤로 이동시키기 위한 제어값을 생성하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  7. 청구항 6에 있어서,
    제어부는,
    조합된 결과에 매칭되어 있는 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'인 제1 확률과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'인 제2 확률을 기초로, 클럭을 앞이나 뒤로 이동시키기 위한 제어값을 생성하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  8. 청구항 7에 있어서,
    제어부는,
    제1 확률이 제2 확률 보다 높을수록, 클럭을 뒤로 이동시켜주는 양이 큰 제어값을 생성하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  9. 청구항 7에 있어서,
    제어부는,
    제2 확률이 제1 확률 보다 높을수록, 클럭을 앞으로 이동시켜주는 양이 큰 제어값을 생성하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  10. 청구항 7에 있어서,
    조합된 결과에 매칭되어 있는 제1 확률과 제2 확률은,
    다수의 데이터들과 다수의 클럭들을 이용하여 실측한 결과들의 통계값으로 설정하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  11. 청구항 1에 있어서,
    조정부는,
    제어값을 기초로, 샘플링부로 인가되는 클럭의 위상을 조정하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  12. 데이터가 입력되는 단계;
    클럭이 입력되는 단계;
    입력되는 클럭을 이용하여 입력되는 데이터를 샘플링하는 단계;
    다수의 샘플링 지점들에서의 샘플링 결과들을 조합하는 단계;
    조합된 결과로부터 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'을 판별하여 클럭을 제어하기 위한 제어값을 생성하는 단계; 및
    생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 단계;를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  13. 클럭을 이용하여 데이터를 샘플링하는 샘플링부;
    다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'을 판별하여 클럭을 제어하기 위한 제어값을 생성하는 제어부; 및
    제어부에 의해 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 조정부;를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 장치.
  14. 클럭을 이용하여 데이터를 샘플링하는 단계;
    다수의 샘플링 지점들에서의 샘플링 결과들을 조합하는 단계;
    조합된 결과로부터 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'을 판별하여 클럭을 제어하기 위한 제어값을 생성하는 단계; 및
    생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 단계;를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  15. 데이터를 수신하는 수신기; 및
    클럭 및 데이터 복원 장치;를 포함하고,
    클럭 및 데이터 복원 장치는,
    데이터가 입력되는 데이터 입력부;
    클럭이 입력되는 클럭 입력부;
    입력되는 클럭을 이용하여 입력되는 데이터를 샘플링하는 샘플링부;
    다수의 샘플링 지점들에서의 샘플링 결과들을 조합하고, 조합된 결과로부터 '샘플링 지점이 이상적인 지점 보다 앞서 있을 확률'과 '샘플링 지점이 이상적인 지점 보다 뒤져 있을 확률'을 판별하여 클럭을 제어하기 위한 제어값을 생성하는 제어부; 및
    제어부에 의해 생성된 제어값을 기초로, 샘플링부로 인가되는 클럭을 조정하는 조정부;를 포함하는 것을 특징으로 하는 시스템.
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Publication number Priority date Publication date Assignee Title
KR19980046511A (ko) * 1996-12-12 1998-09-15 김광호 샘플링 타이밍 조정장치 및 방법
EP1208412A2 (en) * 1999-02-26 2002-05-29 Reveo, Inc. Globally time-synchronized systems, devices and methods
KR20080011527A (ko) * 2006-07-31 2008-02-05 주식회사 하이닉스반도체 클럭 및 데이터 복원장치 및 그 제어방법
SG10201402890UA (en) * 2014-06-04 2016-01-28 Lantiq Deutschland Gmbh Probabilistic digital delay measurement device
TWI565283B (zh) * 2014-10-15 2017-01-01 創意電子股份有限公司 時脈資料回復電路與方法
US9313017B1 (en) * 2015-06-11 2016-04-12 Xilinx, Inc. Baud-rate CDR circuit and method for low power applications
US9455848B1 (en) * 2015-08-18 2016-09-27 Xilinx, Inc. DFE-skewed CDR circuit
US10374785B2 (en) * 2016-12-27 2019-08-06 Intel Corporation Clock phase adjustment using clock and data recovery scheme
KR20200060612A (ko) * 2018-11-22 2020-06-01 삼성전자주식회사 데이터를 복원하기 위한 샘플링 타이밍을 조절하도록 구성되는 전자 회로

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