KR102319160B1 - Semiconductor device test system - Google Patents

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KR102319160B1
KR102319160B1 KR1020200086726A KR20200086726A KR102319160B1 KR 102319160 B1 KR102319160 B1 KR 102319160B1 KR 1020200086726 A KR1020200086726 A KR 1020200086726A KR 20200086726 A KR20200086726 A KR 20200086726A KR 102319160 B1 KR102319160 B1 KR 102319160B1
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신종경
박지만
방두환
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주식회사 엑시콘
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Abstract

The present invention relates to a semiconductor device test system for testing a device under test, which includes a master test unit and a slave test unit and can synchronize a test signal generated by an instrument board of the master test unit and the instrument board of a slave test unit at the same time by using a sink board mounted on the master test unit. Therefore, test performance can be maximized.

Description

반도체 디바이스 테스트 시스템{Semiconductor device test system}Semiconductor device test system

본 문서는 반도체 디바이스의 테스트 장비에 관한 것이고, 특히 테스트 장비 내에서 모든 인스트루먼트 보드가 동기화 된 테스트 신호를 생성하여 SoC(System on Chip) 또는 시스템 반도체에 제공하는 반도체 디바이스 테스트 시스템 시스템에 관련된다. This document relates to test equipment for semiconductor devices, and in particular, to a semiconductor device test system system in which all instrument boards in the test equipment generate synchronized test signals and provide them to SoC (System on Chip) or system semiconductors.

일반적으로, 반도체 디바이스는 제조 공정 중에 여러 번 테스트 된다. 반도체 디바이스를 성공적으로 테스트하기 위해서, 테스트 장비는 그 디바이스의 동작 환경에 있는 것과 같이 신호를 생성하고 측정하여야 한다. 반도체 집적 회로 테스트 장비는 전형적으로 인스트루먼트 보드(Instrument board)를 채널 별로 복수개 포함하여 이루어지는데, 싱크 보드(Sync board)에 의해 신호 동기화가 도모된다. 인스트루먼드 보드는 테스트 보드로 일컬을 수 있다. 일반적으로 싱크 보드와 복수개의 인스트루먼드 보드는 백 플레인 보드(Back plane board)에 실장되어 테스트 유닛으로 구성된다.In general, semiconductor devices are tested several times during the manufacturing process. In order to successfully test a semiconductor device, the test equipment must generate and measure a signal as if it were in the device's operating environment. The semiconductor integrated circuit test equipment typically includes a plurality of instrument boards for each channel, and signal synchronization is achieved by the sync board. The instrument board can be referred to as a test board. In general, a sink board and a plurality of instrument boards are mounted on a back plane board and constitute a test unit.

도 1은 테스트 유닛을 설명하는 도면이다. 도시된 바와 같이, 테스트 유닛(100)은 백 플레인 보드(110), 싱크 보드(120), 케이블(130), 복수개의 인스트루먼트 보드(140)로 구성된다. 복수개의 인스트루먼트 보드(140)는 각각 파워보드(Power board), 디지털 I/O 보드, DPS(Device Power Supply) 등 반도체 디바이스 테스트 장비 내에서 백 플레인 보드(110)로부터 동기화 된 신호를 수신 받아 테스트를 위해 각각의 고유한 기능을 수행하는 모듈을 의미한다. 백 플레인 보드(110)는 마더 보드(Mother board)를 의미한다.BRIEF DESCRIPTION OF THE DRAWINGS It is a figure explaining a test unit. As shown, the test unit 100 includes a back plane board 110 , a sink board 120 , a cable 130 , and a plurality of instrument boards 140 . Each of the plurality of instrument boards 140 receives a synchronized signal from the backplane board 110 in the semiconductor device test equipment, such as a power board, a digital I/O board, and a device power supply (DPS), and performs a test. It means a module that performs each unique function for The back plane board 110 refers to a mother board.

백 플레인 보드(110)상에 실장 된 싱크 보드(120)은 저주파 클럭 생성기(Low frequency clock generator)(121), 팬 아웃 버퍼(Fan-out buffer)(112)를 포함하여 구성될 수 있다. 저주파 클럭 생성기(111)는 클럭 신호의 소스(Source)로서 저주파 클럭 신호를 생성하고, 저주파 클럭 신호가 팬 아웃 버퍼(123)로 팬 아웃(Fan-out)되어 케이블(130)을 통해 복수개의 인스트루먼트 보드(140)에 입력 된다. 케이블(130)은 도시된 바와 같이 백 플레인 보드에 내장이 되어 있을 수도 있고, 반대로 외장이 되어 있을 수도 있다. 복수개의 인스트루먼트 보드(140)는 그 내부의 주파수 변환기(Frequency translator)(141)를 통해 Clock_1, Clock_2, Clock_3, Clock_n의 복수개의 클럭 신호를 생성하여 동기화가 실현된다. 그러나 이 종래의 테스트 유닛(등록공보번호: 10-1794139,"반도체 테스트를 위한 클럭 동기 회로 시스템")은 복수개의 테스트 유닛을 어떻게 구성하여 모든 인스트루먼트 보드(테스트 보드)간에 동기화를 실현할 것인지에 대해 개시되어 있지 않다. 또한 이 종래의 기술은 복수개의 케이블(130)이 그 길이가 다르므로 스큐(Skew) 문제가 발생하여 정밀한 동기화를 구현하기 어려운 점도 있을 수 있다.The sink board 120 mounted on the back plane board 110 may include a low frequency clock generator 121 and a fan-out buffer 112 . The low-frequency clock generator 111 generates a low-frequency clock signal as a source of the clock signal, and the low-frequency clock signal is fan-out to the fan-out buffer 123 to a plurality of instruments through the cable 130 . is input to the board 140 . The cable 130 may be built-in to the backplane board as shown, or may be externally provided. Synchronization is realized by generating a plurality of clock signals of Clock_1, Clock_2, Clock_3, and Clock_n through a frequency translator 141 in the plurality of instrument boards 140 . However, this conventional test unit (Registration Publication No. 10-1794139, "Clock Synchronization Circuit System for Semiconductor Test") is disclosed on how to configure a plurality of test units to realize synchronization among all instrument boards (test boards). there is not In addition, in this prior art, since the plurality of cables 130 have different lengths, a skew problem may occur, making it difficult to implement precise synchronization.

도 2는 종래의 반도체 디바이스 테스트 시스템을 설명하는 도면이다. 도시된 바와 같이, 반도체 디바이스 테스트 시스템(1000)은 제1 테스트 유닛(100-1)과 제2 테스트 유닛(100-2)으로 구성될 수 있다. 2 is a view for explaining a conventional semiconductor device test system. As illustrated, the semiconductor device test system 1000 may include a first test unit 100 - 1 and a second test unit 100 - 2 .

반도체 디바이스(DUT)가 SoC(System on Chip) 또는 시스템 반도체로 진화되면서 복합화된 기능을 수행하므로 이러한 채널수의 증가에 따라 더 많은 인스트루먼트 보드(140)가 필요하게 되었다. 백 플레인 보드의 크기를 확장시켜 더 많은 인스트루먼트 보드를 실장하면 동기화될 수 있으나, 백 플레인 보드의 크기가 일정하게 제한되어 있는 문제가 있다. 따라서 기존의 테스트 유닛을 복수개 설치하여 SoC 또는 시스템 반도체 디바이스를 테스트하게 이르게 되었다. 그런데 하나의 테스트 유닛 내에서는 인스트루먼트 보드(140) 간에 동기화시키는 것은 어렵지 않으나, 이와 같이 테스트 유닛을 복수개로 하였을 경우는 싱크 보드들(120) 간에 동기화하는 장치가 없어, 결국 제1 테스트 유닛(100-1)의 인스트루먼트 보드(140)와 제2 테스트 유닛(100-1)의 각 인스트루먼트 보드(140)들 간에는 동기화가 실현되지 못하는 문제가 발생하게 된다. 도 7의 (a)는 비동기화를 나타내었다.As a semiconductor device (DUT) evolves into a system on chip (SoC) or a system semiconductor, performing complex functions, more instrument boards 140 are required as the number of channels increases. If more instrument boards are mounted by extending the size of the backplane board, synchronization can be achieved, but there is a problem in that the size of the backplane board is constantly limited. Therefore, a plurality of existing test units are installed to test SoCs or system semiconductor devices. However, in one test unit, it is not difficult to synchronize between the instrument boards 140. However, when there are a plurality of test units as described above, there is no device for synchronizing between the sink boards 120, so that the first test unit 100- A problem occurs in that synchronization is not realized between the instrument board 140 of 1) and each of the instrument boards 140 of the second test unit 100-1. 7(a) shows the desynchronization.

본 문서는 SoC 또는 시스템 반도체와 같은 고도로 집적화된 피시험 장치(Device Under Test, DUT)를 테스트를 하기 위해 모든 인스트루먼드 보드가 동기화 된 테스트 신호를 생성할 수 있도록 하고, 테스트 성능을 극대화하는 것을 목적으로 한다.This document aims to ensure that all instrument boards can generate synchronized test signals for testing highly integrated Device Under Test (DUT) such as SoCs or system semiconductors, maximizing test performance. The purpose.

이러한 목적을 달성하기 위한 일 양상에 따라, 마스터 테스트 유닛(200)과 슬레이브 테스트 유닛(200-1)으로 구성되어, 마스터 테스트 유닛과 슬레이브 테스트 유닛을 동기화하는 반도체 디바이스 테스트 시스템(2000)에 있어서,According to an aspect for achieving this object, in the semiconductor device test system 2000, which is composed of a master test unit 200 and a slave test unit 200-1, and synchronizes the master test unit and the slave test unit,

마스터 테스트 유닛(200)은,Master test unit 200,

마스터 패드(222)와 제1 슬레이브 패드(223)가 구비된 마스터 백 플레인 보드(210-1),A master back plane board 210-1 provided with a master pad 222 and a first slave pad 223;

마스터 백 플레인 보드(210-1)에 실장되고, 마스터 케이블(M, 230)에 의해 마스터 패드(222)와 연결되어 마스터 백 플레인 보드(210-1)에 동기화된 클럭 신호를 제공하고, 제1 슬레이브 케이블(S1, 231)에 의해 제1 슬레이브 패드(223)와 연결된 싱크 보드, 및It is mounted on the master backplane board 210-1, and is connected to the master pad 222 by the master cable (M, 230) to provide a synchronized clock signal to the master backplane board 210-1, and the first A sink board connected to the first slave pad 223 by the slave cables S1 and 231, and

마스터 백 플레인 보드(210-1)에 실장되어, 반도체 디바이스에 동기화된 테스트 신호를 제공하는 복수개의 인스트루먼트 보드(240)를 포함하고,It is mounted on the master backplane board 210-1, and includes a plurality of instrument boards 240 that provide synchronized test signals to the semiconductor device,

슬레이브 테스트 유닛(200-1)은,The slave test unit 200-1,

제2 슬레이브 케이블(S2, 232)에 의해, 제1 슬레이브 패드(223)와 연결된 제2 슬레이브 패드(224)가 구비된 슬레이브 백 플레인 보드(210-2), 및The slave back plane board 210-2 provided with the second slave pad 224 connected to the first slave pad 223 by the second slave cables S2 and 232, and

슬레이브 백 플레인 보드(210-2)에 실장되고, 마스터 백 플레인 보드(210-1)로부터 동기화된 클럭 신호를 제공받아 반도체 디바이스에 동기화된 테스트 신호를 제공하는 복수개의 인스트루먼트 보드(240)를 포함한다.It is mounted on the slave backplane board 210-2, and includes a plurality of instrument boards 240 that receive the synchronized clock signal from the master backplane board 210-1 and provide the synchronized test signal to the semiconductor device. .

본 발명은 피검사 디바이스가 고도화 내지 복합화되어 채널수가 증가하여도 모든 인스트루먼트 보드가 동기화된 테스트 신호를 생성할 수 있도록 하여 테스트 신뢰성을 높일 수 있다. 또한, 싱크 보드의 개수가 줄어 들고, 그 줄어든 만큼 인스트루먼트 보드를 추가할 수 있어 테스트 성능을 향상 시킬 수 있다.The present invention can increase test reliability by enabling all instrument boards to generate synchronized test signals even when the number of channels increases due to the advancement or complexity of the device under test. In addition, the number of sink boards is reduced, and instrument boards can be added as much as the number of sink boards, thereby improving test performance.

도 1은 테스트 유닛을 설명하는 도면이다.
도 2는 종래의 반도체 디바이스 테스트 시스템을 설명하는 도면이다.
도 3은 일 실시예에 따른 반도체 디바이스 테스트 시스템을 설명하는 사시도이다.
도 4는 일 실시예에 따른 반도체 디바이스 테스트 시스템을 설명하는 상면도이다.
도 5는 또 다른 일 실시예에 따른 반도체 디바이스 테스트 시스템을 설명하는 상면도이다.
도 6은 또 다른 일 실시예에 따라 복수개의 슬레이브 테스트 유닛을 구성하는 반도체 디바이스 테스트 시스템을 설명하는 사시도이다.
도 7은 비동기화 및 동기화를 나타내는 도면이다.BRIEF DESCRIPTION OF THE DRAWINGS It is a figure explaining a test unit.
2 is a view for explaining a conventional semiconductor device test system.
3 is a perspective view illustrating a semiconductor device test system according to an exemplary embodiment.
4 is a top view illustrating a semiconductor device test system according to an exemplary embodiment.
5 is a top view illustrating a semiconductor device test system according to still another exemplary embodiment.
6 is a perspective view illustrating a semiconductor device test system including a plurality of slave test units according to another exemplary embodiment.
7 is a diagram illustrating desynchronization and synchronization.

이하, 첨부된 도면을 참조하여 기술되는 바람직한 실시예를 통하여 본 발명을 당업자가 용이하게 이해하고 재현할 수 있도록 상세히 기술하기로 한다. 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명 실시예들의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 본 발명 명세서 전반에 걸쳐 사용되는 용어들은 본 발명 실시예에서의 기능을 고려하여 정의된 용어들로서, 사용자 또는 운용자의 의도, 관례 등에 따라 충분히 변형될 수 있는 사항이므로, 이 용어들의 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the present invention will be described in detail so that those skilled in the art can easily understand and reproduce it through preferred embodiments described with reference to the accompanying drawings. In describing the present invention, if it is determined that a detailed description of a related well-known function or configuration may unnecessarily obscure the gist of the embodiments of the present invention, the detailed description thereof will be omitted. The terms used throughout the present specification are terms defined in consideration of functions in the embodiment of the present invention, and since they may be sufficiently modified according to the intention, custom, etc. of a user or operator, the definitions of these terms are defined throughout this specification. It should be made based on the contents of

또한 전술한, 그리고 추가적인 발명의 양상들은 후술하는 실시예들을 통해 명백해질 것이다. 본 명세서에서 선택적으로 기재된 양상이나 선택적으로 기재된 실시예의 구성들은 비록 도면에서 단일의 통합된 구성으로 도시되었다 하더라도 달리 기재가 없는 한 당업자에게 기술적으로 모순인 것이 명백하지 않다면 상호간에 자유롭게 조합될 수 있는 것으로 이해된다. Also, the above and further aspects of the invention will become apparent through the following embodiments. It is believed that the aspects or configurations of the optionally described embodiments herein can be freely combined with each other, even if shown as a single integrated configuration in the drawings, unless it is clear to a person skilled in the art that there is a technical contradiction in the art unless otherwise stated. It is understood.

따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다.Therefore, the configuration shown in the embodiments and drawings described in the present specification is only the most preferred embodiment of the present invention and does not represent all of the technical spirit of the present invention, so at the time of the present application, various It should be understood that there may be equivalents and variations.

도 3은 일 실시예에 따른 반도체 디바이스 테스트 시스템을 설명하는 사시도이다. 도 3은 전기적 연결관계는 도시하지 않았다. 도시된 바와 같이, 마스터 테스트 유닛과 슬레이브 테스트 유닛을 동기화하는 반도체 디바이스 테스트 시스템(2000)은 마스터 테스트 유닛(200), 슬레이브 테스트 유닛(200-1)으로 구성된다. 마스터 테스트 유닛(200)은 마스터 백 플레인 보드(210-1), 싱크 보드(220), 복수개의 인스트루먼트 보드(240)로 구성될 수 있다. 슬레이브 테스트 유닛(200-1)은 슬레이브 백 플레인 보드(210-2), 복수개의 인스트루먼트 보드(240)로 구성될 수 있다. 마스터 백 플레인 보드(210-1)는 제1 마스터 패드(222)와 제1 슬레이브 패드(223)가 구비될 수 있다. 슬레이브 백 플레인 보드(210-2)는 제2 슬레이브 패드(224)가 구비될 수 있다.3 is a perspective view illustrating a semiconductor device test system according to an exemplary embodiment. FIG. 3 does not show the electrical connection relationship. As shown, the semiconductor device test system 2000 for synchronizing the master test unit and the slave test unit includes a master test unit 200 and a slave test unit 200 - 1 . The master test unit 200 may include a master backplane board 210 - 1 , a sink board 220 , and a plurality of instrument boards 240 . The slave test unit 200 - 1 may include a slave back plane board 210 - 2 and a plurality of instrument boards 240 . The master back plane board 210 - 1 may include a first master pad 222 and a first slave pad 223 . The slave back plane board 210 - 2 may include a second slave pad 224 .

도 4는 일 실시예에 따른 반도체 디바이스 테스트 시스템을 설명하는 상면도이다. 도 4는 도 3에서 전기적 연결관계를 더 도시하였다. 4 is a top view illustrating a semiconductor device test system according to an exemplary embodiment. FIG. 4 further illustrates an electrical connection relationship in FIG. 3 .

도시된 바와 같이, 마스터 테스트 유닛과 슬레이브 테스트 유닛을 동기화하는 반도체 디바이스 테스트 시스템(2000)은 마스터 테스트 유닛(200), 슬레이브 테스트 유닛(200-1)으로 구성된다.As shown, the semiconductor device test system 2000 for synchronizing the master test unit and the slave test unit includes a master test unit 200 and a slave test unit 200 - 1 .

마스터 테스트 유닛(200)에 있어서, 싱크 보드(220)는 마스터 백 플레인 보드(210-1)에 실장되고, 마스터 케이블(M, 230)에 의해 마스터 패드(222)와 연결되어 마스터 백 플레인 보드(210-1)에 동기화된 클럭 신호를 제공하고, 제1 슬레이브 케이블(S1, 231)에 의해 제1 슬레이브 패드(223)와 연결되어 마스터 백 플레인 보드(210-1)와 슬레이브 백 플레인 보드(210-2)에 동기화된 클럭 신호를 제공할 수 있다. 싱크 보드(220)는 싱크 보드 패드(221)가 구비되어 전기적 연결이 수행될 수 있다.In the master test unit 200, the sink board 220 is mounted on the master back plane board 210-1, and is connected to the master pad 222 by the master cable (M, 230) to the master back plane board ( 210-1), and is connected to the first slave pad 223 by the first slave cables S1 and 231 to provide the master backplane board 210-1 and the slave backplane board 210 -2) can provide a synchronized clock signal. The sink board 220 is provided with a sink board pad 221 so that electrical connection can be performed.

인스트루먼트 보드(240)는, 마스터 백 플레인 보드(210-1)에 실장되어, 반도체 디바이스에 테스트 신호를 제공하는 기능을 수행하고 복수개로 이루어 질 수 있다. 인스트루먼트 보드(240)의 개수는 피검사 디바이스의 종류에 따라 달라지며 채널 수에 비례할 수 있다. 하나의 백 플레인 보드 당 수십에서 수백 개의 인스트루먼트 보드(240)가 실장될 수 있다.The instrument board 240 is mounted on the master backplane board 210-1, performs a function of providing a test signal to a semiconductor device, and may be formed in plurality. The number of instrument boards 240 varies depending on the type of device under test and may be proportional to the number of channels. Tens to hundreds of instrument boards 240 may be mounted per one backplane board.

슬레이브 테스트 유닛(200-1)에 있어서, 슬레이브 백 플레인 보드(210-2)는 제2 슬레이브 케이블(S2, 232))에 의해 제1 슬레이브 패드(223)와 연결된 제2 슬레이브 패드(224)가 구비될 수 있다. 슬레이브 테스트 유닛(200-1)은 싱크 보드가 구비되지 않을 수 있다.In the slave test unit 200-1, the slave back plane board 210-2 has a second slave pad 224 connected to the first slave pad 223 by the second slave cables S2 and 232). can be provided. The slave test unit 200 - 1 may not include a sink board.

인스트루먼트 보드(240)는, 슬레이브 백 플레인 보드에 실장되고, 마스터 백 플레인 보드로부터 동기화된 클럭 신호를 제공받아 반도체 디바이스에 테스트 신호를 제공할 수 있다. 인스트루먼트 보드(240)의 개수는 피검사 디바이스의 종류에 따라 달라지며 채널 수에 비례할 수 있다. 하나의 백 플레인 보드 당 수십에서 수백 개의 인스트루먼트 보드(240)가 실장될 수 있다. 인스트루먼트 보드(240) 상에는 하이픽스(Hi-fix) 보드(미도시)가 실장 되고, 하이픽스 상에 피검사 디바이스가 실장되어 테스트 될 수 있다.The instrument board 240 may be mounted on a slave backplane board and may receive a synchronized clock signal from the master backplane board to provide a test signal to the semiconductor device. The number of instrument boards 240 varies depending on the type of device under test and may be proportional to the number of channels. Tens to hundreds of instrument boards 240 may be mounted per one backplane board. A high-fix board (not shown) may be mounted on the instrument board 240 , and the device under test may be mounted on the high-fix to be tested.

이와 같은 구성으로 인해, 단일한 싱크 보드로 복수개의 테스트 유닛을 동기화하여 테스트 신뢰성을 높일 수 있고, 싱크 보드가 줄어든 만큼 인스트루먼트 보드를 추가할 수 있어 테스트 성능을 높일 수 있다.Due to such a configuration, test reliability can be increased by synchronizing a plurality of test units with a single sink board, and an instrument board can be added as the number of sink boards is reduced, thereby improving test performance.

도 5는 또 다른 일 실시예에 따른 반도체 디바이스 테스트 시스템을 설명하는 상면도이다. 도 5는 도 4에서 싱크 패드(222-1) 및 그 전기적 연결관계를 더 도시하였다. 5 is a top view illustrating a semiconductor device test system according to still another exemplary embodiment. FIG. 5 further illustrates the sink pad 222-1 and its electrical connection relationship in FIG. 4 .

마스터 테스트 유닛(200)은, 싱크 케이블(S, 230-1)에 의해 마스터 패드(222)와 연결된 싱크 패드(222-1)를 더 포함할 수 있다. 싱크 패드(222-1)는 마스터 패드(222)와 달리 마스터 백 플레인 보드(210-1)와 전기적으로 연결되지 않고 신호라인(케이블)의 길이 연장을 위해 존재 할 수 있다. 따라서, 마스터 패드(222)는 싱크 패드(222-1)를 거쳐서 싱크 보드(220)로부터 동기 클럭 신호를 수신할 수 있다.The master test unit 200 may further include a sink pad 222-1 connected to the master pad 222 by a sink cable S, 230-1. Unlike the master pad 222 , the sink pad 222 - 1 is not electrically connected to the master back plane board 210 - 1 and may exist to extend the length of the signal line (cable). Accordingly, the master pad 222 may receive the sync clock signal from the sink board 220 through the sink pad 222-1.

일 실시예에 따라, 마스터 케이블(M, 230)과 싱크 케이블(230-1, S)의 길이의 합은, 제1 슬레이브 케이블(S1)과 제2 슬레이브 케이블(S2)의 길이의 합과 같을 수 있다(M + S = S1 + S2). 이는 각 케이블의 길이 차이로 인해 신호 지연(Signal delay) 차이가 발생하고 이로 인한 스큐(Skew) 현상을 방지하기 위함이다. 이로 인해 더욱 정밀한 동기화(Synchronization)가 달성될 수 있고 제2 슬레이브 테스트 유닛(200-2), 제3 슬레이브 테스트 유닛(200-3) 뿐만 아니라 그 이상의 슬레이브 테스트 유닛을 부가 연결하여도 모든 테스트 유닛에 동기화를 달성할 수 있다. 상기와 같이 길이의 합이 같다는 것은 수학적으로 같다는 것을 의미하는 것이 아니라 동기화될 정도의 실질적 동일을 의미한다.According to an embodiment, the sum of the lengths of the master cable (M, 230) and the sink cable (230-1, S) is equal to the sum of the lengths of the first slave cable (S1) and the second slave cable (S2) (M + S = S1 + S2). This is to prevent a signal delay difference due to a difference in length of each cable and a skew caused by this. Due to this, more precise synchronization can be achieved, and even if the second slave test unit 200-2, the third slave test unit 200-3, as well as more slave test units are additionally connected, all test units synchronization can be achieved. As described above, the fact that the sum of the lengths is the same does not mean that they are mathematically equal, but means that they are substantially equal to the degree of synchronization.

도 6은 또 다른 일 실시예에 따라 복수개의 슬레이브 테스트 유닛을 구성하는 반도체 디바이스 테스트 시스템을 설명하는 사시도이다. 도시된 바와 같이, 반도체 디바이스 테스트 시스템(2000)은 마스터 테스트 유닛(200), 제1 슬레이브 테스트 유닛(200-1), 제2 슬레이브 테스트 유닛(200-2), 제3 슬레이브 테스트 유닛(200-3)으로 구성될 수 있다. 또한, 그 이상의 슬레이브 테스트 유닛이 부가 연결될 수도 있다. 6 is a perspective view illustrating a semiconductor device test system including a plurality of slave test units according to another exemplary embodiment. As shown, the semiconductor device test system 2000 includes a master test unit 200, a first slave test unit 200-1, a second slave test unit 200-2, and a third slave test unit 200- 3) can be configured. In addition, more slave test units may be additionally connected.

도 7은 비동기화 및 동기화를 나타내는 도면이다. 도 7의 (a)는 도 2의 종래기술에 따라 비동기화된 클럭 신호를 나타낸 것이고, 도 7의 (b)는 도 6에 따라 동기화된 클럭 신호를 나타낸 것이다. 도 7의 (b)에 도시된 바와 같이, 마스터 테스트 유닛, 제1 슬레이브 테스트 유닛, 제2 슬레이브 테스트 유닛, 제3 슬레이브 테스트 유닛 모두가 동기화되었다.7 is a diagram illustrating desynchronization and synchronization. FIG. 7A shows a clock signal unsynchronized according to the prior art of FIG. 2 , and FIG. 7B shows a clock signal synchronized according to FIG. 6 . As shown in FIG. 7B , the master test unit, the first slave test unit, the second slave test unit, and the third slave test unit were all synchronized.

2000 : 반도체 디바이스 테스트 시스템
200 : 마스터 테스트 유닛
200-1 : 슬레이브 테스트 유닛, 제1 슬레이브 테스트 유닛
200-2 : 제2 슬레이브 테스트 유닛,
200-3 : 제3 슬레이브 테스트 유닛
210 : 백 플레인 보드
210-1 : 마스터 백 플레인 보드
210-2 : 슬레이브 백 플레인 보드
221 : 싱크 보드 패드
222 : 마스터 패드
222-1 : 싱크 패드
223 : 제1 슬레이브 패드
224 : 제2 슬레이브 패드
230 : 마스터 케이블(M)
230 -1: 싱크 케이블(S)
231 : 제1 슬레이브 케이블(S1)
232 : 제2 슬레이브 케이블(S2) 2000: Semiconductor device test system
200: master test unit
200-1: slave test unit, first slave test unit
200-2: second slave test unit;
200-3: third slave test unit
210: backplane board
210-1 : Master Backplane Board
210-2: slave backplane board
221: sink board pad
222: master pad
222-1: sink pad
223: first slave pad
224: second slave pad
230: master cable (M)
230 -1: Sync cable (S)
231: first slave cable (S1)
232: second slave cable (S2)

Claims (3)

마스터 테스트 유닛(200)과 슬레이브 테스트 유닛(200-1)으로 구성되어, 마스터 테스트 유닛과 슬레이브 테스트 유닛을 동기화하는 반도체 디바이스 테스트 시스템(2000)에 있어서,
마스터 테스트 유닛(200)은,
마스터 패드(222)와 제1 슬레이브 패드(223)가 구비된 마스터 백 플레인 보드(210-1);
마스터 백 플레인 보드(210-1)에 실장되고, 마스터 케이블(M, 230)에 의해 마스터 패드(222)와 연결되어 마스터 백 플레인 보드(210-1)에 동기화된 클럭 신호를 제공하고, 제1 슬레이브 케이블(S1, 231)에 의해 제1 슬레이브 패드(223)와 연결된 싱크 보드; 및
마스터 백 플레인 보드(210-1)에 실장되어, 반도체 디바이스에 동기화된 테스트 신호를 제공하는 복수개의 인스투루먼트 보드(240);를 포함하고,
슬레이브 테스트 유닛(200-1)은,
제2 슬레이브 케이블(S2, 232)에 의해, 제1 슬레이브 패드(223)와 연결된 제2 슬레이브 패드(224)가 구비된 슬레이브 백 플레인 보드(210-2); 및
슬레이브 백 플레인 보드(210-2)에 실장되고, 마스터 백 플레인 보드(210-1)로부터 동기화된 클럭 신호를 제공받아 반도체 디바이스에 동기화된 테스트 신호를 제공하는 복수개의 인스투루먼트 보드(240);를 포함하는 반도체 디바이스 테스트 시스템.A semiconductor device test system (2000) comprising a master test unit (200) and a slave test unit (200-1) to synchronize the master test unit and the slave test unit,
Master test unit 200,
a master back plane board 210-1 having a master pad 222 and a first slave pad 223;
It is mounted on the master backplane board 210-1, and is connected to the master pad 222 by the master cable (M, 230) to provide a synchronized clock signal to the master backplane board 210-1, and the first a sink board connected to the first slave pad 223 by the slave cables S1 and 231; and
and a plurality of instrument boards 240 mounted on the master backplane board 210-1 and providing synchronized test signals to the semiconductor device;
The slave test unit 200-1,
a slave backplane board 210-2 provided with a second slave pad 224 connected to the first slave pad 223 by a second slave cable S2, 232; and
a plurality of instrument boards 240 mounted on the slave back plane board 210 - 2 and receiving the synchronized clock signal from the master back plane board 210 - 1 to provide the synchronized test signal to the semiconductor device; A semiconductor device test system comprising a. 제 1 항에 있어서,
마스터 테스트 유닛은,
마스터 케이블(M, 230)에 의해 싱크 보드(220)와 연결되고 싱크 케이블(230-1)에 의해 마스터 패드(222)와 연결된 싱크 패드(222-1);를 더 포함하는 반도체 디바이스 테스트 시스템.The method of claim 1,
The master test unit is
The semiconductor device test system further comprising a; sink pad (222-1) connected to the sink board 220 by the master cable (M, 230) and connected to the master pad 222 by the sink cable (230-1). 제 2 항에 있어서,
마스터 케이블(M, 230)과 싱크 케이블(S, 230-1)의 길이의 합은, 제1 슬레이브 케이블(S1)과 제2 슬레이브 케이블(S2)의 길이의 합과 같은 반도체 디바이스 테스트 시스템.3. The method of claim 2,
The sum of the lengths of the master cable (M, 230) and the sink cable (S, 230-1) is the same as the sum of the lengths of the first slave cable (S1) and the second slave cable (S2).
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