KR102204356B1 - Low-power pulse width modulation transmitter - Google Patents

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박강엽
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Abstract

본 발명은 저전력 펄스폭변조 송신기가 개시된다. 본 발명의 저전력 펄스폭변조 송신기는 싱글(single-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환하는 클록 분배부, 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(transmission gate)가 직렬로 연결되며, 전달게이트를 이용하여 제1 신호를 제어하는 제1 피드포워드 등화기부, 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 전달게이트를 이용하여 제2 신호를 제어하는 제2 피드포워드 등화기부 및 제1 피드포워드 등화기부 및 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부를 포함한다.The present invention discloses a low power pulse width modulation transmitter. The low-power pulse width modulation transmitter of the present invention receives a clock signal in a single-ended form and converts it into a clock signal in a differential form. A transmission gate composed of switches is connected in series, receives a clock signal from a first feed-forward equalizer unit that controls the first signal using a transmission gate, a clock distribution unit, and transmits a digital-based switch. The gates are connected in series and receive a first signal and a second signal from a second feedforward equalizer unit, a first feedforward equalizer unit, and a second feedforward equalizer unit for controlling a second signal using a transfer gate, respectively, And a pulse width modulation driver for generating a pulse width modulation signal by combining the received first signal and the second signal.

Description

저전력 펄스폭변조 송신기{Low-power pulse width modulation transmitter}Low-power pulse width modulation transmitter

본 발명은 펄스폭변조 송신기에 관한 것으로, 더욱 상세하게는 전달게이트(transmission gate) 기반의 피드포워드 등화기(Feed-Forward Equalizer, FFE)를 통해 클록속도를 반으로 낮추고, 피드포워드 등화기의 전력소모를 줄이는 저전력 펄스폭변조 송신기에 관한 것이다.The present invention relates to a pulse width modulation transmitter, and more particularly, a transmission gate-based feed-forward equalizer (FFE) to reduce the clock speed in half, and the power of the feed-forward equalizer. It relates to a low power pulse width modulation transmitter that reduces consumption.

최근 대용량 광통신 시스템의 발전과 이에 따른 메가 데이터센터의 등장, 고성능 컴퓨팅(high performance computing) 응용 분야 확대 등으로 인해 채널당 50Gb/s 이상의 전송속도를 요구하고 있다. 따라서 대역폭이 제한된 다양한 채널 환경 속에서 기존 비제로 복귀(Non-Return-to-Zero) 신호 포맷보다 최소 2배의 주파수 효율을 갖는 펄스폭변조 전송기술이 대두되고 있다. 그러나 이러한 펄스폭변조 전송기술은 송수신 칩셋 내부의 대역폭 한계 극복을 위해 등화기(equalizer)가 필수적이고, 이에 따라 큰 전력 소모가 문제점으로 제기되고 있다. Due to the recent development of large-capacity optical communication systems, the emergence of mega data centers, and the expansion of applications for high performance computing, transmission speeds of 50Gb/s or more per channel are required. Therefore, a pulse width modulation transmission technology having a frequency efficiency of at least twice that of the existing non-return-to-zero signal format has emerged in various channel environments with limited bandwidth. However, such a pulse width modulation transmission technology requires an equalizer to overcome the bandwidth limit inside the transmission/reception chipset, and accordingly, large power consumption has been raised as a problem.

도 1에 도시된 바와 같이, 종래의 펄스폭변조 송신기는 칩 내부의 대역폭 확장을 위해 피드포워드 등화기를 사용하는 것이 일반적이며, 피드포워드 등화기는 고속의 전류모드로직(Current-Mode Logic, CML) 기반의 D-플립플롭(D-Flip Flop) 및 래치(latch) 회로로 구성된다. 채널당 50Gb/s 전송을 위한 전류모드로직 기반 D-플립플롭 회로는 약 10mA 이상의 전류를 소모하여 펄스폭변조 1채널당 최소 6개 이상의 D-플립플롭이 필요한 피드포워드 등화기 회로구성에서 매우 큰 전류를 소모하게 된다. 또한 모든 회로가 50Gb/s 전송을 위해 25GHz 클록속도로 동작하기 때문에 이를 위한 클록분배(clock tree) 회로의 전력 소모도 매우 크다.As shown in Fig. 1, a conventional pulse width modulation transmitter generally uses a feedforward equalizer to extend the bandwidth inside a chip, and the feedforward equalizer is based on a high-speed current-mode logic (CML). It consists of a D-Flip Flop and latch circuit. Current mode logic-based D-flip-flop circuit for 50Gb/s transmission per channel consumes about 10mA or more, so it can draw very large currents in a feedforward equalizer circuit configuration that requires at least 6 D-flip-flops per channel for pulse width modulation. Will consume. Also, since all circuits operate at 25GHz clock speed for 50Gb/s transmission, the power consumption of the clock tree circuit for this is very large.

특히, 종래의 펄스폭변조 송신기는 칩셋 내부의 대역폭 확장을 위해 고속 전류모드로직 기반의 피드포워드 등화기를 사용하고, 최대 속도(full rate)의 클록을 이용하여 높은 전력이 소모되고 클록-데이터 간 지연시간(delay)으로 인해 송신기의 선형성 성능이 저하되는 문제가 있다.In particular, the conventional pulse width modulation transmitter uses a high-speed current mode logic-based feed forward equalizer to extend the bandwidth inside the chipset, and consumes high power using a full-rate clock and delays between clock-data. There is a problem in that the linearity performance of the transmitter is deteriorated due to the delay.

한국등록특허공보 제10-0944053호(2010.02.17.)Korean Registered Patent Publication No. 10-0944053 (2010.02.17.)

본 발명이 이루고자 하는 기술적 과제는 클록속도를 반으로 낮추어 전력 소모를 크게 줄이고, 클록-데이터 간 지연시간 문제를 해결하여 송신기의 선형성 성능을 개선하는 저전력 펄스폭변조 송신기를 제공하는데 목적이 있다.An object of the present invention is to provide a low-power pulse width modulated transmitter that significantly reduces power consumption by lowering the clock speed in half and improves the linearity performance of the transmitter by solving the problem of delay time between clock and data.

상기 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 저전력 펄스폭변조 송신기는 싱글(single-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환하는 클록 분배부, 상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(transmission gate)가 직렬로 연결되며, 상기 전달게이트를 이용하여 제1 신호를 제어하는 제1 피드포워드 등화기부, 상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 제2 신호를 제어하는 제2 피드포워드 등화기부 및 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부를 포함한다.In order to achieve the above object, a low-power pulse width modulation transmitter according to an embodiment of the present invention receives a single-ended clock signal and converts it into a differential clock signal, the A first feed-forward equalizer unit that receives a clock signal from a clock distribution unit, a transmission gate composed of a digital-based switch is connected in series, and controls a first signal using the transmission gate, and the clock divider. A second feed-forward equalizer unit and the first feed-forward equalizer unit and the first and second feed-forward equalizer units for receiving a clock signal from the distribution unit and controlling a second signal using the transfer gate are connected in series with a transfer gate composed of a digital-based switch. And a pulse width modulation driver configured to receive a first signal and a second signal from a second feed forward equalizer unit, respectively, and generate a pulse width modulated signal by combining the received first signal and the second signal.

또한 상기 클록 분배부는, 이미터 결합의 전류 스위치를 구비하고, 상기 싱글 형태의 클록 신호를 상기 차동 형태의 클록 신호로 변환하면서 신호 포맷을 전류모드로직 신호로 변환시키는 전류모드로직(Current-Mode Logic), 상기 전류모드로직과 연결되고, 클록 신호가 동시에 구동되도록 신호를 보상하는 전류모드로직 버퍼 및 상기 전류모드로직 버퍼와 연결되고, 상기 전류모드로직 신호를 CMOS로직 신호로 신호 포맷을 변환하는 CMOS 변환회로를 포함하는 것을 특징으로 한다.In addition, the clock distribution unit includes an emitter-coupled current switch, and converts the single type clock signal into the differential type clock signal and converts the signal format into a current mode logic signal. ), a current mode logic buffer that is connected to the current mode logic and compensates for a signal to drive a clock signal at the same time, and a CMOS that is connected to the current mode logic buffer and converts the signal format from the current mode logic signal to a CMOS logic signal It characterized in that it comprises a conversion circuit.

또한 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부는, 상기 전달게이트 역할을 수행하는 복수의 래치, 두 개의 입력단이 상기 래치로부터 출력된 두 개의 입력 신호를 입력받고, 상기 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력하는 복수의 셀렉터 회로 및 상기 복수의 셀렉터 회로 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭하는 복수의 증폭기를 포함하는 것을 특징으로 한다.In addition, the first feedforward equalizer unit and the second feedforward equalizer unit may include a plurality of latches serving as the transfer gate, and two input terminals receiving two input signals output from the latches, and And a plurality of selector circuits for selecting one signal and outputting the output signal as an output signal, and a plurality of amplifiers connected to one-to-one correspondence with the plurality of selector circuit output terminals to amplify each signal.

또한 상기 제1 신호는 펄스폭변조의 최상위 비트(most significant bit) 신호이고, 상기 제2 신호는 펄스폭변조의 최하위 비트(least significant bit) 신호인 것을 특징으로 한다.In addition, the first signal is a most significant bit signal of pulse width modulation, and the second signal is a least significant bit signal of pulse width modulation.

또한 상기 펄스폭변조 구동부는, 상기 제1 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제1 결합기 및 상기 제2 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제2 결합기를 포함하는 것을 특징으로 한다.In addition, the pulse width modulation driver may combine a signal delayed while passing through the first feed forward equalizer unit to generate a pulse width modulated signal with high frequency emphasis and a delayed signal while passing through the second feed forward equalizer unit. It characterized in that it comprises a second combiner for generating a pulse width modulated signal in which the high frequency is emphasized by combining.

또한 상기 제1 결합기 및 제2 결합기는, 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부를 통과한 지연된 신호에 가중치(weight)를 부여하여 지연시간을 보상하는 것을 특징으로 한다.In addition, the first combiner and the second combiner are characterized in that the delay time is compensated by applying a weight to the delayed signal passing through the first feed forward equalizer unit and the second feed forward equalizer unit.

또한 상기 제1 결합기 및 상기 제2 결합기는, 출력노드에 기생 커패시터 성분으로 인한 대역폭 저하를 보상하는 직렬 인덕터를 포함하는 것을 특징으로 한다.In addition, the first coupler and the second coupler include a series inductor for compensating for a bandwidth decrease due to a parasitic capacitor component at an output node.

본 발명의 다른 실시예에 따른 저전력 펄스폭변조 송신기는 싱글 형태의 클록 신호를 입력받아 차동 형태의 클록 신호로 변환하는 클록 분배부, 상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 펄스폭변조의 최상위 비트인 제1 신호를 제어하는 제1 피드포워드 등화기부, 상기 클록 분배부로부터 클록 신호를 수신하고, 상기 제1 피드포워드 등화기부와 동일한 구조를 가지는 전달게이트를 이용하여 펄스폭변조의 최하위 비트인 제2 신호를 제어하는 제2 피드포워드 등화기부 및 상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부를 포함한다.A low-power pulse width modulation transmitter according to another embodiment of the present invention includes a clock distribution unit that receives a single type of clock signal and converts it into a differential type of clock signal, receives a clock signal from the clock distribution unit, and uses a digital-based switch. The configured transfer gates are connected in series, and a first feed forward equalizer unit for controlling a first signal, which is the most significant bit of pulse width modulation, using the transfer gate, receives a clock signal from the clock distribution unit, and the first feed From the second feedforward equalizer unit controlling the second signal, which is the least significant bit of the pulse width modulation, using a transfer gate having the same structure as the forward equalizer unit, and the first feedforward equalizer unit and the second feedforward equalizer unit, respectively. And a pulse width modulation driver configured to receive a first signal and a second signal, and generate a pulse width modulation signal by combining the received first signal and second signal.

본 발명의 저전력 펄스폭변조 송신기는 전달게이트 기반의 FFE 구성을 통해 클록속도를 반으로 낮추고, 피드포워드 등화기의 전력 소모를 크게 줄일 수 있다.The low-power pulse width modulated transmitter of the present invention can reduce the clock speed in half and reduce the power consumption of the feedforward equalizer through a forward gate-based FFE configuration.

또한 클록-데이터 간 지연시간 문제를 해결하여 송신기의 선형성 성능을 개선할 수 있다. In addition, it is possible to improve the linearity performance of the transmitter by solving the problem of delay time between clock and data.

도 1은 종래의 펄스폭변조 송신기를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 저전력 펄스폭변조 송신기를 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 클록 분배부를 설명하기 위한 도면이다.
도 4는 본 발명의 실시예에 따른 전달게이트 기반의 멀티플렉서를 설명하기 위한 도면이다.
도 5는 본 발명의 실시예에 따른 펄스폭변조 구동부의 결합기를 설명하기 위한 도면이다.1 is a view for explaining a conventional pulse width modulation transmitter.
2 is a diagram illustrating a low power pulse width modulation transmitter according to an embodiment of the present invention.
3 is a diagram illustrating a clock distribution unit according to an embodiment of the present invention.
4 is a diagram illustrating a transfer gate-based multiplexer according to an embodiment of the present invention.
5 is a view for explaining a combiner of a pulse width modulation driver according to an embodiment of the present invention.

이하 본 발명의 실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 우선 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의한다. 또한 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 당업자에게 자명하거나 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. First of all, in adding reference numerals to elements of each drawing, note that the same elements are to have the same numerals as possible even if they are indicated on different drawings. In addition, in describing the present invention, when it is determined that a detailed description of a related known configuration or function is apparent to those skilled in the art or may obscure the subject matter of the present invention, the detailed description thereof will be omitted.

도 2는 본 발명의 실시예에 따른 저전력 펄스폭변조 송신기를 설명하기 위한 도면이다.2 is a view for explaining a low power pulse width modulation transmitter according to an embodiment of the present invention.

도 2를 참조하면, 저전력 펄스폭변조 송신기(100)는 전달게이트 기반의 피드포워드 등화기 구성을 통해 클록속도를 반으로 낮추고, 피드포워드 등화기의 전력 소모를 크게 줄인다. 저전력 펄스폭변조 송신기(100)는 클록-데이터 간 지연시간 문제를 해결하여 송신기의 선형성 성능을 개선한다. 저전력 펄스폭변조 송신기(100)는 클록 분배부(10), 제1 피드포워드 등화기부(30), 제2 피드포워드 등화기부(50) 및 펄스폭변조 구동부(70)를 포함한다.Referring to FIG. 2, the low-power pulse width modulation transmitter 100 lowers the clock speed by half through the configuration of a forward gate-based feed forward equalizer and greatly reduces power consumption of the feed forward equalizer. The low power pulse width modulation transmitter 100 improves the linearity performance of the transmitter by solving the problem of delay time between clock and data. The low-power pulse width modulation transmitter 100 includes a clock distribution unit 10, a first feed forward equalizer unit 30, a second feed forward equalizer unit 50, and a pulse width modulation driver 70.

클록 분배부(10)는 싱글(singe-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환한다. 클록 분배부(10)는 복수의 클록 신호가 동시에 구동될 수 있도록 한다. 이때, 클록 분배부(10)는 클록 신호를 차동 형태로 변환하면서 신호 포맷을 전류모드로직 신호로 변환한다. 하지만 전류모드로직 신호는 최대 스윙(full-swing)이 가능하지 않으므로 클록 분배부(10)는 신호 포맷을 전류모드로직 신호에서 최대 스윙이 가능한 CMOS(complementary metal-oxide semiconductor)로직 신호로 변환한다.The clock distribution unit 10 receives a single-ended clock signal and converts it into a differential clock signal. The clock distribution unit 10 enables a plurality of clock signals to be driven simultaneously. At this time, the clock distribution unit 10 converts the signal format into a current mode logic signal while converting the clock signal into a differential form. However, since the current mode logic signal is not capable of full-swing, the clock distribution unit 10 converts the signal format from the current mode logic signal to a complementary metal-oxide semiconductor (CMOS) logic signal capable of maximum swing.

제1 피드포워드 등화기부(30)는 클록 분배부(10)로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(Transmission gate)가 직렬로 연결되고, 직렬 연결된 전달게이트를 이용하여 제1 신호를 제어한다. 제1 신호는 펄스폭변조의 최상위 비트(most significant bit) 신호를 의미한다. 제1 피드포워드 등화기부(30)는 복수의 래치(latch, L), 복수의 셀렉터 회로(S) 및 복수의 증폭기(α)를 포함하고, 복수의 래치 및 하나의 셀렉터 회로를 하나의 멀티플렉서로 나타낼 수 있다. The first feed-forward equalizer unit 30 receives a clock signal from the clock distribution unit 10, a transmission gate composed of a digital-based switch is connected in series, and the first feed-forward equalizer unit 30 receives a clock signal. Control the signal. The first signal refers to the most significant bit signal of pulse width modulation. The first feed-forward equalizer unit 30 includes a plurality of latches (L), a plurality of selector circuits (S), and a plurality of amplifiers (α), and a plurality of latches and a selector circuit as one multiplexer. Can be indicated.

여기서, 복수의 래치는 전달게이트 역할을 수행하고, 이를 통해 전류 소모를 크게 줄일 수 있다. 복수의 셀렉터 회로는 두 개의 입력단이 래치로부터 출력된 두 개의 입력 신호를 입력받고, 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력한다. 복수의 증폭기는 복수의 셀렉터 회로 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭한다.Here, the plurality of latches serve as transfer gates, and current consumption can be greatly reduced through this. In the plurality of selector circuits, two input terminals receive two input signals output from a latch, select one signal by a clock signal, and output as an output signal. The plurality of amplifiers are connected to correspond to the output terminals of the plurality of selector circuits in a one-to-one correspondence to amplify each signal.

제2 피드포워드 등화기부(50)는 클록 분배부(10)로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되고, 직렬 연결된 전달게이트를 이용하여 제2 신호를 제어한다. 제2 신호는 펄스폭변조의 최하위 비트(least significant bit) 신호를 의미한다. 제2 피드포워드 등화기부(50)는 복수의 래치, 복수의 셀렉터 회로 및 복수의 증폭기를 포함하고, 복수의 래치 및 하나의 셀렉터 회로를 하나의 멀티플렉서로 나타낼 수 있다. The second feed-forward equalizer unit 50 receives a clock signal from the clock distribution unit 10, a transfer gate composed of a digital-based switch is connected in series, and a second signal is controlled using the serially connected transfer gate. . The second signal means the least significant bit signal of pulse width modulation. The second feed forward equalizer unit 50 includes a plurality of latches, a plurality of selector circuits, and a plurality of amplifiers, and may represent a plurality of latches and a selector circuit as one multiplexer.

여기서, 복수의 래치는 전달게이트 역할을 수행하고, 이를 통해 전류 소모를 크게 줄일 수 있다. 복수의 셀렉터 회로는 두 개의 입력단이 래치로부터 출력된 두 개의 입력 신호를 입력받고, 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력한다. 복수의 증폭기는 복수의 셀렉터 회로 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭한다.Here, the plurality of latches serve as transfer gates, and current consumption can be greatly reduced through this. In the plurality of selector circuits, two input terminals receive two input signals output from a latch, select one signal by a clock signal, and output as an output signal. The plurality of amplifiers are connected to correspond to the output terminals of the plurality of selector circuits in a one-to-one correspondence to amplify each signal.

즉, 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)는 각각 최상위 비트 신호 및 최하위 비트 신호를 담당하는 부분만 다를 뿐, 서로 동일한 구성 및 동일한 구조를 가질 수 있다.That is, the first feed-forward equalizer unit 30 and the second feed-forward equalizer unit 50 differ only in portions responsible for the most significant bit signal and the least significant bit signal, respectively, and may have the same configuration and the same structure.

펄스폭변조 구동부(70)는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)로부터 각각 제1 신호 및 제2 신호를 수신한다. 펄스폭변조 구동부(70)는 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성한다. 펄스폭변조 구동부(70)는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)를 통과하면서 신호가 지연되는 현상에 대해 가중치(wight)를 부여하여 지연시간을 보상할 수 있다. 바람직하게는, 펄스폭변조 구동부(60)는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)가 영향을 미치는 전류량에 가중치를 부여할 수 있다.The pulse width modulation driver 70 receives a first signal and a second signal from the first feedforward equalizer unit 30 and the second feedforward equalizer unit 50, respectively. The pulse width modulation driver 70 generates a pulse width modulation signal by combining the received first signal and second signal. The pulse width modulation driving unit 70 may compensate for the delay time by giving a weight to the phenomenon that the signal is delayed while passing through the first feed forward equalizer unit 30 and the second feed forward equalizer unit 50. have. Preferably, the pulse width modulation driver 60 may give a weight to the amount of current that the first feed forward equalizer unit 30 and the second feed forward equalizer unit 50 affects.

도 3은 본 발명의 실시예에 따른 클록 분배부를 설명하기 위한 도면이다.3 is a diagram illustrating a clock distribution unit according to an embodiment of the present invention.

도 2 및 도 3을 참조하면, 클록 분배부(10)는 전류모드로직(11), 전류모드로직 버퍼(12) 및 CMOS 변환회로(13)를 포함한다.2 and 3, the clock distribution unit 10 includes a current mode logic 11, a current mode logic buffer 12, and a CMOS conversion circuit 13.

전류모드로직(11)은 싱글 형태의 클록 신호를 차동 형태의 클록신호로 변환한다. 전류모드로직(11)은 차동 형태로 클록신호를 변환하면서 신호 포맷을 전류모드로직 신호로 변환시킬 수 있다. 이를 위해, 전류모드로직(11)은 이미터 결합의 전류 스위치를 구비한다. 전류모드로직(11)은 전류모드로직 신호로 변환하여 복수의 래치를 구동시킬 수 있다. 여기서, 복수의 래치는 약 10개일 수 있으나, 이에 한정하지 않는다. The current mode logic 11 converts a single clock signal into a differential clock signal. The current mode logic 11 may convert a signal format into a current mode logic signal while converting a clock signal in a differential form. To this end, the current mode logic 11 has an emitter-coupled current switch. The current mode logic 11 may drive a plurality of latches by converting it into a current mode logic signal. Here, the plurality of latches may be about 10, but is not limited thereto.

전류모드로직 버퍼(12)는 전류모드로직(11)과 연결되고, 클록 신호가 동시에 구동되도록 신호를 보상한다. 전류모드로직 버퍼(12)는 전류모드로직(11)과 CMOS 변환회로(13) 사이에 위치하여 회로 간에 발생되는 속도 차이를 보상한다. 즉, 전류모드로직 버퍼(12)는 전류모드로직(11)과 CMOS 변환회로(13)가 양호하게 결합될 수 있도록 중간에서 매개체 역할을 수행한다. The current mode logic buffer 12 is connected to the current mode logic 11 and compensates the signal so that the clock signal is simultaneously driven. The current mode logic buffer 12 is located between the current mode logic 11 and the CMOS conversion circuit 13 to compensate for a speed difference occurring between the circuits. That is, the current mode logic buffer 12 serves as an intermediary so that the current mode logic 11 and the CMOS conversion circuit 13 can be well coupled.

CMOS 변환회로(13)는 전류모드로직 버퍼(12)와 연결되고, 전류모드로직 신호를 CMOS로직 신호로 신호 포맷을 변환한다. 여기서, CMOS로직 신호는 최대 스윙이 가능한 신호 포맷이다.The CMOS conversion circuit 13 is connected to the current mode logic buffer 12, and converts a signal format from the current mode logic signal into a CMOS logic signal. Here, the CMOS logic signal is a signal format capable of maximum swing.

따라서, 클록 분배부(10)로부터 출력되는 클록 신호는 차동 형태의 CMOS로직 신호이다.Accordingly, the clock signal output from the clock distribution unit 10 is a differential CMOS logic signal.

도 4는 본 발명의 실시예에 따른 전달게이트 기반의 멀티플렉서를 설명하기 위한 도면이다. 도 4(a)는 제1 타입의 전달게이트를 설명하는 도면이고, 도 4(b)는 제2 타입의 전달게이트를 설명하는 도면이며, 도4(c)는 제1 타입의 전달게이트 및 제2 타입의 전달게이트가 적용된 제1 피드포워드 등화기부를 개략적으로 설명하는 도면이다. 4 is a diagram for describing a transfer gate-based multiplexer according to an embodiment of the present invention. 4(a) is a diagram illustrating a first type of transfer gate, FIG. 4(b) is a diagram for explaining a second type of transfer gate, and FIG. 4(c) is a first type of transfer gate and It is a diagram schematically explaining a first feed forward equalizer to which a two-type transfer gate is applied.

도 2 및 도 4를 참조하면, 제1 피드포워드 등화기부(30)는 두 개의 타입을 가지는 전달게이트를 포함하는 멀티플렉서를 포함한다. 여기서, 제1 타입의 전달게이트는 디지털 기반의 스위치로 구성되고, 제2 타입의 전달게이트는 제1 타입의 전달게이트와 동일한 구조를 가지되, 입력단에 버퍼를 더 포함할 수 있다.2 and 4, the first feed forward equalizer unit 30 includes a multiplexer including a transfer gate having two types. Here, the first type of transfer gate is composed of a digital-based switch, and the second type of transfer gate has the same structure as the first type of transfer gate, but may further include a buffer at the input terminal.

멀티플렉서는 제1 래치(31) 내지 제7 래치(37) 및 셀럭터 회로(38)를 포함한다. 여기서, 제1 래치(31), 제3 래치(33), 제4 래치(34), 제5 래치(35) 및 제7 래치(37)는 제1 타입의 전달게이트일 수 있고, 제2 래치(32) 및 제6 래치(36)는 제2 타입의 전달게이트일 수 있다. The multiplexer includes first to seventh latches 31 to 37 and a selector circuit 38. Here, the first latch 31, the third latch 33, the fourth latch 34, the fifth latch 35, and the seventh latch 37 may be a first type of transfer gate, and the second latch The 32 and the sixth latch 36 may be a second type of transfer gate.

도 5는 본 발명의 실시예에 따른 펄스폭변조 구동부의 결합기를 설명하기 위한 도면이다.5 is a view for explaining a combiner of a pulse width modulation driver according to an embodiment of the present invention.

도 2 및 도 5를 참조하면, 펄스폭변조 구동부(70)는 제1 결합기 및 제2 결합기를 포함한다. 제1 결합기는 제1 피드포워드 등화기부(30)를 통과하면서 지연된 신호를 결합하여 고주파로 강조된 펄스폭변조 신호를 생성한다. 제2 결합기는 제2 피드포워드 등화기(50)를 통과하면서 지연된 신호를 결합하여 고주파로 강조된 펄스폭변조 신호를 생성한다. 이 때, 제1 결합기 및 제2 결합기는 제1 피드포워드 등화기부(30) 및 제2 피드포워드 등화기부(50)를 통과한 지연된 신호에 가중치를 부여하여 지연시간을 보상할 수 있다.2 and 5, the pulse width modulation driver 70 includes a first coupler and a second coupler. The first combiner combines the delayed signal while passing through the first feed forward equalizer unit 30 to generate a pulse width modulated signal that is emphasized by a high frequency. The second combiner combines the delayed signal while passing through the second feedforward equalizer 50 to generate a pulse width modulated signal that is emphasized by a high frequency. In this case, the first combiner and the second combiner may compensate for the delay time by assigning a weight to the delayed signal that has passed through the first feedforward equalizer unit 30 and the second feedforward equalizer unit 50.

제1 결합기 및 제2 결합기는 지연된 신호를 메인(main) 신호(71), 프리 커서(pre cursor)(72), 제1 포스트 커서(post cursor)(73) 및 제2 포스트 커서(74)의 전류를 온오프(on/off) 제어하여 가중치를 부여하고, 이를 통해 고주파가 강조된 펄스폭변조 신호가 구동되도록 한다. The first coupler and the second coupler convert the delayed signal of the main signal 71, the pre cursor 72, the first post cursor 73, and the second post cursor 74. The current is controlled on/off to give a weight, and through this, a pulse width modulated signal emphasizing high frequency is driven.

또한 제1 결합기 및 제2 결합기는 출력노드에 기생 커패시터 성분으로 인한 대역폭 저하를 보상하는 직렬 인덕터(75)를 포함한다.In addition, the first coupler and the second coupler include a series inductor 75 that compensates for a bandwidth drop due to a parasitic capacitor component at the output node.

이상에서 본 발명의 바람직한 실시예에 대해 도시하고 설명하였으나, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the specific preferred embodiments described above, and without departing from the gist of the present invention claimed in the claims, in the technical field to which the present invention pertains. Anyone of ordinary skill in the art can implement various modifications, as well as such modifications will be within the scope of the claims.

10: 클록 분배부
11: 전류모드로직
12: 전류모드로직 버퍼
13: CMOS 변환회로
30: 제1 피드포워드 등화기부
31: 제1 래치
32: 제2 래치
33: 제3 래치
34: 제4 래치
35: 제5 래치
36: 제6 래치
37: 제7 래치
38: 셀렉터 회로
50: 제2 피드포워드 등화기부
70: 펄스폭변조 구동부
71: 메인신호
72: 프리 커서
73: 제1 포스트 커서
74: 제2 포스트 커서
75: 직렬 인덕터
100: 저전력 펄스폭변조 송신기10: clock distribution unit
11: Current mode logic
12: Current mode logic buffer
13: CMOS conversion circuit
30: first feed forward equalizer
31: first latch
32: second latch
33: third latch
34: fourth latch
35: fifth latch
36: sixth latch
37: seventh latch
38: selector circuit
50: second feed forward equalizer
70: pulse width modulation driver
71: main signal
72: free cursor
73: first post cursor
74: second post cursor
75: series inductor
100: low power pulse width modulation transmitter

Claims (8)

싱글(single-ended) 형태의 클록 신호를 입력받아 차동(differential) 형태의 클록 신호로 변환하는 클록 분배부;
상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트(transmission gate)가 직렬로 연결되며, 상기 전달게이트를 이용하여 제1 신호를 제어하는 제1 피드포워드 등화기부;
상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 제2 신호를 제어하는 제2 피드포워드 등화기부; 및
상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부;를 포함하고,
상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부는,
상기 전달게이트 역할을 수행하는 래치;
두 개의 입력단이 상기 래치로부터 출력된 두 개의 입력 신호를 입력받고, 상기 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력하는 복수의 셀렉터 회로; 및
상기 복수의 셀렉터 회로의 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭하는 복수의 증폭기;를 포함하고,
상기 래치는,
두 개의 타입의 전달게이트로 구성되되, 상기 두 개의 타입 중 하나인 제1 전달게이트는 디지털 기반의 스위치로 구성되고, 나머지 하나인 제2 전달게이트는 상기 제1 전달게이트의 입력단에 버퍼를 더 포함시킨 스위치로 구성되며,
상기 두 개의 타입의 전달게이트로 이루어진 래치가 기 설정된 패턴에 따라 연속적으로 연결되는 복수의 래치로 구현되고, 상기 복수의 래치가 하나의 셀렉터 회로와 연결되어 하나의 멀티플렉서로 구현되는 것을 특징으로 하는 저전력 펄스폭변조 송신기.A clock distribution unit for receiving a single-ended clock signal and converting it into a differential clock signal;
A first feedforward equalizer receiving a clock signal from the clock distribution unit, a transmission gate comprising a digital-based switch connected in series, and controlling a first signal using the transmission gate;
A second feed-forward equalizer receiving a clock signal from the clock distribution unit, a transfer gate configured with a digital-based switch connected in series, and controlling a second signal using the transfer gate; And
A pulse width for receiving a first signal and a second signal from the first feed forward equalizer unit and the second feed forward equalizer unit, respectively, and combining the received first signal and second signal to generate a pulse width modulated signal Includes; a modulation driver,
The first feed forward equalizer unit and the second feed forward equalizer unit,
A latch serving as the transfer gate;
A plurality of selector circuits in which two input terminals receive two input signals output from the latch, select one signal by the clock signal, and output as an output signal; And
Including; a plurality of amplifiers connected so as to correspond to the output terminals of the plurality of selector circuits to amplify each signal,
The latch,
Consisting of two types of transfer gates, one of the two types, the first transfer gate is composed of a digital-based switch, and the other, the second transfer gate, further includes a buffer at the input terminal of the first transfer gate. It is composed of switches
Low power, characterized in that the latch consisting of the two types of transfer gates is implemented as a plurality of latches continuously connected according to a preset pattern, and the plurality of latches are connected to one selector circuit to be implemented as a multiplexer. Pulse width modulation transmitter. 제 1항에 있어서,
상기 클록 분배부는,
이미터 결합의 전류 스위치를 구비하고, 상기 싱글 형태의 클록 신호를 상기 차동 형태의 클록 신호로 변환하면서 신호 포맷을 전류모드로직 신호로 변환시키는 전류모드로직(Current-Mode Logic);
상기 전류모드로직과 연결되고, 클록 신호가 동시에 구동되도록 신호를 보상하는 전류모드로직 버퍼; 및
상기 전류모드로직 버퍼와 연결되고, 상기 전류모드로직 신호를 CMOS로직 신호로 신호 포맷을 변환하는 CMOS 변환회로;
를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.The method of claim 1,
The clock distribution unit,
A current-mode logic (Current-Mode Logic) having an emitter-coupled current switch and converting a signal format into a current mode logic signal while converting the single-type clock signal into the differential-type clock signal;
A current mode logic buffer connected to the current mode logic and compensating a signal such that a clock signal is simultaneously driven; And
A CMOS conversion circuit connected to the current mode logic buffer and converting a signal format from the current mode logic signal into a CMOS logic signal;
Low power pulse width modulation transmitter comprising a. 삭제delete 제 1항에 있어서,
상기 제1 신호는 펄스폭변조의 최상위 비트(most significant bit) 신호이고,
상기 제2 신호는 펄스폭변조의 최하위 비트(least significant bit) 신호인 것을 특징으로 하는 저전력 펄스폭변조 송신기.The method of claim 1,
The first signal is a most significant bit signal of pulse width modulation,
The second signal is a low power pulse width modulation transmitter, characterized in that the least significant bit signal of the pulse width modulation. 제 1항에 있어서,
상기 펄스폭변조 구동부는,
상기 제1 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제1 결합기; 및
상기 제2 피드포워드 등화기부를 통과하면서 지연된 신호를 결합하여 고주파가 강조된 펄스폭변조 신호로 생성하는 제2 결합기;
를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.The method of claim 1,
The pulse width modulation driver,
A first combiner that combines a signal delayed while passing through the first feed forward equalizer to generate a pulse width modulated signal with a high frequency emphasis; And
A second combiner that combines the delayed signal while passing through the second feedforward equalizer to generate a pulse width modulated signal with a high frequency emphasis;
Low power pulse width modulation transmitter comprising a. 제 5항에 있어서,
상기 제1 결합기 및 제2 결합기는,
상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부를 통과한 지연된 신호에 가중치(weight)를 부여하여 지연시간을 보상하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.The method of claim 5,
The first coupler and the second coupler,
A low power pulse width modulation transmitter, characterized in that for compensating for a delay time by giving a weight to the delayed signal passing through the first feed forward equalizer unit and the second feed forward equalizer unit. 제 5항에 있어서,
상기 제1 결합기 및 상기 제2 결합기는,
출력노드에 기생 커패시터 성분으로 인한 대역폭 저하를 보상하는 직렬 인덕터;
를 포함하는 것을 특징으로 하는 저전력 펄스폭변조 송신기.The method of claim 5,
The first coupler and the second coupler,
A series inductor compensating for a bandwidth drop due to a parasitic capacitor component at the output node;
Low power pulse width modulation transmitter comprising a. 싱글 형태의 클록 신호를 입력받아 차동 형태의 클록 신호로 변환하는 클록 분배부;
상기 클록 분배부로부터 클록 신호를 수신하고, 디지털 기반의 스위치로 구성된 전달게이트가 직렬로 연결되며, 상기 전달게이트를 이용하여 펄스폭변조의 최상위 비트인 제1 신호를 제어하는 제1 피드포워드 등화기부;
상기 클록 분배부로부터 클록 신호를 수신하고, 상기 제1 피드포워드 등화기부와 동일한 구조를 가지는 전달게이트를 이용하여 펄스폭변조의 최하위 비트인 제2 신호를 제어하는 제2 피드포워드 등화기부; 및
상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부로부터 각각 제1 신호 및 제2 신호를 수신하고, 상기 수신된 제1 신호 및 제2 신호를 결합하여 펄스폭변조 신호를 생성하는 펄스폭변조 구동부;를 포함하고,
상기 제1 피드포워드 등화기부 및 상기 제2 피드포워드 등화기부는,
상기 전달게이트 역할을 수행하는 래치;
두 개의 입력단이 상기 래치로부터 출력된 두 개의 입력 신호를 입력받고, 상기 클록 신호에 의해 한 개의 신호를 선택하여 출력 신호로 출력하는 복수의 셀렉터 회로; 및
상기 복수의 셀렉터 회로의 출력단과 일대일 대응이 되도록 연결되어 각 신호를 증폭하는 복수의 증폭기;를 포함하고,
상기 래치는,
두 개의 타입의 전달게이트로 구성되되, 상기 두 개의 타입 중 하나인 제1 전달게이트는 디지털 기반의 스위치로 구성되고, 나머지 하나인 제2 전달게이트는 상기 제1 전달게이트의 입력단에 버퍼를 더 포함시킨 스위치로 구성되며,
상기 두 개의 타입의 전달게이트로 이루어진 래치가 기 설정된 패턴에 따라 연속적으로 연결되는 복수의 래치로 구현되고, 상기 복수의 래치가 하나의 셀렉터 회로와 연결되어 하나의 멀티플렉서로 구현되는 것을 특징으로 하는 저전력 펄스폭변조 송신기.A clock distribution unit for receiving a single clock signal and converting it into a differential clock signal;
A first feed-forward equalizer unit that receives a clock signal from the clock distribution unit, a transfer gate composed of a digital-based switch is connected in series, and controls a first signal, the most significant bit of the pulse width modulation, using the transfer gate. ;
A second feed-forward equalizer unit receiving a clock signal from the clock distribution unit and controlling a second signal, which is the least significant bit of pulse width modulation, by using a transfer gate having the same structure as the first feed-forward equalizer unit; And
A pulse width for receiving a first signal and a second signal from the first feed forward equalizer unit and the second feed forward equalizer unit, respectively, and combining the received first signal and second signal to generate a pulse width modulated signal Includes; a modulation driver,
The first feed forward equalizer unit and the second feed forward equalizer unit,
A latch serving as the transfer gate;
A plurality of selector circuits in which two input terminals receive two input signals output from the latch, select one signal by the clock signal, and output as an output signal; And
Including; a plurality of amplifiers connected so as to correspond to the output terminals of the plurality of selector circuits to amplify each signal; and
The latch,
Consisting of two types of transfer gates, one of the two types, the first transfer gate is composed of a digital-based switch, and the other, the second transfer gate, further includes a buffer at the input terminal of the first transfer gate. It is composed of switches
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