KR102173707B1 - Thin film transistor and organic light emitting diode display including the same - Google Patents
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Abstract
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 반도체층, 상기 기판 및 상기 반도체층을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 반도체층과 중첩하고 있는 제1 게이트 전극, 상기 제1 게이트 전극 및 상기 제1 절연막을 덮고 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 반도체층 및 상기 제1 게이트 전극과 중첩하고 있는 제2 게이트 전극, 상기 제2 게이트 전극을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 제1 절연막, 제2 절연막 및 제3절연막에 형성되어 상기 반도체층의 일부를 노출하는 접촉구를 통해 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 길 수 있다. The thin film transistor according to an embodiment of the present invention includes a substrate, a semiconductor layer formed on the substrate, a first insulating film covering the substrate and the semiconductor layer, and overlapping the semiconductor layer. A first gate electrode, a second insulating film covering the first gate electrode and the first insulating film, a second gate electrode formed on the second insulating film and overlapping the semiconductor layer and the first gate electrode, the second 2 A third insulating layer covering the gate electrode, formed on the third insulating layer, and formed on the first insulating layer, the second insulating layer, and the third insulating layer to be connected to the semiconductor layer through a contact hole exposing a portion of the semiconductor layer It includes a source electrode and a drain electrode, and the length of the second gate electrode may be longer than that of the first gate electrode.
Description
본 발명은 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치에 관한 것이다.The present invention relates to a thin film transistor and an organic light emitting display device including the same.
유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.An organic light-emitting display device includes two electrodes and an organic emission layer disposed therebetween, and an electron injected from a cathode, which is one electrode, and a hole, injected from an anode, the other electrode. Combined in the organic emission layer to form excitons, and the excitons emit energy while emitting energy.
유기 발광 표시 장치는 캐소드, 애노드 및 유기 발광층으로 이루어진 유기 발광 다이오드를 포함하는 복수개의 화소를 포함하며, 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 박막 트랜지스터 및 커패시터(Capacitor)가 형성되어 있다. 복수개의 박막 트랜지스터는 기본적으로 스위칭 박막 트랜지스터 및 구동 박막 트랜지스터를 포함한다.The organic light emitting diode display includes a plurality of pixels including an organic light emitting diode made of a cathode, an anode, and an organic light emitting layer, and each pixel includes a plurality of thin film transistors and capacitors for driving the organic light emitting diode. The plurality of thin film transistors basically includes a switching thin film transistor and a driving thin film transistor.
이러한 유기 발광 표시 장치를 구동하는 경우, 누설 전류가 있는 스위칭 박막 트랜지스터(switching TFT)에 연결된 커패시터(capacitor)는 한 프레임(frame)의 시간 동안 일정한 전압을 유지하기 위해 커패시터의 크기를 증가시켜 커패시터의 용량을 증가시키거나 프레임 주파수를 증가시켜 한 프레임의 시간을 짧게 유지하여 누설 전류에 의한 전압의 변화를 완화시켜 준다. 그러나, 한 프레임(frame)의 시간 동안 일정한 전압을 유지하기 위해 커패시터의 용량을 증가시키는 경우, 커패시터 충전 또는 방전시 부하(load)로 작용하여 충전 및 방전 시간 확보가 어려우며 화소의 개구율을 감소시키게 된다. 또한, 1 프레임(frame)의 시간 동안 일정한 전압을 유지하기 위해 프레임 주파수를 증가시키는 경우, 데이터선 및 스캔선에 연결된 부하(load)로 인해 주어진 시간 안에 데이터를 입력하는 것이 어려워진다.When driving such an organic light emitting display device, a capacitor connected to a switching TFT having a leakage current increases the size of the capacitor to maintain a constant voltage for a period of time. By increasing the capacity or increasing the frame frequency, the time of one frame is kept short, thereby mitigating the voltage change due to leakage current. However, when the capacity of the capacitor is increased to maintain a constant voltage for a period of time, it acts as a load when charging or discharging the capacitor, making it difficult to secure the charging and discharging time and reducing the aperture ratio of the pixel. . In addition, when the frame frequency is increased to maintain a constant voltage for a period of time, it becomes difficult to input data within a given time due to a load connected to the data line and the scan line.
일반적인 P 타입 박막 트랜지스터의 전달 곡선(transfer curve)에서 보듯이 게이트 전압(VGS)이 포지티프(positive)로 증가 시 누설 전류가 증가하며, 드레인 전압(VDS)이 네가티브(negative)로 증가 시 누설 전류는 더욱 증가하게 된다. 따라서, 유기 발광 표시 장치의 화소에 형성되는 스위칭 박막 트랜지스터는 게이트 전압(VGS)이 포지티브(positive)로 증가하고 스위칭 박막 트랜지스터는 오프(OFF) 상태에 있을 때 드레인 전압(VDS)이 네가티브(negative)로 증가하므로 큰 전압이 인가되는 조건에서는 누설 전류가 증가하여 커패시터(capacitor)에 인가된 전압의 변화가 심해진다.As shown in the transfer curve of a general P-type thin film transistor, when the gate voltage (V GS ) increases to positive, the leakage current increases, and when the drain voltage (V DS ) increases to negative. The leakage current is further increased. Therefore, in the switching thin film transistor formed in the pixel of the organic light emitting diode, when the gate voltage V GS increases to a positive and the switching thin film transistor is in an OFF state, the drain voltage V DS is negative ( negative), so under the condition that a large voltage is applied, the leakage current increases and the voltage applied to the capacitor becomes severe.
이러한 누설 전류를 감소시키기 위해 유기 발광 표시 장치의 박막 트랜지스터에서는 고농도 도핑 소스 영역 및 드레인 영역(n+)과 채널(channel) 사이에 저농도 도핑 영역(n-)을 두는 저농도 도핑(Lightly Doped Drain, LDD) 구조를 적용하고 있다. 탑 게이트형 박막 트랜지스터에서는 게이트 전극을 이용하여 자기 정렬(self align) 방식으로 LDD 구조를 형성한다. 이러한 탑 게이트형 박막 트랜지스터에 형성된 LDD 구조는 누설 전류 및 열전자 효과(hot electron effect)를 감소시키는 동시에 블랙다운 전압(breakdown voltage)을 증가시키게 된다.In order to reduce such leakage current, in a thin film transistor of an organic light emitting diode display, a lightly doped drain (LDD) in which a lightly doped region (n-) is placed between a high-doped source region and a drain region (n+) and a channel. The structure is applied. In a top-gate thin film transistor, an LDD structure is formed in a self-aligning method using a gate electrode. The LDD structure formed in such a top-gate thin film transistor reduces leakage current and hot electron effect, while increasing a breakdown voltage.
그러나, LDD 구조를 형성하는 경우 온 전류(on current, Ion) 저하 및 추가 마스크(Mask) 사용에 따른 비용 증가의 문제가 있다.However, when the LDD structure is formed, there is a problem of lowering on current (Ion) and an increase in cost due to the use of an additional mask.
한편, 일반적으로 탑 게이트형 박막 트랜지스터(Top Gate Type Thin Film Transistor)는 폴리실리콘으로 이루어진 반도체층, 반도체층을 덮고 있는 게이트 절연막, 게이트 절연막 위에 형성되며 반도체층과 일부 중첩하고 있는 게이트 전극, 게이트 전극 및 게이트 절연막을 덮고 있는 층간 절연막, 층간 절연막 및 게이트 절연막에 형성된 접촉구를 통해 노출된 반도체층과 연결되어 있는 소스 전극 및 드레인 전극으로 이루어진다. 이러한 탑 게이트형 박막 트랜지스터에서 게이트 절연막의 두께를 증가시키면 게이트 전극과 소스 전극 및 드레인 전극 사이의 전기장(electric field)을 감소시켜 누설 전류를 줄일 수 있지만, 저항의 증가로 온 전류가 감소하여 대면적 표시 장치에서 화소 내의 커패시터의 충전(charging)이 불가능해 질 수 있다.Meanwhile, in general, a top gate type thin film transistor is formed on a semiconductor layer made of polysilicon, a gate insulating film covering the semiconductor layer, a gate insulating film, and partially overlapping the semiconductor layer. And a source electrode and a drain electrode connected to the semiconductor layer exposed through a contact hole formed in the interlayer insulating film, the interlayer insulating film, and the gate insulating film covering the gate insulating film. In such a top-gate thin film transistor, if the thickness of the gate insulating film is increased, the electric field between the gate electrode, the source electrode, and the drain electrode can be reduced to reduce leakage current, but the increase in resistance reduces the on-state current, resulting in a large area. In a display device, charging of a capacitor in a pixel may be impossible.
본 발명은 전술한 배경 기술의 문제점을 해결하기 위한 것으로서, 누설 전류를 최소화할 수 있는 박막 트랜지스터 및 이를 포함하는 유기 발광 표시 장치를 제공하고자 한다.The present invention is to solve the problems of the above-described background technology, and provides a thin film transistor capable of minimizing leakage current and an organic light emitting display device including the same.
본 발명의 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 반도체층, 상기 기판 및 상기 반도체층을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 반도체층과 중첩하고 있는 제1 게이트 전극, 상기 제1 게이트 전극 및 상기 제1 절연막을 덮고 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 반도체층 및 상기 제1 게이트 전극과 중첩하고 있는 제2 게이트 전극, 상기 제2 게이트 전극을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 제1 절연막, 제2 절연막 및 제3절연막에 형성되어 상기 반도체층의 일부를 노출하는 접촉구를 통해 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 길 수 있다.The thin film transistor according to an embodiment of the present invention includes a substrate, a semiconductor layer formed on the substrate, a first insulating film covering the substrate and the semiconductor layer, and overlapping the semiconductor layer. A first gate electrode, a second insulating film covering the first gate electrode and the first insulating film, a second gate electrode formed on the second insulating film and overlapping the semiconductor layer and the first gate electrode, the second 2 A third insulating layer covering the gate electrode, formed on the third insulating layer, and formed on the first insulating layer, the second insulating layer, and the third insulating layer to be connected to the semiconductor layer through a contact hole exposing a portion of the semiconductor layer It includes a source electrode and a drain electrode, and the length of the second gate electrode may be longer than that of the first gate electrode.
상기 제1 게이트 전극은 상기 제2 게이트 전극의 내측에 형성되어 있을 수 있다. The first gate electrode may be formed inside the second gate electrode.
상기 제2 게이트 전극은 상기 제2 절연막에 형성된 접촉구를 통해 상기 제1 게이트 전극과 연결되어 있을 수 있다. The second gate electrode may be connected to the first gate electrode through a contact hole formed in the second insulating layer.
상기 제2 게이트 전극은 상기 제1 게이트 전극과 중첩하고 있는 중첩 제2 게이트부, 상기 제1 게이트 전극과 중첩하고 있지 않는 비중첩 제2 게이트부를 포함할 수 있다.The second gate electrode may include an overlapping second gate portion overlapping the first gate electrode and a non-overlapping second gate portion not overlapping the first gate electrode.
상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역, 상기 드레인 전극과 접촉하고 있는 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역, 상기 비중첩 제2 게이트부와 대응하는 위치에 형성되어 있는 약전기장 영역을 포함할 수 있다.The semiconductor layer is formed in a position corresponding to a source region in contact with the source electrode, a drain region in contact with the drain electrode, a channel region positioned between the source region and the drain region, and the non-overlapping second gate portion It may include a weak electric field region.
상기 약전기장 영역은 상기 소스 영역과 상기 채널 영역 사이 및 상기 드레인 영역과 상기 채널 영역 사이에 위치하고 있을 수 있다.The weak electric field region may be located between the source region and the channel region, and between the drain region and the channel region.
상기 제1 게이트 전극은 서로 이격되어 있는 제1 서브 게이트 전극 및 제2 서브 게이트 전극을 포함할 수 있다.The first gate electrode may include a first sub-gate electrode and a second sub-gate electrode that are spaced apart from each other.
상기 제1 서브 게이트 전극 및 상기 제2 서브 게이트 전극은 모두 상기 제2 게이트 전극의 내측에 형성되어 있을 수 있다.Both the first sub-gate electrode and the second sub-gate electrode may be formed inside the second gate electrode.
상기 반도체층은 상기 제1 서브 게이트 전극과 상기 제2 서브 게이트 전극 사이의 간격과 대응하는 위치에 형성되어 있는 중앙 약전기장 영역을 더 포함할 수 있다.The semiconductor layer may further include a central weak electric field region formed at a position corresponding to an interval between the first sub-gate electrode and the second sub-gate electrode.
상기 제3 절연막 위에 상기 제2 게이트 전극과 중첩하는 위치에 형성되어 있으며 상기 제3 절연막에 형성된 접촉구를 통해 상기 제2 게이트 전극과 연결되어 있는 저저항 부재를 더 포함할 수 있다.A low-resistance member formed on the third insulating layer at a position overlapping the second gate electrode and connected to the second gate electrode through a contact hole formed in the third insulating layer may be further included.
또한, 일 실시예에 따른 박막 트랜지스터는 기판, 상기 기판 위에 형성되어 있는 반도체층, 상기 기판 및 상기 반도체층을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 반도체층과 중첩하고 있는 제1 게이트 전극, 상기 제1 게이트 전극 및 상기 제1 절연막을 덮고 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 반도체층 및 상기 제1 게이트 전극과 중첩하고 있는 제2 게이트 전극, 상기 제2 게이트 전극을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 제1 절연막, 제2 절연막 및 제3절연막에 형성되어 상기 반도체층의 일부를 노출하는 접촉구를 통해 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제1 게이트 전극은 서로 이격되어 있는 제1 서브 게이트 전극 및 제2 서브 게이트 전극을 포함하고, 상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 짧을 수 있다.In addition, the thin film transistor according to an embodiment includes a substrate, a semiconductor layer formed on the substrate, a first insulating film covering the substrate and the semiconductor layer, and a first insulating film formed on the first insulating film and overlapping the semiconductor layer. 1 gate electrode, a second insulating layer covering the first gate electrode and the first insulating layer, a second gate electrode formed on the second insulating layer and overlapping the semiconductor layer and the first gate electrode, and the second The third insulating layer covering the gate electrode, formed on the third insulating layer, and formed on the first insulating layer, the second insulating layer, and the third insulating layer are connected to the semiconductor layer through a contact hole exposing a part of the semiconductor layer. A source electrode and a drain electrode, wherein the first gate electrode includes a first sub-gate electrode and a second sub-gate electrode spaced apart from each other, and the length of the second gate electrode is the length of the first gate electrode Can be shorter.
상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역, 상기 드레인 전극과 접촉하고 있는 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역, 상기 제1 서브 게이트 전극과 상기 제2 서브 게이트 전극 사이의 간격과 대응하는 위치에 형성되어 있는 중앙 약전기장 영역을 포함할 수 있다. The semiconductor layer includes a source region in contact with the source electrode, a drain region in contact with the drain electrode, a channel region positioned between the source region and the drain region, the first sub-gate electrode and the second sub-gate electrode It may include a central weak electric field region formed at a position corresponding to the gap therebetween.
상기 제2 게이트 전극은 상기 제2 절연막에 형성된 접촉구를 통해 상기 제1 게이트 전극과 연결되어 있을 수 있다.The second gate electrode may be connected to the first gate electrode through a contact hole formed in the second insulating layer.
상기 제3 절연막 위에 상기 제2 게이트 전극과 중첩하는 위치에 형성되어 있으며 상기 제3 절연막에 형성된 접촉구를 통해 상기 제2 게이트 전극과 연결되어 있는 저저항 부재를 더 포함할 수 있다.A low-resistance member formed on the third insulating layer at a position overlapping the second gate electrode and connected to the second gate electrode through a contact hole formed in the third insulating layer may be further included.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치는 기판, 상기 기판 위에 형성되어 있는 박막 트랜지스터 및 커패시터, 상기 박막 트랜지스터에 연결되어 있는 유기 발광 다이오드를 포함하고, 상기 박막 트랜지스터는 In addition, the organic light emitting display device including the thin film transistor according to an embodiment of the present invention includes a substrate, a thin film transistor and a capacitor formed on the substrate, and an organic light emitting diode connected to the thin film transistor, and the thin film transistor Is
상기 기판 위에 형성되어 있는 반도체층, 상기 기판 및 상기 반도체층을 덮고 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 반도체층과 중첩하고 있는 제1 게이트 전극, 상기 제1 게이트 전극 및 상기 제1 절연막을 덮고 있는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 반도체층 및 상기 제1 게이트 전극과 중첩하고 있는 제2 게이트 전극, 상기 제2 게이트 전극을 덮고 있는 제3 절연막, 상기 제3 절연막 위에 형성되어 있으며 상기 제1 절연막, 제2 절연막 및 제3절연막에 형성되어 상기 반도체층의 일부를 노출하는 접촉구를 통해 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극을 포함하고, 상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 길 수 있다.A semiconductor layer formed on the substrate, a first insulating film covering the substrate and the semiconductor layer, a first gate electrode formed on the first insulating film and overlapping the semiconductor layer, the first gate electrode, and the first 1 A second insulating film covering the insulating film, a second gate electrode formed on the second insulating film and overlapping the semiconductor layer and the first gate electrode, a third insulating film covering the second gate electrode, and the third A source electrode and a drain electrode formed on the insulating layer and connected to the semiconductor layer through a contact hole formed on the first insulating layer, the second insulating layer, and the third insulating layer to expose a part of the semiconductor layer, 2 The length of the gate electrode may be longer than the length of the first gate electrode.
상기 제2 게이트 전극은 상기 제2 절연막에 형성된 접촉구를 통해 상기 제1 게이트 전극과 연결되어 있을 수 있다.The second gate electrode may be connected to the first gate electrode through a contact hole formed in the second insulating layer.
상기 제2 게이트 전극은 상기 제1 게이트 전극과 중첩하고 있는 중첩 제2 게이트부, 상기 제1 게이트 전극과 중첩하고 있지 않는 비중첩 제2 게이트부를 포함할 수 있다.The second gate electrode may include an overlapping second gate portion overlapping the first gate electrode and a non-overlapping second gate portion not overlapping the first gate electrode.
상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역, 상기 드레인 전극과 접촉하고 있는 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역, 상기 비중첩 제2 게이트부와 대응하는 위치에 형성되어 있는 약전기장 영역을 포함할 수 있다.The semiconductor layer is formed in a position corresponding to a source region in contact with the source electrode, a drain region in contact with the drain electrode, a channel region positioned between the source region and the drain region, and the non-overlapping second gate portion It may include a weak electric field region.
상기 약전기장 영역은 상기 소스 영역과 상기 채널 영역 사이 및 상기 드레인 영역과 상기 채널 영역 사이에 위치하고 있을 수 있다.The weak electric field region may be located between the source region and the channel region, and between the drain region and the channel region.
상기 커패시터는 상기 제1 게이트 전극과 동일한 층에 형성되어 있는 제1 축전판, 상기 제2 게이트 전극과 동일한 층에 형성되어 있는 제2 축전판, 상기 소스 전극 및 드레인 전극과 동일한 층에 형성되어 있는 제3 축전판을 포함하고, 상기 제1 축전판, 제2 축전판 및 제3 축전판은 서로 중첩되어 있을 수 있다.The capacitor is a first capacitor plate formed on the same layer as the first gate electrode, a second capacitor plate formed on the same layer as the second gate electrode, and the source electrode and the drain electrode. A third power storage plate may be included, and the first power storage plate, the second power storage plate, and the third power storage plate may overlap each other.
본 발명의 일 실시예에 따르면, 제1 게이트 전극과 비중첩하는 부분을 가지는 제2 게이트 전극을 형성하고, 제2 게이트 전극은 제2 절연막에 형성된 접촉구를 통해 제1 게이트 전극과 연결함으로써, 제2 게이트 전극과 중첩하는 반도체층인 약전기장 영역을 형성하여 LDD 구조와 유사한 효과를 나타내게 할 수 있으므로 누설 전류 및 열전자 효과를 감소시키는 동시에 블랙다운 전압(breakdown voltage)을 증가시킬 수 있다.According to an embodiment of the present invention, a second gate electrode having a non-overlapping portion with the first gate electrode is formed, and the second gate electrode is connected to the first gate electrode through a contact hole formed in the second insulating film, Since a weak electric field region, which is a semiconductor layer overlapping with the second gate electrode, can be formed to exhibit an effect similar to that of an LDD structure, it is possible to reduce leakage current and thermoelectric effect and increase a breakdown voltage.
또한, 강전기장이 형성되는 채널 영역에는 온 전류가 증가되므로 대면적 표시 장치에서 화소 내의 커패시터의 충전이 가능해진다. In addition, since the ON current increases in the channel region where the strong electric field is formed, it is possible to charge the capacitor in the pixel in the large-area display device.
또한, 본 발명의 일 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 반도체층에 약전기장 영역을 형성함으로써, 박막 트랜지스터의 누설 전류를 감소시켜 박막 트랜지스터에 연결된 커패시터에 인가된 전압이 한 프레임 동안 일정하게 유지되도록 할 수 있다. In addition, by forming a weak electric field region in the semiconductor layer of the organic light emitting diode display device including the thin film transistor according to an embodiment of the present invention, the voltage applied to the capacitor connected to the thin film transistor is reduced by reducing the leakage current of the thin film transistor. It can be kept constant during.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도이다.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
도 4는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 박막 트랜지스터의 단면도이다.
도 6은 본 발명의 제5 실시예에 따른 박막 트랜지스터의 단면도이다. 1 is a cross-sectional view of a thin film transistor according to a first embodiment of the present invention.
2 is a cross-sectional view of an organic light emitting diode display including a thin film transistor according to a first exemplary embodiment of the present invention.
3 is a cross-sectional view of a thin film transistor according to a second embodiment of the present invention.
4 is a cross-sectional view of a thin film transistor according to a third embodiment of the present invention.
5 is a cross-sectional view of a thin film transistor according to a fourth embodiment of the present invention.
6 is a cross-sectional view of a thin film transistor according to a fifth embodiment of the present invention.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those of ordinary skill in the art may easily implement the present invention. The present invention may be implemented in various different forms and is not limited to the embodiments described herein.
또한, 여러 실시예들에 있어서, 동일한 구성을 가지는 구성요소에 대해서는 동일한 부호를 사용하여 대표적으로 제1 실시예에서 설명하고, 그 외의 실시예에서는 제1 실시예와 다른 구성에 대해서만 설명하기로 한다.In addition, in various embodiments, components having the same configuration are typically described in the first embodiment by using the same reference numerals, and in other embodiments, only configurations different from the first embodiment will be described. .
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.In order to clearly describe the present invention, parts irrelevant to the description have been omitted, and the same reference numerals are assigned to the same or similar components throughout the specification.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.In addition, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, so the present invention is not necessarily limited to the illustrated bar.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.In the drawings, the thicknesses are enlarged to clearly express various layers and regions. And in the drawings, for convenience of description, the thickness of some layers and regions is exaggerated. When a part of a layer, film, region, plate, etc. is said to be "on" or "on" another part, this includes not only the case where the other part is "directly above" but also the case where there is another part in the middle.
그러면 도 1을 참고로 하여 본 발명의 제1 실시예에 따른 박막 트랜지스터에 대하여 상세하게 설명한다.Then, the thin film transistor according to the first embodiment of the present invention will be described in detail with reference to FIG. 1.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 단면도이다.1 is a cross-sectional view of a thin film transistor according to a first embodiment of the present invention.
도 1에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터는 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 반도체층(130)이 형성되어 있다. 이러한 반도체층(130)은 폴리 실리콘(poly-Si) 또는 산화물 반도체로 이루어질 수 있으며, 산화물 반도체는 티타늄(Ti), 하프늄(Hf), 지르코늄(Zr), 알루미늄(Al), 탄탈륨(Ta), 게르마늄(Ge), 아연(Zn), 갈륨(Ga), 주석(Sn) 또는 인듐(In)을 기본으로 하는 산화물, 이들의 복합 산화물인 산화아연(ZnO), 인듐-갈륨-아연 산화물(InGaZnO4), 인듐-아연 산화물(Zn-In-O), 아연-주석 산화물(Zn-Sn-O) 인듐-갈륨 산화물 (In-Ga-O), 인듐-주석 산화물(In-Sn-O), 인듐-지르코늄 산화물(In-Zr-O), 인듐-지르코늄-아연 산화물(In-Zr-Zn-O), 인듐-지르코늄-주석 산화물(In-Zr-Sn-O), 인듐-지르코늄-갈륨 산화물(In-Zr-Ga-O), 인듐-알루미늄 산화물(In-Al-O), 인듐-아연-알루미늄 산화물(In-Zn-Al-O), 인듐-주석-알루미늄 산화물(In-Sn-Al-O), 인듐-알루미늄-갈륨 산화물(In-Al-Ga-O), 인듐-탄탈륨 산화물(In-Ta-O), 인듐-탄탈륨-아연 산화물(In-Ta-Zn-O), 인듐-탄탈륨-주석 산화물(In-Ta-Sn-O), 인듐-탄탈륨-갈륨 산화물(In-Ta-Ga-O), 인듐-게르마늄 산화물(In-Ge-O), 인듐-게르마늄-아연 산화물(In-Ge-Zn-O), 인듐-게르마늄-주석 산화물(In-Ge-Sn-O), 인듐-게르마늄-갈륨 산화물(In-Ge-Ga-O), 티타늄-인듐-아연 산화물(Ti-In-Zn-O), 하프늄-인듐-아연 산화물(Hf-In-Zn-O) 중 어느 하나를 포함할 수 있다. 반도체층(130)이 산화물 반도체로 이루어지는 경우에는 고온 등의 외부 환경에 취약한 산화물 반도체를 보호하기 위해 별도의 보호층이 추가될 수 있다.As shown in FIG. 1, in the thin film transistor according to the first embodiment of the present invention, a
반도체층(130)은 소스 영역(131), 드레인 영역(132), 소스 영역(131) 및 드레인 영역(132) 사이에 위치하는 채널 영역(133), 소스 영역(131)과 채널 영역(133) 사이 및 드레인 영역(132)과 채널 영역(133) 사이에 위치하는 약전기장 영역(134, 135)을 포함한다.The
약전기장 영역(134, 135)은 소스 영역(131)과 채널 영역(133)을 분리하고 있고, 드레인 영역(132)과 채널 영역(133)을 분리하고 있다. 이와 같이, 소스 영역(131)과 채널 영역(133) 사이 및 드레인 영역(132)과 채널 영역(133) 사이에 약전기장 영역(134, 135)을 형성함으로써, 박막 트랜지스터가 오프 상태인 경우 반도체층(130)에서 전자 이동 경로를 차단하여 누설 전류가 발생하는 것을 방지할 수 있다.The weak
기판(110) 및 반도체층(130) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제1 절연막(141)이 형성되어 있다. 이러한 제1 절연막(141) 위에는 제1 게이트 전극(125)이 형성되어 있으며, 제1 게이트 전극(125)은 채널 영역(133)과 중첩하여 위치하고 있다. 제1 게이트 전극(125)은 게이트 신호를 전달하는 게이트선(도시하지 않음)에 연결되어 있다.A first insulating
제1 게이트 전극(125) 및 제1 절연막(141) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제2 절연막(142)이 형성되어 있으며, 제1 게이트 전극(125)을 덮어 절연시키고 있다. A second insulating
제2 절연막(142) 위에는 제2 게이트 전극(126)이 형성되어 있으며, 제2 게이트 전극(126)은 제1 게이트 전극(125)과 중첩하여 위치하고 있다. 제2 게이트 전극(126)의 길이(L2)는 제1 게이트 전극(125)의 길이(L1)보다 길 수 있으며, 제1 게이트 전극(125)은 제2 게이트 전극(126)의 내측에 형성되어 있다. 제2 게이트 전극(126)은 제1 게이트 전극(125)과 중첩하고 있는 중첩 제2 게이트부(126a), 제1 게이트 전극(125)과 중첩하고 있지 않는 비중첩 제2 게이트부(126b)를 포함한다. 반도체층(130)의 약전기장 영역(134, 135)은 비중첩 제2 게이트부(126b)와 대응하는 위치에 형성되어 있다. 이러한 제2 게이트 전극(126)은 제2 절연막(142)에 형성된 접촉구(43)를 통해 제1 게이트 전극(125)과 연결되어 있다.A
따라서, 제1 게이트 전극(125) 및 제2 게이트 전극(126)에 스캔 신호가 인가되는 경우, 중첩 제2 게이트부(126a)와 중첩되어 연결된 제1 게이트 전극(125)과 채널 영역(133) 사이에는 제1 절연막(141)만이 형성되어 있으므로, 제1 게이트 전극(125)과 채널 영역(133) 사이에는 강전기장(strong field)이 형성되고, 비중첩 제2 게이트부(126b)와 약전기장 영역(134, 135) 사이에는 제1 절연막(141) 및 제2 절연막(142)이 형성되어 있으므로 비중첩 제2 게이트부(126b)와 약전기장 영역(134, 135) 사이에는 약전기장(weak field)이 형성된다. Accordingly, when a scan signal is applied to the
이와 같이, 약전기장 영역(134, 135)은 LDD 구조와 유사한 효과를 나타내므로 박막 트랜지스터가 오프 상태인 경우 반도체층(130)의 전자 이동 경로를 차단하여 누설 전류 및 열전자 효과(hot electron effect)를 감소시키는 동시에 블랙다운 전압(breakdown voltage)을 증가시키게 된다. 또한, 강전기장이 형성되는 채널 영역(133)에는 온 전류가 증가되므로 대면적 표시 장치에서 화소 내의 커패시터의 충전(charging)이 가능해진다. As described above, since the weak
이와 같이, 제1 게이트 전극(125)과 비중첩하는 부분을 가지는 제2 게이트 전극(126)을 형성하고, 제2 게이트 전극(126)은 제2 절연막(142)에 형성된 접촉구(43)를 통해 제1 게이트 전극(125)과 연결함으로써, 반도체층(130)에 약전기장 영역(134, 135)을 형성하여 LDD 구조와 유사한 효과를 나타내게 할 수 있으므로 누설 전류 및 열전자 효과를 감소시키는 동시에 블랙다운 전압(breakdown voltage)을 증가시킬 수 있다.In this way, the
한편, 제2 게이트 전극(126) 및 제2 절연막(142) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제3 절연막(143)이 형성되어 있으며, 제2 게이트 전극(126)을 덮어 절연시키고 있다. On the other hand, a third
제3 절연막(143) 위에는 소스 전극(176) 및 드레인 전극(177)이 형성되어 있으며, 소스 전극(176) 및 드레인 전극(177)은 제1 절연막(141), 제2 절연막(142) 및 제3 절연막(143)에 형성되어 반도체층(130)의 소스 영역(131) 및 드레인 영역(132)을 각각 노출하는 접촉구(41, 42)를 통해 반도체층의 소스 영역(131) 및 드레인 영역(132)과 연결되어 있다.A
한편, 상기 본 발명의 제1 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치에 대해 도 2를 참조하여 이하에서 상세히 설명한다. Meanwhile, the organic light emitting display device including the thin film transistor according to the first embodiment of the present invention will be described in detail below with reference to FIG. 2.
도 2는 본 발명의 제1 실시예에 따른 박막 트랜지스터를 포함하는 유기 발광 표시 장치의 단면도이다.2 is a cross-sectional view of an organic light emitting diode display including a thin film transistor according to a first exemplary embodiment of the present invention.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터의 제1 절연막(141) 위에는 제1 게이트 전극(125) 및 제1 축전판(25)이 형성되어 있다. 제1 게이트 전극(125), 제1 축전판(25) 및 제1 절연막(141) 위에는 제2 절연막(142)이 형성되어 있으며, 제2 절연막(142) 위에는 제2 게이트 전극(126) 및 제2 축전판(26)이 형성되어 있다. 제2 게이트 전극(126), 제2 축전판(26) 및 제2 절연막(142) 위에는 제3 절연막(143)이 형성되어 있으며, 제3 절연막(143) 위에는 소스 전극(176), 드레인 전극(177) 및 제3 축전판(27)이 형성되어 있다. 제1 축전판(25), 제2 축전판(26) 및 제3 축전판(27)은 서로 중첩되어 커패시터(Cst)를 이룬다. As shown in FIG. 2, a
이와 같이, 제2 게이트 전극(126)과 동일한 층에 형성되는 제2 축전판(26)을 포함하는 커패시터를 형성함으로써 커패시터 용량을 증가시킬 수 있어 커패시터에 인가된 전압이 한 프레임 동안 일정하게 유지되도록 할 수 있다.In this way, by forming a capacitor including the
소스 전극(176), 드레인 전극(177), 제3 축전판(27) 및 제3 절연막(143) 위에는 보호막(180)이 형성되어 있으며, 보호막(180) 위에는 화소 전극(710)이 형성되어 있다. 화소 전극(710)은 보호막(180)에 형성된 접촉구(81)를 통해 드레인 전극(177)과 전기적으로 연결되어 유기 발광 다이오드(70)의 애노드 전극이 된다. A
보호막(180) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 형성되어 있다. 화소 정의막(350)은 화소 전극(710)을 노출하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylates) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함하여 이루어질 수 있다. 화소 정의막(350)의 화소 개구부(351)에는 유기 발광층(720)이 형성되어 있다. 유기 발광층(720)은 발광층, 정공 수송층(hole-injection layer, HIL), 정공 수송층(hole-transporting layer, HTL), 전자 수송층(electron-transporting layer, ETL) 및 전자 주입층(electron-injection layer, EIL) 중 하나 이상을 포함하는 복수층으로 형성된다. 유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.A
화소 정의막(350) 및 유기 발광층(720) 위에는 공통 전극(730)이 형성된다. 공통 전극(730)은 반사 물질로 이루어지는 반사막 또는 반투과막으로 형성될 수 있다. 공통 전극(730)은 유기 발광 다이오드(70)의 캐소드 전극이 된다. 화소 전극(710), 유기 발광층(720) 및 공통 전극(730)은 유기 발광 다이오드(70)를 이룬다. A
한편, 상기 제1 실시예에서는 제1 게이트 전극과 연결되는 제2 게이트 전극만을 형성하였으나, 제3 절연막 위에 제2 게이트 전극과 중첩하는 위치에 제2 게이트 전극과 연결되는 저저항 부재를 형성하는 제2 실시예도 가능하다. On the other hand, in the first embodiment, only the second gate electrode connected to the first gate electrode was formed, but the low-resistance member connected to the second gate electrode was formed on the third insulating layer at a position overlapping the second gate electrode. Two examples are also possible.
이하에서, 도 3을 참조하여, 본 발명의 제2 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.Hereinafter, a thin film transistor according to a second embodiment of the present invention will be described in detail with reference to FIG. 3.
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.3 is a cross-sectional view of a thin film transistor according to a second embodiment of the present invention.
제2 실시예는 도 1에 도시된 제1 실시예와 비교하여 저저항 부재가 더 형성된 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다. The second embodiment is substantially the same as that of the first embodiment shown in FIG. 1 except that the low-resistance member is further formed, so a repeated description will be omitted.
도 3에 도시된 바와 같이, 본 발명의 제2 실시예에 따른 박막 트랜지스터의 제2 게이트 전극(126) 및 제2 절연막(142) 위에는 제3 절연막(143)이 형성되어 있으며, 제2 게이트 전극(126)을 덮어 절연시키고 있다. 3, a third
제3 절연막(143) 위에는 소스 전극(176), 드레인 전극(177) 및 저저항 부재(175)가 형성되어 있다. 소스 전극(176) 및 드레인 전극(177)은 제1 절연막(141), 제2 절연막(142) 및 제3 절연막(143)에 형성되어 반도체층(130)의 소스 영역(131) 및 드레인 영역(132)을 각각 노출하는 접촉구(41, 42)를 통해 반도체층의 소스 영역(131) 및 드레인 영역(132)과 연결되어 있다. 그리고, 저저항 부재(175)는 제2 게이트 전극(126)과 중첩하는 위치에 형성되어 있으며 제3 절연막(143)에 형성된 접촉구(44)를 통해 제2 게이트 전극(126)과 연결되어 있다. A
따라서, 저저항 부재(175), 제2 게이트 전극(126) 및 제1 게이트 전극(125)은 서로 연결되어 있으므로, 제1 게이트 전극(125)의 저항을 감소시켜 RC 지연을 방지할 수 있다.Accordingly, since the
한편, 상기 제1 실시예에서의 제1 게이트 전극을 제1 서브 게이트 전극 및 제2 서브 게이트 전극으로 서로 이격시킨 제3 실시예도 가능하다. Meanwhile, a third embodiment in which the first gate electrode in the first embodiment is separated from each other by a first sub-gate electrode and a second sub-gate electrode is also possible.
이하에서, 도 4를 참조하여, 본 발명의 제3 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.Hereinafter, a thin film transistor according to a third embodiment of the present invention will be described in detail with reference to FIG. 4.
도 4는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도이다.4 is a cross-sectional view of a thin film transistor according to a third embodiment of the present invention.
제3 실시예는 도 1에 도시된 제1 실시예와 비교하여 제1 게이트 전극의 구조가 다른 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다. The third embodiment is substantially the same as in the first embodiment shown in FIG. 1 except that the structure of the first gate electrode is different, so a repeated description will be omitted.
도 4에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터의 반도체층(130)은 소스 영역(131), 드레인 영역(132), 소스 영역(131) 및 드레인 영역(132) 사이에 위치하는 채널 영역(133), 소스 영역(131)과 채널 영역(133) 사이 및 드레인 영역(132)과 채널 영역(133) 사이에 위치하는 약전기장 영역(134, 135), 채널 영역(133)의 중앙에 형성되어 있는 중앙 약전기장 영역(136)을 포함한다.As shown in FIG. 4, the
약전기장 영역(134, 135)은 소스 영역(131)과 채널 영역(133)을 분리하고 있고, 드레인 영역(132)과 채널 영역(133)을 분리하고 있고, 중앙 약전기장 영역(136)은 채널 영역(133)을 두 부분으로 분리하고 있다. 이와 같이, 소스 영역(131)과 채널 영역(133) 사이 및 드레인 영역(132)과 채널 영역(133) 사이에 약전기장 영역(134, 135)을 형성하고, 채널 영역(133)의 중앙에 중앙 약전기장 영역(136)을 형성함으로써, 박막 트랜지스터가 오프 상태인 경우 반도체층(130)에서 전자 이동 경로를 차단하여 누설 전류가 발생하는 것을 더욱 효과적으로 방지할 수 있다.The weak
기판(110) 및 반도체층(130) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제1 절연막(141)이 형성되어 있다. 이러한 제1 절연막(141) 위에는 제1 게이트 전극(125)이 형성되어 있으며, 제1 게이트 전극(125)은 서로 이격되어 있으며 서로 전기적으로 연결되어 있는 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)을 포함한다. 도 4에는 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)간의 연결부는 도시하지 않았으나, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)는 서로 전기적으로 연결되어 있다. A first insulating
제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)은 채널 영역(133)과 중첩하여 위치하고 있으며, 제1 서브 게이트 전극(125a)와 제2 서브 게이트 전극(125b) 사이의 간격과 대응하는 위치에 중앙 약전기장 영역(136)이 위치하고 있다.The first
제1 게이트 전극(125) 및 제1 절연막(141) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제2 절연막(142)이 형성되어 있으며, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)을 덮어 절연시키고 있다. A second insulating
제2 절연막(142) 위에는 제2 게이트 전극(126)이 형성되어 있으며, 제2 게이트 전극(126)은 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 중첩하여 위치하고 있다. 제2 게이트 전극(126)의 길이(L2)는 제1 게이트 전극(125)의 길이(L1)보다 길 수 있으며, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)은 모두 제2 게이트 전극(126)의 내측에 형성되어 있다. 제2 게이트 전극(126)은 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 중첩하고 있는 중첩 제2 게이트부(126a), 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 중첩하고 있지 않는 비중첩 제2 게이트부(126b)를 포함한다. 반도체층(130)의 약전기장 영역(134, 135) 및 중앙 약전기장 영역(136)은 비중첩 제2 게이트부(126b)와 대응하는 위치에 형성되어 있다. 이러한 제2 게이트 전극(126)은 제2 절연막(142)에 형성된 접촉구(43)를 통해 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 연결되어 있다.A
따라서, 제1 게이트 전극(125) 및 제2 게이트 전극(126)에 스캔 신호가 인가되는 경우, 중첩 제2 게이트부(126a)와 중첩되어 연결된 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 채널 영역(133) 사이에는 제1 절연막(141)만이 형성되어 있으므로, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 채널 영역(133) 사이에는 강전기장(strong field)이 형성되고, 비중첩 제2 게이트부(126b)와 약전기장 영역(134, 135) 및 중앙 약전기장 영역(136) 사이에는 제1 절연막(141) 및 제2 절연막(142)이 형성되어 있으므로 비중첩 제2 게이트부(126b)와 약전기장 영역(134, 135) 및 중앙 약전기장 영역(136) 사이에는 약전기장(weak field)이 형성된다. Accordingly, when a scan signal is applied to the
이와 같이, 약전기장 영역(134, 135) 및 중앙 약전기장 영역(136)은 박막 트랜지스터가 오프 상태인 경우 반도체층(130)의 전자 이동 경로를 차단하여 누설 전류 및 열전자 효과를 더욱 감소시키는 동시에 블랙다운 전압(breakdown voltage)을 증가시키게 된다. As such, the weak
한편, 상기 제3 실시예에서는 제2 게이트 전극(126)의 길이(L2)는 제1 게이트 전극(125)의 길이(L1)보다 길게 형성되어 있으나, 제2 게이트 전극의 길이는 제1 게이트 전극의 길이보다 짧게 형성되어 있는 제4 실시예도 가능하다. Meanwhile, in the third embodiment, the length L2 of the
이하에서, 도 5를 참조하여, 본 발명의 제4 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.Hereinafter, a thin film transistor according to a fourth embodiment of the present invention will be described in detail with reference to FIG. 5.
도 5는 본 발명의 제4 실시예에 따른 박막 트랜지스터의 단면도이다.5 is a cross-sectional view of a thin film transistor according to a fourth embodiment of the present invention.
제4 실시예는 도 4에 도시된 제3 실시예와 비교하여 제2 게이트 전극의 길이가 제1 게이트 전극의 길이보다 짧은 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.The fourth embodiment is substantially the same as that of the third embodiment shown in FIG. 4 except that the length of the second gate electrode is shorter than the length of the first gate electrode, so a repeated description will be omitted.
도 5에 도시된 바와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터의 반도체층(130)은 소스 영역(131), 드레인 영역(132), 소스 영역(131) 및 드레인 영역(132) 사이에 위치하는 채널 영역(133), 채널 영역(133)의 중앙에 형성되어 있는 중앙 약전기장 영역(136)을 포함한다. 중앙 약전기장 영역(136)은 채널 영역(133)을 두 부분으로 분리하고 있다. 이와 같이, 채널 영역(133)의 중앙에 중앙 약전기장 영역(136)을 형성함으로써, 박막 트랜지스터가 오프 상태인 경우 반도체층(130)에서 전자 이동 경로를 차단하여 누설 전류가 발생하는 것을 방지할 수 있다.As shown in FIG. 5, the
기판(110) 및 반도체층(130) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제1 절연막(141)이 형성되어 있다. 이러한 제1 절연막(141) 위에는 제1 게이트 전극(125)이 형성되어 있으며, 제1 게이트 전극(125)은 서로 이격되어 있으며 서로 전기적으로 연결되어 있는 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)을 포함한다. 도 4에는 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)간의 연결부는 도시하지 않았으나, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)는 서로 전기적으로 연결되어 있다.A first insulating
제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)은 채널 영역(133)과 중첩하여 위치하고 있으며, 제1 서브 게이트 전극(125a)와 제2 서브 게이트 전극(125b) 사이의 간격과 대응하는 위치에 중앙 약전기장 영역(136)이 위치하고 있다.The first
제1 게이트 전극(125) 및 제1 절연막(141) 위에는 질화규소(SiNx) 또는 산화규소(SiOx) 따위로 만들어진 제2 절연막(142)이 형성되어 있으며, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)을 덮어 절연시키고 있다.A second insulating
제2 절연막(142) 위에는 제2 게이트 전극(126)이 형성되어 있으며, 제2 게이트 전극(126)은 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 중첩하여 위치하고 있다. 제2 게이트 전극(126)의 길이(L2)는 제1 게이트 전극(125)의 길이(L1)보다 짧을 수 있으며, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)의 일부는 제2 게이트 전극(126)의 외측에 대응하는 위치에 형성되어 있다. 제2 게이트 전극(126)은 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 중첩하고 있는 중첩 제2 게이트부(126a), 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 중첩하고 있지 않는 비중첩 제2 게이트부(126b)를 포함한다. 반도체층(130)의 중앙 약전기장 영역(136)은 비중첩 제2 게이트부(126b)와 대응하는 위치에 형성되어 있다. 이러한 제2 게이트 전극(126)은 제2 절연막(142)에 형성된 접촉구(43)를 통해 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 연결되어 있다.A
따라서, 제1 게이트 전극(125) 및 제2 게이트 전극(126)에 스캔 신호가 인가되는 경우, 중첩 제2 게이트부(126a)와 중첩되어 연결된 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 채널 영역(133) 사이에는 제1 절연막(141)만이 형성되어 있으므로, 제1 서브 게이트 전극(125a) 및 제2 서브 게이트 전극(125b)과 채널 영역(133) 사이에는 강전기장(strong field)이 형성되고, 비중첩 제2 게이트부(126b)와 중앙 약전기장 영역(136) 사이에는 제1 절연막(141) 및 제2 절연막(142)이 형성되어 있으므로 비중첩 제2 게이트부(126b)와 중앙 약전기장 영역(136) 사이에는 약전기장(weak field)이 형성된다. Accordingly, when a scan signal is applied to the
이와 같이, 중앙 약전기장 영역(136)은 박막 트랜지스터가 오프 상태인 경우 반도체층(130)의 전자 이동 경로를 차단하여 누설 전류 및 열전자 효과를 더욱 감소시키는 동시에 블랙다운 전압(breakdown voltage)을 증가시키게 된다. In this way, the central weak
한편, 상기 제4 실시예에서는 제1 게이트 전극과 연결되는 제2 게이트 전극만을 형성하였으나, 제3 절연막 위에 제2 게이트 전극과 연결되는 저저항 부재를 형성하는 제5 실시예도 가능하다. Meanwhile, in the fourth embodiment, only the second gate electrode connected to the first gate electrode is formed, but a fifth embodiment in which a low resistance member connected to the second gate electrode is formed on the third insulating layer is also possible.
이하에서, 도 6을 참조하여, 본 발명의 제5 실시예에 따른 박막 트랜지스터에 대해 상세히 설명한다.Hereinafter, a thin film transistor according to a fifth embodiment of the present invention will be described in detail with reference to FIG. 6.
도 6은 본 발명의 제5 실시예에 따른 박막 트랜지스터의 단면도이다.6 is a cross-sectional view of a thin film transistor according to a fifth embodiment of the present invention.
제5 실시예는 도 5에 도시된 제4 실시예와 비교하여 저저항 부재가 더 형성된 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다. The fifth embodiment is substantially the same as that of the fourth embodiment shown in FIG. 5 except that a low-resistance member is further formed, and a repeated description is omitted.
도 6에 도시된 바와 같이, 본 발명의 제5 실시예에 따른 박막 트랜지스터의 제2 게이트 전극(126) 및 제2 절연막(142) 위에는 제3 절연막(143)이 형성되어 있으며, 제2 게이트 전극(126)을 덮어 절연시키고 있다. 6, a third
제3 절연막(143) 위에는 소스 전극(176), 드레인 전극(177) 및 저저항 부재(175)가 형성되어 있다. 소스 전극(176) 및 드레인 전극(177)은 제1 절연막(141), 제2 절연막(142) 및 제3 절연막(143)에 형성되어 반도체층(130)의 소스 영역(131) 및 드레인 영역(132)을 각각 노출하는 접촉구(41, 42)를 통해 반도체층(130)의 소스 영역(131) 및 드레인 영역(132)과 연결되어 있다. 그리고, 저저항 부재(175)는 제2 게이트 전극(126)과 중첩하는 위치에 형성되어 있으며 제3 절연막(143)에 형성된 접촉구(44)를 통해 제2 게이트 전극(126)과 연결되어 있다. A
따라서, 저저항 부재(175), 제2 게이트 전극(126) 및 제1 게이트 전극(125)은 서로 연결되어 있으므로, 제1 게이트 전극(125)의 저항을 감소시켜 RC 지연을 방지할 수 있다.Accordingly, since the
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.Although the present invention has been described through preferred embodiments as described above, the present invention is not limited thereto, and various modifications and variations are possible without departing from the concept and scope of the following claims. Those in the field of technology to which it belongs will understand easily.
125: 제1 게이트 전극 125a: 제1 서브 게이트 전극
125b: 제2 서브 게이트 전극 126: 제2 게이트 전극
126a: 중첩 제2 게이트부 126b: 비중첩 제2 게이트부
130: 반도체층 134, 135: 약전기장 영역
136: 중앙 약전기장 영역 175: 저저항 부재
176: 소스 전극 177: 드레인 전극125:
125b: second sub-gate electrode 126: second gate electrode
126a: overlapping
130:
136: central weak electric field region 175: low resistance member
176: source electrode 177: drain electrode
Claims (26)
상기 기판 위에 형성되어 있는 반도체층,
상기 기판 및 상기 반도체층을 덮고 있는 제1 절연막,
상기 제1 절연막 위에 형성되어 있으며 상기 반도체층과 중첩하고 있는 제1 게이트 전극,
상기 제1 게이트 전극 및 상기 제1 절연막을 덮고 있는 제2 절연막,
상기 제2 절연막 위에 형성되어 있으며 상기 반도체층 및 상기 제1 게이트 전극과 중첩하고 있는 제2 게이트 전극,
상기 제2 게이트 전극을 덮고 있는 제3 절연막,
상기 제3 절연막 위에 형성되어 있으며 상기 제1 절연막, 제2 절연막 및 제3절연막에 형성되어 상기 반도체층의 일부를 노출하는 접촉구를 통해 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극
을 포함하고,
상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 길고,
상기 제2 게이트 전극은 상기 제1 게이트 전극과 중첩하고 있는 중첩 제2 게이트부, 상기 제1 게이트 전극과 중첩하고 있지 않는 비중첩 제2 게이트부를 포함하고,
상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역, 상기 드레인 전극과 접촉하고 있는 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역, 상기 비중첩 제2 게이트부와 대응하는 위치에 형성되어 있고, 상기 비중첩 제2 게이트부와 동일한 폭을 갖는 약전기장 영역을 포함하고,
상기 제1 절연막 및 상기 제2 절연막은 상기 약전기장 영역과 상기 비중첩 제2 게이트부 사이 전체에 걸쳐 연장되어 있는 박막 트랜지스터.Board,
A semiconductor layer formed on the substrate,
A first insulating film covering the substrate and the semiconductor layer,
A first gate electrode formed on the first insulating layer and overlapping the semiconductor layer,
A second insulating layer covering the first gate electrode and the first insulating layer,
A second gate electrode formed on the second insulating layer and overlapping the semiconductor layer and the first gate electrode,
A third insulating film covering the second gate electrode,
A source electrode and a drain electrode formed on the third insulating layer and connected to the semiconductor layer through a contact hole formed on the first insulating layer, the second insulating layer, and the third insulating layer to expose a portion of the semiconductor layer
Including,
The length of the second gate electrode is longer than the length of the first gate electrode,
The second gate electrode includes an overlapping second gate portion overlapping the first gate electrode, and a non-overlapping second gate portion not overlapping the first gate electrode,
The semiconductor layer is formed in a position corresponding to a source region in contact with the source electrode, a drain region in contact with the drain electrode, a channel region positioned between the source region and the drain region, and the non-overlapping second gate portion And a weak electric field region having the same width as the non-overlapping second gate portion,
The first insulating layer and the second insulating layer extend over the entire area between the weak electric field region and the non-overlapping second gate portion.
상기 제1 게이트 전극은 상기 제2 게이트 전극의 내측에 형성되어 있는 박막 트랜지스터. In claim 1,
The first gate electrode is formed inside the second gate electrode.
상기 제2 게이트 전극은 상기 제2 절연막에 형성된 접촉구를 통해 상기 제1 게이트 전극과 연결되어 있는 박막 트랜지스터.In paragraph 2,
The second gate electrode is connected to the first gate electrode through a contact hole formed in the second insulating layer.
상기 약전기장 영역은 상기 소스 영역과 상기 채널 영역 사이 및 상기 드레인 영역과 상기 채널 영역 사이에 위치하고 있는 박막 트랜지스터. In claim 1,
The weak electric field region is located between the source region and the channel region, and between the drain region and the channel region.
상기 제1 게이트 전극은 서로 이격되어 있는 제1 서브 게이트 전극 및 제2 서브 게이트 전극을 포함하는 박막 트랜지스터.In paragraph 6,
The first gate electrode includes a first sub-gate electrode and a second sub-gate electrode spaced apart from each other.
상기 제1 서브 게이트 전극 및 상기 제2 서브 게이트 전극은 모두 상기 제2 게이트 전극의 내측에 형성되어 있는 박막 트랜지스터.In clause 7,
The first sub-gate electrode and the second sub-gate electrode are both formed inside the second gate electrode.
상기 반도체층은 상기 제1 서브 게이트 전극과 상기 제2 서브 게이트 전극 사이의 간격과 대응하는 위치에 형성되어 있는 중앙 약전기장 영역을 더 포함하는 박막 트랜지스터. In clause 8,
The semiconductor layer further includes a central weak electric field region formed at a position corresponding to a gap between the first sub-gate electrode and the second sub-gate electrode.
상기 제3 절연막 위에 상기 제2 게이트 전극과 중첩하는 위치에 형성되어 있으며 상기 제3 절연막에 형성된 접촉구를 통해 상기 제2 게이트 전극과 연결되어 있는 저저항 부재를 더 포함하는 박막 트랜지스터.In paragraph 6,
A thin film transistor further comprising a low-resistance member formed on the third insulating film at a position overlapping the second gate electrode and connected to the second gate electrode through a contact hole formed in the third insulating film.
상기 기판 위에 형성되어 있는 박막 트랜지스터 및 커패시터,
상기 박막 트랜지스터에 연결되어 있는 유기 발광 다이오드
를 포함하고,
상기 박막 트랜지스터는
상기 기판 위에 형성되어 있는 반도체층,
상기 기판 및 상기 반도체층을 덮고 있는 제1 절연막,
상기 제1 절연막 위에 형성되어 있으며 상기 반도체층과 중첩하고 있는 제1 게이트 전극,
상기 제1 게이트 전극 및 상기 제1 절연막을 덮고 있는 제2 절연막,
상기 제2 절연막 위에 형성되어 있으며 상기 반도체층 및 상기 제1 게이트 전극과 중첩하고 있는 제2 게이트 전극,
상기 제2 게이트 전극을 덮고 있는 제3 절연막,
상기 제3 절연막 위에 형성되어 있으며 상기 제1 절연막, 제2 절연막 및 제3절연막에 형성되어 상기 반도체층의 일부를 노출하는 접촉구를 통해 상기 반도체층과 연결되어 있는 소스 전극 및 드레인 전극
을 포함하고,
상기 제2 게이트 전극의 길이는 상기 제1 게이트 전극의 길이보다 길고,
상기 제2 게이트 전극은 상기 제1 게이트 전극과 중첩하고 있는 중첩 제2 게이트부, 상기 제1 게이트 전극과 중첩하고 있지 않는 비중첩 제2 게이트부를 포함하고,
상기 반도체층은 상기 소스 전극과 접촉하고 있는 소스 영역, 상기 드레인 전극과 접촉하고 있는 드레인 영역, 상기 소스 영역 및 드레인 영역 사이에 위치하는 채널 영역, 상기 비중첩 제2 게이트부와 대응하는 위치에 형성되어 있고, 상기 비중첩 제2 게이트부와 동일한 폭을 갖는 약전기장 영역을 포함하고,
상기 제1 절연막 및 상기 제2 절연막은 상기 약전기장 영역과 상기 비중첩 제2 게이트부 사이 전체에 걸쳐 연장되어 있는 유기 발광 표시 장치.Board,
A thin film transistor and a capacitor formed on the substrate,
Organic light emitting diode connected to the thin film transistor
Including,
The thin film transistor is
A semiconductor layer formed on the substrate,
A first insulating film covering the substrate and the semiconductor layer,
A first gate electrode formed on the first insulating layer and overlapping the semiconductor layer,
A second insulating layer covering the first gate electrode and the first insulating layer,
A second gate electrode formed on the second insulating layer and overlapping the semiconductor layer and the first gate electrode,
A third insulating film covering the second gate electrode,
A source electrode and a drain electrode formed on the third insulating layer and connected to the semiconductor layer through a contact hole formed on the first insulating layer, the second insulating layer, and the third insulating layer to expose a portion of the semiconductor layer
Including,
The length of the second gate electrode is longer than the length of the first gate electrode,
The second gate electrode includes an overlapping second gate portion overlapping the first gate electrode, and a non-overlapping second gate portion not overlapping the first gate electrode,
The semiconductor layer is formed in a position corresponding to a source region in contact with the source electrode, a drain region in contact with the drain electrode, a channel region positioned between the source region and the drain region, and the non-overlapping second gate portion And a weak electric field region having the same width as the non-overlapping second gate portion,
The first insulating layer and the second insulating layer extend over a whole between the weak electric field region and the non-overlapping second gate portion.
상기 제2 게이트 전극은 상기 제2 절연막에 형성된 접촉구를 통해 상기 제1 게이트 전극과 연결되어 있는 유기 발광 표시 장치.In paragraph 15,
The second gate electrode is connected to the first gate electrode through a contact hole formed in the second insulating layer.
상기 약전기장 영역은 상기 소스 영역과 상기 채널 영역 사이 및 상기 드레인 영역과 상기 채널 영역 사이에 위치하고 있는 유기 발광 표시 장치. In paragraph 15,
The weak electric field region is positioned between the source region and the channel region, and between the drain region and the channel region.
상기 커패시터는
상기 제1 게이트 전극과 동일한 층에 형성되어 있는 제1 축전판,
상기 제2 게이트 전극과 동일한 층에 형성되어 있는 제2 축전판,
상기 소스 전극 및 드레인 전극과 동일한 층에 형성되어 있는 제3 축전판
을 포함하고,
상기 제1 축전판, 제2 축전판 및 제3 축전판은 서로 중첩되어 있는 유기 발광 표시 장치. In paragraph 16,
The capacitor is
A first capacitor plate formed on the same layer as the first gate electrode,
A second capacitor plate formed on the same layer as the second gate electrode,
A third capacitor plate formed on the same layer as the source electrode and the drain electrode
Including,
The first power storage plate, the second power storage plate, and the third power storage plate are overlapped with each other.
상기 기판 위에 형성되어 있는 반도체층,
상기 기판 및 상기 반도체층을 덮고 있는 제1 절연막,
상기 제1 절연막 위에 형성되어 있으며 상기 반도체층과 중첩하고 있는 게이트 전극,
상기 게이트 전극 및 상기 제1 절연막을 덮고 있는 제2 절연막,
상기 제2 절연막 위에 형성되어 있으며 상기 게이트 전극과 연결되어 있는 제1 도전체,
상기 제1 도전체를 덮고 있는 제3 절연막,
상기 제3 절연막 위에 형성되어 있으며 상기 반도체층과 전기적으로 연결되어 있고, 제1 방향을 따라 서로 이격되어 있는 소스 전극 및 드레인 전극, 및
상기 제3 절연막 위에 형성되어 있으며, 상기 게이트 전극 및 상기 제1 도전체와 전기적으로 연결되어 있고, 상기 소스 전극 및 상기 드레인 전극과 절연되어 있는 제2 도전체
를 포함하고,
상기 제2 도전체의 상기 제1 방향을 따른 길이는 상기 게이트 전극의 상기 제1 방향을 따른 길이보다 긴 박막 트랜지스터.Board,
A semiconductor layer formed on the substrate,
A first insulating film covering the substrate and the semiconductor layer,
A gate electrode formed on the first insulating layer and overlapping the semiconductor layer,
A second insulating film covering the gate electrode and the first insulating film,
A first conductor formed on the second insulating layer and connected to the gate electrode,
A third insulating film covering the first conductor,
A source electrode and a drain electrode formed on the third insulating layer, electrically connected to the semiconductor layer, and spaced apart from each other along a first direction, and
A second conductor formed on the third insulating layer, electrically connected to the gate electrode and the first conductor, and insulated from the source electrode and the drain electrode
Including,
A thin film transistor having a length of the second conductor along the first direction is longer than a length of the gate electrode along the first direction.
상기 제1 도전체의 상기 제1 방향을 따른 길이는 상기 게이트 전극의 상기제1 방향을 따른 길이보다 긴 박막 트랜지스터.In claim 21,
A thin film transistor having a length of the first conductor along the first direction is longer than a length of the gate electrode along the first direction.
상기 제1 도전체는 상기 게이트 전극 및 상기 제2 도전체와 각각 접촉하는 박막 트랜지스터.In claim 21,
The first conductor is a thin film transistor in contact with the gate electrode and the second conductor, respectively.
상기 제1 도전체는 상기 게이트 전극과 중첩하는 중첩 영역과, 상기 게이트 전극과 중첩하지 않는 비중첩 영역을 포함하는 박막 트랜지스터.In claim 21,
The first conductor includes an overlapping region overlapping with the gate electrode and a non-overlapping region not overlapping with the gate electrode.
상기 반도체층은,
상기 소스 전극과 접촉하는 소스 영역,
상기 드레인 전극과 접촉하는 드레인 영역,
상기 소스 영역과 상기 드레인 영역 사이에 배치되는 채널 영역, 및
상기 제1 도전체의 상기 비중첩 영역에 대응하여 배치되는 약전기장 영역을 포함하는 박막 트랜지스터.In claim 24,
The semiconductor layer,
A source region in contact with the source electrode,
A drain region in contact with the drain electrode,
A channel region disposed between the source region and the drain region, and
A thin film transistor including a weak electric field region disposed to correspond to the non-overlapping region of the first conductor.
상기 약전기장 영역은 상기 채널 영역과 상기 소스 영역 사이 및 상기 드레인 영역과 상기 채널 영역 사이에 배치되는 약전기장 영역을 포함하는 박막 트랜지스터.In paragraph 25,
The weak electric field region includes a weak electric field region disposed between the channel region and the source region and between the drain region and the channel region.
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