KR101997572B1 - 불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 쓰기 방법 - Google Patents

Abstract

본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 저장 장치의 데이터 쓰기 방법은, 쓰기 요청을 수신하는 단계, 상기 쓰기 요청에 응답하여 프리 블록의 수 또는 상기 쓰기 요청에 대응하는 쓰기 데이터의 쓰기 패턴을 검출하는 단계, 그리고 상기 검출 결과에 따라 하나의 물리 블록 단위 또는 상기 물리 블록보다 작은 서브-블록 단위로 상기 쓰기 데이터에 대응하는 로그 블록을 할당하는 단계를 포함한다.

Description

불휘발성 메모리 장치를 포함하는 저장 장치 및 그것의 쓰기 방법{STORAGE DEVICE HAVING NONVOLATILE MEMORY DEVICE AND WRITE METHOD TEREROF}

본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불휘발성 메모리 장치를 포함하는 저장 장치 그리고 그것의 쓰기 방법에 관한 것이다.

반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 불휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 불휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.

불휘발성 반도체 메모리 장치로는 마스크 롬(Mask read-only memory, MROM), 프로그램 가능한 롬(Programmable read-only memory, PROM), 소거 및 프로그램 가능한 롬(Erasable programmable read-only memory, EPROM), 전기적으로 소거 및 프로그램 가능한 롬(Electrically erasable programmable read-only memory, EEPROM) 등이 있다.

불휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다.

최근에, 반도체 메모리 장치의 집적도를 향상시키기 위하여 3차원으로 적층되는 메모리 셀을 갖는 반도체 메모리 장치가 활발히 연구되고 있다.

본 발명의 목적은 불휘발성 메모리 장치를 포함하는 저장 장치에서 쓰기 성능을 높일 수 있는 방법을 제공하는 데 있다. 본 발명의 다른 목적은 쓰기 패턴과 프리 블록의 수를 참조하여 물리 블록 또는 서브-블록을 로그 블록이나 데이터 블록으로 할당하는 방법을 제공하는 데 있다.

상기 과제를 이루기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 저장 장치의 데이터 쓰기 방법은, 쓰기 요청을 수신하는 단계, 상기 쓰기 요청에 응답하여 프리 블록의 수 또는 상기 쓰기 요청에 대응하는 쓰기 데이터의 쓰기 패턴을 검출하는 단계, 그리고 상기 검출 결과에 따라 하나의 물리 블록 단위 또는 상기 물리 블록보다 작은 서브-블록 단위로 상기 쓰기 데이터에 대응하는 로그 블록을 할당하는 단계를 포함한다.

상기 과제를 이루기 위한 본 발명의 불휘발성 메모리 장치를 포함하는 저장 장치의 데이터 쓰기 방법은, 쓰기 요청을 수신하는 단계, 상기 쓰기 요청에 응답하여 배드 블록의 수 또는 상기 쓰기 요청에 대응하는 쓰기 데이터의 쓰기 패턴을 검출하는 단계, 그리고 상기 검출 결과에 따라 물리 블록 단위 또는 상기 물리 블록보다 작은 서브-블록 단위로 상기 쓰기 데이터에 대응하는 로그 블록을 할당하는 단계를 포함한다.

상기 과제를 이루기 위한 본 발명의 실시 예에 따른 메모리 시스템은, 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하며, 블록 관리 정보 또는 쓰기 요청되는 데이터의 쓰기 패턴을 참조하여 복수의 프리 블록들 중 선택된 적어도 하나의 메모리 단위를 상기 쓰기 데이터에 대응하는 로그 블록 또는 데이터 블록으로 할당하는 메모리 컨트롤러를 포함하되, 상기 메모리 단위는 물리 블록 단위 또는 상기 물리 블록을 구성하는 서브-블록 단위에 대응한다.

상기 과제를 이루기 위한 본 발명의 실시 예에 따른 저장 장치는, 메모리 셀들이 3차원으로 적층되는 복수의 메모리 블록들을 포함하며, 각각의 메모리 블록들은 독립적으로 소거 가능한 복수의 서브-블록 단위로 관리되는 불휘발성 메모리 장치, 그리고 상기 불휘발성 메모리 장치를 제어하기 위한 플래시 변환 계층(FTL)을 구동하는 메모리 컨트롤러를 포함하되, 상기 플래시 변환 계층은 프리 블록의 수 또는 쓰기 요청되는 데이터의 쓰기 패턴을 참조하여 로그 블록 또는 데이터 블록으로 상기 서브-블록 또는 상기 메모리 블록을 할당한다.

상기 과제를 이루기 위한 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 포함하는 저장 장치의 제어 방법은, 쓰기 요청되는 데이터의 속성을 검출하는 단계, 그리고 상기 속성에 따라 상기 데이터를 저장하는 로그 블록 또는 데이터 블록의 사이즈를 적응적으로 결정하는 단계를 포함한다.

본 발명에 따르면, 불휘발성 메모리 장치를 포함하는 저장 장치나 메모리 시스템에 있어서, 프리 블록의 수와 쓰기 패턴에 따라서 로그 블록의 사이즈를 적응적으로 조절할 수 있다. 따라서, 메모리 블록의 대용량화에도 불구하고 충분한 프리 블록의 수를 유지할 수 있고, 머지 동작의 발생 빈도를 저감할 수 있는 메모리 시스템을 구현할 수 있다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 구동하기 위한 소프트웨어 계층 구조를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다.
도 3은 도 2의 불휘발성 메모리 장치를 보여주는 블록도이다.
도 4는 도 3의 메모리 셀 어레이를 보여주는 블록도이다.
도 5는 도 4의 메모리 블록들 중 하나를 예시적으로 보여주는 사시도이다.
도 6은 도 5의 메모리 블록의 구조를 보여주는 등가 회로도이다.
도 7은 불휘발성 메모리 장치의 부분 소거 동작을 설명하는 테이블이다.
도 8은 본 발명의 실시 예에 따른 블록 관리 방법을 보여주는 순서도이다.
도 9는 본 발명의 실시 예에 따른 로그 블록 할당을 보여주는 블록도이다.
도 10은 본 발명의 실시 예에 따른 로그 블록 할당을 보여주는 블록도이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 소프트웨어 계층을 구체적으로 보여주는 블록도이다.
도 12는 본 발명의 다른 실시 예에 따른 메모리 블록 관리 방법을 보여주는 순서도이다.
도 13은 데이터의 쓰기 패턴을 판정하기 위한 방법을 예시적으로 보여주는 순서도이다.
도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크를 보여주는 블록도이다.
도 15는 본 발명의 실시 예에 따른 메모리 카드의 예를 보여준다.
도 16은 본 발명의 실시 예에 컴퓨팅 시스템을 보여주는 블록도이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다. 동일한 구성 요소들은 동일한 참조번호를 이용하여 인용될 것이다. 유사한 구성 요소들은 유사한 참조번호들을 이용하여 인용될 것이다. 아래에서 설명될 본 발명에 따른 플래시 메모리 장치의 회로 구성과, 그것에 의해 수행되는 읽기 동작은 예를 들어 설명한 것에 불과하며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다.

더불어, 본 발명의 특징 및 기능을 설명하기 위한 불휘발성 저장 매체로서 플래시 메모리 장치를 한 예로서 사용할 것이다. 하지만, 이 기술 분야에 정통한 사람은 여기에 기재된 내용에 따라 본 발명의 다른 이점들 및 성능을 쉽게 이해할 수 있을 것이다. 또한, 저장 매체로서 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템에도 적용될 수 있다.

그리고 본 발명에서는 소거 후 쓰기 방식으로 메모리 영역이 관리되는 저장 장치에서, '프리 블록(Free block)'이란 용어가 사용될 것이다. 블록 단위로 삭제되는 불휘발성 메모리 장치에서 '프리 블록'은 머지(Merge) 동작 후에 소거된 메모리 블록을 지칭할 수 있다. 또는, '프리 블록'은 소거된 블록에 더하여 데이터가 무효화된 메모리 블록을 포함하는 개념으로 사용될 수 있다. 즉, '프리 블록'은 저장 장치가 필요한 시점에 즉시 데이터를 기입할 수 있도록 지정된 메모리 블록을 의미한다.

본 발명은 다른 실시 예들을 통해 구현되거나 적용될 수 있을 것이다. 게다가, 상세한 설명은 본 발명의 범위, 기술적 사상 그리고 다른 목적으로부터 상당히 벗어나지 않고 관점 및 응용에 따라 수정되거나 변경될 수 있다. 이하, 본 발명에 따른 실시 예를 첨부된 도면을 참조하여 상세히 설명한다.

도 1은 본 발명의 실시 예에 따른 메모리 시스템을 구동하기 위한 소프트웨어 계층 구조를 보여주는 블록도이다. 도 1을 참조하면, 플래시 변환 계층(30)은 애플리케이션 소프트웨어(10)와 파일 시스템(20)으로부터 전달받은 논리 주소(예를 들면, 섹터 주소와 섹터 수)를 물리 주소(PA)로 변환한다.

플래시 변환 계층(30)은 논리 주소(LA)에 대응하는 불휘발성 메모리 장치(40)의 물리 주소(PA)를 맵핑하기 위하여 주소 맵핑 테이블(Address Mapping Table)을 구성할 수 있다. 플래시 변환 계층(30)의 어드레스 맵핑 방법에는 맵핑 단위에 따라 여러 가지가 있다. 대표적인 어드레스 맵핑 방법에는 페이지 맵핑 방법(Page mapping method), 블록 맵핑 방법(Block mapping method), 그리고 로그 맵핑 방법(Log mapping method)이 있다.

플래시 변환 계층(30)은 쓰기 요청이 발생하면 프리 블록(Free block)의 수와 쓰기 패턴(Write pattern)을 참조하여 로그 블록(Log Block)을 할당한다. 특히, 플래시 변환 계층(30)은 쓰기 요청되는 데이터가 랜덤하게 제공되는 경우에는 서브-블록(Sub-Block) 단위로 로그 블록을 제공할 수 있다. 반면, 플래시 변환 계층(30)은 쓰기 요청되는 데이터가 연속적으로 제공되는 경우에는 서브-블록(Sub-Block)보다 큰 단위의 물리 블록을 로그 블록으로 제공할 수 있다.

더불어, 플래시 변환 계층(30)은 프리 블록의 수가 충분할 때에는 데이터의 쓰기 패턴에 따라 서브-블록 단위 또는 물리 블록 단위로 로그 블록을 제공할 수 있다. 하지만, 플래시 변환 계층(30)은 프리 블록의 수가 충분치 못할 때에는, 쓰기 패턴에 관계없이 서브-블록 단위로 로그 블록을 할당할 수 있다. 이러한 과정을 통해서 프리 블록을 확보하기 위한 머지 연산 시간을 제공받을 수 있다.

메모리 시스템의 성능은 플래시 변환 계층(30)에서 수행되는 머지 동작의 발생 빈도에 크게 영향을 받는다. 머지 동작이 발생할 때마다 페이지 복사와 블록 소거 동작이 동반된다. 따라서 머지 동작의 횟수를 줄일 수 있다면 메모리 시스템의 성능 향상을 기대할 수 있다는 것을 의미한다. 본 발명의 실시 예에 따른 플래시 변환 계층(30)은 프리 블록의 수와 데이터의 쓰기 패턴에 따라 로그 블록 또는 데이터 블록으로 할당하는 메모리 단위의 사이즈를 적응적으로 가변할 수 있다.

본 발명의 플래시 변환 계층(30)의 사용에 의하여 대용량의 메모리 블록 단위를 지원하는 메모리 시스템에서 프리 블록의 부족으로 인한 성능 저하를 차단할 수 있다. 더불어, 본 발명의 실시 예에 따르면, 적은 용량의 데이터에 대해서는 상대적으로 적은 사이즈의 메모리 단위를 로그 블록이나 데이터 블록으로 할당하므로, 메모리 블록의 낭비를 최소화할 수 있다.

도 2는 본 발명의 실시 예에 따른 메모리 시스템을 보여주는 블록도이다. 도 2를 참조하면, 메모리 시스템(100)은 메모리 컨트롤러(110) 및 불휘발성 메모리 장치(120)를 포함할 수 있다.

메모리 컨트롤러(110)는 호스트(Host)의 요청에 응답하여 불휘발성 메모리 장치(120)를 제어하도록 구성될 것이다. 메모리 컨트롤러(110)는 호스트(Host)와 불휘발성 메모리 장치(120)를 인터페이싱한다. 메모리 컨트롤러(110)는 호스트(Host)의 쓰기 요청에 응답하여 데이터를 기입하기 위하여 불휘발성 메모리 장치(120)를 제어한다. 또한, 메모리 컨트롤러(110)는 호스트(Host)로부터의 읽기 명령에 응답하여 불휘발성 메모리 장치(120)의 독출 동작을 제어한다.

메모리 컨트롤러(110)는 플래시 변환 계층(Flash Translation Layer: 이하, FTL)을 포함할 수 있다. 플래시 변환 계층(FTL)은 호스트(Host)의 파일 시스템(File System)과 불휘발성 메모리 장치(120) 사이에서 불휘발성 메모리 장치(120)의 삭제 연산을 감추기 위한 인터페이싱을 제공한다. 플래시 변환 계층(FTL)에 의하여, 쓰기 전 소거(Erase-before-Write) 및 소거 단위와 쓰기 단위의 불일치라는 불휘발성 메모리 장치(120)의 단점이 보완될 수 있다. 또한, 플래시 변환 계층(FTL)은 불휘발성 메모리 장치(120)의 기입 동작시, 파일 시스템이 생성한 논리 주소(LA)를 불휘발성 메모리 장치(120)의 물리 주소(PN)로 맵핑(Mapping)시킨다. 본 발명의 메모리 컨트롤러(110)에 의해서 구동되는 플래시 변환 계층(FTL)은 로그 맵핑 방법(Log mapping method)에 따라 주소를 맵핑할 수 있다. 하지만, 본 발명의 이점은 로그 맵핑 방법뿐 아니라 다양한 주소 사상법들에 적용될 수 있을 것이다.

본 발명의 메모리 컨트롤러(110)는 프리 블록(Free block)의 수와 입력되는 데이터의 속성(Attribute)을 참조하여 로그 블록이나 데이터 블록을 할당할 수 있다. 예시적으로 데이터의 속성으로는 쓰기 패턴이 사용될 수 있다. 특히, 메모리 컨트롤러(110)는 프리 블록의 관리에 있어서 하나의 물리 블록 단위로 로그 블록을 할당하거나, 물리 블록보다 작은 서브-블록 단위로 로그 블록을 할당할 수 있다. 이하에서는 프리 블록 풀(Free block pool)에 존재하는 프리 블록들을 로그 블록으로 할당하는 것과 데이터 블록으로 할당하는 것은 유사한 의미로 사용될 것이다. 따라서, 프리 블록 풀에서 선택된 메모리 단위를 로그 블록으로 할당한다는 것은 데이터 블록으로도 할당될 수 있음을 의미한다.

여기서, 물리 블록(Physical Block)은 동시에 소거 가능한 최대 메모리 단위일 수 있다. 워드 라인이 기판에 수직 방향으로 적층되는 3차원 불휘발성 메모리 장치에서, 물리 블록은 적층된 모든 워드 라인들을 공유하는 셀 스트링들의 그룹으로 정의될 수 있다. 서브-블록(Sub-block)은 하나의 물리 블록을 워드 라인 단위 또는 선택 라인 단위로 구분한 세부 메모리 단위에 해당한다. 예를 들면, 서브-블록(Sub-block)은 물리 블록 중에서 일부 워드 라인들을 공유하는 메모리 셀들의 단위로 정의될 수 있다.

서브-블록(Sub-block) 단위의 로그 블록 할당을 통해서 입력되는 데이터에 대해서 프리 블록의 낭비를 최소화할 수 있다. 그리고 본 발명의 메모리 컨트롤러(110)의 블록 관리 방법에 따르면, 하나의 물리 블록 단위로 소거하지 않고, 서브-블록 단위로 소거될 수 있기 때문에 소거 시간의 단축에 따른 성능 향상도 기대할 수 있다.

불휘발성 메모리 장치(120)는 메모리 컨트롤러(110)의 제어에 따라, 소거 동작, 읽기 동작, 그리고 쓰기 동작을 수행한다. 불휘발성 메모리 장치(120)는 복수의 메모리 블록들을 포함하며, 메모리 블록들 각각은 행들과 열들로 배열된 복수의 메모리 셀들을 포함할 것이다. 메모리 셀들 각각은 멀티-레벨(또는, 멀티-비트) 데이터를 저장할 것이다. 메모리 셀들은 2차원 어레이 구조를 갖도록 또는 3차원(또는, 수직) 어레이 구조를 갖도록 배열될 수 있다.

불휘발성 메모리 장치(120)는 복수의 메모리 블록들(BLK1~BLKi)을 포함할 수 있다. 각각의 메모리 블록들(BLK1~BLKi)은 하나의 소거 단위를 구성한다. 각각의 메모리 블록들(BLK1~BLKi)은 기판과 교차하는 방향으로 적층되어 셀 스트링을 구성하는 복수의 메모리 셀들을 포함할 수 있다. 또는, 각각의 메모리 블록들(BLK1~BLKi)은 기판에 평행한 방향으로 복수의 셀 스트링들이 적층되는 형태로 제공될 수 있다. 상술한 바와 같은 3차원 구조로 형성되는 메모리 블록들(BLK1~BLKi)에 의해서 하나의 메모리 블록의 용량은 획기적으로 증가하는 추세이다.

메모리 블록의 대용량화 추세에 따라 기존의 제어 기술이나 알고리즘으로는 증가된 용량에 적합한 성능을 제공하는 것이 용이하지 않다. 본 발명의 실시 예에 따른 메모리 시스템(100)은 대용량의 메모리 블록을 포함하는 불휘발성 메모리 장치(120)에 대해서 높은 성능을 제공할 수 있다. 메모리 시스템(100)의 성능은 머지 동작(Merge operation)의 횟수에 크게 영향을 받는다. 하지만, 본 발명의 실시 예에 따른 블록 관리 방식에 따르면, 대용량 블록에 대해서도 머지 동작의 횟수를 획기적으로 줄일 수 있다. 결론적으로, 본 발명의 블록 관리 방법에 따르면 머지 동작에 동반하는 블록 소거와 페이지 복사의 발생 확률을 감소시켜 메모리 성능을 획기적으로 높일 수 있다.

불휘발성 메모리 장치(120)의 저장 매체로서 낸드 플래시 메모리를 예로 들어 설명하게 될 것이다. 그러나 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 특히, 최근 활발히 연구되는 솔리드 스테이트 드라이브(Solid State Drive: 이하, SSD)와 같은 저장 장치에서 본 발명의 기술적 특징이 채용될 수 있다. 이 경우, 메모리 컨트롤러(110)는 USB, MMC, PCI-E, SATA, PATA, IDE, E-IDE, SCSI, ESDI, 그리고 SAS 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 호스트(Host)와 통신하도록 구성될 것이다.

도 3은 도 2의 불휘발성 메모리 장치를 보여주는 블록도이다. 도 3을 참조하면, 불휘발성 메모리 장치(120)는 메모리 셀 어레이(121), 행 디코더(122), 페이지 버퍼(123), 그리고 제어 로직(124)을 포함한다.

메모리 셀 어레이(121)는 워드 라인들(WLs) 또는 선택 라인들(SSL, GSL)을 통해 행 디코더(122)에 연결된다. 메모리 셀 어레이(121)는 비트 라인들(BLs)을 통해서 페이지 버퍼(123)에 연결된다. 메모리 셀 어레이(121)는 복수의 낸드형 셀 스트링들(NAND Cell Strings)을 포함한다. 복수의 셀 스트링들은 동작 또는 선택 단위에 따라 복수의 메모리 블록들(BLK1~BLKi)을 구성할 수 있다. 그리고 메모리 블록들 각각은 복수의 서브-블록(Sub-block)들을 포함할 수 있다.

여기서, 셀 스트링들 각각의 채널은 수직 또는 수평 방향으로 형성될 수 있다. 메모리 셀 어레이(121)에는 복수의 워드 라인들이 수직 방향으로 적층되고, 셀 스트링들 각각의 채널이 수직 방향으로 형성될 수 있다. 이런 셀 스트링의 구조로 메모리 셀 어레이(121)가 형성되는 메모리 장치를 수직 구조 불휘발성 메모리 장치 또는 3차원 구조 불휘발성 메모리 장치라 칭하기도 한다.

행 디코더(122)는 어드레스(ADD)에 응답하여 메모리 셀 어레이(121)의 메모리 블록들 중 어느 하나를 선택할 수 있다. 행 디코더(122)는 선택된 메모리 블록의 워드 라인들(WLs) 중 어느 하나를 선택할 수 있다. 행 디코더(122)는 선택된 메모리 블록의 워드 라인에 워드 라인 전압을 전달한다. 프로그램 동작시 행 디코더(122)는 선택 워드 라인(Selected WL)에 프로그램 전압(Vpgm)과 검증 전압(Vvfy)을, 비선택 워드 라인(Unselected WL)에는 패스 전압(Vpass)을 전달한다. 그리고 행 디코더(122)는 선택 라인들(SSL, GSL)과 워드 라인 전압을 제공하여 서브-블록(Sub-Block) 단위로 선택할 수 있다. 선택된 서브-블록에 대해, 행 디코더(122)는 프로그램, 소거, 읽기와 같은 제반 액세스 동작을 수행할 수 있다.

페이지 버퍼(123)는 동작 모드에 따라 기입 드라이버로서 또는 감지 증폭기로서 동작한다. 프로그램 동작시, 페이지 버퍼(123)는 메모리 셀 어레이(121)의 비트 라인으로 프로그램될 데이터에 대응하는 비트 라인 전압을 전달한다. 읽기 동작시, 페이지 버퍼(123)는 선택된 메모리 셀에 저장된 데이터를 비트 라인을 통해서 감지한다. 페이지 버퍼(123)는 감지된 데이터를 래치하여 외부에 전달한다.

제어 로직(124)은 외부로부터 전달되는 명령어(CMD)에 응답하여 페이지 버퍼(123)와 행 디코더(122)를 제어한다. 제어 로직(124)은 소거 동작시, 선택된 메모리 블록(또는, 물리 블록)을 소거하거나, 서브-블록(Sub-block) 단위로 소거하도록 행 디코더(122)를 제어한다. 서브-블록 단위의 소거 동작은 후술하는 도 7에서 좀더 구체적으로 설명될 것이다.

본 발명의 불휘발성 메모리 장치(120)는 물리 블록(Physical Block: 이하, PB) 또는 그보다 작은 서브-블록(Sub-Block: 이하, SB) 단위로 소거 동작을 수행할 수 있다. 따라서, 본 발명의 불휘발성 메모리 장치(120)에 따르면, 메모리 블록의 대용량화에 따라 발생하는 머지 동작의 비효율성을 획기적으로 개선할 수 있다.

도 4는 도 3의 메모리 셀 어레이(121)를 보여주는 블록도이다. 도 4를 참조하면, 메모리 셀 어레이(121)는 복수의 메모리 블록들(BLK1~BLKi)을 포함한다. 메모리 블록들(BLK1~BLKi) 각각은 3차원 구조(또는, 수직 구조)를 갖는다. 예를 들면, 메모리 블록들(BLK1~BLKi) 각각은 3차원에 대응하는 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다. 예를 들면, 메모리 블록들(BLK1~BLKi) 각각은 z 방향을 따라 신장된 복수의 낸드 셀 스트링들(NAND Cell Strings)을 포함할 수 있다.

각각의 낸드 셀 스트링들은 비트 라인(BL), 스트링 선택 라인(SSL), 접지 선택 라인(GSL), 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결된다. 즉, 메모리 블록들(BLK1~BLKi) 각각은 복수의 비트 라인들(BL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인들(GSL), 복수의 워드 라인들(WL), 그리고 공통 소스 라인(CSL)에 연결될 것이다. 3차원으로 신장되는 메모리 블록들(BLK1~BLKi) 각각의 구조는 도 5를 참조하여 더 상세하게 설명될 것이다.

여기서, 메모리 블록들(BLK1~BLKi) 각각이 물리 블록(Physical Block)에 대응할 수 있다. 그리고 서브-블록(Sub-block)은 하나의 물리 블록을 워드 라인 단위 또는 선택 라인 단위로 구분한 세부 메모리 단위에 대응할 수 있다.

도 5는 도 4의 메모리 블록들(BLK1~BLKi) 중 하나(BLKi)를 예시적으로 보여주는 사시도이다. 도 5를 참조하면, 메모리 블록(BLKi)은 복수의 방향들(x, y, z)을 따라 신장된 구조물들을 포함한다.

메모리 블록(BLKi)을 형성하기 위해서는, 우선 기판(111)이 제공된다. 예를 들면, 기판(111)은 붕소(B, Boron)와 같은 5족 원소가 주입되어 형성된 P-웰로 형성될 수 있을 것이다. 또는, 기판(111)은 N-웰 내에 제공되는 포켓 P-웰로 형성될 수 있을 것이다. 이하에서, 기판(111)은 P-웰 인 것으로 가정하기로 한다. 그러나 기판(111)은 P-웰에만 한정되지 않는다.

기판(111) 상에, x 방향을 따라 복수의 도핑 영역들(311~314)이 형성된다. 예를 들면, 복수의 도핑 영역들(311~314)은 기판(111)과 상이한 n 타입의 도전체로 형성될 수 있을 것이다. 이하에서, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 가정한다. 그러나, 제 1 내지 제 4 도핑 영역들(311~314)은 n 타입을 갖는 것으로 한정되지 않는다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111)의 영역 상에, y 방향을 따라 신장되는 복수의 절연 물질들(112)이 z 방향을 따라 순차적으로 제공된다. 예를 들면, 복수의 절연 물질들(112)은 z 방향을 따라 특정 거리만큼 이격되어 형성될 것이다. 예시적으로, 절연 물질들(112)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 기판(111) 상부에, y 방향을 따라 순차적으로 배치되며 z 방향을 따라 절연 물질들(112)을 관통하는 필라(113)가 형성된다. 예시적으로, 필라(113)는 절연 물질들(112)을 관통하여 기판(111)과 연결될 것이다. 여기서, 필라(113)는 제 2 및 제 3 도핑 영역들(312, 313) 사이의 기판 상부와, 제 3 및 제 4 도핑 영역들(313, 314) 사이의 기판 상부에도 형성된다.

예시적으로, 각 필라(113)는 복수의 물질들로 구성될 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 제 1 타입을 갖는 실리콘 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 표면층(114)은 기판(111)과 동일한 타입을 갖는 실리콘 물질을 포함할 것이다. 이하에서, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 가정한다. 그러나, 각 필라(113)의 표면층(114)은 p 타입 실리콘을 포함하는 것으로 한정되지 않는다.

각 필라(113)의 내부층(115)은 절연 물질로 구성된다. 예를 들면, 각 필라(113)의 내부층(115)은 실리콘 산화물(Silicon Oxide)과 같은 절연 물질을 포함할 것이다. 예를 들면, 각 필라(113)의 내부층(115)은 에어 갭(Air gap)을 포함할 수 있다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연 물질들(112), 필라들(113), 그리고 기판(111)의 노출된 표면을 따라 절연막(116)이 제공된다. 예시적으로, z 방향을 따라 제공되는 마지막 절연 물질(112)의 z 방향 쪽의 노출면에 제공되는 절연막(116)은 제거될 수 있다.

제 1 및 제 2 도핑 영역들(311, 312) 사이의 영역에서, 절연막(116)의 노출된 표면상에 제 1 도전 물질들(211~291)이 제공된다. 예를 들면, 기판(111)에 인접한 절연 물질(112) 및 기판(111) 사이에 y 방향을 따라 신장되는 제 1 도전 물질(211)이 제공된다. 더 상세하게는, 기판(111)에 인접한 절연 물질(112)의 하부면의 절연막(116) 및 기판(111) 사이에, x 방향으로 신장되는 제 1 도전 물질(211)이 제공된다.

절연 물질들(112) 중 특정 절연 물질 상부면의 절연막(116) 및 특정 절연 물질 상부에 배치된 절연 물질의 하부면의 절연막(116) 사이에, y 방향을 따라 신장되는 제 1 도전 물질이 제공된다. 예시적으로, 절연 물질들(112) 사이에, y 방향으로 신장되는 복수의 제 1 도전 물질들(221~281)이 제공된다. 예시적으로, 제 1 도전 물질들(211~291)은 금속 물질일 것이다. 예시적으로, 제 1 도전 물질들(211~291)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 2 및 제 3 도핑 영역들(312, 313) 사이의 영역에서, y 방향으로 신장되는 복수의 절연 물질들(112), y 방향을 따라 순차적으로 배치되며 x 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 y 방향을 따라 신장되는 복수의 제 1 도전 물질들(212~292)이 제공된다.

제 3 및 제 4 도핑 영역들(313, 314) 사이의 영역에서, 제 1 및 제 2 도핑 영역들(311, 312) 상의 구조물과 동일한 구조물이 제공될 것이다. 예시적으로, 제 3 및 제 4 도핑 영역들(312, 313) 사이의 영역에서, y 방향으로 신장되는 복수의 절연 물질들(112), y 방향을 따라 순차적으로 배치되며 z 방향을 따라 복수의 절연 물질들(112)을 관통하는 복수의 필라들(113), 복수의 절연 물질들(112) 및 복수의 필라들(113)의 노출된 표면에 제공되는 절연막(116), 그리고 y 방향을 따라 신장되는 복수의 제 1 도전 물질들(213~293)이 제공된다.

복수의 필라들(113) 상에 드레인들(320)이 각각 제공된다. 예시적으로, 드레인들(320)은 제 2 타입으로 도핑된 실리콘 물질들일 것이다. 예를 들면, 드레인들(320)은 n 타입으로 도핑된 실리콘 물질들일 것이다. 이하에서, 드레인들(320)은 n 타입 실리콘을 포함하는 것으로 가정한다. 그러나 드레인들(320)은 n 타입 실리콘을 포함하는 것으로 한정되지 않는다. 예시적으로, 각 드레인(320)의 폭은 대응하는 필라(113)의 폭 보다 클 수 있다. 예를 들면, 각 드레인(320)은 대응하는 필라(113)의 상부면에 패드 형태로 제공될 수 있다.

드레인들(320) 상에, x 방향으로 신장된 제 2 도전 물질들(331~333)이 제공된다. 제 2 도전 물질들(331~333)은 y 방향을 따라 순차적으로 배치된다. 제 2 도전 물질들(331~333) 각각은 대응하는 영역의 드레인들(320)과 연결된다. 예시적으로, 드레인들(320) 및 x 방향으로 신장된 제 2 도전 물질(333)은 각각 콘택 플러그들(Contact plug)을 통해 연결될 수 있다. 예시적으로, 제 2 도전 물질들(331~333)은 금속 물질들일 것이다. 예시적으로, 제 2 도전 물질들(331~333)은 폴리 실리콘 등과 같은 도전 물질들일 것이다.

도 6은 도 5의 메모리 블록(BLKi)의 구조를 보여주는 등가 회로도이다. 도 5 내지 도 6을 참조하면, 제 1 비트 라인(BL<1>) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(NS11, NS21, NS31)이 형성된다. 제 2 비트 라인(BL<2>) 및 공통 소스 라인(CSL) 사이에 셀 스트링들(NS12, NS22, NS32)이 형성된다. 제 3 비트 라인(BL<3>) 및 공통 소스 라인(CSL) 사이에, 셀 스트링들(NS13, NS23. NS33)이 형성된다. 제 1 내지 제 3 비트 라인들(BL<1>~BL<3>)은 x 방향으로 신장된 제 2 도전 물질들(331~333)에 각각 대응할 것이다.

셀 스트링들(NSs)의 스트링 선택 트랜지스터(SST)는 대응하는 비트 라인(BL)과 연결된다. 셀 스트링들(NSs)의 접지 선택 트랜지스터(GST)는 공통 소스 라인(CSL)과 연결된다. 셀 스트링(NSs)의 스트링 선택 트랜지스터(SST) 및 접지 선택 트랜지스터(GST) 사이에 메모리 셀들(MC1~MC6)이 제공된다.

이하에서, 행 및 열 단위로 셀 스트링들(NS)이 정의된다. 하나의 비트 라인에 공통으로 연결된 셀 스트링들(NS)은 하나의 열을 형성한다. 예를 들면, 제 1 비트 라인(BL<1>)에 연결된 셀 스트링들(NS11~NS31)은 제 1 열에 대응할 것이다. 제 2 비트 라인(BL<2>)에 연결된 셀 스트링들(NS12~NS32)은 제 2 열에 대응할 것이다. 제 3 비트 라인(BL<3>)에 연결된 셀 스트링들(NS13~NS33)은 제 3 열에 대응할 것이다.

하나의 스트링 선택 라인(SSL)에 연결되는 셀 스트링들(NS)은 하나의 행을 형성한다. 예를 들면, 제 1 스트링 선택 라인(SSL<1>)에 연결된 셀 스트링들(NS11~NS13)은 제 1 행을 형성한다. 제 2 스트링 선택 라인(SSL<2>)에 연결된 셀 스트링들(NS21~NS23)은 제 2 행을 형성한다. 제 3 스트링 선택 라인(SSL<3>)에 연결된 셀 스트링들(NS31~NS33)은 제 3 행을 형성한다.

셀 스트링들(NSs) 각각은 접지 선택 트랜지스터(GST)를 포함한다. 접지 선택 트랜지스터들은 하나의 접지 선택 라인(GSL)에 의해서 제어될 수 있다. 혹은 도시되지는 않았지만, 각 행들에 대응하는 셀 스트링들은 서로 다른 접지 선택 라인들에 의해서 제어될 수 있다.

동일한 반도체 층에 대응하는 메모리 셀들(MC)은 워드 라인(WL)을 공유한다. 도전 라인들(221~223, 도 5 참조)이 공통으로 연결되어 제 1 워드 라인(WL<0>)을 형성한다. 도전 라인들(231~233)이 공통으로 연결되어 제 2 워드 라인(WL<1>)을 형성한다. 도전 라인들(241~243)이 공통으로 연결되어 제 3 워드 라인(WL<2>)을 형성한다. 도전 라인들(251~253)이 공통으로 연결되어 제 4 워드 라인(WL<3>)을 형성한다. 도전 라인들(261~263)이 공통으로 연결되어 제 5 워드 라인(WL<4>)을 형성한다. 도전 라인들(271~273)이 공통으로 연결되어 제 6 워드 라인(WL<5>)을 형성한다.

동일한 행의 셀 스트링들(NS)은 스트링 선택 라인(SSL)을 공유한다. 상이한 행의 셀 스트링들(NS)은 상이한 스트링 선택 라인들(SSL<1>, SSL<2>, SSL<3>)에 각각 연결된다. 공통 소스 라인(CSL)은 셀 스트링들(NSs)에 공통으로 연결된다. 예를 들면, 제 1 내지 제 4 도핑 영역들(311~314, 도 5 참조)이 서로 연결되어 공통 소스 라인(CSL)을 형성할 것이다.

이상에서 예시적으로 설명된 하나의 물리 블록(BLKi)은 그보다 작은 복수의 서브-블록들(SB0, SB1 ,SB2)로 구분될 수 있다. 각각의 서브-블록들(SB0, SB1, SB2)은 워드 라인 방향으로 구분될 수 있다. 또는, 각각의 서브-블록들(SB0, SB1, SB2)은 비트 라인(BL)이나 스트링 선택 라인(SSL)을 기준으로 구분될 수 있다. 어떤 기준으로 서브-블록들이 구분되든지, 각각의 서브-블록은 물리 블록(BLKi) 내에서 다른 서브-블록들과는 독립적으로 소거될 수 있어야 한다.

예시적으로, 서브-블록(SB0)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL<0>, WL<1>)에 연결된 메모리 셀들을 포함할 수 있다. 서브-블록(SB1)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL<2>, WL<3>)에 연결된 메모리 셀들을 포함할 수 있다. 서브-블록(SB2)은 메모리 블록(BLKi)에 포함된 메모리 셀들 중에서 워드 라인들(WL<4>, WL<5>)에 연결된 메모리 셀들을 포함할 수 있다. 그리고, 서브-블록(SB0)에 포함된 메모리 셀들은 나머지 서브-블록들(SB1, SB2)과는 별개로 선택되어 소거 가능하다. 즉, 서브-블록들(SB0, SB1, SB2)은 하나 또는 둘 이상이 동시에 선택되어 소거될 수 있다. 이를 위해서 불휘발성 메모리 장치(120)의 행 디코더(122)는 서브-블록(SB) 단위로 메모리 셀들을 소거하기 위한 바이어스를 제공할 수 있어야 한다.

이상에서는 하나의 메모리 블록(BLKi)의 내부에서 정의되는 서브-블록의 구분 방법을 예시적으로 설명하였다. 하지만, 서브-블록의 구분 기준은 도시된 예에만 국한되지 않는다. 즉, 하나의 물리 블록(BLKi)이 3개의 서브-블록으로 구분되는 예가 설명되었으나, 하나의 물리 블록(BLKi)은 2개나 또는 4개 이상의 서브-블록들로 구분될 수 있다. 또한, 하나의 물리 블록에서 서브-블록은 스트링 선택 라인(SSL) 단위, 또는 비트 라인(BL) 단위로 정의될 수도 있을 것이다.

도 7은 본 발명의 불휘발성 메모리 장치의 부분 소거 동작을 보여주는 테이블이다. 도 7을 참조하면, 하나의 물리 블록(Physical Block)이 3개의 서브-블록들로 구분되는 경우의 소거 바이어스 조건이 개시되어 있다. 하나의 물리 블록(Physical Block)을 구성하는 셀 스트링들 각각은 예시적으로 3개의 서브-블록들(SB0, SB1, SB2)로 구분될 수 있다. 물리 블록(PB)에 포함되는 임의의 셀 스트링(NSj)을 참조하여 소거 동작시 바이어스 조건이 설명될 것이다.

서브-블록(SB0)만을 소거하는 경우에 소거 바이어스는 다음과 같다. 비트 라인(BL)과 스트링 선택 라인(SSL1), 접지 선택 라인(GSL)은 전기적으로 플로팅된다. 그리고 서브-블록들(SB1, SB2)에 대응하는 워드 라인들(WL<2>~WL<5>)도 플로팅된다. 반면, 서브-블록(SB0)에 대응하는 워드 라인들(WL<0>, WL<1>)은 접지 레벨 또는 0V를 제공받는다. 이러한 상태에서, 기판(Sub)에 고전압인 소거 전압(Vers)이 제공되면 서브-블록(SB0)에 포함되는 메모리 셀들이 F-N 터널링에 의해서 소거된다. 하지만, 플로팅 상태로 유지되는 워드 라인들(WL<2>~WL<5>)의 전압은 용량성 커플링에 의해서 고전압 레벨로 상승하게 될 것이다. 따라서, 워드 라인들(WL<2>~WL<5>)과 채널 사이의 전위차는 F-N 터널링이 발생하기에는 충분치 않게 된다. 이러한 바이어스에 의해서 서브-블록(SB0)에 대한 선별적 소거 동작이 가능하다.

서브-블록(SB1)에 대한 소거 동작도 서브-블록(SB0)의 소거 동작과 유사하다. 다만, 서브-블록(SB1)의 소거 바이어스는 워드 라인들(WL<2>, WL<3>)에 접지 또는 0V의 전압이 제공되고, 워드 라인들(WL<0>~WL<1>, WL<4>~WL<5>)이 플로팅되는 조건만 상이할 뿐, 서브-블록(SB0)의 소거 바이어스와 비슷하다.

서브-블록(SB2)에 대한 소거 바이어스는 다음과 같다. 워드 라인들(WL<4>, WL<5>)에 접지 또는 0V의 전압이 제공되고, 워드 라인들(WL<0>~WL<3>)이 플로팅된다. 이러한 상태에서 기판(Sub)에 고전압의 소거 전압(Vers)이 인가되면 서브-블록(SB2)만이 선택적으로 소거될 수 있다. 서브-블록들(SBn)의 소거 동작을 부분 블록 소거(Partial Block Erase)라 칭하기로 한다.

더불어, 물리 블록(PB)의 소거 동작은 다음과 같다. 모든 워드 라인들(WL<0>~WL<5>)에 접지 또는 0V의 전압이 인가되고, 비트 라인(BL), 선택 라인들(SSL1, GSL)은 플로팅된다. 그리고 이러한 상태에서 기판(Sub)에 고압의 소거 전압(Vers)이 인가되면 물리 블록(PB)이 소거될 수 있다.

여기서, 서브-블록들(SB0, SB1, SB2)이 각각 하나만이 소거되는 예가 설명되었으나, 2개 이상의 서브-블록들이 소거될 수도 있다. 예를 들면, 동시에 서브-블록들(SB0, SB1)이 선택되어 소거될 수도 있을 것이다. 동시에 서브-블록들(SB1, SB2)들이 소거될 수도 있으며, 서브-블록들(SB0, SB2)이 동시에 소거될 수도 있음은 잘 이해될 것이다.

이상의 소거 바이어스에 따르면, 본 발명의 불휘발성 메모리 장치(120)는 각각 하위 단위(서브-블록 단위)로 소거 가능한 대용량의 물리 블록을 포함한다. 따라서, 메모리 컨트롤러(110)에 의한 로그 블록 할당시에 서브-블록 단위로, 또는 물리 블록 단위로 할당될 수 있다. 만일, 프리 블록 풀(Free block pool)에 존재하는 서브-블록(SB0)이 로그 블록으로 할당되는 경우, 물리적으로는 서브-블록(SB0)에 대한 소거 동작이 선행될 것이다. 소거된 서브-블록(SB0)이 지정된 데이터 블록에 대한 로그 블록으로 할당되고, 쓰기 요청된 데이터가 기입될 것이다.

도 8은 본 발명의 실시 예에 따른 블록 관리 방법을 간략히 보여주는 순서도이다. 도 8을 참조하면, 서브-블록 단위로 로그 블록 할당이 가능한 본 발명의 블록 관리 절차가 설명된다.

S110 단계에서, 메모리 컨트롤러(110, 도 1 참조)는 메모리 블록들 중에서 프리 블록(Free Block)의 수(NFB)를 검출한다. 프리 블록의 수(NFB)는, 메모리 시스템의 외부로부터 제공되는 쓰기나 삭제 명령 또는 메모리 시스템의 내부에서 발생하는 가비지 컬렉션과 같은 메모리 관리 동작에 의해서 변동될 수 있다. 메모리 컨트롤러(110)는 호스트(Host)로부터 쓰기 요청에 응답하여 이러한 프리 블록의 수(NFB)를 검출할 수 있다. 쓰기 요청에 응답하여 메모리 컨트롤러(110)에서 구동되는 플래시 변환 계층(FTL)은 현재 메모리 시스템(100)에서 충분한 프리 블록이 구비되어 있는지를 검출하게 될 것이다.

S120 단계에서, 메모리 컨트롤러(110)는 충분한 수의 프리 블록이 확보된 상태인지를 판단한다. 예를 들면, 플래시 변환 계층(FTL)은 프리 블록의 수(NFB)가 임계치(TH)보다 많은지를 판단한다. 만일, 프리 블록의 수(NFB)가 임계치(TH)보다 적거나 같다면, 절차는 S150 단계로 이동하게 될 것이다. 반면, 프리 블록의 수(NFB)가 임계치(TH)보다 많다면, 절차는 S130 단계로 이동하게 될 것이다.

프리 블록의 수가 충분치 못한 상황에서는, 메모리 컨트롤러(110)는 쓰기 요청되는 데이터의 쓰기 패턴에 관계없이 서브-블록(SB) 단위로 로그 블록을 할당한다. 서브-블록들을 순차적으로 로그 블록으로 할당하기 위해서는 서브-블록 단위로 소거 동작이 선행될 것이다. 서브-블록 단위로 로그 블록이 할당되는 동안에 메모리 컨트롤러(110)는 머지 동작을 실시하여 추가적으로 프리 블록을 확보할 수 있다.

S130 단계에서, 메모리 컨트롤러(110)는 쓰기 요청된 데이터의 쓰기 패턴을 검출한다. 쓰기 요청된 데이터의 쓰기 패턴을 검출하기 위해서는 다양한 검출 방식을 사용할 수 있다. 예를 들면 연속적으로 입력되는 데이터의 사이즈가 특정 크기(예를 들면, 16KB) 미만인 경우에는 랜덤 패턴(Random pattern)으로 인식할 수 있다. 또는, 쓰기 패턴을 분석하기 위하여 LRU(Least Recently Used), CFLRU(Clean-First LRU), CA(Clock Algorithm), SC(Second Chance), MDH(Multi-Dimensional Hashing)과 같은 알고리즘이 사용될 수 있다. 하지만, 쓰기 패턴의 분석 방법이 상술한 방식에만 국한되지 않음은 잘 이해될 것이다.

S140 단계에서, 쓰기 패턴이 랜덤 쓰기로 판단되면, 절차는 S150 단계로 이동한다. 반면 쓰기 패턴이 순차 쓰기로 판단되는 경우, 절차는 S160 단계로 이동한다.

S150 단계에서, 랜덤 쓰기 패턴에서 정의되는 서브-블록(SB) 단위로 로그 블록의 할당이 수행된다. 예를 들면, 쓰기 요청된 데이터에 대응하는 데이터 블록에 해당하는 로그 블록은 서브-블록으로 제공될 수 있다. 여기서, 하나 또는 2개 이상의 서브-블록들이 로그 블록으로 할당될 수 있을 것이다. 로그 블록의 할당이 완료되면, 절차는 할당된 로그 블록에 데이터를 프로그램하기 위한 S170 단계로 이동한다.

S160 단계에서, 순차 쓰기 패턴에서 정의되는 물리 블록(PB) 단위로 로그 블록 할당이 수행된다. 예를 들면, 쓰기 요청된 데이터에 대응하는 데이터 블록에 해당하는 로그 블록은 하나의 물리 블록(PB)으로 제공될 수 있다. 로그 블록의 할당이 완료되면, 절차는 할당된 로그 블록에 데이터를 프로그램하기 위한 S170 단계로 이동한다.

S170 단계에서, 메모리 컨트롤러(110)는 할당된 물리 블록(PB) 또는 서브-블록(SB)에 쓰기 요청된 데이터를 프로그램한다. 쓰기 데이터의 프로그램이 완료되면, 하나의 쓰기 요청에 대응하는 프로그램 사이클은 종료된다.

결국, 하나의 로그 블록을 할당하기 위해서 서브-블록(SB)이나 물리 블록(PB)의 선택은 현재 프리 블록 풀에 유지되는 프리 블록의 수(NFB)와 쓰기 요청되는 데이터의 패턴에 의해서 결정된다. 프리 블록의 수(NFB)가 부족한 상태에서는, 쓰기 패턴에 관계없이 서브-블록 단위로 로그 블록의 할당이 수행된다. 따라서, 머지 동작을 통해 프리 블록을 추가적으로 확보할 수 있는 시간을 획득할 수 있다. 하지만, 프리 블록의 수(NFB)가 충분한 상태에서는 쓰기 패턴에 따라 서브-블록 또는 물리 블록이 로그 블록으로 할당된다. 이러한 특성을 통해서, 대용량 블록의 불휘발성 메모리 장치를 갖는 메모리 시스템에서도 프리 블록을 확보하기 위한 빈번한 머지 동작 발생이 억제될 수 있다.

도 9는 본 발명의 실시 예에 따른 로그 블록의 할당 방법을 보여주는 블록도이다. 도 9를 참조하면, 메모리 컨트롤러(110, 도 1 참조)는 쓰기 동작시 불휘발성 메모리 장치(120, 도 1 참조)의 메모리 블록들을 데이터 블록(360), 로그 블록(370) 및 프리 블록 풀(380)로 구분하여 관리한다.

데이터 블록(360)은 이미 데이터가 기입된 데이터 블록들이 포함된다. 예를 들면, 데이터 블록(360)에는 물리 블록 번호(PBN: Physical Block Number) 100, 101, 103, 104, 900에 대응하는 메모리 블록들이 포함될 수 있다. 메모리 컨트롤러(110)에 의해서 어드레스를 통해서 지정되는 실질적인 메모리 블록은 데이터 블록에 해당한다.

로그 블록(370)에는 외부에서 선택된 데이터 블록들을 갱신(Update)하기 위한 로그 블록(Log Block)들이 포함된다. 예를 들면, 로그 블록(370)에는 물리 블록(BL 200) 및 서브-블록(SB0)이 포함될 수 있다. 물리 블록(BL 200)은 데이터 블록(100)을 갱신하기 위하여 할당된다. 그리고 서브-블록(SB0)은 데이터 블록(102)을 갱신하기 위한 로그 블록으로 할당될 수 있다.

프리 블록 풀(380)에는 병합 동작이나 가비지 컬렉션에 의해서 소거된 메모리 블록 또는 무효한 데이터를 가진 메모리 블록들이 할당된다. 프리 블록 풀(380)은 BL 210, BL 211, …, BL 218의 물리 블록들이 포함될 수 있다. 그리고 각각의 물리 블록들은 서브-블록 단위로 선택될 수 있다. 선택된 서브-블록들은 로그 블록으로 할당될 수 있다. 데이터의 쓰기 동작시에 새로운 로그 블록이 필요하면, 프리 블록 풀(380)에 위치하는 물리 블록이나, 서브-블록들 중 어느 하나를 선택하여 로그 블록으로 지정할 수 있다.

다시 도면을 참조하면, 하나의 데이터 블록에는 적어도 하나의 로그 블록 또는 서브-블록(SB)이 할당될 수 있다. 만일, 쓰기 요청되는 데이터는 사이즈가 작은 랜덤 패턴으로 제공된다고 가정하자. 그러면, 메모리 컨트롤러(110)는 쓰기 요청되는 데이터의 블록 어드레스를 데이터 블록(BL 102)으로 할당할 수 있다. 그리고 쓰기 요청되는 데이터에 대한 로그 블록으로는 서브-블록(SB0)을 할당할 수 있다.

로그 블록으로 선택된 서브-블록(SB0)은 먼저 부분 블록 소거(Partial Block Erase) 방식에 의해서 소거된다. 물리 블록의 일부분에 대응하는 서브-블록(SB0)에 대한 소거 동작이 완료되면, 서브-블록(SB0)은 데이터 블록(BL 102)을 갱신하기 위한 로그 블록으로 할당된다. 랜덤 패턴의 쓰기 데이터는 먼저 로그 블록으로 선택된 서브-블록(SB0)에 프로그램될 것이다. 이후에, 서브-블록(SB0)에 기입된 데이터는 적절한 시점에 머지 동작을 통해서 데이터 블록(BL 102)에 존재하는 유효한 데이터(Valid data)와 함께 새로운 데이터 블록에 복사될 것이다.

랜덤 패턴(Random pattern)으로 입력되는 쓰기 데이터는 대부분 서브-블록(SB0)에 충분히 수용될 수 있는 사이즈이다. 따라서, 서브-블록 단위로 로그 블록을 할당하면, 프리 블록의 부족에 의해서 빈번하게 발생하는 머지 동작이나 가비지 컬렉션의 발생 빈도가 감소할 것이다. 여기서, 하나의 서브-블록 단위가 로그 블록으로 할당되는 것으로 설명되었으나, 본 발명은 이에 국한되지 않는다. 하나의 데이터 블록에 대응하는 로그 블록으로 2개 또는 그 이상의 서브-블록들이 로그 블록으로 할당될 수 있음은 잘 이해될 것이다.

도 10은 본 발명의 실시 예에 따른 로그 블록의 할당 방법의 다른 예를 보여주는 블록도이다. 도 10을 참조하면, 쓰기 요청되는 데이터가 순차 패턴(Sequential Pattern)으로 제공되는 경우의 로그 블록 할당 방법이 도시되어 있다. 메모리 블록들이 데이터 블록(360), 로그 블록(370) 및 프리 블록 풀(380)로 구분되는 형태는 도 9에서 설명되었으므로 블록들의 구분에 대한 상세한 설명은 생략하기로 한다.

메모리 컨트롤러(110)는 쓰기 요청되는 데이터의 쓰기 패턴이 순차 패턴에 대응하는 경우, 하나의 물리 블록(BL 211)을 로그 블록으로 할당할 수 있다. 만일, 데이터 블록(BL 104)에 대응하는 데이터가 순차 쓰기 패턴으로 입력된다고 가정하자. 그러면, 메모리 컨트롤러(110)는 쓰기 패턴에 응답하여 데이터 블록(BL 104)에 대한 로그 블록으로 물리 블록(BL 211)을 할당할 수 있다.

로그 블록으로 선택된 물리 블록(BL 211)은 로그 블록으로 사용되기 이전에 소거된다. 소거된 물리 블록(BL 211)에 순차 패턴으로 제공된 데이터가 프로그램된다. 이후에, 로그 블록으로 사용되는 물리 블록(BL 211))과 데이터 블록(BL 104)에 존재하는 유효 데이터(Valid data)는 프리 블록으로부터 제공받은 새로운 물리 블록에 복사될 수 있다. 머지 동작은 페이지 복사를 통해서도 구현될 수 있지만, 로그 블록(BL 211)에 저장되는 데이터가 데이터 블록(BL 104)을 완전히 치환할 수도 있다. 이런 머지 방식을 페이지 복사는 발생하지 않고 블록 맵핑 정보만을 변경하는 스왑 머지(Swap merge)라 한다.

이상의 도 9 내지 도 10에서는 서브-블록 단위로 로그 블록이 할당되는 예와, 물리 블록 단위로 로그 블록이 할당되는 예들이 설명되었다. 로그 블록의 할당 단위를 대용량의 물리 블록보다 작은 단위로 할당함으로써, 프리 블록 풀의 빠른 소모를 완화하여 프리 블록을 확보하기 위한 제반 블록 관리 동작들의 발생 확률을 획기적으로 줄일 수 있다. 더불어, 랜덤 패턴으로 입력되는 데이터에 대해서 서브-블록 단위로 로그 블록을 할당하면, 하나의 서브-블록에 대한 신속한 소거 동작이 가능하여 쓰기 성능의 향상을 기대할 수 있다.

도 11은 본 발명의 실시 예에 따른 메모리 시스템의 소프트웨어 계층을 구체적으로 보여주는 블록도이다. 도 11을 참조하면, 소프트웨어(400)에는 파일 시스템(410), 플래시 변환 계층(420), 그리고 불휘발성 메모리 장치(430)를 포함한다. 플래시 변환 계층(420)은 파일 시스템(410)으로부터 쓰기 명령(CMD)과 데이터(Data), 그리고 논리 어드레스(LA)를 입력받는다. 플래시 변환 계층(420)은 맵핑 테이블(421)을 사용하여 논리 어드레스(LA)를 물리 어드레스(PA)로 변환한다.

플래시 변환 계층(420)은 맵핑 테이블(421), 쓰기 패턴 분석기(422), 프리 블록 매니저(423), 그리고 머지 매니저(424)와 같은 모듈(Module)을 포함할 수 있다. 맵핑 테이블(421)을 참조하여 플래시 변환 계층(420)은 논리 어드레스(LA)를 물리 어드레스(PA)로 변환한다.

쓰기 패턴 분석기(422)는 파일 시스템(410)으로부터의 쓰기 명령(CMD), 데이터(Data), 그리고 논리 어드레스(LA)들 중 적어도 하나를 참조하여 쓰기 패턴을 검출한다. 검출된 쓰기 패턴은 머지 매니저(424)에게 제공될 것이다. 쓰기 패턴 분석기(422)는 연속적으로 입력되는 데이터의 사이즈가 기준치(예를 들면, 16KB) 미만인 경우에는 랜덤 패턴으로 인식할 수 있다. 또는, 쓰기 패턴 분석기(322)는 LRU(Least Recently Used), CFLRU(Clean-First LRU), CA(Clock Algorithm), SC(Second Chance), MDH(Multi-Dimensional Hashing)과 같은 알고리즘에 의해서 쓰기 패턴을 결정할 수 있다. 하지만, 쓰기 패턴의 분석 방법이 상술한 방식에만 국한되지 않음은 잘 이해될 것이다.

프리 블록 매니저(423)는 불휘발성 메모리 장치(430)에서 관리되는 프리 블록 풀(Free block pool)에 포함되는 프리 블록들을 관리한다. 프리 블록 매니저(423)는 프리 블록 풀에 포함되는 물리 블록이나 서브-블록의 수가 기준에 미달되는지 모니터링한다. 만일, 프리 블록 풀에 충분한 수의 물리 블록 또는 서브-블록이 확보되지 않은 것으로 판단되면, 프리 블록 매니저(423)는 머지 매니저(424)에 이러한 상태를 알려준다.

머지 매니저(424)는 프리 블록 풀에 존재하는 물리 블록 또는 서브-블록의 수를 적절한 수준으로 유지를 위한 머지 동작을 수행할 수 있다. 머지 매니저(424)는 로그 블록과 데이터 블록의 상태를 참조하여 최적의 머지 방식을 선택할 수 있다. 프리 블록의 수가 충분한 경우, 머지 매니저(424)는 프리 블록의 수를 확보하기 위한 머지 동작은 수행하지 않는다. 하지만, 프리 블록의 수가 부족한 경우, 머지 매니저(424)는 쓰기 데이터의 패턴에 관계없이 머지 동작을 수행하여 프리 블록으로 제공한다.

불휘발성 메모리 장치(430)는 메타 영역(431)과 데이터 영역(432)으로 관리되는 메모리 영역을 포함할 수 있다. 메타 영역(431)에는 머지 동작이나 가비지 컬렉션(Garbage collection) 등에 의해서 변경되는 맵핑 정보가 저장된다. 메타 영역(431)에는 플래시 변환 계층(420)에서 생성되는 맵핑 정보와 다양한 제어 정보들이 저장될 수 있다. 데이터 영역(432)은 복수의 데이터 블록으로 구성되며, 사용자 데이터를 저장한다.

이상에서는 본 발명의 플래시 변환 계층(420)에 포함되는 동작 모듈들이 간략히 설명되었다. 특히, 플래시 변환 계층(420)에 의해서 프리 블록의 수와 데이터의 쓰기 패턴에 따른 로그 블록의 할당 사이즈가 결정된다. 따라서, 본 발명의 실시 예에 따른 메모리 시스템은 대용량 물리 블록을 가지는 메모리 시스템에서도 머지 횟수를 최소화할 수 있으며, 메모리 블록의 이용률을 극대화시킬 수 있다.

도 12는 본 발명의 다른 실시 예에 따른 메모리 블록 관리 방법을 보여주는 순서도이다. 도 12를 참조하면, 배드 블록(Bad Block)의 발생을 고려한 서브-블록 단위로 로그 블록 할당이 가능한 본 발명의 블록 관리 절차가 설명된다.

S210 단계에서, 메모리 컨트롤러(110, 도 1 참조)는 호스트(Host)로부터 쓰기 요청(또는 쓰기 명령어)을 수신한다. 쓰기 명령어의 수신에 따라 메모리 컨트롤러(110)에서 구동되는 플래시 변환 계층(420, 도 11 참조)에 의해서 본 발명에 따른 로그 블록의 할당이 진행될 것이다.

S220 단계에서, 메모리 컨트롤러(110)는 불휘발성 메모리 장치(120)에 포함되는 메모리 블록들 중에서 배드 블록(Bad Block)의 수(NBB)를 검출한다. 배드 블록(Bad Block)은 최초 양산시에 검출된 것과 불휘발성 메모리 장치(120)의 사용 중에 발생한 진행성 배드 블록이 모두 포함될 수 있다. 배드 블록(Bad Block)의 수가 증가하면, 실질적으로 가용 메모리 블록(Usable memory block)의 수가 감소하게 된다. 따라서, 가용 메모리 블록의 감소에 따라 프리 블록의 수를 확보하는 것이 점차 어려워질 것이다. 본 발명의 실시 예에 따르면, 배드 블록의 수가 증가함에 따라 발생하는 성능의 저하를 줄일 수 있다.

S230 단계에서, 검출된 배드 블록 수(NBB)에 따라 메모리 컨트롤러(110)는 로그 블록의 할당 방식을 결정하게 될 것이다. 먼저, 배드 블록의 수(NBB)가 기준값(Ref) 이상으로 증가한 것으로 판단되면, 절차는 S240 단계로 이동한다. 반면, 배드 블록의 수(NBB)가 기준값(Ref) 미만인 것으로 판단되면, 절차는 S250 단계로 이동한다.

S240 단계에서, 메모리 컨트롤러(110)는 쓰기 요청된 데이터의 패턴에 관계없이 무조건 서브-블록 단위로 로그 블록 할당을 수행한다. 즉, 배드 블록의 수(NBB)가 증가하여 가용 메모리 블록의 수가 감소된 상태에서는 프리 블록의 확보도 점차 어려워진다. 이 경우에 서브-블록(SB) 단위로 로그 블록을 할당하면 프리 블록을 확보하기 위한 과도한 머지 동작의 빈도를 줄일 수 있다.

S250 단계에서, 메모리 컨트롤러(110)는 쓰기 요청된 데이터의 쓰기 패턴을 검출한다. 만일, 검출된 쓰기 패턴이 랜덤 쓰기로 판단되면, 절차는 S260 단계로 이동한다. 반면 쓰기 패턴이 순차 패턴으로 판단되는 경우, 절차는 S270 단계로 이동한다. 여기서, 쓰기 요청된 데이터의 쓰기 패턴을 검출하기 위해서 사용될 수 있는 방법으로 어드레스의 검출을 예로 들 수 있다. 즉, 입력되는 어드레스가 연속 어드레스인지, 랜덤 어드레스인지를 판단하여 쓰기 패턴을 결정할 수 있다. 또는, 연속적으로 입력되는 데이터의 사이즈가 특정 크기(예를 들면, 16KB) 미만인 경우에는 랜덤 패턴(Random pattern)으로 인식할 수 있다. 쓰기 패턴을 분석하기 위하여 LRU(Least Recently Used), CFLRU(Clean-First LRU), CA(Clock Algorithm), SC(Second Chance), MDH(Multi-Dimensional Hashing)과 같은 알고리즘도 사용될 수 있다. 하지만, 쓰기 패턴의 분석 방법이 상술한 방식에만 국한되지 않음은 잘 이해될 것이다.

S260 단계에서, 랜덤 쓰기 패턴에서 정의되는 서브-블록 단위로 로그 블록 할당이 수행된다. 예를 들면, 쓰기 요청된 데이터에 대응하는 데이터 블록에 해당하는 로그 블록은 서브-블록으로 제공될 수 있다. 여기서, 하나 또는 2개 이상의 서브-블록들이 로그 블록으로 할당될 수 있을 것이다. 로그 블록의 할당이 완료되면, 절차는 할당된 로그 블록에 데이터를 프로그램하기 위한 S280 단계로 이동한다.

S270 단계에서, 순차 쓰기 패턴에서 정의되는 물리 블록 단위로 로그 블록 할당이 수행된다. 예를 들면, 쓰기 요청된 데이터에 대응하는 데이터 블록에 해당하는 로그 블록은 하나의 물리 블록(PB)으로 제공될 수 있다. 로그 블록의 할당이 완료되면, 절차는 할당된 로그 블록에 데이터를 프로그램하기 위한 S280 단계로 이동한다.

S280 단계에서, 메모리 컨트롤러(110)는 할당된 물리 블록(PB) 또는 서브-블록(SB)에 쓰기 요청된 데이터를 프로그램한다. 쓰기 데이터의 프로그램이 완료되면, 하나의 쓰기 요청에 대응하는 프로그램 사이클은 종료된다.

결국, 하나의 로그 블록을 할당하기 위해서 서브-블록이나 물리 블록의 선택은 현재 메모리 시스템(100)에서 검출되는 배드 블록(Bad block)의 수(NBB)와 쓰기 요청되는 데이터의 쓰기 패턴에 의해서 결정된다. 배드 블록의 수가 기준치 이상으로 증가하면, 쓰기 패턴에 관계없이 서브-블록 단위로 로그 블록의 할당이 수행된다. 따라서, 가용 메모리 블록이 상대적으로 감소하는 상황에서도 프리 블록을 확보하기 위한 비용을 최소화할 수 있을 것이다.

도 13은 쓰기 요청되는 데이터의 쓰기 패턴을 판정하기 위한 방법을 예시적으로 보여주는 순서도이다. 도 13을 참조하면, 도 12의 S250 단계의 좀더 세부적인 절차들을 보여준다.

단계 S251에서, 메모리 컨트롤러(110, 도 1)는 쓰기 요청되는 데이터의 페이지 어드레스들이 순차 위치 방식(In-place-order)인지 검출한다. 메모리 컨트롤러(110)는 쓰기 요청된 데이터의 페이지 어드레스가 연속적인 값으로 제공되는지를 검출한다. 만일, 쓰기 요청되는 페이지들의 어드레스가 메모리 블록 내에서의 위치와 무관하게 랜덤하게 제공된다면, 순차 위치 방식(In-place-order) 또는 순차 쓰기 패턴으로 볼 수 없다.

단계 S252에서, 메모리 컨트롤러(110)는 페이지 어드레스가 순차 위치 방식(In-place-order)인지 아닌지 결정한다. 메모리 컨트롤러(110)는 쓰기 데이터의 페이지 어드레스가 순차 위치 방식(In-place-order)가 아닌 것으로 판단하는 경우, 쓰기 패턴을 랜덤 쓰기 패턴(S253)으로 결정한다. 반면, 메모리 컨트롤러(110)는 페이지 어드레스가 순차 위치 방식(In-place-order)이라고 판단하는 경우, 로그 블록의 쓰기 패턴을 순차 쓰기 패턴(S254)으로 결정한다.

도 14는 본 발명의 실시 예에 따른 솔리드 스테이트 디스크(이하, SSD)를 포함하는 사용자 장치를 보여주는 블록도이다. 도 14를 참조하면, 사용자 장치(1000)는 호스트(1100)와 SSD(1200)를 포함한다. SSD(1200)는 SSD 컨트롤러(1210), 버퍼 메모리(1220), 그리고 불휘발성 메모리 장치(1230)를 포함한다.

SSD 컨트롤러(1210)는 호스트(1100)와 SSD(1200)와의 물리적 연결을 제공한다. 즉, SSD 컨트롤러(1210)는 호스트(1100)의 버스 포맷(Bus format)에 대응하여 SSD(1200)와의 인터페이싱을 제공한다. 특히, SSD 컨트롤러(1210)는 호스트(1100)로부터 제공되는 명령어를 디코딩한다. 디코딩된 결과에 따라, SSD 컨트롤러(1210)는 불휘발성 메모리 장치(1230)를 액세스한다. 호스트(1100)의 버스 포맷(Bus format)으로 USB(Universal Serial Bus), SCSI(Small Computer System Interface), PCI express, ATA, PATA(Parallel ATA), SATA(Serial ATA), SAS(Serial Attached SCSI) 등이 포함될 수 있다.

버퍼 메모리(1220)에는 호스트(1100)로부터 제공되는 쓰기 데이터 또는 불휘발성 메모리 장치(1230)로부터 읽혀진 데이터가 일시 저장된다. 호스트(1100)의 읽기 요청시에 불휘발성 메모리 장치(1230)에 존재하는 데이터가 캐시되어 있는 경우에는, 버퍼 메모리(1220)는 캐시된 데이터를 직접 호스트(1100)로 제공하는 캐시 기능을 지원한다. 일반적으로, 호스트(1100)의 버스 포맷(예를 들면, SATA 또는 SAS)에 의한 데이터 전송 속도는 SSD(1200)의 메모리 채널의 전송 속도보다 월등히 빠르다. 즉, 호스트(1100)의 인터페이스 속도가 월등히 높은 경우, 대용량의 버퍼 메모리(1220)를 제공함으로써 속도 차이로 발생하는 퍼포먼스 저하를 최소화할 수 있다.

버퍼 메모리(1220)는 대용량의 보조 기억 장치로 사용되는 SSD(1200)에서 충분한 버퍼링을 제공하기 위해 동기식 DRAM(Synchronous DRAM)으로 제공될 수 있다. 하지만, 버퍼 메모리(1220)가 여기의 개시에 국한되지 않음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.

불휘발성 메모리 장치(1230)는 SSD(1200)의 저장 매체로서 제공된다. 예를 들면, 불휘발성 메모리 장치(1230)는 대용량의 저장 능력을 가지는 수직 구조 낸드 플래시 메모리(NAND-type Flash memory)로 제공될 수 있다. 불휘발성 메모리 장치(1230)는 복수의 메모리 장치로 구성될 수 있다. 이 경우, 각각의 메모리 장치들은 채널 단위로 SSD 컨트롤러(1210)와 연결된다. 저장 매체로서 불휘발성 메모리 장치(1230)가 낸드 플래시 메모리를 예로 들어 설명되었으나, 또 다른 불휘발성 메모리 장치들로 구성될 수 있다. 예를 들면, 저장 매체로서 PRAM, MRAM, ReRAM, FRAM, NOR 플래시 메모리 등이 사용될 수 있으며, 이종의 메모리 장치들이 혼용되는 메모리 시스템도 적용될 수 있다. 불휘발성 메모리 장치는 실질적으로 도 3에서 설명된 것과 동일하게 구성될 수 있다.

상술한 SSD(1200)에서, SSD 컨트롤러(1210)는 프리 블록의 수와 입력되는 데이터의 쓰기 패턴에 따라 적응적으로 데이터 블록이나 로그 블록의 사이즈를 결정할 수 있다. 즉, SSD 컨트롤러(1210)는 프리 블록의 수가 임계치보다 적을 경우에는 데이터의 쓰기 패턴에 관계없이 서브 블록(SB) 단위로 로그 블록을 할당할 수 있다. 반면, 프리 블록의 수가 임계치 이상인 경우, SSD 컨트롤러(1210)는 쓰기 패턴을 고려하여 서브 블록(SB) 또는 물리 블록(PB) 단위로 로그 블록이나 데이터 블록을 할당할 수 있다. 더불어, SSD 컨트롤러(1210)는 배드 블록의 수와 입력되는 데이터의 쓰기 패턴에 따라 적응적으로 데이터 블록이나 로그 블록의 사이즈를 결정할 수 있다.

불휘발성 메모리 장치(1230)는 도 3의 불휘발성 메모리 장치와 실질적으로 동일하게 동작할 수 있다. 즉, 불휘발성 메모리 장치(1230)는 대용량 메모리 블록을 포함하며, 각각의 메모리 블록은 서브 블록 단위로 선택 및 소거될 수 있다.

도 15는 본 발명의 실시 예에 따른 메모리 카드의 예를 보여준다. 메모리 카드 시스템(2000)은 호스트(2100)와 메모리 카드(2200)를 포함한다. 호스트(2100)는 호스트 컨트롤러(2110) 및 호스트 접속 유닛(2120)을 포함한다. 메모리 카드(2200)는 카드 접속 유닛(2210), 카드 컨트롤러(2220), 그리고 플래시 메모리(2230)를 포함한다.

호스트 접속 유닛(2120) 및 카드 접속 유닛(2210)은 복수의 핀으로 구성된다. 이들 핀에는 커맨드 핀, 데이터 핀, 클록 핀, 전원 핀 등이 포함되어 있다. 핀의 수는 메모리 카드(2200)의 종류에 따라 달라진다. 예로서, SD 카드는 9개의 핀을 가질 수 있다.

호스트(2100)는 메모리 카드(2200)에 데이터를 쓰거나, 메모리 카드(2200)에 저장된 데이터를 읽는다. 호스트 컨트롤러(2110)는 커맨드(예를 들면, 쓰기 커맨드), 호스트(2100) 내의 클록 발생기(도시되지 않음)에서 발생한 클록 신호(CLK), 그리고 데이터(DAT)를 호스트 접속 유닛(2120)을 통해 메모리 카드(2200)로 전송한다.

카드 컨트롤러(2220)는 카드 접속 유닛(2210)을 통해 수신된 쓰기 커맨드에 응답하여, 카드 컨트롤러(2220) 내에 있는 클록 발생기(도시되지 않음)에서 발생한 클록 신호에 동기하여 데이터를 메모리(2230)에 저장한다. 메모리(2230)는 호스트(2100)로부터 전송된 데이터를 저장한다. 예를 들어, 호스트(2100)가 디지털 카메라인 경우에는 영상 데이터를 저장한다.

카드 컨트롤러(2220)는 프리 블록의 수와 입력되는 데이터의 쓰기 패턴에 따라 적응적으로 데이터 블록이나 로그 블록의 사이즈를 결정할 수 있다. 즉, 카드 컨트롤러(2220)는 프리 블록의 수가 임계치보다 적을 경우에는 데이터의 쓰기 패턴에 관계없이 서브 블록(SB) 단위로 로그 블록을 할당할 수 있다. 반면, 프리 블록의 수가 임계치 이상인 경우, 카드 컨트롤러(2220)는 쓰기 패턴을 고려하여 서브 블록(SB) 또는 물리 블록(PB) 단위로 로그 블록이나 데이터 블록을 할당할 수 있다. 더불어, 카드 컨트롤러(2220)는 배드 블록의 수와 입력되는 데이터의 쓰기 패턴에 따라 적응적으로 데이터 블록이나 로그 블록의 사이즈를 결정할 수 있다.

카드 접속 유닛(2210) USB, MMC, PCI-E, SAS, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 것이다.

도 16에는 플래시 메모리 장치(3120)를 포함한 컴퓨팅 시스템(3000)이 개략적으로 도시되어 있다. 본 발명에 따른 컴퓨팅 시스템(3000)은 시스템 버스(3600)에 전기적으로 연결된 마이크로프로세서(3200), 램(3300), 사용자 인터페이스(3400), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(3500) 및 메모리 시스템(3100)을 포함한다. 메모리 시스템(3100)은 도 14의 SSD(1200) 또는 도 15에 도시된 메모리 카드(2200)와 실질적으로 동일하게 구성될 것이다. 본 발명에 따른 컴퓨팅 시스템(3000)이 모바일 장치인 경우, 컴퓨팅 시스템(3000)의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 것이다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 컴퓨팅 시스템(3000)에는 응용 칩세트(Application chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 시스템(3100)은, 예를 들면, 데이터를 저장하는 데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다. 또는, 메모리 시스템(3100)은, 퓨전 플래시 메모리(예를 들면, 원낸드 플래시 메모리)로 제공될 수 있다.

메모리 컨트롤러(3110)는 프리 블록의 수와 입력되는 데이터의 쓰기 패턴에 따라 적응적으로 데이터 블록이나 로그 블록의 사이즈를 결정할 수 있다. 즉, 메모리 컨트롤러(3110)는 프리 블록의 수가 임계치보다 적을 경우에는 데이터의 쓰기 패턴에 관계없이 서브 블록(SB) 단위로 로그 블록을 할당할 수 있다. 반면, 프리 블록의 수가 임계치 이상인 경우, 메모리 컨트롤러(3110)는 쓰기 패턴을 고려하여 서브 블록(SB) 또는 물리 블록(PB) 단위로 로그 블록이나 데이터 블록을 할당할 수 있다. 더불어, 메모리 컨트롤러(3110)는 배드 블록의 수와 입력되는 데이터의 쓰기 패턴에 따라 적응적으로 데이터 블록이나 로그 블록의 사이즈를 결정할 수 있다.

본 발명에 따른 불휘발성 메모리 장치 그리고/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장 될 수 있다.

이상에서와 같이 도면과 명세서에서 실시 예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허 청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허 청구범위의 기술적 사상에 의해 정해져야 할 것이다.

10 : 응용 소프트웨어 20 : 파일 시스템
30 : 플래시 변환 계층 40 : 불휘발성 메모리 장치
110 : 메모리 컨트롤러 120 : 불휘발성 메모리 장치
121 : 메모리 셀 어레이 122 : 행 디코더
123 : 페이지 버퍼 124 : 제어 로직
111 : 기판 112 : 절연 물질
113 : 필라 114 : 표면층
115 : 내부층 116 : 절연막
211, 221, 231, 241, 251, 261, 271, 281, 291 : 제 1 도전 물질
213, 223, 233, 243, 253, 263, 273, 283, 293 : 제 1 도전 물질
311, 312, 313, 314 : 도핑 영역
320 : 드레인 331, 332, 333 : 비트 라인
410 : 파일 시스템 420 : 플래시 변환 계층
421 : 맵핑 테이블 422 : 쓰기 패턴 분석 모듈
423 : 프리 블록 매니저 424 : 머지 매니저
430 : 불휘발성 메모리 장치 431 : 메타 영역
432 : 데이터 영역 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 플래시 메모리 1100 : 호스트
1200 : SSD 1210 : SSD 컨트롤러
1220 : 버퍼 메모리 1230 : 불휘발성 메모리 장치
2100 : 호스트 2110 : 호스트 컨트롤러
2120 : 호스트 접속 유닛 2200 : 메모리 카드
2210 : 카드 접속 유닛 2220 : 카드 컨트롤러
2230 : 플래시 메모리 3000 : 컴퓨팅 시스템
3100 : 메모리 시스템 3110 : 메모리 컨트롤러
3120 : 플래시 메모리 장치 3200 : 중앙처리장치
3300 : 램 3400 : 유저 인터페이스
3500 : 모뎀 3600 : 시스템 버스

Claims (27)

1. 메모리 셀 어레이를 갖는 불휘발성 메모리 장치를 포함하는 저장 장치의 데이터 쓰기 방법에 있어서:
   쓰기 요청을 수신하는 단계;
   상기 쓰기 요청에 응답하여 프리 블록의 수 그리고 상기 쓰기 요청에 대응하는 쓰기 데이터의 쓰기 패턴을 검출하는 단계;
   상기 검출 결과에 따라 하나의 물리 블록 단위 또는 상기 물리 블록보다 작은 서브-블록 단위로 상기 쓰기 데이터에 대응하는 로그 블록을 할당하되, 상기 프리 블록의 수가 임계치보다 같거나 적은 경우에는 상기 쓰기 패턴에 관계없이 상기 프리 블록에 포함되는 서브-블록들을 상기 쓰기 데이터에 대응하는 로그 블록으로 할당하고, 상기 프리 블록의 수가 임계치보다 많은 경우에는 상기 쓰기 패턴에 따라 상기 프리 블록에 포함되는 서브-블록을 상기 쓰기 데이터에 대응하는 로그 블록으로 할당하는 단계; 그리고
   상기 쓰기 데이터를 상기 할당된 로그 블록에 프로그램하는 단계를 포함하되,
   상기 서브-블록 단위는 상기 메모리 셀 어레이의 소거 단위에 대응하는 쓰기 방법.
2. 제 1 항에 있어서,
   상기 검출하는 단계는,
   상기 프리 블록의 수를 검출하는 단계; 및
   상기 프리 블록의 수가 임계치보다 많은 경우에, 상기 쓰기 패턴을 검출하는 단계를 포함하는 쓰기 방법.
3. 제 2 항에 있어서,
   상기 쓰기 패턴이 비연속적인 랜덤 패턴에 대응하는 경우, 상기 프리 블록에 포함되는 상기 서브-블록들을 상기 쓰기 데이터에 대응하는 로그 블록으로 할당하는 쓰기 방법.
4. 제 2 항에 있어서,
   상기 쓰기 패턴이 연속적인 순차 패턴에 대응하는 경우, 상기 프리 블록에 포함되는 상기 물리 블록을 상기 쓰기 데이터에 대응하는 로그 블록으로 할당하는 쓰기 방법.
5. 삭제
6. 제 1 항에 있어서,
   상기 물리 블록은 적층된 워드 라인들을 공유하는 낸드 셀 스트링들을 포함하며, 상기 서브-블록은 상기 적층된 워드 라인들 중 일부의 워드 라인을 공유하는 메모리 셀들에 대응하는 쓰기 방법.
7. 삭제
8. 불휘발성 메모리 장치를 포함하는 저장 장치의 데이터 쓰기 방법에 있어서:
   쓰기 요청을 수신하는 단계;
   상기 쓰기 요청에 응답하여 배드 블록의 수 그리고 상기 쓰기 요청에 대응하는 쓰기 데이터의 쓰기 패턴을 검출하는 단계; 그리고
   상기 검출 결과에 따라 물리 블록 단위 또는 상기 물리 블록보다 작은 서브-블록 단위로 상기 쓰기 데이터에 대응하는 로그 블록을 할당하되, 상기 배드 블록의 수가 기준치 이상인 경우에는 상기 쓰기 패턴에 관계없이 서브-블록들 중 적어도 하나를 상기 쓰기 데이터에 대응하는 로그 블록으로 할당하는 단계; 그리고
   상기 쓰기 데이터를 상기 할당된 로그 블록에 프로그램하는 단계를 포함하되,
   상기 물리 블록은 상기 서브-블록들로 구분되며, 상기 서브-블록들 각각은 독립적으로 소거되는 쓰기 방법.
9. 제 8 항에 있어서,
   상기 검출하는 단계는,
   상기 배드 블록의 수를 검출하는 단계; 및
   상기 배드 블록의 수가 기준치보다 적은 경우에, 상기 쓰기 패턴을 검출하는 단계를 포함하는 쓰기 방법.
10. 제 9 항에 있어서,
    상기 쓰기 패턴이 비연속적인 랜덤 패턴에 대응하는 경우, 프리 블록 풀에 포함되는 서브-블록들 중 적어도 하나를 상기 쓰기 데이터에 대응하는 로그 블록으로 할당하는 쓰기 방법.
11. 제 9 항에 있어서,
    상기 쓰기 패턴이 연속적인 순차 패턴에 대응하는 경우, 프리 블록 풀에 포함되는 상기 물리 블록을 상기 쓰기 데이터에 대응하는 로그 블록으로 할당하는 쓰기 방법.
12. 삭제
13. 삭제
14. 복수의 메모리 블록들을 포함하는 불휘발성 메모리 장치; 그리고
    상기 불휘발성 메모리 장치를 제어하며, 블록 관리 정보 또는 쓰기 요청되는 데이터의 쓰기 패턴을 참조하여 복수의 프리 블록들 중 선택된 적어도 하나의 메모리 단위를 쓰기 데이터에 대응하는 로그 블록 또는 데이터 블록으로 할당하는 메모리 컨트롤러를 포함하되,
    상기 메모리 단위는 물리 블록 단위 또는 상기 물리 블록을 구성하는 서브-블록 단위에 대응하는 저장 장치.
15. 삭제
16. 삭제
17. 삭제
18. 삭제
19. 삭제
20. 삭제
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27. 삭제

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