KR101976612B1 - Stack package - Google Patents
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Abstract
본 발명은 스택 패키지에 관한 것으로, 특히 관통 전극으로 적층 된 칩 스택 패키지에서 특정 칩의 선택을 용이하게 할 수 있도록 하는 기술이다. 이러한 본 발명은 복수의 층으로 적층된 복수의 칩, 복수의 칩에 기준 신호와 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고, 복수의 칩 각각은 복수의 칩을 연결하는 제 1라인을 통해 기준 신호를 전달하는 기준신호 제어부, 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 복수의 칩을 연결하는 제 2라인의 각 노드에 전달하는 칩 선택 지연부, 및 제 1라인의 각 노드와 제 2라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 지연 시간차에 대응하는 칩 선택 정보를 생성하는 지연 시간차 감지부, 및 칩 선택 정보를 저장하는 메모리부를 포함한다. The present invention relates to a stack package, and more particularly, to a technique for facilitating selection of a specific chip in a chip stack package stacked with a penetrating electrode. The present invention includes a plurality of chips stacked in a plurality of layers, a chip selection control section for providing a reference signal and a chip selection control signal to a plurality of chips, and each of the plurality of chips includes a first line connecting a plurality of chips A chip selection delay unit for controlling the delay timing of the chip selection control signal to each node of a second line connecting the plurality of chips, A delay time difference detecting unit for calculating a delay time difference of a signal transmitted to each node of the second line and generating chip selection information corresponding to a delay time difference, and a memory unit for storing chip selection information.
Description
본 발명은 스택 패키지에 관한 것으로, 특히 관통 전극으로 적층 된 칩 스택 패키지에서 특정 칩의 선택을 용이하게 할 수 있도록 하는 기술이다. The present invention relates to a stack package, and more particularly, to a technique for facilitating selection of a specific chip in a chip stack package stacked with a penetrating electrode.
최근 전자 제품의 소형화, 고성능화 및 휴대용 모바일(mobile) 제품의 수요 증가에 따라 초소형 대용량의 반도체 메모리에 대한 요구도 증대되고 있다. 일반적으로 반도체 메모리의 저장용량을 증대시키는 방법은 여러 가지가 있다. 먼저, 반도체 칩의 집적도를 높여서 반도체 메모리의 저장용량을 증가시키는 방법이 있다. 그리고, 하나의 반도체 패키지 내부에 여러 개의 반도체 칩을 실장 하여 조립하는 방법이 있다. [0002] With the recent miniaturization of electronic products, high performance, and demand for portable mobile products, demand for ultra-small and large-capacity semiconductor memories is also increasing. Generally, there are various methods for increasing the storage capacity of a semiconductor memory. First, there is a method of increasing the degree of integration of semiconductor chips to increase the storage capacity of the semiconductor memory. There is a method of assembling a plurality of semiconductor chips in one semiconductor package.
반도체 메모리의 저장용량을 증대시키는 방법의 경우 많은 노력, 자본 및 시간이 소요된다. 하지만, 반도체 칩의 집적도를 높이는 경우에는 패키징(packaging) 하는 방법만을 변경하여 손쉽게 반도체 메모리의 저장용량을 늘릴 수 있다. A method of increasing the storage capacity of a semiconductor memory requires much effort, capital, and time. However, when the degree of integration of the semiconductor chip is increased, the storage capacity of the semiconductor memory can be easily increased by changing only the packaging method.
또한, 반도체 칩의 집적도를 높이는 경우, 반도체 메모리의 저장 용량을 증대시키는 경우보다 소요 자본, 연구 개발의 노력 및 개발 시간 측면에서 많은 장점이 있다. 이 때문에 반도체 메모리 제조업체에서는 하나의 반도체 패키지에 여러 개의 반도체 칩을 실장 하는 멀티 칩 패키지(Multi Chip Package)를 통하여 반도체 메모리 소자의 저장용량을 증대시키려고 노력하고 있다.In addition, when the degree of integration of the semiconductor chip is increased, there are many advantages in terms of required capital, research and development effort, and development time, as compared with the case of increasing the storage capacity of the semiconductor memory. For this reason, semiconductor memory manufacturers are trying to increase the storage capacity of semiconductor memory devices through a multi-chip package that mounts several semiconductor chips in one semiconductor package.
하나의 반도체 패키지 내부에 복수 개의 반도체 칩을 실장 하는 방법은 반도체 칩을 수평으로 실장 하는 방법과, 수직으로 실장 하는 방법이 있다. 그러나 소형화를 추구하는 전자제품의 특징으로 인하여, 대부분의 반도체 메모리 제조업체는 반도체 칩을 수직으로 쌓아서 패키징하는 스택형 멀티 칩 패키지(Stack type Multi Chip Package)를 선호하고 있다. 스택 패키지의 한 예로 관통전극(TSV: Through Silicon Via)을 이용한 패키지가 사용되고 있다.A method of mounting a plurality of semiconductor chips in one semiconductor package includes a method of horizontally mounting the semiconductor chip and a method of vertically mounting the semiconductor chip. However, due to the characteristics of electronic products pursuing miniaturization, most semiconductor memory manufacturers prefer stack type multi-chip packages that vertically stack semiconductor chips and package them. As an example of the stack package, a package using a through silicon via (TSV) is used.
도 1은 종래기술에 따른 적층 패키지의 사시도이고, 도 2는 도 1의 A 부분(칩 선택 패드 부분)의 단면도이며, 도 3은 재배열 배선을 통한 칩 선택 패드의 연결 예를 나타낸 것이다.Fig. 1 is a perspective view of a stacked package according to the prior art, Fig. 2 is a sectional view of part A (chip select pad part) of Fig. 1, and Fig. 3 shows an example of connection of chip select pads through rearranged interconnects.
종래기술에 따른 적층 패키지는 기판(10)에 반도체 칩(20, 30, 40, 50)이 적층 되어 있다. 그리고, 반도체 칩(20, 30, 40, 50)이 관통전극(TSV, 24, 34, 44, 54)으로 연결된 경우를 나타낸다. In the stacked package according to the related art, the
기판(10) 상에는 전원전압(VCC) 패드(12), 접지전압(VSS) 패드(14)가 존재한다. 또한, 각각의 반도체 칩(20, 30, 40, 50)에는 다양한 I/O 패드 등이 존재하고 일부 패드는 칩 선택을 위한 칩 선택 패드(22, 32, 42, 52)가 된다. On the
동일한 칩을 관통전극(24, 34, 44, 54)으로 적층 할 경우 칩 선택 패드(22, 32, 42, 52)가 동일한 위치에 있기 때문에 동일한 관통전극으로 칩 선택을 할 수 없다. 따라서, 각각의 칩 선택 패드(22, 32, 42, 52)에 재배열 배선(RDL: Redistribution Layer, 26, 36, 46, 56)을 형성하여 서로 다른 위치에 존재하는 관통전극(28, 38, 48, 58)에 연결을 해야한다. When the same chip is stacked with the penetrating
그러나, 이러한 방법은 스택 되는 칩의 재배열 배선이 서로 다른 패턴을 갖기 때문에 공정상의 비용을 상승시키고 공정관리에 많은 문제점을 야기한다. 또한, 적층되는 반도체 칩(20, 30, 40, 50)의 수만큼 칩 선택 패드(22, 32, 42, 52)를 할당해야 한다. 따라서, 반도체 칩의 적층시 칩 선택 패드가 증가하게 되고, 이로 인해 스택 패키지의 사이즈가 증가하게 된다. However, this method raises the cost of the process and causes a lot of problems in the process management because the reorder wiring of the stacked chips has different patterns. Further, the number of
본 발명은 반도체 칩의 적층시 스택 패키지의 사이즈를 증가시키지 않고 칩 선택 패드의 수를 줄일 수 있도록 하는 특징을 갖는다. The present invention is characterized in that the number of chip selection pads can be reduced without increasing the size of the stack package in stacking semiconductor chips.
본 발명의 실시예에 따른 스택 패키지는, 복수의 층으로 적층된 복수의 칩; 복수의 칩에 기준 신호와 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고, 복수의 칩 각각은 복수의 칩을 연결하는 제 1라인을 통해 기준 신호를 전달하는 기준신호 제어부; 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 복수의 칩을 연결하는 제 2라인의 각 노드에 전달하는 칩 선택 지연부; 및 제 1라인의 각 노드와 제 2라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 지연 시간차에 대응하는 칩 선택 정보를 생성하는 선택신호 생성부; 및 칩 선택 정보를 저장하는 메모리부를 포함하는 것을 특징으로 한다. A stack package according to an embodiment of the present invention includes: a plurality of chips stacked in a plurality of layers; And a chip selection control unit for providing a plurality of chips with a reference signal and a chip selection control signal, wherein each of the plurality of chips includes a reference signal control unit for transmitting a reference signal through a first line connecting a plurality of chips; A chip selection delay unit for controlling the delay timing of the chip selection control signal differently and transmitting the control signal to each node of the second line connecting the plurality of chips; And a selection signal generation unit for calculating delay time differences of signals transmitted to each node of the first line and each node of the second line to generate chip selection information corresponding to the delay time difference; And a memory unit for storing chip selection information.
본 발명의 다른 실시예에 따른 스택 패키지는 복수의 층으로 적층된 복수의 칩; 복수의 칩에 제 1기준 신호와 제 2기준신호 및 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고, 복수의 칩 각각은 복수의 칩을 연결하는 제 3라인을 통해 제 1기준 신호를 전달하는 제 1기준신호 제어부; 복수의 칩을 연결하는 제 4라인을 통해 제 2기준 신호를 전달하는 제 2기준신호 제어부; 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 복수의 칩을 연결하는 제 5라인의 각 노드에 전달하는 칩 선택 지연부; 및 제 3라인의 각 노드와 상기 제 4라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 지연 시간차에 대응하는 칩 선택 정보를 생성하고, 칩 선택 정보를 디코딩하는 지연 시간차 제어부; 및 칩 선택 정보와 지연 시간차 제어부의 디코딩 정보를 저장하는 메모리부를 포함하는 것을 특징으로 한다. A stack package according to another embodiment of the present invention includes a plurality of chips stacked in a plurality of layers; And a chip selection control unit for providing a first reference signal, a second reference signal, and a chip selection control signal to a plurality of chips, each of the plurality of chips transmitting a first reference signal through a third line connecting a plurality of chips A first reference signal controller; A second reference signal controller for transmitting a second reference signal through a fourth line connecting the plurality of chips; A chip selection delay unit for controlling the delay timing of the chip selection control signal differently and transmitting the control signal to each node of the fifth line connecting the plurality of chips; And a delay time difference control unit for generating chip selection information corresponding to a delay time difference by calculating a delay time difference between each node of the third line and the signal transmitted to each node of the fourth line and decoding the chip selection information; And a memory unit for storing chip selection information and decoding information of the delay time difference control unit.
본 발명은 반도체 칩의 적층시 스택 패키지의 사이즈를 증가시키지 않고 칩 선택 패드의 수를 줄일 수 있도록 하는 효과를 제공한다. The present invention provides the effect of reducing the number of chip select pads without increasing the size of the stack package in stacking semiconductor chips.
아울러 본 발명의 실시예는 예시를 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다. It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. .
도 1은 종래기술에 따른 적층 패키지의 사시도.
도 2는 도 1에서 칩 선택 패드 부분의 단면도.
도 3은 도 1에서 재배열 배선을 통한 칩 선택 패드의 연결 예를 나타낸 도면.
도 4는 본 발명의 일 실시예에 따른 스택 패키지의 구성도.
도 5 및 도 6은 도 4의 일 실시예에 따른 스택 패키지의 동작 타이밍도.
도 7은 본 발명의 다른 실시예에 따른 스택 패키지의 구성도. 1 is a perspective view of a stacked package according to the prior art;
Figure 2 is a cross-sectional view of the chip select pad portion in Figure 1;
FIG. 3 is a view showing an example of connection of a chip selection pad through rearrangement wiring in FIG. 1; FIG.
4 is a configuration diagram of a stack package according to an embodiment of the present invention;
Figures 5 and 6 are timing diagrams of operation of the stack package according to one embodiment of Figure 4;
7 is a configuration diagram of a stack package according to another embodiment of the present invention;
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 4는 본 발명의 일 실시예에 따른 스택 패키지의 구성도이다. 4 is a configuration diagram of a stack package according to an embodiment of the present invention.
본 발명의 일 실시예에 따른 스택 패키지는 복수의 칩(100, 200, 300, 400)을 포함한다. 본 발명의 실시예에서는 반도체 칩(100, 200, 300, 400)이 4개의 층으로 적층된 것을 그 일예로 설명한다. A stack package according to an embodiment of the present invention includes a plurality of chips (100, 200, 300, 400). In the embodiment of the present invention, the
각각의 칩(100, 200, 300, 400)은 기준신호 제어부(102, 202, 302, 402), 칩 선택 지연부(104, 204, 304, 404), 지연 시간차 감지부(108, 208, 308, 408), 메모리부(109, 209, 309, 409) 및 칩 선택 제어부(450)를 포함한다. 여기서, 칩 선택 지연부(104, 204, 304, 404)는 지연부(106, 206, 306, 406)와 지연 제어부 C0~C3를 포함한다. Each of the
또한, 각각의 칩(100, 200, 300, 400)은 두 개 이상의 관통전극(TSV: Throught Silicon Via)이 존재한다. 복수의 관통전극(도시하지 않음)을 직렬로 연결하는 제 1라인(L1)과 복수의 관통전극(도시하지 않음)을 연결하는 제 2라인(L2)은 칩 선택 제어부(450)로부터 펄스 형태의 기준 신호 RS와 칩 선택 제어신호 CS를 인가받는다. In addition, each of the
칩 선택 제어부(450)는 기준 신호 RS와 칩 선택 제어신호 CS의 인에이블 타이밍, 즉 지연시간을 조정하여 각각의 칩(100, 200, 300, 400) 중 어느 하나를 선택한다. The chip
각각의 칩(100, 200, 300, 400)에 형성된 기준신호 제어부(102, 202, 302, 402), 칩 선택 지연부(104, 204, 304, 404)는 칩 선택 제어부(450)로부터 인가된 기준 신호 RS와 칩 선택 제어신호 CS를 지연시키는 역할을 하는 것이면 그 구성의 제한이 없다. The reference
예를 들어, 기준신호 제어부(102, 202, 302, 402)는 관통 전극 그 자체일 수도 있다. 즉, 관통 전극이 저항 소자로 쓰일 수 있다. 또는, 관통 전극 상에 별도로 형성된 저항 소자일 수도 있다. For example, the
또한, 기준신호 제어부(102, 202, 302, 402)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다. 또한, 칩 선택 지연부(104, 204, 304, 404)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다. The delay amounts delayed by the delay units of the reference
또 다른 예를 들어, 기준신호 제어부(102, 202, 302, 402)의 각각의 지연부에서 지연되는 지연량은 서로 동일하고 칩 선택 지연부(104, 204, 304, 404)의 각각의 지연부에서 지연되는 지연량은 서로 동일하되, 기준신호 제어부(102, 202, 302, 402)와 칩 선택 지연부(104, 204, 304, 404)의 지연량은 서로 다를 수도 있다. For example, the delay amounts delayed by the respective delay units of the reference
기준신호 제어부(102, 202, 302, 402)는 제 1라인(L1) 상에 직렬 연결된다. 그리고, 칩 선택 지연부(104, 204, 304, 404)의 지연부(106, 206, 306, 406)는 제 2라인(L2) 상에 직렬 연결된다. 그리고, 지연 제어부 C0~C3는 각각의 지연부(106, 206, 306, 406)와 병렬 연결된다. 여기서, 지연 제어부 C0~C3는 지연 소자로서 커패시터를 포함할 수 있다. The
또한, 기준신호 제어부(102, 202, 302, 402)와 칩 선택 지연부(104, 204, 304, 404)에서 기준 신호 RS와 칩 선택 제어신호 CS의 신호 지연량은 지연 시간차 감지부(108, 208, 308, 408)에 출력된다. 지연 시간차 감지부(108, 208, 308, 408)는 기준신호 제어부(102, 202, 302, 402)와 칩 선택 지연부(104, 204, 304, 404)에서 각각 인가되는 신호 지연량의 차를 계산하여 복수의 칩(100, 200, 300, 400)에 대응하는 칩 선택 정보를 메모리부(109, 209, 309, 409)에 저장한다. The amount of signal delay between the reference signal RS and the chip selection control signal CS in the reference
즉, 지연 시간차 감지부(108)는 노드 RA와 노드 DA에서의 신호 전달 시간차를 계산한다. 그리고, 지연 시간차 감지부(208)는 노드 RB와 노드 DB에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 감지부(308)는 노드 RC와 노드 DC에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 감지부(408)는 노드 RD와 노드 DD에서의 신호 전달 시간차를 계산한다.That is, the delay time difference sensing unit 108 calculates a signal transmission time difference between the node RA and the node DA. The delay time difference detector 208 calculates the signal transmission time difference between the node RB and the node DB. Also, the delay time difference detecting unit 308 calculates the signal transmission time difference at the node RC and the node DC. Also, the delay
여기서, 노드 RA와 노드 DA 신호의 시간 차는 없고, 노드 RB와 노드 DB 신호의 시간 차는 조금 발생하게 되고, 노드 RC와 노드 DC 신호의 시간 차는 조금 더 많이 발생 되며, 노드 RD와 노드 DD 신호의 시간 차가 가장 많이 발생 된다. 이때, 노드 RA, RB, RC, RD에 제공되는 기준 신호 RS는 칩 선택 제어신호 CS의 트리거 신호로 작용하게 된다. Here, there is no time difference between the node RA and the node DA signal, the time difference between the node RB and the node DB signal is slightly generated, the time difference between the node RC and the node DC signal is slightly larger, The car is the most frequent. At this time, the reference signal RS provided to the nodes RA, RB, RC, and RD acts as a trigger signal of the chip selection control signal CS.
지연 시간차 감지부(108, 208, 308, 408)에서 생성된 칩 선택 정보는 각각의 메모리부(109, 209, 309, 409)에 저장된다. The chip selection information generated by the delay time
이러한 구성을 갖는 본 발명의 일 실시예에 따른 스택 패키지의 동작을 도 5 및 도 6의 타이밍도를 참조하여 설명하면 다음과 같다. The operation of the stack package according to one embodiment of the present invention having such a configuration will be described with reference to the timing diagrams of FIGS. 5 and 6. FIG.
본 발명의 일 실시예에 따른 스택 패키지의 칩 선택방법은 복수의 칩(100, 200, 300, 400) 각각에 존재하는 기준신호 제어부(102, 202, 302, 402)를 직렬로 연결하는 제 1라인(L1)에 구형파 펄스를 갖는 기준 신호 RS를 인가한다. A chip selection method of a stack package according to an embodiment of the present invention is a method of selecting a chip in a stack package according to an embodiment of the present invention. And a reference signal RS having a rectangular wave pulse is applied to the line L1.
그리고, 복수의 칩(100, 200, 300, 400) 각각에 존재하는 칩 선택 지연부(104, 204, 304, 404)를 직렬로 연결하는 제 2라인(L2)에 구형파 펄스를 갖는 칩 선택 제어신호 CS를 인가한다. A chip selection control (hereinafter referred to as " chip selection control ") having a square wave pulse is applied to a second line (L2) connecting serially the chip selection delay units (104, 204, 304 and 404) The signal CS is applied.
여기서, 제 1라인(L1)의 노드 RA에 인가되는 기준 신호 RS와 제 2라인(L2)의 노드 DA에 인가되는 칩 선택 제어신호 CS는 동일한 인에이블 타이밍을 갖는다. 그리고, 기준 신호 RS와 칩 선택 제어신호 CS의 펄스 폭은 같은 수도 있고 다를 수도 있지만, 인에이블 타이밍이 동일하다. 그러면, 노드 RA와 노드 DA는 커패시터에 의한 지연량이 없으므로, 노드 RA와 노드 DA의 시간차를 계산했을 때 노드 RA와 노드 DA에서 신호 전달 타이밍은 동일하게 된다. Here, the chip select control signal CS applied to the node RA of the second line L2 and the reference signal RS applied to the node RA of the first line L1 has the same enable timing. The pulse widths of the reference signal RS and the chip selection control signal CS may be the same or different, but the enable timings are the same. Then, since the node RA and the node DA do not have a delay amount due to the capacitor, when the time difference between the node RA and the node DA is calculated, the signal transmission timing is the same between the node RA and the node DA.
하지만, 노드 DA와 노드 DB 사이에는 지연 제어부 C0가 존재한다. 이에 따라, 노드 DA와 노드 DB 사이에는 지연 제어부 C0의 커패시턴스에 의해 신호 지연이 발생하게 된다. However, there is a delay control unit C0 between the node DA and the node DB. Accordingly, a signal delay occurs between the node DA and the node DB due to the capacitance of the delay control unit C0.
반면에, 노드 RA와 노드 RB는 커패시터에 의한 지연량이 없으므로, 노드 RA와 노드 DB의 시간차를 계산했을 때 노드 RA와 노드 RB에서 신호 전달 타이밍은 동일하게 된다. 즉, 노드 RB와 노드 DB를 비교했을 때, 노드 RB와 노드 DB는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. On the other hand, since the node RA and the node RB do not have a delay amount due to the capacitor, when the time difference between the node RA and the node DB is calculated, the signal transmission timing is the same in the node RA and the node RB. That is, when the node RB and the node DB are compared, the node RB and the node DB generate more time difference than the node RA and the node DA.
이때, 노드 RA와 노드 RB에서 동일한 신호 전달 타이밍 정보는 지연 시간차 감지부(108)에서 계산되고 메모리부(109)에 저장된다. 즉, 노드 RA와 노드 DA에서 신호 전달 타이밍이 동일한 경우 메모리부(109)는 해당 칩이 첫 번째 칩(100)이라는 선택 정보를 저장한다. At this time, the same signal transmission timing information in the node RA and the node RB is calculated by the delay time difference sensing unit 108 and stored in the memory unit 109. [ That is, when the signal transmission timing is the same between the node RA and the node DA, the memory unit 109 stores the selection information that the chip is the
그리고, 노드 RB와 노드 DB에서의 신호 전달 시간 차는 지연 시간차 감지부(208)에서 계산되고 메모리부(209)에 저장된다. 즉, 노드 RA와 노드 DB에 대한 시간 차 정보는 두 번째 칩(200)에 대한 선택 정보로 메모리부(209)에 저장된다. The difference in signal transmission time between the node RB and the node DB is calculated by the delay time difference sensing unit 208 and stored in the
또한, 노드 DA와 노드 DC 사이에는 지연 제어부 C0, C1에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RC와 노드 DC를 비교했을 때, 노드 RC와 노드 DC는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RC와 노드 DC에서의 신호 전달 시간 차는 지연 시간차 감지부(308)에서 계산되고 메모리부(309)에 저장된다. 즉, 노드 RA와 노드 DC에 대한 시간 차 정보는 세 번째 칩(300)에 대한 선택 정보로 메모리부(309)에 저장된다. There is capacitance between the node DA and the node DC by the delay control units C0 and C1. Accordingly, when comparing the node RC and the node DC, the node RC and the node DC generate more time difference than the node RA and the node DA. At this time, the difference in signal transmission time between the node RC and the node DC is calculated by the delay time difference sensing unit 308 and stored in the memory unit 309. That is, the time difference information for the node RA and the node DC is stored in the memory unit 309 as selection information for the
또한, 노드 DA와 노드 DD 사이에는 지연 제어부 C0~C2에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RD와 노드 DD를 비교했을 때, 노드 RD와 노드 DD는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RD와 노드 DD에서의 신호 전달 시간 차는 지연 시간차 감지부(408)에서 계산되고 메모리부(409)에 저장된다. 즉, 노드 RA와 노드 DD에 대한 시간 차 정보는 네 번째 칩(400)에 대한 선택 정보로 메모리부(409)에 저장된다. There is a capacitance between the node DA and the node DD by the delay control units C0 to C2. Accordingly, when comparing the node RD and the node DD, the node RD and the node DD generate more time differences than the node RA and the node DA. At this time, the difference in signal transmission time between the node RD and the node DD is calculated by the delay time
이와 같이, 제 1라인(L1)에서는 기준 신호 RS의 지연 타이밍이 일정하고, 제 2라인(L2)에서는 지연 제어부 C0~C3의 커패시턴스에 의해 각 저항을 지날 때마다 칩 선택 제어신호 CS의 지연시간이 증가하게 된다. In this manner, the delay timing of the reference signal RS is constant in the first line L1, and the delay time of the chip selection control signal CS is changed in the second line L2 by the capacitance of the delay control sections C0 to C3, .
예를 들어, 스택 패키지가 파워 업(Power-up) 된 상태에서는, 도 5에서와 같이, 노드 RA, RB, RC, RD는 제 1라인(L1)에서 커패시턴스에 의한 지연시간이 없으므로 모두 동일한 지연시간을 갖는다. 그리고, 노드 DA는 칩 선택 제어부(450)에서 노드 RA 신호의 인에이블과 동일한 타이밍에 칩 선택 제어신호 CS 펄스를 인가하므로 노드 RA와 동일한 시간차를 갖는다. For example, in a state where the stack package is powered up, as shown in FIG. 5, the nodes RA, RB, RC, and RD have no delay due to capacitance in the first line L1, I have time. Since the node DA applies the chip selection control signal CS pulse at the same timing as the enable of the node RA signal by the chip
하지만, 노드 DB는 노드 DA 보다 T1 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DB는 노드 DA 가 하이 레벨로 인에이블 되고 T1 시간이 지난 후 하이 레벨로 인에이블 된다. However, the node DB has a delay time difference of T1 time than the node DA and is enabled. That is, the node DB is enabled to the high level after the node DA is enabled to the high level and after the time T1.
그리고, 노드 DC는 노드 DA 보다 T2 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DC는 노드 DA가 하이 레벨로 인에이블 되고 T2 시간이 지난 후 하이 레벨로 인에이블 된다. The node DC has a delay time difference of T2 times that of the node DA and is enabled. That is, node DC is enabled to high level after node A is enabled to high level and to high level after T2 time.
또한, 노드 DD는 노드 DA 보다 T3 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DD는 노드 DA가 히이 레벨로 인에이블 되고 T3 시간이 지난 후 하이 레벨로 인에이블 된다. 여기서, T2 시간은 T1 시간 보다 길며, T3 시간은 T2 시간보다 길다. Also, the node DD has a delay time difference of T3 times than the node DA and is enabled. That is, the node DD is enabled to a high level after the node DA is enabled to a high level, and is enabled to a high level after a time T3. Here, T2 time is longer than T1 time, and T3 time is longer than T2 time.
반면에, 스택 패키지의 파워 업 이후에 각각의 칩을 선택하기 위해서는 도 6에서와 같이 칩 선택 제어신호 CS의 인에이블 타이밍을 제어하게 된다. On the other hand, in order to select each chip after power-up of the stack package, the enable timing of the chip selection control signal CS is controlled as shown in FIG.
즉, 제 2라인(L2)에서는 지연 제어부 C0~C3의 커패시턴스에 의해 각 저항을 지날 때마다 칩 선택 제어신호 CS의 지연시간이 증가하게 된다. 이에 따라, 제 2라인(L2)의 지연 제어부 C0~C3를 거친 칩 선택 제어신호 CS는 각 노드 DA, DB, DC, DD에서 일정 지연 시간차를 가지며 순차적으로 인에이블 상태가 된다. That is, in the second line L2, the delay time of the chip selection control signal CS increases each time the resistor passes through the capacitances of the delay control units C0 to C3. Accordingly, the chip selection control signal CS passing through the delay control units C0 to C3 of the second line L2 has a predetermined delay time difference at each of the nodes DA, DB, DC, and DD, and is sequentially enabled.
노드 DB는 노드 DA 보다 T4 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DB는 노드 DA 가 하이 레벨로 인에이블 되고 T4 시간이 지난 후 하이 레벨로 인에이블 된다. The node DB has a delay time difference of T4 times than the node DA and is enabled. That is, the node DB is enabled to the high level after the node DA is enabled to the high level and after the time T4.
그리고, 노드 DC는 노드 DA 보다 T5 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DC는 노드 DA가 하이 레벨로 인에이블 되고 T5 시간이 지난 후 하이 레벨로 인에이블 된다. The node DC has a delay time difference of T5 times than the node DA and is enabled. That is, node DC is enabled to high level after node D is enabled to high level.
또한, 노드 DD는 노드 DA 보다 T6 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DD는 노드 DA가 히이 레벨로 인에이블 되고 T6 시간이 지난 후 하이 레벨로 인에이블 된다. 여기서, T5 시간은 T4 시간 보다 길며, T6 시간은 T5 시간보다 길다.Also, the node DD has a delay time difference of T6 times than the node DA and is enabled. That is, the node DD is enabled to a high level after the node DA is enabled to a high level, and is enabled to a high level after a time T6. Here, T5 time is longer than T4 time, and T6 time is longer than T5 time.
예를 들어, 스택 패키지의 파워 업 이후에 3번째 층에 적층 된 칩(300)을 선택하는 것을 가정한다. 그러면, 칩 선택 제어부(450)는 기준 값인 노드 RA 신호의 인에이블 타이밍에 맞추어 노드 DC의 신호가 인에이블 되도록 칩 선택 제어신호 CS의 인에이블 타이밍을 제어한다. 이때, 노드 RC와 노드 DC의 신호 지연 시간차에 대한 정보, 즉, 세 번째 칩(300)을 선택하기 위한 칩 선택 정보는 메모리부(300)에 저장된 정보를 참조한다. For example, it is assumed that
즉, DA 노드가 활성화된 이후에 지연 시간 T5가 지나면, 노드 RA 신호의 인에이블 시점에 동기하여 노드 DC 신호가 인에이블 되도록 한다. 다시 말하면, 기준 신호 RS가 인에이블 되기 T5 시간 이전에 칩 선택 제어신호 CS를 먼저 인에이블 시킨다. That is, when the delay time T5 passes after the DA node is activated, the node DC signal is enabled in synchronization with the enable time of the node RA signal. In other words, the chip selection control signal CS is enabled before the time T5 when the reference signal RS is enabled.
이때, 본 발명의 실시예에서는 기준이 되는 노드 RA 신호와 선택된 칩(300)의 노드 DC 신호가 서로 인에이블 시점이 동기 되도록 제어하는 것을 일 예로 설명하였다. 즉, 두 노드 RA, DC의 신호 파형에서 에지(Edge) 영역이 얼라인(Align) 되도록 제어한다. 하지만, 본 발명의 실시예는 이에 한정되는 것이 아니며, 기준이 되는 노드 RA와 선택된 칩(300)의 노드 DC의 신호 파형에서 중앙(Center) 영역이 얼라인(Align) 되도록 제어할 수도 있다. Here, in the embodiment of the present invention, the control is performed so that the node RA signal as a reference and the node DC signal of the selected
그리고, 최하부 칩(100)을 선택하기 위해서는 노드 DA와 노드 RA가 인에이블되는 시점을 동기시킨다. 또한, 두 번째 층에 적층 된 칩(200)을 선택하기 위해서는 노드 DB와 노드 RA가 인에이블 되는 시점을 동기시킨다. 또한, 네 번째 층에 적층된 칩(400)을 선택하기 위해서는 노드 DD와 노드 RA가 인에이블 되는 시점을 동기시킨다. In order to select the
이와 같이, 스택 패키지의 파워 업 동작시에는, 노드 RA를 기준으로 하여 노드 DA, DB, DC, DD와의 지연 시간차에 대한 정보를 각 칩(100, 200, 300, 400)의 메모리부(109, 209, 309, 409)에 저장해 둔다. As described above, in the power-up operation of the stack package, information on the delay time difference between the nodes DA, DB, DC, and DD is stored in the
그리고, 스택 패키지의 정상적인 칩 선택 동작시 메모리부(109, 209, 309, 409)에 저장된 시간차 정보를 이용하여 노드 DA, DB, DC, DD의 인에이블 타이밍을 제어하여 원하는 칩을 선택하게 된다. The enable timing of the nodes DA, DB, DC, and DD is controlled using the time difference information stored in the
본 발명의 실시예에서는 스택 패키지에서 칩 선택을 위한 장치 및 방법을 그 일 예로 설명하였으나, 본 발명은 이에 한정되는 것이 아니며, 스택 패키지의 클록 인에이블 신호 선택 장치 및 방법에 적용될 수도 있다. In the embodiment of the present invention, an apparatus and a method for chip selection in a stack package have been described as an example, but the present invention is not limited thereto and may be applied to a clock enable signal selecting apparatus and method of a stack package.
한편, 도 7은 본 발명의 다른 실시예에 따른 스택 패키지의 구성도이다. Meanwhile, FIG. 7 is a configuration diagram of a stack package according to another embodiment of the present invention.
본 발명의 다른 실시예에 따른 스택 패키지는 복수의 칩(500, 600, 700, 800)을 포함한다. 본 발명의 다른 실시예에서는 반도체 칩(500, 600, 700, 800)이 4개의 층으로 적층된 것을 그 일예로 설명한다. A stack package according to another embodiment of the present invention includes a plurality of chips (500, 600, 700, 800). In another embodiment of the present invention, the
각각의 칩(500, 600, 700, 800)은 제 1기준신호 제어부(501, 601, 701, 801), 제 2기준신호 제어부(502, 602, 702, 802), 칩 선택 지연부(503, 603, 703, 803), 지연 시간차 제어부(505, 605, 705, 805), 메모리부(506, 606, 706, 806) 및 칩 선택 제어부(900)를 포함한다. 여기서, 칩 선택 지연부(503, 603, 703, 803)는 지연부(504, 604, 704, 804)와 지연 제어부 C4~C7를 포함한다. Each of the
또한, 각각의 칩(500, 600, 700, 800)은 두 개 이상의 관통전극(TSV: Throught Silicon Via)이 존재한다. 복수의 관통전극(도시하지 않음)을 직렬로 연결하는 제 3라인(L3)과 복수의 관통전극(도시하지 않음)을 연결하는 제 4라인(L4) 및 복수의 관통전극(도시하지 않음)을 연결하는 제 5라인(L5)은 칩 선택 제어부(900)로부터 펄스 형태의 기준 신호 RS1, RS2와 칩 선택 제어신호 CS를 인가받는다. In addition, each of the
칩 선택 제어부(900)는 파워-업(Power-up) 동작시 기준 신호 RS1와 칩 선택 제어신호 CS의 인에이블 타이밍, 즉 지연시간을 조정하여 각각의 칩(500, 600, 700, 800)에 대응하는 칩 선택 정보를 저장한다. 그리고, 칩 선택 제어부(900)는 정상 동작시 기준 신호 RS1, RS2의 조합에 따라 복수의 칩(500, 600, 700, 800) 중 하나의 칩을 선택한다. The chip
각각의 칩(500, 600, 700, 800)에 형성된 칩 선택 지연부(503, 603, 703, 803)는 칩 선택 제어부(900)로부터 인가된 칩 선택 제어신호 CS를 지연시키는 역할을 하는 것이면 그 구성의 제한이 없다. The chip
예를 들어, 지연부(504, 604, 704, 804)는 관통 전극 그 자체일 수도 있다. 즉, 관통 전극이 저항 소자로 쓰일 수 있다. 또는, 관통 전극 상에 별도로 형성된 저항 소자일 수도 있다. For example, the
또한, 제 1기준신호 제어부(501, 601, 701, 801)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다. 또한, 칩 선택 지연부(503, 603, 703, 803)의 각각의 지연부에서 지연되는 지연량은 동일할 수도 있고 서로 다를 수도 있다. The delay amounts delayed in the delay units of the first reference
또 다른 예를 들어, 제 1기준신호 제어부(501, 601, 701, 801)의 각각의 지연부에서 지연되는 지연량은 서로 동일하고 칩 선택 지연부(503, 603, 703, 803)의 각각의 지연부에서 지연되는 지연량은 서로 동일하되, 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)의 지연량은 서로 다를 수도 있다. For example, the delay amounts delayed by the respective delay units of the first reference
제 1기준신호 제어부(501, 601, 701, 801)는 제 3라인(L3) 상에 직렬 연결된다. 제 2기준신호 제어부(502, 602, 702, 802)는 제 4라인(L4) 상에 직렬 연결된다. 그리고, 칩 선택 지연부(503, 603, 703, 803)의 지연부(504, 604, 704, 804)는 제 5라인(L5) 상에 직렬 연결된다. 그리고, 지연 제어부 C4~C7는 각각의 지연부(504, 604, 704, 804)와 병렬 연결된다. 여기서, 지연 제어부 C4~C7는 지연 소자로서 커패시터를 포함할 수 있다. The first reference
또한, 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)에서 기준 신호 RS1와 칩 선택 제어신호 CS의 신호 지연량은 지연 시간차 제어부(505, 605, 705, 805)에 출력된다. The amount of signal delay between the reference signal RS1 and the chip selection control signal CS in the first reference
지연 시간차 제어부(505, 605, 705, 805)는 파워-업 동작시 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)에서 각각 인가되는 신호 지연량의 차를 계산하여 복수의 칩(500, 600, 700, 800)에 대응하는 칩 선택 정보를 메모리부(506, 606, 706, 806)에 저장한다. The delay time
즉, 지연 시간차 제어부(505)는 노드 RA와 노드 DA에서의 신호 전달 시간차를 계산한다. 그리고, 지연 시간차 제어부(605)는 노드 RB와 노드 DB에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 제어부(705)는 노드 RC와 노드 DC에서의 신호 전달 시간차를 계산한다. 또한, 지연 시간차 제어부(805)는 노드 RD와 노드 DD에서의 신호 전달 시간차를 계산한다.That is, the delay time difference controller 505 calculates a signal transmission time difference between the node RA and the node DA. The delay time difference controller 605 calculates a signal transmission time difference between the node RB and the node DB. Also, the delay time difference controller 705 calculates the signal transmission time difference at the node RC and the node DC. Also, the delay
여기서, 노드 RA와 노드 DA 신호의 시간 차는 없고, 노드 RB와 노드 DB 신호의 시간 차는 조금 발생하게 되고, 노드 RC와 노드 DC 신호의 시간 차는 조금 더 많이 발생 되며, 노드 RD와 노드 DD 신호의 시간 차가 가장 많이 발생 된다. 이때, 노드 RA, RB, RC, RD에 제공되는 기준 신호 RS1는 칩 선택 제어신호 CS의 트리거 신호로 작용하게 된다. Here, there is no time difference between the node RA and the node DA signal, the time difference between the node RB and the node DB signal is slightly generated, the time difference between the node RC and the node DC signal is slightly larger, The car is the most frequent. At this time, the reference signal RS1 provided to the nodes RA, RB, RC, and RD acts as a trigger signal of the chip selection control signal CS.
그리고, 지연 시간차 제어부(505, 605, 705, 805)는 제 1기준신호 제어부(501, 601, 701, 801)와 칩 선택 지연부(503, 603, 703, 803)에서 각각 인가되는 신호 지연량의 차를 디코딩하여 각각의 칩(500, 600, 700, 800)에 대응하는 칩 선택 정보를 메모리부(506, 606, 706, 806)에 저장한다. 또한, 지연 시간차 제어부(505, 605, 705, 805)는 정상 동작시 제 1기준신호 제어부(501, 601, 701, 801)와 제 2기준신호 제어부(502, 602, 702, 802)의 조합신호를 디코딩한 신호와 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보가 일치하는 지의 여부에 따라 해당 칩은 선택한다. The delay time
이러한 구성을 갖는 본 발명의 다른 실시예에 따른 스택 패키지의 동작 과정을 설명하면 다음과 같다. The operation of the stack package according to another embodiment of the present invention having such a configuration will now be described.
먼저, 본 발명의 다른 실시예에 따른 스택 패키지의 파워-업 동작 과정을 설명하면 다음과 같다. 스택 패키지의 파워-업 동작시에는 제 4라인(L4)은 사용하지 않는다. First, a power-up operation of the stack package according to another embodiment of the present invention will be described. During the power-up operation of the stack package, the fourth line (L4) is not used.
본 발명의 다른 실시예에 따른 스택 패키지의 칩 선택방법은 복수의 칩(500, 600, 700, 800) 각각에 존재하는 제 1기준신호 제어부(501, 601, 701, 801)를 직렬로 연결하는 제 3라인(L3)에 구형파 펄스를 갖는 기준 신호 RS1를 인가한다. A chip selection method of a stack package according to another embodiment of the present invention includes connecting first reference
그리고, 복수의 칩(500, 600, 700, 800) 각각에 존재하는 칩 선택 지연부(503, 603, 703, 803)를 직렬로 연결하는 제 5라인(L5)에 구형파 펄스를 갖는 칩 선택 제어신호 CS를 인가한다. The fifth line L5 that serially connects the chip
여기서, 제 3라인(L3)의 노드 RA에 인가되는 기준 신호 RS1와 제 5라인(L5)의 노드 DA에 인가되는 칩 선택 제어신호 CS는 동일한 인에이블 타이밍을 갖는다. 그리고, 기준 신호 RS1와 칩 선택 제어신호 CS의 펄스 폭은 같은 수도 있고 다를 수도 있지만, 인에이블 타이밍이 동일하다. 그러면, 노드 RA와 노드 DA는 커패시터에 의한 지연량이 없으므로, 노드 RA와 노드 DA의 시간차를 계산했을 때 노드 RA와 노드 DA에서 신호 전달 타이밍은 동일하게 된다. Here, the chip select control signal CS applied to the node RA of the reference line RS1 and the fifth line L5 applied to the node RA of the third line L3 has the same enable timing. The pulse widths of the reference signal RS1 and the chip selection control signal CS may be the same or different, but the enable timings are the same. Then, since the node RA and the node DA do not have a delay amount due to the capacitor, when the time difference between the node RA and the node DA is calculated, the signal transmission timing is the same between the node RA and the node DA.
하지만, 노드 DA와 노드 DB 사이에는 지연 제어부 C4가 존재한다. 이에 따라, 노드 DA와 노드 DB 사이에는 지연 제어부 C4의 커패시턴스에 의해 신호 지연이 발생하게 된다. However, there is a delay control unit C4 between the node DA and the node DB. Accordingly, a signal delay occurs between the node DA and the node DB due to the capacitance of the delay control unit C4.
반면에, 노드 RA와 노드 RB는 커패시터에 의한 지연량이 없으므로, 노드 RA와 노드 DB의 시간차를 계산했을 때 노드 RA와 노드 RB에서 신호 전달 타이밍은 동일하게 된다. 즉, 노드 RB와 노드 DB를 비교했을 때, 노드 RB와 노드 DB는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. On the other hand, since the node RA and the node RB do not have a delay amount due to the capacitor, when the time difference between the node RA and the node DB is calculated, the signal transmission timing is the same in the node RA and the node RB. That is, when the node RB and the node DB are compared, the node RB and the node DB generate more time difference than the node RA and the node DA.
이때, 노드 RA와 노드 RB에서 동일한 신호 전달 타이밍 정보는 지연 시간차 제어부(505)에서 계산되고, 지연 시간차 제어부(505)는 계산 과를 디코딩하여 메모리부(506)에 저장한다. 즉, 노드 RA와 노드 DA에서 신호 전달 타이밍이 동일한 경우 메모리부(506)는 해당 칩이 첫 번째 칩(500)이라는 선택 정보를 저장한다. At this time, the same signal transfer timing information in the node RA and the node RB is calculated by the delay time difference controller 505, and the delay time difference controller 505 decodes the calculation result and stores it in the memory unit 506. [ That is, when the signal transmission timing is the same between the node RA and the node DA, the memory unit 506 stores the selection information that the chip is the
그리고, 노드 RB와 노드 DB에서의 신호 전달 시간 차는 지연 시간차 제어부(605)에서 계산되고, 지연 시간차 제어부(605)는 계산된 결과를 디코딩하여 메모리부(606)에 저장한다. 즉, 노드 RA와 노드 DB에 대한 시간 차 정보는 두 번째 칩(600)에 대한 선택 정보로 메모리부(606)에 저장된다. The difference in signal transmission time between the node RB and the node DB is calculated by the delay time difference controller 605, and the delay time difference controller 605 decodes the calculated result and stores the decoded result in the memory 606. That is, the time difference information for the node RA and the node DB is stored in the memory unit 606 as selection information for the second chip 600.
또한, 노드 DA와 노드 DC 사이에는 지연 제어부 C4, C5에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RC와 노드 DC를 비교했을 때, 노드 RC와 노드 DC는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RC와 노드 DC에서의 신호 전달 시간 차는 지연 시간차 제어부(705)에서 계산되고, 지연 시간차 제어부(705)는 계산된 결과를 디코딩하여 메모리부(706)에 저장한다. 즉, 노드 RA와 노드 DC에 대한 시간 차 정보는 세 번째 칩(700)에 대한 선택 정보로 메모리부(706)에 저장된다. There is capacitance between the node DA and the node DC by the delay control units C4 and C5. Accordingly, when comparing the node RC and the node DC, the node RC and the node DC generate more time difference than the node RA and the node DA. At this time, the difference in signal transmission time between the node RC and the node DC is calculated by the delay time difference controller 705, and the delay time difference controller 705 decodes the calculated result and stores the decoded result in the memory 706. That is, the time difference information for the node RA and the node DC is stored in the memory unit 706 as selection information for the
또한, 노드 DA와 노드 DD 사이에는 지연 제어부 C4~C6에 의한 커패시턴스가 존재한다. 이에 따라, 노드 RD와 노드 DD를 비교했을 때, 노드 RD와 노드 DD는 노드 RA, 노드 DA 보다 더 많은 시간 차가 발생하게 된다. 이때, 노드 RD와 노드 DD에서의 신호 전달 시간 차는 지연 시간차 제어부(805)에서 계산되고, 지연 시간차 제어부(805)는 계산 결과를 디코딩하여 메모리부(806)에 저장한다. 즉, 노드 RA와 노드 DD에 대한 시간 차 정보는 네 번째 칩(800)에 대한 선택 정보로 메모리부(806)에 저장된다. There is also a capacitance between the node DA and the node DD by the delay controllers C4 to C6. Accordingly, when comparing the node RD and the node DD, the node RD and the node DD generate more time differences than the node RA and the node DA. At this time, the signal transmission time difference between the node RD and the node DD is calculated by the delay time
이와 같이, 제 3라인(L3)에서는 기준 신호 RS1의 지연 타이밍이 일정하고, 제 5라인(L5)에서는 지연 제어부 C4~C7의 커패시턴스에 의해 각 저항을 지날 때마다 칩 선택 제어신호 CS의 지연시간이 증가하게 된다. In this manner, the delay timing of the reference signal RS1 is constant in the third line L3, and the delay time of the chip selection control signal CS every time the resistance passes through the capacitors of the delay controllers C4 to C7 in the fifth line L5 .
예를 들어, 스택 패키지가 파워 업(Power-up) 된 상태에서는, 도 5에서 보는 바와 같이, 노드 RA, RB, RC, RD는 제 3라인(L3)에서 커패시턴스에 의한 지연시간이 없으므로 모두 동일한 지연시간을 갖는다. 그리고, 노드 DA는 칩 선택 제어부(900)에서 노드 RA 신호의 인에이블과 동일한 타이밍에 칩 선택 제어신호 CS 펄스를 인가하므로 노드 RA와 동일한 시간차를 갖는다. 5, the nodes RA, RB, RC, and RD do not have a delay time due to capacitance in the third line L3. Therefore, all of the nodes RA, And has a delay time. Since the node DA applies the chip selection control signal CS pulse at the same timing as the enable of the node RA signal in the chip
하지만, 노드 DB는 노드 DA 보다 T1 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DB는 노드 DA 가 하이 레벨로 인에이블 되고 T1 시간이 지난 후 하이 레벨로 인에이블 된다. However, the node DB has a delay time difference of T1 time than the node DA and is enabled. That is, the node DB is enabled to the high level after the node DA is enabled to the high level and after the time T1.
그리고, 노드 DC는 노드 DA 보다 T2 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DC는 노드 DA가 하이 레벨로 인에이블 되고 T2 시간이 지난 후 하이 레벨로 인에이블 된다. The node DC has a delay time difference of T2 times that of the node DA and is enabled. That is, node DC is enabled to high level after node A is enabled to high level and to high level after T2 time.
또한, 노드 DD는 노드 DA 보다 T3 시간만큼의 지연 시간차를 가지며 인에이블 된다. 즉, 노드 DD는 노드 DA가 히이 레벨로 인에이블 되고 T3 시간이 지난 후 하이 레벨로 인에이블 된다. 여기서, T2 시간은 T1 시간 보다 길며, T3 시간은 T2 시간보다 길다. Also, the node DD has a delay time difference of T3 times than the node DA and is enabled. That is, the node DD is enabled to a high level after the node DA is enabled to a high level, and is enabled to a high level after a time T3. Here, T2 time is longer than T1 time, and T3 time is longer than T2 time.
한편, 본 발명의 다른 실시예에 따른 스택 패키지의 정상 동작 과정을 설명하면 다음과 같다. 스택 패키지의 정상 동작 시에는 제 3라인(L3)과 제 4라인(L4)이 사용되고, 제 5라인(L5)은 사용되지 않는다. The normal operation of the stack package according to another embodiment of the present invention will now be described. In the normal operation of the stack package, the third line (L3) and the fourth line (L4) are used, and the fifth line (L5) is not used.
반면에, 스택 패키지의 파워 업 이후에 정상 동작에서 각각의 칩을 선택하기 위해서는 제 3라인(L3)과 제 4라인(L4)의 조합신호와 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보의 일치 여부를 판단하게 된다. On the other hand, in order to select each chip in the normal operation after the power-up of the stack package, the combination signal of the third line L3 and the fourth line L4 is stored in the memory units 506, 606, 706 and 806 It is determined whether or not the chip selection information matches.
즉, 위의 파워-업 동작시 지연 시간차 제어부(505, 605, 705, 805)는 각각의 칩(506, 606, 706, 806)에 대응하는 칩 선택 정보를 메모리부(506, 606, 706, 806)에 저장한 상태이다. 지연 시간차 제어부(505, 605, 705, 805)는 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보와 제 3라인(L3), 제 4라인(L4)으로부터 인가되는 각 노드의 조합신호를 비교하여 일치하는 칩을 선택하게 된다. That is, the delay time
예를 들어, 각 칩(500, 600, 700, 800)의 메모리부(506, 606, 706, 806)에 저장된 칩 선택 정보가 각각 "0, 0", "0, 1", "1, 0", "1, 1"이라고 가정한다. For example, when the chip selection information stored in the memory units 506, 606, 706, and 806 of each of the
그리고, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "0", "0"으로 출력한다. 그러면, 지연 시간차 제어부(505)는 노드 RA, SA의 신호를 조합하여 메모리부(506)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 첫 번째 칩(500)의 메모리(506)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "0", "0"으로 인가되는 경우 첫 번째 칩(500)이 선택된다. Then, the chip
또한, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "0", "1"으로 출력한다. 그러면, 지연 시간차 제어부(605)는 노드 RB, SB의 신호를 조합하여 메모리부(606)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 두 번째 칩(600)의 메모리(606)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "0", "1"으로 인가되는 경우 두 번째 칩(600)이 선택된다. In addition, the chip
또한, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "1", "0"으로 출력한다. 그러면, 지연 시간차 제어부(705)는 노드 RC, SC의 신호를 조합하여 메모리부(706)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 세 번째 칩(700)의 메모리(706)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "1", "0"으로 인가되는 경우 세 번째 칩(700)이 선택된다. Further, the chip
또한, 칩 선택 제어부(900)가 기준신호 RS1와 기준신호 RS2를 디지털 신호인 "1", "0"으로 출력한다. 그러면, 지연 시간차 제어부(805)는 노드 RD, SD의 신호를 조합하여 메모리부(806)에 저장된 칩 선택 정보와 일치하는 지의 여부의 판단 한다. 복수의 칩(500, 600, 700, 800) 중 네 번째 칩(800)의 메모리(806)에 저장된 칩 선택 정보와 기준신호 RS1, 기준신호 RS2의 디지털 신호 값이 서로 동일하다. 이에 따라, 기준신호 RS1와 기준신호 RS2가 디지털 신호 "1", "1"으로 인가되는 경우 네 번째 칩(800)이 선택된다. Further, the chip
Claims (20)
상기 복수의 칩에 기준 신호와 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고,
상기 복수의 칩 각각은
상기 복수의 칩을 연결하는 제 1라인을 통해 상기 기준 신호를 전달하는 기준신호 제어부;
상기 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 상기 복수의 칩을 연결하는 제 2라인의 각 노드에 전달하는 칩 선택 지연부; 및
상기 제 1라인의 각 노드와 상기 제 2라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 상기 지연 시간차에 대응하는 칩 선택 정보를 생성하는 지연 시간차 감지부; 및
상기 칩 선택 정보를 저장하는 메모리부를 포함하는 것을 특징으로 하는 스택 패키지. A plurality of chips stacked in a plurality of layers;
And a chip selection control unit for providing a reference signal and a chip selection control signal to the plurality of chips,
Each of the plurality of chips
A reference signal controller for transmitting the reference signal through a first line connecting the plurality of chips;
A chip selection delay unit for controlling the delay timing of the chip selection control signal differently and transmitting the control signal to each node of the second line connecting the plurality of chips; And
A delay time difference detection unit for calculating a delay time difference between each node of the first line and each node of the second line to generate chip selection information corresponding to the delay time difference; And
And a memory unit for storing the chip selection information.
상기 제 2라인 상에 연결된 지연부; 및
상기 제 2라인 상에 인가된 상기 칩 선택 제어신호를 지연하여 각 노드에 출력하는 지연 제어부를 포함하는 것을 특징으로 하는 스택 패키지. The apparatus of claim 1, wherein the chip selection delay unit
A delay unit coupled to the second line; And
And a delay control unit delaying the chip selection control signal applied to the second line and outputting the delayed chip selection control signal to each node.
상기 복수의 칩에 제 1기준 신호와 제 2기준신호 및 칩 선택 제어신호를 제공하는 칩 선택 제어부를 포함하고,
상기 복수의 칩 각각은
상기 복수의 칩을 연결하는 제 3라인을 통해 상기 제 1기준 신호를 전달하는 제 1기준신호 제어부;
상기 복수의 칩을 연결하는 제 4라인을 통해 상기 제 2기준 신호를 전달하는 제 2기준신호 제어부;
상기 칩 선택 제어신호의 지연 타이밍을 상이하게 제어하여 상기 복수의 칩을 연결하는 제 5라인의 각 노드에 전달하는 칩 선택 지연부; 및
상기 제 3라인의 각 노드와 상기 제 4라인의 각 노드에 전달된 신호의 지연 시간차를 계산하여 상기 지연 시간차에 대응하는 칩 선택 정보를 생성하고, 칩 선택 정보를 디코딩하는 지연 시간차 제어부; 및
상기 칩 선택 정보와 상기 지연 시간차 제어부의 디코딩 정보를 저장하는 메모리부를 포함하는 것을 특징으로 하는 스택 패키지. A plurality of chips stacked in a plurality of layers;
And a chip selection control unit for providing a first reference signal, a second reference signal, and a chip selection control signal to the plurality of chips,
Each of the plurality of chips
A first reference signal controller for transmitting the first reference signal through a third line connecting the plurality of chips;
A second reference signal controller for transmitting the second reference signal through a fourth line connecting the plurality of chips;
A chip selection delay unit for controlling the delay timing of the chip selection control signal differently and transmitting the control signal to each node of a fifth line connecting the plurality of chips; And
A delay time difference controller for calculating delay time differences of signals transmitted to each node of the third line and each node of the fourth line to generate chip selection information corresponding to the delay time difference and decoding chip selection information; And
And a memory unit for storing the chip selection information and decoding information of the delay time difference control unit.
상기 제 5라인 상에 연결된 지연부; 및
상기 제 5라인 상에 인가된 상기 칩 선택 제어신호를 지연하여 각 노드에 출력하는 지연 제어부를 포함하는 것을 특징으로 하는 스택 패키지. 13. The apparatus of claim 12, wherein the chip selection delay unit
A delay unit coupled to the fifth line; And
And a delay control unit for delaying the chip selection control signal applied on the fifth line and outputting the delayed chip selection control signal to each node.
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