KR101948894B1 - Stereoscopic image display device - Google Patents

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KR101948894B1
KR101948894B1 KR1020120097014A KR20120097014A KR101948894B1 KR 101948894 B1 KR101948894 B1 KR 101948894B1 KR 1020120097014 A KR1020120097014 A KR 1020120097014A KR 20120097014 A KR20120097014 A KR 20120097014A KR 101948894 B1 KR101948894 B1 KR 101948894B1
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Abstract

본 발명은 액티브 블랙 스트라이프(active black stripe) 기술을 이용한 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다. 본 발명의 실시 예에 따른 입체영상 표시장치는 데이터 라인들과 상기 데이터 라인들과 교차하는 게이트 라인들, 상기 데이터 라인들과 상기 게이트 라인들의 교차영역마다 형성된 서브 픽셀들을 구비하는 표시패널을 포함하고, 상기 서브 픽셀들 각각은, 제1 화소 전극에 공급되는 전압을 소정의 기간 동안 유지하기 위한 제1 스토리지 캐패시터와 제2 스토리지 캐패시터를 구비하는 메인 표시부; 및 제2 화소 전극에 공급되는 전압을 상기 소정의 기간 동안 유지하기 위한 제3 스토리지 캐패시터와 제4 스토리지 캐패시터를 구비하는 보조 표시부를 포함하고, 상기 제1 스토리지 캐패시터의 하부 전극은 상기 제2 스토리지 캐패시터의 하부 전극과 서로 다른 층에 위치하고, 상기 제1 스토리지 캐패시터의 상부 전극은 상기 제2 스토리지 캐패시터의 상부 전극과 서로 다른 층에 위치하며, 상기 제3 스토리지 캐패시터의 하부 전극은 상기 제4 스토리지 캐패시터의 하부 전극과 서로 다른 층에 위치하고, 상기 제3 스토리지 캐패시터의 상부 전극은 상기 제4 스토리지 캐패시터의 상부 전극과 서로 다른 층에 위치하는 것을 특징으로 한다.The present invention relates to a pattern retarder type stereoscopic image display device using an active black stripe technique. The stereoscopic image display apparatus according to the embodiment of the present invention includes a display panel having data lines, gate lines intersecting the data lines, and display pixels having subpixels formed at intersections of the data lines and the gate lines Each of the subpixels includes a main display unit having a first storage capacitor and a second storage capacitor for maintaining a voltage supplied to the first pixel electrode for a predetermined period of time; And an auxiliary display unit including a third storage capacitor and a fourth storage capacitor for maintaining the voltage supplied to the second pixel electrode for the predetermined period, and the lower electrode of the first storage capacitor is connected to the second storage capacitor Wherein the upper electrode of the first storage capacitor is located on a different layer from the upper electrode of the second storage capacitor and the lower electrode of the third storage capacitor is located on a different layer from the lower electrode of the fourth storage capacitor And the upper electrode of the third storage capacitor is located on a different layer from the upper electrode of the fourth storage capacitor.

Description

입체영상 표시장치{STEREOSCOPIC IMAGE DISPLAY DEVICE}[0001] STEREOSCOPIC IMAGE DISPLAY DEVICE [0002]

본 발명은 액티브 블랙 스트라이프(active black stripe) 기술을 이용한 패턴 리타더 방식의 입체영상 표시장치에 관한 것이다.
The present invention relates to a pattern retarder type stereoscopic image display device using an active black stripe technique.

입체영상 표시장치는 양안시차방식(stereoscopic technique) 또는 복합시차지각방식(autostereoscopic technique)을 이용하여 입체영상을 표시한다. 양안시차방식은 입체 효과가 큰 좌우 눈의 시차 영상을 이용하며, 안경방식과 무안경방식으로 나뉘어질 수 있다. 안경방식 중에서 패턴 리타더(pattern retarder) 방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상의 편광 방향을 바꿔서 표시하고, 편광 안경을 사용하여 입체영상을 구현한다. 또한, 안경방식 중에서 셔터안경(shutter glass) 방식은 직시형 표시소자나 프로젝터에 좌우 시차 영상을 시분할하여 표시하고, 액정셔터안경을 사용하여 입체영상을 구현한다. 무안경 방식은 일반적으로 패럴렉스 배리어(parallax barrier), 렌티큘러 렌즈(lenticular lens) 등의 광학판을 사용하여 좌우시차 영상의 광축을 분리하여 입체영상을 구현한다.The stereoscopic display device displays a stereoscopic image using a stereoscopic technique or an autostereoscopic technique. The binocular parallax method uses parallax images of right and left eyes with large stereoscopic effect, and can be divided into a spectacular method and a non-spectacular method. In the pattern retarder system, the polarization direction of the left and right parallax images is displayed on a direct display device or a projector, and stereoscopic images are implemented using polarizing glasses. In the shutter glasses system, the left and right parallax images are displayed on a time-division basis in a direct-view type display device or a projector, and stereoscopic images are implemented using liquid crystal shutter glasses. In the non-eyeglass system, an optical plate such as a parallax barrier, a lenticular lens, or the like is used to separate the optical axes of the left and right parallax images to realize a stereoscopic image.

패턴 리타더 방식의 입체영상 표시장치는 표시패널 상에 배치된 패턴 리타더의 편광특성과, 사용자가 착용한 편광 안경의 편광특성을 이용하여 입체영상을 구현한다. 패턴 리타더 방식의 입체영상 표시장치는 표시패널의 기수(홀수) 라인들에는 좌안 영상을 표시하고, 우수(짝수) 라인들에는 우안 영상을 표시한다. 표시패널의 좌안 영상은 패턴 리타더를 통과하면 좌안 편광으로 변환되고, 우안 영상은 패턴 리타더를 통과하면 우안 편광으로 변환된다. 편광 안경의 좌안 편광필터는 좌안 편광만을 통과시키고, 우안 편광필터는 우안 편광만을 통과시킨다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 되므로, 양안 시차에 의해 입체감을 느낄 수 있다.The stereoscopic image display apparatus of the pattern retarder system realizes a stereoscopic image by using the polarization characteristics of the pattern retarder disposed on the display panel and the polarization characteristics of the polarizing glasses worn by the user. The pattern retarder type stereoscopic image display apparatus displays a left eye image on odd (odd) lines of a display panel and a right eye image on even (even) lines. The left eye image of the display panel is converted into left eye polarity when passed through a pattern retarder, and the right eye image is converted into right eye polarized light when passing through a pattern retarder. The left eye polarizing filter of the polarized glasses passes only the left eye polarized light and the right eye polarized filter passes only the right eye polarized light. Therefore, the user sees only the left eye image through the left eye, and sees only the right eye image through the right eye, so that a three-dimensional feeling can be felt by the binocular parallax.

패턴 리타더 방식의 입체영상 표시장치는 좌안 영상과 우안 영상이 겹쳐보이는 3D 크로스토크(crosstalk)로 인하여 상하 시야각이 좁다는 문제가 있다. 입체영상 시청시 상하 시야각을 넓히기 위해, 패턴 리타더에 블랙 스트라이프(black stripe)를 형성하는 방법이 제안되었다. 하지만, 패턴 리타더에 블랙 스트라이프를 형성하는 경우, 입체영상 표시장치의 휘도가 많이 낮아지게 된다. 또한, 패턴 리타더가 정확히 정렬되지 않으면 블랙 스트라이프가 제 역할을 못하기 때문에, 표시패널에 패턴 리타더를 부착시 정밀한 정렬이 요구되므로 공정 스트레스(stress)가 증가한다.The stereoscopic image display apparatus of the pattern retarder system has a problem that the upper and lower viewing angles are narrow due to the 3D crosstalk in which the left eye image and the right eye image overlap each other. A method of forming a black stripe on a pattern retarder has been proposed in order to widen the vertical viewing angle when viewing a stereoscopic image. However, when the black stripes are formed on the pattern retarder, the brightness of the stereoscopic image display device is significantly lowered. Also, since the black stripes do not play a role if the pattern retarder is not aligned correctly, the process stress is increased because precise alignment is required when attaching the pattern retarder to the display panel.

이러한 문제점들을 해결하기 위해, 본 출원인은 표시패널의 픽셀들 각각을 메인 표시부와 보조 표시부로 분할하고, 보조 표시부를 액티브 블랙 스트라이프(active black stripe)로 제어하는 기술을 제안한바 있다. 액티브 블랙 스트라이프 기술은 2D 모드에서 메인 표시부와 보조 표시부 모두 2D 영상을 표시하여 휘도 저하를 방지할 수 있을 뿐만 아니라, 3D 모드에서 보조 표시부를 블랙 스트라이프로 제어하여 상하 시야각을 개선할 수 있다.In order to solve these problems, the present applicant has proposed a technique of dividing each pixel of the display panel into a main display portion and an auxiliary display portion, and controlling the auxiliary display portion with an active black stripe. The active black stripe technique can prevent a decrease in brightness by displaying a 2D image in both the main display unit and the auxiliary display unit in the 2D mode, and also can improve the vertical viewing angle by controlling the auxiliary display unit in a black stripe in the 3D mode.

한편, 액티브 블랙 스트라이프 기술은 표시패널의 픽셀들 각각이 메인 표시부와 보조 표시부로 분할되기 때문에, 메인 표시부에 공급된 데이터 전압을 소정의 기간 동안 유지하기 위한 스토리지 캐패시터(storage capacitor)와 보조 표시부에 공급된 데이터 전압을 소정의 기간 동안 유지하기 위한 스토리지 캐패시터를 필요로 한다. 이 경우, 스토리지 캐패시터들의 증가로 인하여 스토리지 캐패시터들이 형성되는 면적이 증가될 수 있다. 또한, 스토리지 캐패시터들은 불투명 금속으로 형성되기 때문에, 스토리지 캐패시터들의 면적 증가는 픽셀의 개구율 감소를 초래할 수 있다. 이로 인해, 액티브 블랙 스트라이프 기술을 이용하더라도 패턴 리타더에 블랙 스트라이프를 형성하는 경우에 비해 휘도 상승 효과가 크지 않다는 문제가 있다.
On the other hand, since the active black stripe technique is divided into the main display portion and the auxiliary display portion, each of the pixels of the display panel is supplied with a storage capacitor for holding the data voltage supplied to the main display portion for a predetermined period, Lt; RTI ID = 0.0 > a < / RTI > storage capacitor for a predetermined period of time. In this case, the area in which the storage capacitors are formed due to the increase in the storage capacitors can be increased. Also, since the storage capacitors are formed of opaque metal, an increase in the area of the storage capacitors may result in a reduction in aperture ratio of the pixels. Thus, there is a problem in that the luminance increasing effect is not large compared with the case where the black stripe is formed in the pattern retarder even if the active black stripe technique is used.

본 발명은 액티브 블랙 스트라이프 기술에서 스토리지 캐패시터들의 면적을 감소시킬 수 있는 입체영상 표시장치를 제공한다.
The present invention provides a stereoscopic image display device capable of reducing the area of storage capacitors in an active black stripe technique.

본 발명의 실시 예에 따른 입체영상 표시장치는 데이터 라인들과 상기 데이터 라인들과 교차하는 게이트 라인들, 상기 데이터 라인들과 상기 게이트 라인들의 교차영역마다 형성된 서브 픽셀들을 구비하는 표시패널을 포함하고, 상기 서브 픽셀들 각각은, 제1 화소 전극에 공급되는 전압을 소정의 기간 동안 유지하기 위한 제1 스토리지 캐패시터와 제2 스토리지 캐패시터를 구비하는 메인 표시부; 및 제2 화소 전극에 공급되는 전압을 상기 소정의 기간 동안 유지하기 위한 제3 스토리지 캐패시터와 제4 스토리지 캐패시터를 구비하는 보조 표시부를 포함하고, 상기 제1 스토리지 캐패시터의 하부 전극은 상기 제2 스토리지 캐패시터의 하부 전극과 서로 다른 층에 위치하고, 상기 제1 스토리지 캐패시터의 상부 전극은 상기 제2 스토리지 캐패시터의 상부 전극과 서로 다른 층에 위치하며, 상기 제3 스토리지 캐패시터의 하부 전극은 상기 제4 스토리지 캐패시터의 하부 전극과 서로 다른 층에 위치하고, 상기 제3 스토리지 캐패시터의 상부 전극은 상기 제4 스토리지 캐패시터의 상부 전극과 서로 다른 층에 위치하는 것을 특징으로 한다.
The stereoscopic image display apparatus according to the embodiment of the present invention includes a display panel having data lines, gate lines intersecting the data lines, and display pixels having subpixels formed at intersections of the data lines and the gate lines Each of the subpixels includes a main display unit having a first storage capacitor and a second storage capacitor for maintaining a voltage supplied to the first pixel electrode for a predetermined period of time; And an auxiliary display unit including a third storage capacitor and a fourth storage capacitor for maintaining the voltage supplied to the second pixel electrode for the predetermined period, and the lower electrode of the first storage capacitor is connected to the second storage capacitor Wherein the upper electrode of the first storage capacitor is located on a different layer from the upper electrode of the second storage capacitor and the lower electrode of the third storage capacitor is located on a different layer from the lower electrode of the fourth storage capacitor And the upper electrode of the third storage capacitor is located on a different layer from the upper electrode of the fourth storage capacitor.

본 발명은 메인 표시부의 제1 화소 전극에 인가된 전압을 소정의 기간 동안 유지하기 위한 제1 스토리지 캐패시터와 제2 스토리지 캐패시터를 적층하여 형성하고, 보조 표시부의 제2 화소 전극에 인가된 전압을 소정의 기간 동안 유지하기 위한 제3 스토리지 캐패시터와 제4 스토리지 캐패시터를 적층하여 형성한다. 그 결과, 본 발명은 스토리지 캐패시터들이 형성되는 면적을 줄일 수 있으므로, 픽셀의 개구율을 높일 수 있다. 이로 인해, 본 발명은 입체영상 표시장치의 휘도를 높일 수 있다.The first storage capacitor and the second storage capacitor for maintaining the voltage applied to the first pixel electrode of the main display unit for a predetermined period are stacked and the voltage applied to the second pixel electrode of the auxiliary display unit is set to a predetermined The third storage capacitor and the fourth storage capacitor are formed by stacking. As a result, the present invention can reduce the area in which storage capacitors are formed, thereby increasing the aperture ratio of the pixels. Therefore, the present invention can increase the brightness of the stereoscopic image display device.

또한, 본 발명은 화소 전극과 접속되는 스토리지 캐패시터의 하부 전극이 형성된 영역의 보호막의 두께를 그 외 다른 영역의 보호막의 두께보다 얇게 한다. 그 결과, 본 발명은 스토리지 캐패시터의 하부 전극과 상부 전극 간의 거리를 줄일 수 있으므로, 스토리지 캐패시터의 용량을 늘릴 수 있다.
In addition, the present invention makes the thickness of the protective film of the area where the lower electrode of the storage capacitor connected to the pixel electrode is formed thinner than the thickness of the protective film of the other areas. As a result, since the distance between the lower electrode and the upper electrode of the storage capacitor can be reduced, the capacity of the storage capacitor can be increased.

도 1은 본 발명의 실시 예에 따른 입체영상 표시장치를 개략적으로 보여주는 볼록도.
도 2는 도 1에 도시된 표시패널, 패턴 리타더, 및 편광 안경을 보여주는 일 예시도면.
도 3은 본 발명의 실시 예에 따른 서브 픽셀을 상세히 보여주는 평면도.
도 4는 도 3의 A-A'의 단면을 보여주는 일 예시도면.
도 5는 도 3의 A-A'의 단면을 보여주는 또 다른 예시도면.
도 6은 본 발명의 실시 예에 따른 서브 픽셀의 등가 회로도.
도 7은 2D 모드에서 게이트 펄스, 데이터 전압, 3D 제어전압, 메인 표시부의 제1 화소 전극의 전압 변화, 및 보조 표시부의 제2 화소 전극의 전압 변화를 보여주는 파형도.
도 8은 2D 모드에서 픽셀의 동작을 보여주는 도면.
도 9는 3D 모드에서 게이트 펄스, 데이터 전압, 3D 제어전압, 메인 표시부의 제1 화소 전극의 전압 변화, 및 보조 표시부의 제2 화소 전극의 전압 변화를 보여주는 파형도.
도 10은 3D 모드에서 픽셀의 동작을 보여주는 도면.BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a perspective view schematically illustrating a stereoscopic image display apparatus according to an embodiment of the present invention; FIG.
2 is an exemplary view showing the display panel, pattern retarder, and polarizing glasses shown in Fig. 1; Fig.
3 is a plan view showing a subpixel in detail according to an embodiment of the present invention;
4 is an exemplary view showing a cross section taken along the line A-A 'in FIG. 3;
5 is another exemplary view showing a cross-section of A-A 'in Fig. 3;
6 is an equivalent circuit diagram of a subpixel according to an embodiment of the present invention.
7 is a waveform diagram showing a gate pulse, a data voltage, a 3D control voltage, a voltage change of the first pixel electrode of the main display unit, and a voltage change of the second pixel electrode of the auxiliary display unit in the 2D mode.
8 is a diagram illustrating the operation of a pixel in 2D mode.
9 is a waveform diagram showing a gate pulse, a data voltage, a 3D control voltage, a voltage change of the first pixel electrode of the main display unit, and a voltage change of the second pixel electrode of the auxiliary display unit in the 3D mode.
10 illustrates the operation of a pixel in 3D mode.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. 이하의 설명에서 사용되는 구성요소 명칭은 명세서 작성의 용이함을 고려하여 선택된 것일 수 있는 것으로서, 실제 제품의 부품 명칭과는 상이할 수 있다.
DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Reference will now be made in detail to the preferred embodiments of the present invention, examples of which are illustrated in the accompanying drawings. Like reference numerals throughout the specification denote substantially identical components. In the following description, a detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The component name used in the following description may be selected in consideration of easiness of specification, and may be different from the actual product name.

도 1은 본 발명의 실시 예에 따른 입체영상 표시장치를 개략적으로 보여주는 볼록도이다. 도 2는 도 1에 도시된 표시패널, 패턴 리타더, 및 편광 안경을 보여주는 일 예시도면이다. 도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 입체영상 표시장치는 표시패널(10), 편광안경(20), 패턴 리타더(30), 게이트 구동회로(110), 데이터 구동회로(120), 3D 제어전압 발생회로(130), 타이밍 컨트롤러(140), 및 호스트 시스템(150) 등을 포함한다. 본 발명의 실시 예에 따른 입체영상 표시장치는 액정표시소자(Liquid Crystal Display, LCD)로 구현된 것을 중심으로 예시하였지만, 이에 한정되지 않는 것에 주의하여야 한다.FIG. 1 is a schematic view illustrating a stereoscopic image display apparatus according to an exemplary embodiment of the present invention. Referring to FIG. 2 is an exemplary view showing the display panel, the pattern retarder, and the polarized glasses shown in Fig. 1 and 2, a stereoscopic image display device according to an exemplary embodiment of the present invention includes a display panel 10, polarizing glasses 20, a pattern retarder 30, a gate driving circuit 110, A controller 120, a 3D control voltage generating circuit 130, a timing controller 140, a host system 150, and the like. Although the stereoscopic image display device according to the embodiment of the present invention has been exemplified as being implemented by a liquid crystal display (LCD), it should be noted that the stereoscopic image display device is not limited thereto.

표시패널(10)은 타이밍 컨트롤러(140)의 제어 하에 영상을 표시한다. 표시패널(10)은 두 장의 기판 사이에 액정층이 형성된다. 표시패널(10)의 하부 기판상에는 데이터 라인(DL)들과 게이트 라인(GL)들(또는 스캔 라인들)이 상호 교차되도록 형성되고, 데이터 라인(DL)들과 게이트 라인(GL)들에 의해 정의된 셀영역들에 픽셀들이 매트릭스 형태로 배치된 픽셀 어레이가 형성된다. 표시패널(10)의 픽셀들 각각은 박막 트랜지스터(Thin Film Transistor, 이하 "TFT"라 칭함)에 접속되어 화소 전극과 공통전극 사이의 전계에 의해 구동된다.The display panel 10 displays an image under the control of the timing controller 140. In the display panel 10, a liquid crystal layer is formed between two substrates. Data lines DL and gate lines GL (or scan lines) are formed to intersect each other on the lower substrate of the display panel 10, and data lines DL and gate lines GL A pixel array in which pixels are arranged in a matrix form in defined cell regions is formed. Each of the pixels of the display panel 10 is connected to a thin film transistor (hereinafter referred to as " TFT ") and driven by an electric field between the pixel electrode and the common electrode.

표시패널(10)의 픽셀(P)들 각각은 제1 내지 제p(p는 2 이상의 자연수) 색의 서브 픽셀(SP)들을 포함할 수 있다. 예를 들어, 표시패널(10)의 픽셀들 각각은 제1 내지 제3 색의 서브 픽셀(SP)들을 포함할 수 있다. 이 경우, 제1 색의 서브 픽셀(SP)은 적색 서브픽셀, 제2 색의 서브 픽셀(SP)은 녹색 서브픽셀, 제3 색의 서브 픽셀(SP)은 청색 서브픽셀로 구현될 수 있으나, 이에 한정되지 않음에 주의하여야 한다. 서브 픽셀(SP)들 각각은 2D 모드와 3D 모드에서 비디오 영상을 표시하는 메인 표시부(main display portion, M)과, 2D 모드에서 비디오 영상을 표시하나 3D 모드에서 블랙 영상을 표시하는 보조 표시부(auxiliary display portion, S)을 포함한다. 즉, 보조 표시부(S)는 액티브 블랙 스트라이프(active black stripe)의 역할을 한다. 표시패널(10)의 서브 픽셀(SP)들 각각의 구조에 대한 자세한 설명은 도 3 내지 도 5를 결부하여 후술한다. 표시패널(10)의 서브 픽셀(SP)들 각각의 회로도와 동작에 대한 자세한 설명은 도 6 내지 도 10을 결부하여 후술한다.Each of the pixels P of the display panel 10 may include subpixels SP of the first through pth (p is a natural number of 2 or more) colors. For example, each of the pixels of the display panel 10 may include subpixels SP of the first to third colors. In this case, the subpixel SP of the first color may be implemented as a red subpixel, the subpixel SP of the second color may be implemented as a green subpixel, and the subpixel SP of the third color may be implemented as a blue subpixel, It should be noted that the present invention is not limited thereto. Each of the sub-pixels SP includes a main display portion M for displaying a video image in a 2D mode and a 3D mode, an auxiliary display portion for displaying a video image in a 2D mode, display portion, S). That is, the auxiliary display unit S serves as an active black stripe. A detailed description of the structure of each of the subpixels SP of the display panel 10 will be described later with reference to FIGS. 3 to 5. FIG. A detailed description of the circuit diagram and operation of each of the subpixels SP of the display panel 10 will be described later in conjunction with FIG. 6 to FIG.

표시패널(10)의 상부 기판상에는 블랙매트릭스(BM), 컬러필터, 공통전극 등을 포함하는 컬러필터 어레이가 형성된다. 공통전극은 TN(Twisted Nematic) 모드와 VA(Vertical Alignment) 모드와 같은 수직전계 구동방식에서 상부 기판상에 형성되며, IPS(In Plane Switching) 모드와 FFS(Fringe Field Switching) 모드와 같은 수평전계 구동방식에서 화소 전극과 함께 하부 기판상에 형성된다. 이하에서, 본 발명의 실시 예에 따른 표시패널(10)의 액정모드는 IPS 모드인 경우를 중심으로 설명하였지만, 이에 한정되지 않음에 주의하여야 한다. 즉, 표시패널(10)의 액정모드는 전술한 TN 모드, VA 모드, IPS 모드, FFS 모드뿐 아니라 어떠한 액정모드로도 구현될 수 있다.On the upper substrate of the display panel 10, a color filter array including a black matrix (BM), a color filter, a common electrode, and the like is formed. The common electrode is formed on the upper substrate in a vertical electric field driving method such as a TN (Twisted Nematic) mode and a VA (Vertical Alignment) mode and is driven by a horizontal electric field drive such as an In Plane Switching (IPS) mode and a Fringe Field Switching Type pixel electrode and the lower substrate. Hereinafter, although the liquid crystal mode of the display panel 10 according to the embodiment of the present invention is described as an IPS mode, the present invention is not limited thereto. That is, the liquid crystal mode of the display panel 10 can be realized in any liquid crystal mode as well as the TN mode, the VA mode, the IPS mode, and the FFS mode described above.

표시패널(10)은 대표적으로 백라이트 유닛으로부터의 빛을 변조하는 투과형 액정표시패널이 선택될 수 있다. 백라이트 유닛은 백라이트 유닛 구동부로부터 공급되는 구동전류에 따라 점등하는 광원, 도광판(또는 확산판), 다수의 광학시트 등을 포함한다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛, 또는 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. 백라이트 유닛의 광원들은 HCFL(Hot Cathode Fluorescent Lamp), CCFL(Cold Cathode Fluorescent Lamp), EEFL(External Electrode Fluorescent Lamp), LED(Light Emitting Diode) 중 어느 하나의 광원 또는 두 종류 이상의 광원들을 포함할 수 있다. 백라이트 유닛 구동부는 백라이트 유닛의 광원들을 점등시키기 위한 구동전류를 발생한다. 백라이트 유닛 구동부는 백라이트 컨트롤러의 제어 하에 광원들에 공급되는 구동전류를 온/오프(ON/OFF)한다.The display panel 10 is typically a transmissive liquid crystal display panel that modulates light from the backlight unit. The backlight unit includes a light source, a light guide plate (or diffusion plate), and a plurality of optical sheets that are turned on in accordance with a driving current supplied from the backlight unit driving unit. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit. The light sources of the backlight unit may include any one of a light source of HCFL (Cold Cathode Fluorescent Lamp), CCFL (Cold Cathode Fluorescent Lamp), EEFL (External Electrode Fluorescent Lamp), LED . The backlight unit driving unit generates a driving current for lighting the light sources of the backlight unit. The backlight unit driving unit turns ON / OFF the driving current supplied to the light sources under the control of the backlight controller.

도 2와 같이, 표시패널(10)의 상부 기판에는 상부 편광판(11a)이 부착되고, 하부 기판에는 하부 편광판(11b)이 부착된다. 상부 편광판(11a)의 광투과축(r1)과 하부 편광판(11b)의 광투과축(r2)은 직교될 수 있다. 또한, 상부 기판과 하부 기판에는 액정의 프리틸트각(pre-tilt angle)을 설정하기 위한 배향막이 형성된다. 표시패널(10)의 상부 기판과 하부 기판 사이에는 액정층의 셀갭(cell gap)을 유지하기 위한 스페이서가 형성된다.2, an upper polarizer 11a is attached to the upper substrate of the display panel 10, and a lower polarizer 11b is attached to the lower substrate. The light transmission axis r1 of the upper polarizer plate 11a and the light transmission axis r2 of the lower polarizer plate 11b may be orthogonal. Further, an alignment film for setting a pre-tilt angle of liquid crystal is formed on the upper substrate and the lower substrate. A spacer for maintaining a cell gap of the liquid crystal layer is formed between the upper substrate and the lower substrate of the display panel 10.

2D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들과 우수 라인들의 픽셀들은 2D 영상을 표시한다. 3D 모드에서, 표시패널(10)의 기수 라인들의 픽셀들은 좌안 영상(또는 우안 영상)을 표시하고 우수 라인들의 픽셀들은 우안 영상(또는 좌안 영상)을 표시한다. 표시패널(10)의 픽셀들에 표시된 영상의 빛은 상부 편광판(11a)을 통해 표시패널(10) 상에 배치된 패턴 리타더(Patterned Retarder)(30)에 입사된다.In the 2D mode, the pixels of the odd lines of the display panel 10 and the pixels of the even lines display 2D images. In the 3D mode, the pixels of the odd lines of the display panel 10 display the left eye image (or the right eye image), and the pixels of the even lines display the right eye image (or the left eye image). The light of the image displayed on the pixels of the display panel 10 is incident on the patterned retarder 30 disposed on the display panel 10 through the upper polarizer 11a.

패턴 리타더(30)는 유리 기판 기반의 글라스 패턴 리타더(glass patterned retarder), 또는 필름 기판 기반의 필름 패턴 리타더(film patterned retarder)로 구현될 수 있다. 패턴 리타더(30)의 기수 라인들에는 제1 리타더(31)가 형성되고, 우수 라인들에는 제2 리타더(32)가 형성된다. 즉, 표시패널(10)의 기수 라인들의 픽셀들은 패턴 리타더(30)의 기수 라인들에 형성되는 제1 리타더(31)와 대향되고, 표시패널(10)의 우수 라인들의 픽셀들은 패턴 리타더(30)의 우수 라인들에 형성되는 제2 리타더(32)와 대향된다. 제1 리타더(31)는 표시패널(10)로부터 입사되는 빛을 제1 원편광(좌원편광)으로 변환한다. 제2 리타더(32)는 표시패널(10)로부터 입사되는 빛을 제2 원편광(우원편광)으로 변환한다. 이를 위해, 제1 리타더(31)의 광축(optic axis)(r3)과 제2 리타더(32)의 광축(r4)은 서로 직교될 수 있다.The pattern retarder 30 may be implemented as a glass patterned retarder based on a glass substrate or a film patterned retarder based on a film substrate. A first retarder 31 is formed on the odd number lines of the pattern retarder 30 and a second retarder 32 is formed on the even number lines. That is, the pixels of the odd lines of the display panel 10 are opposed to the first retarder 31 formed on the odd lines of the pattern retarder 30, And is opposed to the second retarder 32 formed on the even lines of the further 30. The first retarder 31 converts the light incident from the display panel 10 into a first circularly polarized light (left circularly polarized light). The second retarder 32 converts the light incident from the display panel 10 into a second circularly polarized light (right circularly polarized light). For this purpose, the optic axis r3 of the first retarder 31 and the optical axis r4 of the second retarder 32 may be orthogonal to each other.

편광 안경(20)은 제1 리타더(31)에 의해 변환된 제1 원편광을 통과시키는 좌안 편광필터(FL)와 제2 리타더(32)에 의해 변환된 제2 원편광을 통과시키는 우안 편광필터(FR)를 포함한다. 예를 들어, 좌안 편광필터(FL)는 제1 원편광을 통과시킬 수 있고, 우안 편광필터(FR)는 제2 원편광을 통과시킬 수 있다.The polarizing glasses 20 include a left eye polarization filter FL for passing the first circularly polarized light converted by the first retarder 31 and a second circularly polarized light filter 31 for passing the second circularly polarized light converted by the second retarder 32, And a polarizing filter (FR). For example, the left-eye polarizing filter F L can pass the first circularly polarized light, and the right-eye polarizing filter F R can pass the second circularly polarized light.

결국, 패턴 리타더 방식의 입체영상 표시장치의 경우, 표시패널(10)의 기수 라인들에 표시되는 좌안 영상은 제1 리타더(31)에 의해 제1 원편광으로 변환되고, 우수 라인들의 픽셀들에 표시되는 우안 영상은 제2 리타더(32)에 의해 제2 원편광으로 변환된다. 제1 원편광은 편광 안경(20)의 좌안 편광필터(FL)를 통과하여 사용자의 좌안에 도달하게 되고, 제2 원편광은 편광 안경(20)의 우안 편광필터(FR)를 통과하여 사용자의 우안에 도달하게 된다. 따라서, 사용자는 좌안을 통하여 좌안 영상만을 보게 되고, 우안을 통하여 우안 영상만을 보게 된다.As a result, in the case of the three-dimensional image display device of the pattern retarder type, the left eye image displayed on the odd number lines of the display panel 10 is converted into the first circular polarized light by the first retarder 31, The second retarder 32 converts the right-eye image into the second circularly polarized light. The first circularly polarized light passes through the left eye polarizing filter F L of the polarizing glasses 20 to reach the left eye of the user and the second circularly polarized light passes through the right eye polarizing filter F R of the polarizing glasses 20 And reaches the user's right eye. Therefore, the user sees only the left eye image through the left eye, and only the right eye image through the right eye.

데이터 구동부(120)는 다수의 소스 드라이브 IC들을 포함한다. 소스 드라이브 IC들은 타이밍 컨트롤러(140)로부터 디지털 영상 데이터(RGB)를 입력받는다. 소스 드라이브 IC들은 디지털 영상 데이터(RGB)를 감마전압 발생회로(미도시)로부터 공급되는 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 아날로그 데이터 전압들을 발생한다. 소스 드라이브 IC들로부터 출력되는 정극성/부극성 아날로그 데이터 전압들은 표시패널(10)의 데이터 라인(DL)들에 공급된다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정으로 표시패널(10)의 데이터 라인(DL)들에 접속될 수 있다.The data driver 120 includes a plurality of source drive ICs. The source drive ICs receive digital image data (RGB) from the timing controller 140. The source driver ICs convert the digital image data RGB to positive / negative gamma compensation voltages supplied from a gamma voltage generator circuit (not shown) to generate positive / negative analog data voltages. Positive / negative polarity analog data voltages output from the source drive ICs are supplied to the data lines (DL) of the display panel 10. The source drive ICs may be connected to the data lines DL of the display panel 10 by a COG (Chip On Glass) process or a TAB (Tape Automated Bonding) process.

게이트 구동회로(110)는 타이밍 컨트롤러(140)의 제어 하에 데이터 전압에 동기되는 게이트 펄스를 표시패널(10)의 게이트 라인(GL)들에 순차적으로 공급한다. 게이트 구동부(110)는 게이트 스타트 펄스(gate start pulse)를 게이트 쉬프트 클럭(gate shift clock)에 따라 순차적으로 쉬프트하여 출력하는 쉬프트 레지스터, 쉬프트 레지스터의 출력을 화소의 TFT 구동에 적합한 스윙폭으로 변환하는 레벨 쉬프터, 및 출력 버퍼 등을 포함한다. 게이트 구동부(110)는 TAB 방식으로 표시패널(10)에 부착되거나, GIP(Gate Drive IC in Panel) 방식으로 표시패널(10)의 하부 기판상에 형성될 수 있다. GIP 방식의 경우, 레벨 쉬프터는 PCB(Printed Circuit Board)상에 실장되고, 쉬프트 레지스터는 표시패널(10)의 하부 기판상에 형성될 수 있다.The gate drive circuit 110 sequentially supplies a gate pulse synchronized with the data voltage to the gate lines GL of the display panel 10 under the control of the timing controller 140. The gate driver 110 sequentially shifts a gate start pulse according to a gate shift clock and outputs the shifted output. The output of the shift register is converted into a swing width suitable for TFT driving of a pixel A level shifter, and an output buffer. The gate driver 110 may be attached to the display panel 10 in a TAB manner or may be formed on a lower substrate of the display panel 10 in a GIP (Gate Drive IC in Panel) manner. In the case of the GIP method, the level shifter is mounted on a PCB (Printed Circuit Board), and the shift register can be formed on the lower substrate of the display panel 10. [

3D 제어전압 발생회로(130)는 타이밍 컨트롤러(140)의 제어 하에 3D 제어전압(V3D)를 발생하여 표시패널(10)의 3D 제어 라인(V3DL)에 공급한다. 3D 제어전압 발생회로(130)는 2D 모드에서 제1 로직 레벨 전압의 3D 제어전압(V3D)를 발생하고, 3D 모드에서 제2 로직 레벨 전압의 3D 제어전압(V3D)를 발생한다.The 3D control voltage generating circuit 130 generates the 3D control voltage V3D under the control of the timing controller 140 and supplies the generated 3D control voltage V3DL to the 3D control line V3DL of the display panel 10. [ The 3D control voltage generating circuit 130 generates the 3D control voltage V3D of the first logic level voltage in the 2D mode and the 3D control voltage V3D of the second logic level voltage in the 3D mode.

타이밍 컨트롤러(140)는 호스트 시스템(150)으로부터 출력된 디지털 영상 데이터(RGB)와 타이밍 신호들에 기초하여 게이트 제어신호(GCS)와 데이터 제어신호(DCS)를 생성한다. 타이밍 컨트롤러(140)는 게이트 제어신호(GCS)를 게이트 구동회로(110)로 출력하고, 데이터 제어신호(DCS)를 데이터 구동회로(120)로 출력한다. 타이밍 신호들은 수직동기신호(vertical synchronization signal), 수평동기신호(horizontal synchronization signal), 데이터 인에이블 신호(data enable), 및 클럭 신호(dot clock) 등을 포함한다.The timing controller 140 generates a gate control signal GCS and a data control signal DCS based on the digital image data RGB and the timing signals output from the host system 150. [ The timing controller 140 outputs the gate control signal GCS to the gate driving circuit 110 and the data driving signal 120 to the data driving circuit 120. The timing signals include a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a clock signal.

게이트 제어신호(GCS)는 게이트 스타트 펄스, 게이트 쉬프트 클럭, 및 게이트 출력 인에이블 신호(gate output enable) 등을 포함한다. 게이트 스타트 펄스는 첫 번째 게이트 펄스의 타이밍을 제어한다. 게이트 쉬프트 클럭은 게이트 스타트 펄스를 쉬프트시키기 위한 클럭 신호이다. 게이트 출력 인에이블 신호는 게이트 구동부(110)의 출력 타이밍을 제어한다.The gate control signal GCS includes a gate start pulse, a gate shift clock, and a gate output enable signal. The gate start pulse controls the timing of the first gate pulse. The gate shift clock is a clock signal for shifting the gate start pulse. The gate output enable signal controls the output timing of the gate driver 110.

데이터 제어신호(DCS)는 소스 스타트 펄스(source start pulse), 소스 샘플링 클럭(source sampling clock), 소스 출력 인에이블 신호(source output enable), 극성제어신호(polarity control signal) 등을 포함한다. 소스 스타트 펄스는 데이터 구동회로(120)의 데이터 샘플링 시작 시점을 제어한다. 소스 샘플링 클럭은 라이징 또는 폴링 에지에 기준하여 데이터 구동회로(120)의 샘플링 동작을 제어하는 클럭 신호이다. 데이터 구동회로(120)에 입력될 디지털 비디오 데이터가 mini LVDS(Low Voltage Differential Signaling) 인터페이스 규격으로 전송된다면, 소스 스타트 펄스와 소스 샘플링 클럭은 생략될 수 있다. 극성제어신호는 데이터 구동회로(120)로부터 출력되는 데이터 전압의 극성을 L(L은 자연수) 수평기간 주기로 반전시킨다. 소스 출력 인에이블 신호는 데이터 구동회로(120)의 출력 타이밍을 제어한다.The data control signal DCS includes a source start pulse, a source sampling clock, a source output enable signal, a polarity control signal, and the like. The source start pulse controls the data sampling start timing of the data driving circuit 120. The source sampling clock is a clock signal for controlling the sampling operation of the data driving circuit 120 based on the rising or falling edge. The source start pulse and the source sampling clock may be omitted if the digital video data to be input to the data driving circuit 120 is transmitted in the mini LVDS (Low Voltage Differential Signaling) interface standard. The polarity control signal inverts the polarity of the data voltage output from the data driving circuit 120 to L (L is a natural number) horizontal period period. The source output enable signal controls the output timing of the data driving circuit 120.

한편, 타이밍 컨트롤러(140)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 양의 정수) Hz의 프레임 주파수로 게이트 구동회로(110)와 데이터 구동회로(120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase Alternating Line) 방식에서 50Hz이다.On the other hand, the timing controller 140 multiplies the input frame frequency by i times and sets the operation timing of the gate drive circuit 110 and the data drive circuit 120 at a frame frequency of the input frame frequency xi (i is a positive integer) Hz Can be controlled. The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) system and 50 Hz in the PAL (Phase Alternating Line) system.

호스트 시스템(150)은 스케일러(scaler)가 내장된 시스템 온 칩(System on Chip, 이하 "SoC"라 함)을 포함하여 외부 비디오 소스 기기로부터 입력된 디지털 영상 데이터(RGB)를 표시패널(10)에 표시하기에 적합한 해상도의 데이터 포맷으로 변환할 수 있다. 또한, 호스트 시스템(150)은 3D 포맷터를 포함하여 외부 비디오 소스 기기로부터 입력된 디지털 영상 데이터(RGB)를 입체영상 표시장치의 3D 포맷으로 변환할 수 있다. 호스트 시스템(150)은 LVDS(Low Voltage Differential Signaling) 인터페이스, TMDS(Transition Minimized Differential Signaling) 인터페이스 등의 인터페이스를 통해 디지털 영상 데이터(RGB)를 타이밍 컨트롤러(140)에 공급한다. 또한, 호스트 시스템(150)은 입력 영상의 데이터에 인코딩된 2D/3D 식별 코드 예를 들면, 디지털 방송 규격의 EPG(Electronic Program Guide) 또는 ESG(Electronic Service Guide)에 코딩될 수 있는 2D/3D 식별코드를 검출하여 2D 모드와 3D 모드를 구분하는 모드 신호(MODE)를 생성할 수 있다.
The host system 150 includes a system on chip (hereinafter referred to as " SoC ") with a built-in scaler to display digital image data RGB input from an external video source device on the display panel 10, It is possible to convert the data format to a data format suitable for display on the display device. In addition, the host system 150 may convert the digital image data (RGB) input from an external video source device to a 3D format of the stereoscopic image display device, including a 3D formatter. The host system 150 supplies digital image data RGB to the timing controller 140 via an interface such as a Low Voltage Differential Signaling (LVDS) interface and a Transition Minimized Differential Signaling (TMDS) interface. In addition, the host system 150 may include a 2D / 3D identification code that can be encoded into an EPG (Electronic Program Guide) or an ESG (Electronic Service Guide) of a digital broadcasting standard, A mode signal MODE for distinguishing the 2D mode from the 3D mode can be generated by detecting the code.

도 3은 본 발명의 실시 예에 따른 서브 픽셀을 상세히 보여주는 평면도이다. 도 3에서는 설명의 편의를 위해 메인 표시부(M)와 보조 표시부(S)의 경계 영역에 해당하는 서브 픽셀(SP)의 일부만을 도시하였다.3 is a plan view showing a subpixel in detail according to an embodiment of the present invention. In FIG. 3, only a part of the sub-pixel SP corresponding to the boundary area between the main display section M and the auxiliary display section S is illustrated for convenience of explanation.

도 3을 참조하면, 본 발명의 실시 예에 따른 서브 픽셀(SP)은 메인 표시부(M)와 보조 표시부(S)를 포함한다. 먼저, 메인 표시부(M)는 제1 TFT(T1), 제1 액정셀(Clc1), 제1 스토리지 캐패시터(Cst1), 제2 스토리지 캐패시터(Cst2) 등을 포함한다. 제1 TFT(T1)는 게이트 라인(GL)에 접속된 제1 게이트 전극(GE1), 데이터 라인(DL)에 접속된 제1 소스 전극(SE1), 제1 화소 전극(PE1)에 접속된 제1 드레인 전극(DE1)을 포함한다. 제1 드레인 전극(DE1)은 제1 컨택홀(CNT1)을 통해 제1 화소 전극(PE1)과 접속된다. 그러므로, 제1 TFT(T1)는 게이트 라인(GL)의 게이트 펄스에 응답하여 데이터 라인(DL)의 데이터 전압을 제1 화소 전극(PE1)에 공급한다. 메인 표시부(M)의 제1 액정셀(Clc1)은 제1 화소 전극(PE1)과 공통전극의 전계에 의해 액정을 구동하여 화상을 표시한다. 공통전극은 공통전압 라인(VcomL)에 접속되어 공통전압을 인가받는다. 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 제1 화소 전극(PE1)에 공급된 전압을 소정의 기간 동안 유지한다. 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)의 구조에 대한 자세한 설명은 도 4와 도 5를 결부하여 후술한다.Referring to FIG. 3, the subpixel SP according to the embodiment of the present invention includes a main display portion M and an auxiliary display portion S. First, the main display section M includes a first TFT T1, a first liquid crystal cell Clc1, a first storage capacitor Cst1, a second storage capacitor Cst2, and the like. The first TFT T1 includes a first gate electrode GE1 connected to the gate line GL, a first source electrode SE1 connected to the data line DL, a first electrode connected to the first pixel electrode PE1 1 drain electrode DE1. The first drain electrode DE1 is connected to the first pixel electrode PE1 through the first contact hole CNT1. Therefore, the first TFT T1 supplies the data voltage of the data line DL to the first pixel electrode PE1 in response to the gate pulse of the gate line GL. The first liquid crystal cell Clc1 of the main display section M drives the liquid crystal by the electric field of the first pixel electrode PE1 and the common electrode to display an image. The common electrode is connected to the common voltage line VcomL to receive a common voltage. The first storage capacitor Cst1 and the second storage capacitor Cst2 maintain the voltage supplied to the first pixel electrode PE1 for a predetermined period of time. A detailed description of the structure of the first storage capacitor Cst1 and the second storage capacitor Cst2 will be given later with reference to FIGS. 4 and 5. FIG.

보조 표시부(S)는 제2 TFT(T2), 제3 TFT(T3), 제2 액정셀(Clc2), 제3 스토리지 캐패시터(Cst3), 제4 스토리지 캐패시터(Cst4) 등을 포함한다. 제2 TFT(T2)는 게이트 라인(GL)에 접속된 제1 게이트 전극(GE1), 데이터 라인(DL)에 접속된 제1 소스 전극(SE1), 제2 화소 전극(PE2)에 접속된 제2 드레인 전극(DE2)을 포함한다. 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 화소 전극(PE2)과 접속된다. 그러므로, 제2 TFT(T2)는 게이트 라인(GL)의 게이트 펄스에 응답하여 데이터 라인(DL)의 데이터 전압을 제1 화소 전극(PE1)에 공급한다. 제3 TFT(T3)는 3D 제어라인(V3DL)에 접속된 제2 게이트 전극(GE2), 스토리지 전극(STE)에 접속된 제2 소스 전극(SE2), 제2 화소 전극(PE2)에 접속된 제2 드레인 전극(DE2)을 포함한다. 스토리지 전극(STE)은 공통전압 라인(VcomL)에 접속되고, 제2 소스 전극(SE2)은 제3 컨택홀(CNT3)을 통해 스토리지 전극(STE)에 접속된다. 그러므로, 제3 TFT(T3)는 3D 제어라인(V3DL)의 3D 제어전압에 응답하여 공통전압 라인(VcomL)의 공통전압을 제2 화소 전극(PE2)에 공급한다. 보조 표시부(S)의 제2 액정셀(Clc2)은 제2 화소 전극(PE2)과 공통전극의 전계에 의해 액정을 구동하여 화상을 표시한다. 제3 스토리지 캐패시터(Cst3)와 제4 스토리지 캐패시터(Cst4)는 제2 화소 전극(PE2)에 공급된 전압을 소정의 기간 동안 유지한다. 제3 스토리지 캐패시터(Cst3)와 제4 스토리지 캐패시터(Cst4)의 구조에 대한 자세한 설명은 도 4와 도 5를 결부하여 후술한다.The auxiliary display unit S includes a second TFT T2, a third TFT T3, a second liquid crystal cell Clc2, a third storage capacitor Cst3, a fourth storage capacitor Cst4, and the like. The second TFT T2 includes a first gate electrode GE1 connected to the gate line GL, a first source electrode SE1 connected to the data line DL, a first gate electrode GE1 connected to the second pixel electrode PE2, 2 drain electrode DE2. And the second drain electrode DE2 is connected to the second pixel electrode PE2 through the second contact hole CNT2. Therefore, the second TFT T2 supplies the data voltage of the data line DL to the first pixel electrode PE1 in response to the gate pulse of the gate line GL. The third TFT T3 is connected to the second gate electrode GE2 connected to the 3D control line V3DL, the second source electrode SE2 connected to the storage electrode STE and the second source electrode SE2 connected to the second pixel electrode PE2 And a second drain electrode DE2. The storage electrode STE is connected to the common voltage line VcomL and the second source electrode SE2 is connected to the storage electrode STE through the third contact hole CNT3. Therefore, the third TFT T3 supplies the common voltage of the common voltage line VcomL to the second pixel electrode PE2 in response to the 3D control voltage of the 3D control line V3DL. The second liquid crystal cell Clc2 of the auxiliary display unit S drives the liquid crystal by the electric field of the second pixel electrode PE2 and the common electrode to display an image. The third storage capacitor Cst3 and the fourth storage capacitor Cst4 maintain the voltage supplied to the second pixel electrode PE2 for a predetermined period of time. A detailed description of the structures of the third storage capacitor Cst3 and the fourth storage capacitor Cst4 will be given later with reference to FIGS. 4 and 5. FIG.

한편, 메인 표시부(M)는 보조 표시부(S)보다 크게 형성된다. 이 경우, 메인 표시부(M)의 제1 화소 전극(PE1)에 공급된 전압을 소정의 기간 동안 유지하기 위한 제1 스토리지 캐패시터(Cst1)의 용량과 제2 스토리지 캐패시터(Cst2)의 용량의 합은 보조 표시부(S)의 제2 화소 전극(PE2)에 공급된 전압을 소정의 기간 동안 유지하기 위한 제3 스토리지 캐패시터(Cst3)의 용량과 제4 스토리지 캐패시터(Cst4)의 용량의 합보다 작다. 이는 보조 표시부(S)의 제2 화소 전극(PE2)이 제2 화소 전극(PE2)과 데이터 라인(DL) 사이에 기생하는 기생용량에 의해 영향을 받는 정도가 메인 표시부(M)의 제1 화소 전극(PE1)이 제1 화소 전극(PE1)과 데이터 라인(DL) 사이에 기생하는 기생용량에 의해 영향을 받는 정도보다 더 크기 때문이다.
On the other hand, the main display section M is formed larger than the auxiliary display section S. In this case, the sum of the capacitance of the first storage capacitor Cst1 and the capacitance of the second storage capacitor Cst2 for maintaining the voltage supplied to the first pixel electrode PE1 of the main display unit M for a predetermined period is Is smaller than the sum of the capacitance of the third storage capacitor Cst3 for holding the voltage supplied to the second pixel electrode PE2 of the auxiliary display unit S for a predetermined period and the capacitance of the fourth storage capacitor Cst4. This is because the degree to which the second pixel electrode PE2 of the auxiliary display unit S is affected by the parasitic capacitance parasitic between the second pixel electrode PE2 and the data line DL is smaller than the degree of the parasitic capacitance parasitic between the second pixel electrode PE2 and the data line DL, This is because the electrode PE1 is larger than the parasitic capacitance parasitic between the first pixel electrode PE1 and the data line DL.

도 4는 도 3의 A-A'의 단면을 보여주는 일 예시도면이다. 도 4를 참조하면, 제1 스토리지 캐패시터(Cst1)는 적어도 하나의 절연막을 사이에 두고 형성된 하부 전극과 상부 전극을 포함한다. 제1 스토리지 캐패시터(Cst1)의 하부 전극은 제2 게이트 전극(GE2)으로, 상부 전극은 제1 드레인 전극(DE1)으로 구현될 수 있다. 제1 스토리지 캐패시터(Cst1)는 제2 게이트 전극(GE2)에 3D 제어라인(V3DL)을 통해 공급되는 소정의 전압을 이용하여 제1 드레인 전극(DE1)을 통해 제1 화소 전극(PE1)에 인가된 전압을 소정의 기간 동안 유지할 수 있다. 즉, 제1 스토리지 캐패시터(Cst1)의 제2 게이트 전극(GE2)과 제1 드레인 전극(DE1)은 용량성 결합(capacitively coupled)되어 있으므로, 제1 드레인 전극(DE1)에 충전된 정전용량을 소정의 기간 동안 유지할 수 있다. 소정의 기간은 대략 1 프레임 기간으로 구현될 수 있다. 1 프레임 기간은 표시패널(10)의 모든 화소들에 데이터 전압들이 공급되는 기간이다. 제1 스토리지 캐패시터(Cst1)의 하부 전극과 상부 전극 사이에는 게이트 절연막(GI)이 형성될 수 있다.4 is an exemplary view showing a cross section taken along the line A-A 'in FIG. Referring to FIG. 4, the first storage capacitor Cst1 includes a lower electrode and an upper electrode formed with at least one insulating film therebetween. The lower electrode of the first storage capacitor Cst1 may be implemented as a second gate electrode GE2 and the upper electrode may be implemented as a first drain electrode DE1. The first storage capacitor Cst1 is applied to the first pixel electrode PE1 through the first drain electrode DE1 using a predetermined voltage supplied through the 3D control line V3DL to the second gate electrode GE2 The voltage can be maintained for a predetermined period of time. That is, since the second gate electrode GE2 and the first drain electrode DE1 of the first storage capacitor Cst1 are capacitively coupled, the electrostatic capacitance charged in the first drain electrode DE1 is set to a predetermined Lt; / RTI > The predetermined period may be implemented in approximately one frame period. One frame period is a period during which data voltages are supplied to all the pixels of the display panel 10. [ A gate insulating film GI may be formed between the lower electrode and the upper electrode of the first storage capacitor Cst1.

제2 스토리지 캐패시터(Cst2)는 적어도 하나의 절연막을 사이에 두고 형성된 하부 전극과 상부 전극을 포함한다. 제2 스토리지 캐패시터(Cst2)의 하부 전극은 제1 드레인 전극(DE1)으로, 상부 전극은 스토리지 전극(STE)으로 구현될 수 있다. 제2 스토리지 캐패시터(Cst2)는 스토리지 전극(STE)에 공급되는 공통전압을 이용하여, 제1 드레인 전극(DE1)을 통해 제1 화소 전극(PE1)에 인가된 전압을 소정의 기간 동안 유지할 수 있다. 즉, 제2 스토리지 캐패시터(Cst2)의 제1 드레인 전극(DE1)과 스토리지 전극(STE)은 용량성 결합(capacitively coupled)되어 있으므로, 제1 드레인 전극(DE1)에 충전된 정전용량을 소정의 기간 동안 유지할 수 있다. 제2 스토리지 캐패시터(Cst2)의 하부 전극과 상부 전극 사이에는 보호막(PAS)이 형성될 수 있다.The second storage capacitor Cst2 includes a lower electrode and an upper electrode formed with at least one insulating film therebetween. The lower electrode of the second storage capacitor Cst2 may be implemented as a first drain electrode DE1 and the upper electrode may be implemented as a storage electrode STE. The second storage capacitor Cst2 can maintain the voltage applied to the first pixel electrode PE1 through the first drain electrode DE1 for a predetermined period using a common voltage supplied to the storage electrode STE . That is, since the first drain electrode DE1 and the storage electrode STE of the second storage capacitor Cst2 are capacitively coupled, the capacitance charged in the first drain electrode DE1 is maintained for a predetermined period For a while. A protective film PAS may be formed between the lower electrode and the upper electrode of the second storage capacitor Cst2.

제3 스토리지 캐패시터(Cst3)는 적어도 하나의 절연막을 사이에 두고 형성된 하부 전극과 상부 전극을 포함한다. 제3 스토리지 캐패시터(Cst3)의 하부 전극은 제2 게이트 전극(GE2)으로, 상부 전극은 제2 드레인 전극(DE2)으로 구현될 수 있다. 제3 스토리지 캐패시터(Cst3)는 제2 게이트 전극(GE2)에 3D 제어라인(V3DL)을 통해 공급되는 소정의 전압을 이용하여 제2 드레인 전극(DE2)을 통해 제2 화소 전극(PE2)에 인가된 전압을 소정의 기간 동안 유지할 수 있다. 즉, 제2 스토리지 캐패시터(Cst2)의 제2 게이트 전극(GE2)과 제2 드레인 전극(DE2)은 용량성 결합(capacitively coupled)되어 있으므로, 제2 드레인 전극(DE2)에 충전된 정전용량을 소정의 기간 동안 유지할 수 있다. 제3 스토리지 캐패시터(Cst3)의 하부 전극과 상부 전극 사이에는 게이트 절연막(GI)이 형성될 수 있다.The third storage capacitor Cst3 includes a lower electrode and an upper electrode formed with at least one insulating film therebetween. The lower electrode of the third storage capacitor Cst3 may be implemented as a second gate electrode GE2 and the upper electrode may be implemented as a second drain electrode DE2. The third storage capacitor Cst3 is applied to the second pixel electrode PE2 through the second drain electrode DE2 using a predetermined voltage supplied through the 3D control line V3DL to the second gate electrode GE2 The voltage can be maintained for a predetermined period of time. That is, since the second gate electrode GE2 and the second drain electrode DE2 of the second storage capacitor Cst2 are capacitively coupled, the electrostatic capacitance charged in the second drain electrode DE2 is set to a predetermined Lt; / RTI > A gate insulating film GI may be formed between the lower electrode and the upper electrode of the third storage capacitor Cst3.

제4 스토리지 캐패시터(Cst4)는 적어도 하나의 절연막을 사이에 두고 형성된 하부 전극과 상부 전극을 포함한다. 제4 스토리지 캐패시터(Cst4)의 하부 전극은 제2 드레인 전극(DE2)으로, 상부 전극은 스토리지 전극(STE)으로 구현될 수 있다. 제4 스토리지 캐패시터(Cst4)는 스토리지 전극(STE)에 공급되는 공통전압을 이용하여 제2 드레인 전극(DE2)을 통해 제2 화소 전극(PE2)에 인가된 전압을 소정의 기간 동안 유지할 수 있다. 즉, 제4 스토리지 캐패시터(Cst4)의 제2 드레인 전극(DE2)과 스토리지 전극(STE)은 용량성 결합(capacitively coupled)되어 있으므로, 제2 드레인 전극(DE2)에 충전된 정전용량을 소정의 기간 동안 유지할 수 있다. 제4 스토리지 캐패시터(Cst4)의 하부 전극과 상부 전극 사이에는 보호막(PAS)이 형성될 수 있다.The fourth storage capacitor Cst4 includes a lower electrode and an upper electrode formed with at least one insulating film therebetween. The lower electrode of the fourth storage capacitor Cst4 may be implemented as a second drain electrode DE2, and the upper electrode may be implemented as a storage electrode STE. The fourth storage capacitor Cst4 may maintain a voltage applied to the second pixel electrode PE2 through the second drain electrode DE2 for a predetermined period using a common voltage supplied to the storage electrode STE. That is, since the second drain electrode DE2 and the storage electrode STE of the fourth storage capacitor Cst4 are capacitively coupled, the capacitance charged in the second drain electrode DE2 is maintained for a predetermined period For a while. A protective film PAS may be formed between the lower electrode and the upper electrode of the fourth storage capacitor Cst4.

도 4와 같이, 제1 스토리지 캐패시터(Cst1)의 하부 전극은 제2 스토리지 캐패시터(Cst2)의 하부 전극과 서로 다른 층에 위치하고, 제1 스토리지 캐패시터(Cst1)의 상부 전극은 제2 스토리지 캐패시터(Cst2)의 상부 전극과 서로 다른 층에 위치할 수 있다. 제3 스토리지 캐패시터(Cst3)의 하부 전극은 제4 스토리지 캐패시터(Cst4)의 하부 전극과 서로 다른 층에 위치하고, 제3 스토리지 캐패시터(Cst3)의 상부 전극은 제4 스토리지 캐패시터(Cst4)의 상부 전극과 서로 다른 층에 위치할 수 있다. 특히, 제1 스토리지 캐패시터(Cst1)의 상부 전극과 제2 스토리지 캐패시터(Cst2)의 하부 전극은 동일한 전극으로 구현되고, 제3 스토리지 캐패시터(Cst3)의 상부 전극과 제4 스토리지 캐패시터(Cst4)의 하부 전극은 동일한 전극으로 구현될 수 있다.4, the lower electrode of the first storage capacitor Cst1 is located on a different layer from the lower electrode of the second storage capacitor Cst2, and the upper electrode of the first storage capacitor Cst1 is located on the second storage capacitor Cst2 Lt; RTI ID = 0.0 > upper < / RTI > The lower electrode of the third storage capacitor Cst3 is located on a different layer from the lower electrode of the fourth storage capacitor Cst4 and the upper electrode of the third storage capacitor Cst3 is located on the upper electrode of the fourth storage capacitor Cst4. They can be located on different layers. Particularly, the upper electrode of the first storage capacitor Cst1 and the lower electrode of the second storage capacitor Cst2 are formed of the same electrode, and the upper electrode of the third storage capacitor Cst3 and the lower electrode of the fourth storage capacitor Cst4, The electrodes may be implemented with the same electrode.

또한, 제1 스토리지 캐패시터(Cst1)의 하부 전극은 제3 스토리지 캐패시터(Cst3)의 하부 전극과 서로 같은 층에 위치하고, 제1 스토리지 캐패시터(Cst1)의 상부 전극은 제3 스토리지 캐패시터(Cst3)의 상부 전극과 서로 같은 층에 위치할 수 있다. 제2 스토리지 캐패시터(Cst2)의 하부 전극은 제4 스토리지 캐패시터(Cst4)의 하부 전극과 서로 같은 층에 위치하고, 제2 스토리지 캐패시터(Cst2)의 상부 전극은 제4 스토리지 캐패시터(Cst4)의 상부 전극과 서로 같은 층에 위치할 수 있다.The lower electrode of the first storage capacitor Cst1 is located on the same layer as the lower electrode of the third storage capacitor Cst3 and the upper electrode of the first storage capacitor Cst1 is located on the upper side of the third storage capacitor Cst3. The electrodes can be located on the same layer with each other. The lower electrode of the second storage capacitor Cst2 is located on the same layer as the lower electrode of the fourth storage capacitor Cst4 and the upper electrode of the second storage capacitor Cst2 is positioned on the upper electrode of the fourth storage capacitor Cst4, They can be located on the same layer.

이상에서 살펴본 바와 같이, 제1 스토리지 캐패시터(Cst1)와 제2 스토리지 캐패시터(Cst2)는 메인 표시부(M)의 제1 화소 전극(PE1)에 인가된 전압을 소정의 기간 동안 유지하나, 제1 스토리지 캐패시터(Cst1)의 하부 전극은 제2 스토리지 캐패시터(Cst2)의 하부 전극과 서로 다른 층에 위치하고, 제1 스토리지 캐패시터(Cst1)의 상부 전극은 제2 스토리지 캐패시터(Cst2)의 상부 전극과 서로 다른 층에 위치한다. 또한, 제3 스토리지 캐패시터(Cst3)와 제4 스토리지 캐패시터(Cst4)는 보조 표시부(S)의 제2 화소 전극(PE2)에 인가된 전압을 소정의 기간 동안 유지하나, 제3 스토리지 캐패시터(Cst3)의 하부 전극은 제4 스토리지 캐패시터(Cst4)의 하부 전극과 서로 다른 층에 위치하고, 제3 스토리지 캐패시터(Cst3)의 상부 전극은 제4 스토리지 캐패시터(Cst4)의 상부 전극과 서로 다른 층에 위치한다. 즉, 본 발명은 스토리지 캐패시터들을 적층하여 형성함으로써, 스토리지 캐패시터들이 형성되는 면적을 줄일 수 있다. 그 결과, 본 발명은 픽셀의 개구율을 높일 수 있으므로, 입체영상 표시장치의 휘도를 높일 수 있다.
As described above, the first storage capacitor Cst1 and the second storage capacitor Cst2 maintain the voltage applied to the first pixel electrode PE1 of the main display unit M for a predetermined period of time, The lower electrode of the capacitor Cst1 is located on a different layer from the lower electrode of the second storage capacitor Cst2 and the upper electrode of the first storage capacitor Cst1 is connected to the upper electrode of the second storage capacitor Cst2, . The third storage capacitor Cst3 and the fourth storage capacitor Cst4 maintain the voltage applied to the second pixel electrode PE2 of the auxiliary display unit S for a predetermined period of time, The lower electrode of the fourth storage capacitor Cst4 is located on a different layer from the lower electrode of the fourth storage capacitor Cst4 and the upper electrode of the third storage capacitor Cst3 is located on a different layer from the upper electrode of the fourth storage capacitor Cst4. That is, by forming the storage capacitors by stacking, the area where the storage capacitors are formed can be reduced. As a result, since the aperture ratio of the pixel can be increased, the brightness of the stereoscopic image display device can be increased.

도 5는 도 3의 A-A'의 단면을 보여주는 또 다른 예시도면이다. 도 5에는 제1 내지 제4 스토리지 캐패시터들(Cst1, Cst2, Cst3, Cst4)이 나타나 있다. 도 5에 도시된 제1 내지 제4 스토리지 캐패시터들(Cst1, Cst2, Cst3, Cst4)은 도 4를 결부하여 설명한 바와 같다.5 is another exemplary view showing a cross section taken along the line A-A 'in Fig. FIG. 5 shows the first to fourth storage capacitors Cst1, Cst2, Cst3 and Cst4. The first to fourth storage capacitors Cst1, Cst2, Cst3, and Cst4 shown in FIG. 5 are as described with reference to FIG.

다만, 도 5를 참조하면, 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2)이 형성된 영역의 보호막(PAS)의 두께(T1)는 그 외 다른 영역의 보호막(PAS)의 두께(T2)보다 얇다. 보호막(PAS)이 포토 아크릴(photo acryl)과 같이 유전율이 낮은 물질로 형성되는 경우, 도 5와 같이 제1 드레인 전극(DE1)과 제2 드레인 전극(DE2)이 형성된 영역의 보호막(PAS)의 두께(T1)를 그 외 다른 영역의 보호막(PAS)의 두께(T2)보다 얇게 함으로써, 제2 스토리지 캐패시터(Cst2)의 하부 전극과 상부 전극 간의 거리를 줄이고 제4 스토리지 캐패시터(Cst4)의 하부 전극과 상부 전극 간의 거리를 줄일 수 있다. 그러므로, 본 발명은 제2 스토리지 캐패시터(Cst2)의 용량과 제4 스토리지 캐패시터(Cst4)의 용량을 늘릴 수 있다. 즉, 본 발명은 화소 전극과 접속되는 스토리지 캐패시터의 하부 전극이 형성된 영역의 보호막의 두께를 그 외 다른 영역의 보호막의 두께보다 얇게 한다. 그 결과, 본 발명은 스토리지 캐패시터의 하부 전극과 상부 전극 간의 거리를 줄일 수 있으므로, 스토리지 캐패시터의 용량을 늘릴 수 있다.
5, the thickness T1 of the protective film PAS in the region where the first drain electrode DE1 and the second drain electrode DE2 are formed is smaller than the thickness T2 of the protective film PAS in the other region ). When the passivation layer PAS is formed of a material having a low dielectric constant such as photo acryl, the passivation layer PAS of the region where the first and the second drain electrodes DE1 and DE2 are formed, The distance between the lower electrode and the upper electrode of the second storage capacitor Cst2 may be reduced and the distance between the lower electrode of the fourth storage capacitor Cst4 and the lower electrode of the fourth storage capacitor Cst4 may be reduced by making the thickness T1 thinner than the thickness T2 of the protective film PAS in other areas. And the upper electrode can be reduced. Therefore, the present invention can increase the capacitance of the second storage capacitor Cst2 and the capacitance of the fourth storage capacitor Cst4. That is, according to the present invention, the thickness of the protective film of the region where the lower electrode of the storage capacitor connected to the pixel electrode is formed is made thinner than the thickness of the protective film of the other regions. As a result, since the distance between the lower electrode and the upper electrode of the storage capacitor can be reduced, the capacity of the storage capacitor can be increased.

도 6은 본 발명의 실시 예에 따른 서브 픽셀의 등가 회로도이다. 도 6을 참조하면, 표시패널(10)의 하부 기판상에 게이트 라인(GL)과 데이터 라인(DL)의 교차영역마다 서브 픽셀(SP)들이 형성된다. 서브 픽셀(SP)들 각각은 2D 모드와 3D 모드에서 비디오 영상을 표시하는 메인 표시부(M)와, 2D 모드에서 비디오 영상을 표시하나 3D 모드에서 블랙 영상을 표시하는 보조 표시부(S)를 포함한다. 즉, 보조 표시부(S)는 액티브 블랙 스트라이프(active black stripe)의 역할을 한다6 is an equivalent circuit diagram of a subpixel according to an embodiment of the present invention. Referring to FIG. 6, subpixels SP are formed on the lower substrate of the display panel 10 for each intersection region of the gate line GL and the data line DL. Each of the sub-pixels SP includes a main display M for displaying a video image in a 2D mode and a 3D mode, and an auxiliary display S for displaying a video image in a 2D mode but displaying a black image in a 3D mode . That is, the auxiliary display unit S serves as an active black stripe

메인 표시부(M)는 제1 TFT(T1), 제1 액정셀(Clc1), 제1 스토리지 캐패시터(Cst1), 제2 스토리지 캐패시터(Cst2) 등을 포함한다. 제1 TFT(T1)는 게이트 라인(GL)에 접속된 제1 게이트 전극(GE1), 데이터 라인(DL)에 접속된 제1 소스 전극(SE1), 제1 화소 전극(PE1)에 접속된 제1 드레인 전극(DE1)을 포함한다. 그러므로, 제1 TFT(T1)는 게이트 라인(GL)의 게이트 펄스에 응답하여 데이터 라인(DL)의 데이터 전압을 제1 화소 전극(PE1)에 공급한다. 메인 표시부(M)의 제1 액정셀(Clc1)은 제1 화소 전극(PE1)과 공통전극의 전계에 의해 액정을 구동하여 화상을 표시한다. 제1 스토리지 캐패시터(Cst1)의 하부 전극은 3D 제어라인(V3DL)에 접속된 제2 게이트 전극(GE2)으로 구현되고, 상부 전극은 제1 화소 전극(PE1)에 접속된 제1 드레인 전극(DE1)으로 구현된다. 제1 스토리지 캐패시터(Cst1)는 제2 게이트 전극(GE2)에 3D 제어라인(V3DL)을 통해 공급되는 전압을 이용하여 제1 드레인 전극(DE1)을 통해 제1 화소 전극(PE1)에 인가된 전압을 소정의 기간 동안 유지할 수 있다. 제2 스토리지 캐패시터(Cst2)의 하부 전극은 제1 화소 전극(PE1)에 접속된 제1 드레인 전극(DE1)으로 구현되고, 상부 전극은 공통전압 라인(VcomL)에 접속된 스토리지 전극(STE)으로 구현된다. 제2 스토리지 캐패시터(Cst2)는 스토리지 전극(STE)에 공급되는 공통전압을 이용하여 제1 드레인 전극(DE1)을 통해 제1 화소 전극(PE1)에 인가된 전압을 소정의 기간 동안 유지할 수 있다.The main display unit M includes a first TFT T1, a first liquid crystal cell Clc1, a first storage capacitor Cst1, a second storage capacitor Cst2, and the like. The first TFT T1 includes a first gate electrode GE1 connected to the gate line GL, a first source electrode SE1 connected to the data line DL, a first electrode connected to the first pixel electrode PE1 1 drain electrode DE1. Therefore, the first TFT T1 supplies the data voltage of the data line DL to the first pixel electrode PE1 in response to the gate pulse of the gate line GL. The first liquid crystal cell Clc1 of the main display section M drives the liquid crystal by the electric field of the first pixel electrode PE1 and the common electrode to display an image. The lower electrode of the first storage capacitor Cst1 is implemented as a second gate electrode GE2 connected to the 3D control line V3DL and the upper electrode is formed of a first drain electrode DE1 connected to the first pixel electrode PE1 ). The first storage capacitor Cst1 is connected to the first pixel electrode PE1 through the first drain electrode DE1 using the voltage supplied through the 3D control line V3DL to the second gate electrode GE2, For a predetermined period of time. The lower electrode of the second storage capacitor Cst2 is implemented as a first drain electrode DE1 connected to the first pixel electrode PE1 and the upper electrode is formed as a storage electrode STE connected to the common voltage line VcomL . The second storage capacitor Cst2 may maintain a voltage applied to the first pixel electrode PE1 through the first drain electrode DE1 for a predetermined period of time using a common voltage supplied to the storage electrode STE.

보조 표시부(S)는 제2 TFT(T2), 제3 TFT(T3), 제2 액정셀(Clc2), 제3 스토리지 캐패시터(Cst3), 제4 스토리지 캐패시터(Cst4) 등을 포함한다. 제2 TFT(T2)는 게이트 라인(GL)에 접속된 제1 게이트 전극(GE1), 데이터 라인(DL)에 접속된 제1 소스 전극(SE1), 제2 화소 전극(PE2)에 접속된 제2 드레인 전극(DE2)을 포함한다. 제2 드레인 전극(DE2)은 제2 컨택홀(CNT2)을 통해 제2 화소 전극(PE2)과 접속된다. 그러므로, 제2 TFT(T2)는 게이트 라인(GL)의 게이트 펄스에 응답하여 데이터 라인(DL)의 데이터 전압을 제1 화소 전극(PE1)에 공급한다. 제3 TFT(T3)는 3D 제어라인(V3DL)에 접속된 제2 게이트 전극(GE2), 공통전압 라인(VcomL)에 접속된 제2 소스 전극(SE2), 제2 화소 전극(PE2)에 접속된 제2 드레인 전극(DE2)을 포함한다. 제2 소스 전극(SE2)은 제3 컨택홀(CNT3)을 통해 공통전압 라인(VcomL)에 접속된다. 그러므로, 제3 TFT(T3)는 3D 제어라인(V3DL)의 3D 제어전압에 응답하여 공통전압 라인(VcomL)의 공통전압을 제2 화소 전극(PE2)에 공급한다. 보조 표시부(S)의 제2 액정셀(Clc2)은 제2 화소 전극(PE2)과 공통전극의 전계에 의해 액정을 구동하여 화상을 표시한다. 제3 스토리지 캐패시터(Cst3)의 하부 전극은 3D 제어라인(V3DL)에 접속된 제2 게이트 전극(GE2)으로 구현되고, 상부 전극은 제2 화소 전극(PE2)에 접속된 제2 드레인 전극(DE2)으로 구현된다. 제3 스토리지 캐패시터(Cst3)는 제2 게이트 전극(GE2)에 3D 제어라인(V3DL)을 통해 공급되는 전압을 이용하여 제2 드레인 전극(DE2)을 통해 제2 화소 전극(PE2)에 인가된 전압을 소정의 기간 동안 유지할 수 있다. 제4 스토리지 캐패시터(Cst4)의 하부 전극은 제2 화소 전극(PE2)에 접속된 제2 드레인 전극(DE2)으로 구현되고, 상부 전극은 공통전압 라인(VcomL)에 접속된 스토리지 전극(STE)으로 구현된다. 제4 스토리지 캐패시터(Cst4)는 스토리지 전극(STE)에 공급되는 공통전압을 이용하여 제2 드레인 전극(DE2)을 통해 제2 화소 전극(PE2)에 인가된 전압을 소정의 기간 동안 유지할 수 있다.The auxiliary display unit S includes a second TFT T2, a third TFT T3, a second liquid crystal cell Clc2, a third storage capacitor Cst3, a fourth storage capacitor Cst4, and the like. The second TFT T2 includes a first gate electrode GE1 connected to the gate line GL, a first source electrode SE1 connected to the data line DL, a first gate electrode GE1 connected to the second pixel electrode PE2, 2 drain electrode DE2. And the second drain electrode DE2 is connected to the second pixel electrode PE2 through the second contact hole CNT2. Therefore, the second TFT T2 supplies the data voltage of the data line DL to the first pixel electrode PE1 in response to the gate pulse of the gate line GL. The third TFT T3 is connected to the second gate electrode GE2 connected to the 3D control line V3DL, the second source electrode SE2 connected to the common voltage line VcomL and the second source electrode SE2 connected to the second pixel electrode PE2 And a second drain electrode DE2. And the second source electrode SE2 is connected to the common voltage line VcomL through the third contact hole CNT3. Therefore, the third TFT T3 supplies the common voltage of the common voltage line VcomL to the second pixel electrode PE2 in response to the 3D control voltage of the 3D control line V3DL. The second liquid crystal cell Clc2 of the auxiliary display unit S drives the liquid crystal by the electric field of the second pixel electrode PE2 and the common electrode to display an image. The lower electrode of the third storage capacitor Cst3 is implemented as a second gate electrode GE2 connected to the 3D control line V3DL and the upper electrode is formed as a second drain electrode DE2 connected to the second pixel electrode PE2 ). The third storage capacitor Cst3 is a voltage applied to the second pixel electrode PE2 through the second drain electrode DE2 using the voltage supplied through the 3D control line V3DL to the second gate electrode GE2 For a predetermined period of time. The lower electrode of the fourth storage capacitor Cst4 is realized as the second drain electrode DE2 connected to the second pixel electrode PE2 and the upper electrode is formed as the storage electrode STE connected to the common voltage line VcomL . The fourth storage capacitor Cst4 may maintain a voltage applied to the second pixel electrode PE2 through the second drain electrode DE2 for a predetermined period using a common voltage supplied to the storage electrode STE.

한편, 본 발명의 실시예에 따른 표시패널(10)의 액정모드는 TN 모드, VA 모드, IPS 모드, FFS 모드 등의 어떠한 액정모드로도 구현될 수 있다. 또한, 본 발명의 표시패널(10)은 노멀리 블랙(normally black) 모드로 구현된 것을 중심으로 설명하였음에 주의하여야 한다. 또한, 본 발명의 실시예에 따른 제1 TFT(T1), 제2 TFT(T2), 및 제3 TFT(T3)는 N 타입 MOS-FET으로 구현된 것을 중심으로 설명하였지만, P 타입 MOS-FET으로 구현될 수도 있다.
Meanwhile, the liquid crystal mode of the display panel 10 according to the embodiment of the present invention can be implemented in any liquid crystal mode such as a TN mode, a VA mode, an IPS mode, and an FFS mode. It should be noted that the display panel 10 of the present invention has been described mainly in the case of a normally black mode. Although the first TFT (T1), the second TFT (T2), and the third TFT (T3) according to the exemplary embodiment of the present invention are described as being implemented as N-type MOS-FETs, .

도 7은 2D 모드에서 게이트 펄스, 데이터 전압, 3D 제어전압, 메인 표시부의 제1 화소 전극의 전압 변화, 및 보조 표시부의 제2 화소 전극의 전압 변화를 보여주는 파형도이다. 도 7에는 제k(k는 자연수) 게이트 라인(GLk)에 공급되는 제k 게이트 펄스(GPk), 제j(j는 자연수) 데이터 라인(DLj)에 공급되는 데이터 전압(Vdata)이 나타나 있다. 또한, 도 7에는 제k 게이트 라인(GLk)과 제j 데이터 라인(DLj)에 접속된 서브 픽셀(SP)의 메인 표시부(M)의 제1 화소 전극(PE1)의 전압 변화, 및 보조 표시부(S)의 제2 화소 전극(PE2)의 전압 변화가 나타나 있다.7 is a waveform diagram showing a gate pulse, a data voltage, a 3D control voltage, a voltage change of the first pixel electrode of the main display unit, and a voltage change of the second pixel electrode of the auxiliary display unit in the 2D mode. 7 shows a k-th gate pulse GPk supplied to the k-th (k is a natural number) gate line GLk and a data voltage Vdata supplied to the j-th (j is a natural number) data line DLj. 7 shows a change in the voltage of the first pixel electrode PE1 of the main display section M of the subpixel SP connected to the kth gate line GLk and the jth data line DLj, S of the second pixel electrode PE2.

도 7을 참조하면, 게이트 구동회로(110)는 제1 내지 제n 게이트 라인들(GL1~GLn)에 제1 내지 제n 게이트 펄스들(GP1~GPn)을 순차적으로 출력한다. 예를 들어, 게이트 구동회로(110)는 도 7과 같이 제k 게이트 펄스(GPk), 및 제k+1 게이트 펄스(GPk+1)를 순차적으로 출력한다. 게이트 펄스(GPk)는 제1 로직 레벨 전압과 제2 로직 레벨 전압 사이에서 스윙한다. 게이트 펄스(GPk)는 소정의 기간 동안 제2 로직 레벨 전압으로 발생한다. 예를 들어, 게이트 펄스(GPk)는 1 수평기간(horizontal period) 동안 제2 로직 레벨 전압으로 발생할 수 있다. 1 수평기간은 표시패널(10)에서 1 라인의 픽셀들에 데이터 전압이 공급되는 1 라인 스캐닝 기간을 의미한다. 한편, 제1 로직 레벨 전압은 게이트 로우 전압(VGL), 제2 로직 레벨 전압은 게이트 하이 전압(VGH)으로 구현될 수 있다.Referring to FIG. 7, the gate driving circuit 110 sequentially outputs the first to n-th gate pulses GP1 to GPn to the first to nth gate lines GL1 to GLn. For example, the gate driving circuit 110 sequentially outputs the k-th gate pulse GPk and the (k + 1) -th gate pulse GPk + 1 as shown in FIG. The gate pulse GPk swings between the first logic level voltage and the second logic level voltage. The gate pulse GPk is generated with a second logic level voltage for a predetermined period. For example, the gate pulse GPk may occur at a second logic level voltage for one horizontal period. One horizontal period means a one-line scanning period in which a data voltage is supplied to pixels of one line in the display panel 10. [ On the other hand, the first logic level voltage may be implemented as a gate low voltage (VGL), and the second logic level voltage may be implemented as a gate high voltage (VGH).

데이터 구동회로(120)는 게이트 펄스(GP)들과 동기되는 데이터 전압들(Vdata)을 제j 데이터 라인(DLj)에 출력한다. 데이터 전압들(Vdata)은 공통전압(Vcom)보다 높은 레벨인 정극성의 전압 또는 공통전압(Vcom)보다 낮은 레벨인 부극성의 전압으로 발생할 수 있다. 도 7에서는 1 프레임 기간 동안 정극성의 데이터 전압(Vdata)이 제j 데이터 라인(DLj)에 공급되는 것을 예시하였으나, 이에 한정되지 않음에 주의하여야 한다. 한편, 표시패널(10)에 데이터 전압 인가 방식은 도트 인버전 방식, 2 수평 인버전 방식, 2 수직 인버전 방식, 라인 인버전 방식, 및 프레임 인버전 방식 등 어떠한 구동 방식으로도 구현될 수 있음에 주의하여야 한다. 3D 제어전압 발생회로(130)는 2D 모드에서 제1 로직 레벨 전압의 3D 제어전압(V3D)을 3D 제어라인(V3DL)에 공급한다.
The data driving circuit 120 outputs the data voltages Vdata synchronized with the gate pulses GP to the j-th data line DLj. The data voltages Vdata may be generated with a positive polarity voltage higher than the common voltage Vcom or a negative polarity voltage lower than the common voltage Vcom. In FIG. 7, it is illustrated that the positive data voltage (Vdata) is supplied to the j-th data line (DLj) during one frame period, but it is not limited thereto. On the other hand, the data voltage applying method for the display panel 10 can be implemented by any driving method such as a dot inversion method, a two horizontal inversion method, a two vertical inversion method, a line inversion method, and a frame inversion method . The 3D control voltage generating circuit 130 supplies the 3D control voltage V3D of the first logic level voltage to the 3D control line V3DL in the 2D mode.

도 8은 2D 모드에서 픽셀의 동작을 보여주는 도면이다. 이하에서, 도 6 내지 도 8을 결부하여 2D 모드에서 픽셀의 서브 픽셀들 각각의 메인 표시부와 보조 표시부의 동작을 상세히 설명한다.8 is a diagram showing the operation of a pixel in the 2D mode. Hereinafter, the operation of the main display unit and the auxiliary display unit of each of the sub-pixels of the pixel in the 2D mode will be described in detail with reference to FIGS. 6 to 8. FIG.

메인 표시부(M)의 제1 TFT(T1)는 제2 로직 레벨 전압의 제k 게이트 펄스(GPk)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, 메인 표시부(M)의 제1 화소 전극(PE1)에는 도 7과 같이 데이터 전압(Vdata)이 공급된다. 그러므로, 메인 표시부(M)의 제1 액정셀(Clc1)은 제1 화소 전극(PE1)과 공통전극 간의 전압 차에 의해 액정을 구동하여 화상을 표시한다.The first TFT T1 of the main display section M is turned on in response to the kth gate pulse GPk of the second logic level voltage. The data voltage Vdata is supplied to the first pixel electrode PE1 of the main display section M as shown in FIG. 7 due to the turn-on of the first TFT T1. Therefore, the first liquid crystal cell Clc1 of the main display section M drives the liquid crystal by the voltage difference between the first pixel electrode PE1 and the common electrode to display an image.

보조 표시부(A)의 제2 TFT(T2)는 제2 로직 레벨 전압의 제k 게이트 펄스(GPk)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 보조 표시부(S)의 제2 화소 전극(PE2)에는 도 7과 같이 데이터 전압(Vdata)이 공급된다. 보조 표시부(S)의 제3 TFT(T3)는 제1 로직 레벨 전압의 3D 제어전압(V3D)에 의해 턴-오프된다. 따라서, 보조 표시부(S)의 제2 액정셀(Clc2)은 제2 화소 전극(PE2)과 공통전극 간의 전압 차에 의해 액정을 구동하여 화상을 표시한다.The second TFT T2 of the auxiliary display portion A is turned on in response to the k-th gate pulse GPk of the second logic level voltage. Due to the turn-on of the second TFT T2, the data voltage Vdata is supplied to the second pixel electrode PE2 of the sub display unit S as shown in Fig. The third TFT T3 of the auxiliary display section S is turned off by the 3D control voltage V3D of the first logic level voltage. Therefore, the second liquid crystal cell Clc2 of the sub display unit S drives the liquid crystal by the voltage difference between the second pixel electrode PE2 and the common electrode to display an image.

결국, 2D 모드에서 서브 픽셀의 메인 표시부(M)와 보조 표시부(S)는 모두 화상을 표시한다. 즉, 본 발명은 2D 모드에서 서브 픽셀들 각각의 메인 표시부(M)와 보조 표시부(S)는 모두 화상을 표시함과 동시에 화상을 차단하는 블랙 스트라이프가 없으므로, 종래 기술에서 문제되었던 입체영상 표시장치의 2D 휘도 감소 문제를 해결할 수 있다.
As a result, in the 2D mode, both the main display section M and the sub display section S of the subpixel display an image. That is, in the 2D mode, since there is no black stripe in which both the main display portion M and the auxiliary display portion S of each of the subpixels display an image and block an image, the stereoscopic image display device It is possible to solve the problem of the 2D luminance reduction of the display device.

도 9는 3D 모드에서 게이트 펄스, 데이터 전압, 3D 제어전압, 메인 표시부의 제1 화소 전극의 전압 변화, 및 보조 표시부의 제2 화소 전극의 전압 변화를 보여주는 파형도이다. 도 9에는 제k(k는 자연수) 게이트 라인(GLk)에 공급되는 제k 게이트 펄스(GPk), 제j(j는 자연수) 데이터 라인(DLj)에 공급되는 데이터 전압(Vdata)이 나타나 있다. 또한, 도 9에는 제k 게이트 라인(GLk)과 제j 데이터 라인(DLj)에 접속된 서브 픽셀(SP)의 메인 표시부(M)의 제1 화소 전극(PE1)의 전압 변화, 및 보조 표시부(S)의 제2 화소 전극(PE2)의 전압 변화가 나타나 있다.9 is a waveform diagram showing a gate pulse, a data voltage, a 3D control voltage, a voltage change of the first pixel electrode of the main display unit, and a voltage change of the second pixel electrode of the auxiliary display unit in the 3D mode. 9 shows the data voltage Vdata supplied to the kth gate pulse GPk and the jth (natural number) data line DLj supplied to the kth (k is a natural number) gate line GLk. 9 shows a change in the voltage of the first pixel electrode PE1 of the main display section M of the subpixel SP connected to the kth gate line GLk and the jth data line DLj, S of the second pixel electrode PE2.

도 9를 참조하면, 제k 및 제k+1 게이트 펄스(GPk, GPk+1)와 데이터 전압(Vdata)은 도 4에서 설명한 바와 같다. 다만, 3D 제어전압 발생회로(130)는 3D 모드에서 제2 로직 레벨 전압의 3D 제어전압(V3D)을 3D 제어라인(V3DL)에 공급한다.
Referring to FIG. 9, the kth and k + 1 gate pulses GPk and GPk + 1 and the data voltage Vdata are as described in FIG. However, the 3D control voltage generating circuit 130 supplies the 3D control voltage V3D of the second logic level voltage to the 3D control line V3DL in the 3D mode.

도 10은 3D 모드에서 픽셀의 동작을 보여주는 도면이다. 이하에서, 도 6, 도 9, 및 도 10을 결부하여 3D 모드에서 픽셀의 서브 픽셀들 각각의 메인 표시부와 보조 표시부의 동작을 상세히 설명한다.10 is a diagram showing the operation of a pixel in the 3D mode. 6, 9, and 10, the operation of the main display unit and the auxiliary display unit of each of the sub-pixels of the pixel in the 3D mode will be described in detail.

메인 표시부(M)의 제1 TFT(T1)는 제2 로직 레벨 전압의 제k 게이트 펄스(GPk)에 응답하여 턴-온된다. 제1 TFT(T1)의 턴-온으로 인해, 메인 표시부(M)의 제1 화소 전극(PE1)에는 도 9와 같이 데이터 전압(Vdata)이 공급된다. 그러므로, 메인 표시부(M)의 제1 액정셀(Clc1)은 제1 화소 전극(PE1)과 공통전극 간의 전압 차에 의해 액정을 구동하여 화상을 표시한다.The first TFT T1 of the main display section M is turned on in response to the kth gate pulse GPk of the second logic level voltage. The data voltage Vdata is supplied to the first pixel electrode PE1 of the main display section M due to the turn-on of the first TFT T1. Therefore, the first liquid crystal cell Clc1 of the main display section M drives the liquid crystal by the voltage difference between the first pixel electrode PE1 and the common electrode to display an image.

보조 표시부(S)의 제2 TFT(T2)는 제2 로직 레벨 전압의 제k 게이트 펄스(GPk)에 응답하여 턴-온된다. 제2 TFT(T2)의 턴-온으로 인해, 보조 표시부(S)의 제2 화소 전극(PE2)에는 도 9와 같이 데이터 전압(Vdata)이 공급된다. 보조 표시부(S)의 제3 TFT(T3)는 제2 로직 레벨 전압의 3D 제어전압(V3D)에 응답하여 턴-온된다. 제3 TFT(T3)의 턴-온으로 인해, 보조 표시부(S)의 제2 화소 전극(PE2)은 공통전극에 접속된다. 따라서, 보조 표시부(S)의 제2 화소 전극(PE2)의 전압(Vp2)은 도 9와 같이 공통전압(Vcom)으로 방전된다. 그러므로, 보조 표시부(S)의 제2 화소 전극(PE2)과 공통전극 간에 전압 차가 발생하지 않으므로, 보조 표시부(S)는 도 10과 같이 블랙을 표시한다. 한편, 본 발명의 표시패널(10)은 노멀리 블랙(normally black) 모드로 구현된 것을 중심으로 설명하였음에 주의하여야 한다.The second TFT T2 of the sub display unit S is turned on in response to the kth gate pulse GPk of the second logic level voltage. Due to the turn-on of the second TFT T2, the data voltage Vdata is supplied to the second pixel electrode PE2 of the sub display unit S as shown in Fig. The third TFT T3 of the auxiliary display unit S is turned on in response to the 3D control voltage V3D of the second logic level voltage. Due to the turn-on of the third TFT T3, the second pixel electrode PE2 of the sub display unit S is connected to the common electrode. Therefore, the voltage Vp2 of the second pixel electrode PE2 of the sub display unit S is discharged at the common voltage Vcom as shown in Fig. Therefore, a voltage difference does not occur between the second pixel electrode PE2 of the auxiliary display unit S and the common electrode, so that the auxiliary display unit S displays black as shown in Fig. It should be noted that the display panel 10 of the present invention has been described mainly with respect to the implementation in the normally black mode.

결국, 3D 모드에서 서브 픽셀의 메인 표시부(M)는 화상을 표시하나, 보조 표시부(S)는 블랙을 표시한다. 즉, 본 발명은 3D 모드에서 서브 픽셀들 각각의 보조 표시부(S)가 블랙을 표시하기 때문에, 보조 표시부(S)를 블랙 스트라이프로 기능 하도록 할 수 있다.
As a result, in the 3D mode, the main display section M of the subpixel displays an image, while the sub display section S displays black. That is, since the sub display unit S of each of the sub pixels displays black in the 3D mode, the auxiliary display unit S can function as a black stripe.

이상에서 살펴본 바와 같이, 본 발명은 제1 스토리지 캐패시터와 제2 스토리지 캐패시터를 이용하여 메인 표시부의 제1 화소 전극에 인가된 전압을 소정의 기간 동안 유지하나, 제1 스토리지 캐패시터의 하부 전극을 제2 스토리지 캐패시터의 하부 전극과 서로 다른 층에 형성하고, 제1 스토리지 캐패시터의 상부 전극은 제2 스토리지 캐패시터의 상부 전극과 서로 다른 층에 형성한다. 또한, 본 발명은 제3 스토리지 캐패시터와 제4 스토리지 캐패시터를 이용하여 보조 표시부의 제2 화소 전극에 인가된 전압을 소정의 기간 동안 유지하나, 제3 스토리지 캐패시터의 하부 전극을 제4 스토리지 캐패시터의 하부 전극과 서로 다른 층에 형성하고, 제3 스토리지 캐패시터의 상부 전극을 제4 스토리지 캐패시터의 상부 전극과 서로 다른 층에 형성한다. 즉, 본 발명은 메인 표시부의 제1 화소 전극에 인가된 전압을 소정의 기간 동안 유지하기 위한 제1 스토리지 캐패시터와 제2 스토리지 캐패시터를 적층하여 형성하고, 보조 표시부의 제2 화소 전극에 인가된 전압을 소정의 기간 동안 유지하기 위한 제3 스토리지 캐패시터와 제4 스토리지 캐패시터를 적층하여 형성한다. 그 결과, 본 발명은 스토리지 캐패시터들이 형성되는 면적을 줄일 수 있으므로, 픽셀의 개구율을 높일 수 있다. 이로 인해, 본 발명은 입체영상 표시장치의 휘도를 높일 수 있다.As described above, according to the present invention, the voltage applied to the first pixel electrode of the main display unit is maintained for a predetermined period by using the first storage capacitor and the second storage capacitor, and the lower electrode of the first storage capacitor is maintained at the second And the upper electrode of the first storage capacitor is formed on a different layer from the upper electrode of the second storage capacitor. According to the present invention, the voltage applied to the second pixel electrode of the auxiliary display unit is maintained for a predetermined period by using the third storage capacitor and the fourth storage capacitor, and the lower electrode of the third storage capacitor is connected to the lower And the upper electrode of the third storage capacitor is formed in a different layer from the upper electrode of the fourth storage capacitor. That is, according to the present invention, a first storage capacitor and a second storage capacitor for holding the voltage applied to the first pixel electrode of the main display unit for a predetermined period are formed by stacking, and the voltage applied to the second pixel electrode of the auxiliary display unit A third storage capacitor and a fourth storage capacitor for maintaining the first storage capacitor for a predetermined period. As a result, the present invention can reduce the area in which storage capacitors are formed, thereby increasing the aperture ratio of the pixels. Therefore, the present invention can increase the brightness of the stereoscopic image display device.

또한, 본 발명은 화소 전극과 접속되는 스토리지 캐패시터의 하부 전극이 형성된 영역의 보호막의 두께를 그 외 다른 영역의 보호막의 두께보다 얇게 한다. 그 결과, 본 발명은 스토리지 캐패시터의 하부 전극과 상부 전극 간의 거리를 줄일 수 있으므로, 스토리지 캐패시터의 용량을 늘릴 수 있다.In addition, the present invention makes the thickness of the protective film of the area where the lower electrode of the storage capacitor connected to the pixel electrode is formed thinner than the thickness of the protective film of the other areas. As a result, since the distance between the lower electrode and the upper electrode of the storage capacitor can be reduced, the capacity of the storage capacitor can be increased.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위 내에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명은 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the present invention should not be limited to the details described in the detailed description, but should be defined by the claims.

10: 표시패널 11a: 상부 편광판
11b: 하부 편광판 20: 편광안경
30: 패턴 리타더 31: 제1 리타더
32: 제2 리타더 110: 게이트 구동부
120: 데이터 구동부 130: 3D 제어전압 발생회로
140: 타이밍 컨트롤러 150: 호스트 시스템
SP: 서브 픽셀 M: 메인 표시부
A: 보조 표시부10: Display panel 11a: Upper polarizer plate
11b: lower polarizer plate 20: polarizing glasses
30: pattern retarder 31: first retarder
32: second retarder 110: gate driver
120: Data driver 130: 3D control voltage generating circuit
140: timing controller 150: host system
SP: subpixel M: main display
A: auxiliary display

Claims (12)

데이터 라인들과 상기 데이터 라인들과 교차하는 게이트 라인들, 상기 데이터 라인들과 상기 게이트 라인들의 교차영역마다 형성된 서브 픽셀들을 구비하는 표시패널을 포함하고,
상기 서브 픽셀들 각각은,
제1 화소 전극에 공급되는 전압을 소정의 기간 동안 유지하기 위한 제1 스토리지 캐패시터와 제2 스토리지 캐패시터를 구비하는 메인 표시부; 및
제2 화소 전극에 공급되는 전압을 상기 소정의 기간 동안 유지하기 위한 제3 스토리지 캐패시터와 제4 스토리지 캐패시터를 구비하는 보조 표시부를 포함하고,
상기 제1 스토리지 캐패시터의 하부 전극은 상기 제2 스토리지 캐패시터의 하부 전극과 서로 다른 층에 위치하고, 상기 제1 스토리지 캐패시터의 상부 전극은 상기 제2 스토리지 캐패시터의 상부 전극과 서로 다른 층에 위치하며,
상기 제3 스토리지 캐패시터의 하부 전극은 상기 제4 스토리지 캐패시터의 하부 전극과 서로 다른 층에 위치하고, 상기 제3 스토리지 캐패시터의 상부 전극은 상기 제4 스토리지 캐패시터의 상부 전극과 서로 다른 층에 위치하고,
상기 제2 및 상기 제4 스토리지 캐패시터의 하부 전극과 상부 전극 사이에 위치하는 보호막을 더 포함하고,
상기 제2 및 상기 제4 스토리지 캐패시터의 하부 전극과 상부 전극 사이에 위치하는 보호막의 두께는 다른 영역에 위치하는 보호막의 두께보다 얇은 것을 특징으로 하는 입체영상 표시장치.And a display panel having gate lines crossing the data lines and the data lines, and subpixels formed at intersections of the data lines and the gate lines,
Each of the sub-
A main display unit having a first storage capacitor and a second storage capacitor for maintaining a voltage supplied to the first pixel electrode for a predetermined period; And
And an auxiliary display unit having a third storage capacitor and a fourth storage capacitor for maintaining the voltage supplied to the second pixel electrode for the predetermined period,
The lower electrode of the first storage capacitor is located on a different layer from the lower electrode of the second storage capacitor and the upper electrode of the first storage capacitor is located on a different layer from the upper electrode of the second storage capacitor,
The lower electrode of the third storage capacitor is located on a different layer from the lower electrode of the fourth storage capacitor, the upper electrode of the third storage capacitor is located on a different layer from the upper electrode of the fourth storage capacitor,
And a protective film located between the lower electrode and the upper electrode of the second and fourth storage capacitors,
And the thickness of the protective film located between the lower electrode and the upper electrode of the second and fourth storage capacitors is thinner than the thickness of the protective film located in another region. 제 1 항에 있어서,
상기 제1 스토리지 캐패시터의 하부 전극은 상기 제3 스토리지 캐패시터의 하부 전극과 서로 같은 층에 위치하고, 상기 제1 스토리지 캐패시터의 상부 전극은 상기 제3 스토리지 캐패시터의 상부 전극과 서로 같은 층에 위치하며,
상기 제2 스토리지 캐패시터의 하부 전극은 상기 제4 스토리지 캐패시터의 하부 전극과 서로 같은 층에 위치하고, 상기 제2 스토리지 캐패시터의 상부 전극은 상기 제4 스토리지 캐패시터의 상부 전극과 서로 같은 층에 위치하는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 1,
The lower electrode of the first storage capacitor is located on the same layer as the lower electrode of the third storage capacitor and the upper electrode of the first storage capacitor is located on the same layer as the upper electrode of the third storage capacitor,
The lower electrode of the second storage capacitor is located on the same layer as the lower electrode of the fourth storage capacitor and the upper electrode of the second storage capacitor is located on the same layer as the upper electrode of the fourth storage capacitor Dimensional image display device. 제 2 항에 있어서,
상기 제1 스토리지 캐패시터의 하부 전극은 3D 제어라인에 접속된 제2 게이트 전극이고, 상부 전극은 상기 제1 화소 전극에 접속된 제1 드레인 전극이며,
상기 제2 스토리지 캐패시터의 하부 전극은 상기 제1 드레인 전극이고, 상부 전극은 공통전압 라인에 접속된 스토리지 전극이며,
상기 제3 스토리지 캐패시터의 하부 전극은 상기 제2 게이트 전극이고, 상부 전극은 상기 제2 화소 전극에 접속된 제2 드레인 전극이며,
상기 제4 스토리지 캐패시터의 하부 전극은 상기 제2 드레인 전극이고, 상부 전극은 상기 스토리지 전극인 것을 특징으로 하는 입체영상 표시장치.3. The method of claim 2,
A lower electrode of the first storage capacitor is a second gate electrode connected to a 3D control line, an upper electrode is a first drain electrode connected to the first pixel electrode,
The lower electrode of the second storage capacitor is the first drain electrode and the upper electrode is a storage electrode connected to the common voltage line,
A lower electrode of the third storage capacitor is the second gate electrode, and an upper electrode is a second drain electrode connected to the second pixel electrode,
Wherein the lower electrode of the fourth storage capacitor is the second drain electrode, and the upper electrode is the storage electrode. 제 3 항에 있어서,
상기 제2 게이트 전극과 상기 제1 드레인 전극의 사이, 및 상기 제2 게이트 전극과 상기 제2 드레인 전극의 사이에는 게이트 절연막이 형성되고,
상기 제1 드레인 전극과 상기 스토리지 전극의 사이, 및 상기 제2 드레인 전극과 상기 스토리지 전극의 사이에는 보호막이 형성되는 것을 특징으로 하는 입체영상 표시장치.The method of claim 3,
A gate insulating film is formed between the second gate electrode and the first drain electrode and between the second gate electrode and the second drain electrode,
Wherein a protective film is formed between the first drain electrode and the storage electrode and between the second drain electrode and the storage electrode. 제 4 항에 있어서,
상기 제1 드레인 전극과 상기 제2 드레인 전극이 형성된 영역의 상기 보호막의 두께는 그 외 다른 영역의 상기 보호막의 두께보다 얇은 것을 특징으로 하는 입체영상 표시장치.5. The method of claim 4,
Wherein a thickness of the protective layer in an area where the first drain electrode and the second drain electrode are formed is thinner than a thickness of the protective layer in other areas. 제 1 항에 있어서,
상기 메인 표시부은 상기 보조 표시부보다 크게 형성되고,
상기 제1 스토리지 캐패시터의 용량과 상기 제2 스토리지 캐패시터의 용량의 합은 상기 제3 스토리지 캐패시터의 용량과 상기 제4 스토리지 캐패시터의 용량의 합보다 작은 것을 특징으로 하는 입체영상 표시장치.The method according to claim 1,
Wherein the main display unit is formed larger than the auxiliary display unit,
Wherein the sum of the capacitance of the first storage capacitor and the capacitance of the second storage capacitor is smaller than the sum of the capacitance of the third storage capacitor and the capacitance of the fourth storage capacitor. 제 1 항에 있어서,
상기 메인 표시부는 2D 모드와 3D 모드에서 화상을 표시하고,
상기 보조 표시부는 상기 2D 모드에서 화상을 표시하나, 상기 3D 모드에서 블랙을 표시하는 것을 특징으로 하는 입체영상 표시장치.The method according to claim 1,
The main display unit displays an image in a 2D mode and a 3D mode,
Wherein the auxiliary display unit displays an image in the 2D mode but displays black in the 3D mode. 제 3 항에 있어서,
상기 메인 표시부는 상기 게이트 라인의 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 상기 제1 화소 전극에 공급하는 제1 TFT를 포함하고,
상기 보조 표시부는 상기 게이트 라인의 게이트 펄스에 응답하여 상기 데이터 라인의 데이터 전압을 상기 제2 화소 전극에 공급하는 제2 TFT와, 상기 3D 제어라인의 3D 제어전압에 응답하여 상기 공통전압 라인의 공통전압을 상기 제2 화소 전극에 공급하는 제3 TFT를 포함하는 것을 특징으로 하는 입체영상 표시장치.The method of claim 3,
Wherein the main display section includes a first TFT for supplying a data voltage of the data line to the first pixel electrode in response to a gate pulse of the gate line,
A second TFT which supplies a data voltage of the data line to the second pixel electrode in response to a gate pulse of the gate line; a second TFT which supplies a common voltage line common to the common voltage lines in response to a 3D control voltage of the 3D control line And a third TFT for supplying a voltage to the second pixel electrode. 제 8 항에 있어서,
상기 제1 TFT는 상기 게이트 라인에 접속된 제1 게이트 전극, 상기 데이터 라인에 접속된 제1 소스 전극, 및 상기 제1 드레인 전극을 포함하고,
상기 제2 TFT는 상기 제1 게이트 전극, 상기 제1 소스 전극, 및 상기 제2 드레인 전극을 포함하며,
상기 제3 TFT는 상기 제2 게이트 전극, 제2 소스 전극, 및 상기 제2 드레인 전극을 포함하는 것을 특징으로 하는 입체영상 표시장치.9. The method of claim 8,
The first TFT includes a first gate electrode connected to the gate line, a first source electrode connected to the data line, and the first drain electrode,
The second TFT includes the first gate electrode, the first source electrode, and the second drain electrode,
And the third TFT includes the second gate electrode, the second source electrode, and the second drain electrode. 제 8 항에 있어서,
상기 3D 제어전압은,
2D 모드에서 제1 로직 레벨 전압으로 발생하고, 3D 모드에서 제2 로직 레벨 전압으로 발생하는 것을 특징으로 하는 입체영상 표시장치.9. The method of claim 8,
Wherein the 3D control voltage comprises:
Wherein the first logic level voltage is generated in a first mode in a 2D mode and the second logic level voltage is generated in a 3D mode in a second mode. 제 10 항에 있어서,
상기 제3 TFT는 상기 제2 로직 레벨 전압에 응답하여 턴-온되는 것을 특징으로 하는 입체영상 표시장치.11. The method of claim 10,
And the third TFT is turned on in response to the second logic level voltage. 제 8 항에 있어서,
상기 데이터 라인들에 상기 데이터 전압을 공급하는 데이터 구동회로; 및
상기 게이트 라인들에 게이트 펄스를 순차적으로 출력하는 게이트 구동회로를 더 포함하는 입체영상 표시장치.9. The method of claim 8,
A data driving circuit for supplying the data voltage to the data lines; And
And a gate driving circuit sequentially outputting gate pulses to the gate lines.
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* Cited by examiner, † Cited by third party
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006163389A (en) * 2004-12-03 2006-06-22 Au Optronics Corp Thin film transistor liquid crystal display, laminated storage capacitor, and method of fabricating the same

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