KR101937405B1 - Clock synchronization apparatus and method by using FDD frame - Google Patents

Clock synchronization apparatus and method by using FDD frame Download PDF

Info

Publication number
KR101937405B1
KR101937405B1 KR1020180062779A KR20180062779A KR101937405B1 KR 101937405 B1 KR101937405 B1 KR 101937405B1 KR 1020180062779 A KR1020180062779 A KR 1020180062779A KR 20180062779 A KR20180062779 A KR 20180062779A KR 101937405 B1 KR101937405 B1 KR 101937405B1
Authority
KR
South Korea
Prior art keywords
timing
slave
synchronization
master
transmission
Prior art date
Application number
KR1020180062779A
Other languages
Korean (ko)
Inventor
송영환
Original Assignee
한화시스템(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 한화시스템(주) filed Critical 한화시스템(주)
Priority to KR1020180062779A priority Critical patent/KR101937405B1/en
Application granted granted Critical
Publication of KR101937405B1 publication Critical patent/KR101937405B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/048—Speed or phase control by synchronisation signals using the properties of error detecting or error correcting codes, e.g. parity as synchronisation signal
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L5/00—Arrangements affording multiple use of the transmission path
    • H04L5/14—Two-way operation using the same type of signal, i.e. duplex
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/04—Speed or phase control by synchronisation signals
    • H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
    • H04L7/042—Detectors therefor, e.g. correlators, state machines

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

Provided are an apparatus for synchronizing a clock using a frame in FDD communication and a method thereof. When receiving a signal (hereinafter, referred to as ′master transmission signal′) transmitted from a master device in a frequency division duplex (FDD) scheme, a slave reception unit determines whether synchronization information indicating a synchronization timing is inserted in the synchronization signature field of a frame of the received master transmission signal. A slave transmission unit generates a slave transmission timing which is a transmission timing of a signal (hereinafter, referred to as ′slave transmission signal′) to be transmitted to the master device. If it is determined that the synchronization information is inserted in the slave reception unit, the slave transmission unit detects a timing synchronization error between the slave reception unit and the slave transmission unit by comparing the time at which the synchronization information is received with the slave transmission timing. An error correction unit corrects the timing synchronization error by comparing the detected timing synchronization error with a preset reference clock and adjusts the transmission timing of the slave transmission signal. The slave transmission unit transmits the slave transmission signal to the master device based on the adjusted transmission timing.

Description

FDD 통신에서 프레임을 이용한 클럭 동기 장치 및 클럭 동기 방법{Clock synchronization apparatus and method by using FDD frame}[0001] The present invention relates to a clock synchronizing apparatus and a clock synchronizing method using a frame in an FDD communication,

본 발명은 FDD 통신에서 프레임을 이용한 클럭 동기 장치 및 클럭 동기 방법에 관한 것으로서, 보다 상세하게는, 하드웨어적 인프라를 이용하지 않고 송신 신호의 프레임 길이를 동적으로 할당하여 두 노드 간의 클럭 동기화를 수행할 수 있는 FDD 통신에서 프레임을 이용한 클럭 동기 장치 및 클럭 동기 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock synchronizing apparatus and a clock synchronizing method using frames in FDD communication, and more particularly, to a method of synchronizing clocks between two nodes by dynamically allocating a frame length of a transmission signal without using a hardware infrastructure The present invention relates to a clock synchronizing apparatus and a clock synchronizing method using a frame in an FDD communication.

FDD(Frequency Division Duplex) 방식은 하나의 전송 매체에서 주파수를 분할하여 한 쌍의 상향 채널과 하향 통신 채널을 구성하고 그 사이 일정 보호 구역으로 두채널을 구분하는 통신 방식이다. FDD 방식은 송신측과 수신측의 주파수대가 다르기 때문에 송수신 신호 간의 간섭이 최대한 방지되며, 이동통신망과 위성통신에서 주로 사용된다.The FDD (Frequency Division Duplex) is a communication method in which a frequency division is performed in one transmission medium to form a pair of uplink and downlink communication channels, and the two channels are separated into a fixed protection zone therebetween. In the FDD method, interference between transmission and reception signals is prevented to the utmost, because the frequency bands of the transmission side and the reception side are different, and they are mainly used in the mobile communication network and satellite communication.

특히, FDD 방식은 송신과 수신이 비동기식으로 동작하며, 고속으로 대용량 데이터를 연속으로 송수신하는 시스템에 적용된다. Particularly, the FDD scheme operates asynchronously with transmission and reception, and is applied to a system that continuously transmits and receives large amounts of data at high speed.

따라서, 특정 목적을 위해 동기식으로 동작하기 위해서는 AFC(Automatic Frequency Control) 또는 글로벌 동기(예를 들어, GPS)와 같은 하드웨어의 인프라가 갖춰져야만 한다. Therefore, in order to operate synchronously for a specific purpose, an infrastructure of hardware such as Automatic Frequency Control (AFC) or global synchronization (for example, GPS) must be equipped.

즉, 기존에는 시스템의 하드웨어 인프라 없이는 클럭 동작을 동기화하는 것이 불가능하므로, 이를 이용한 응용 또는 부가 기능을 제공하는 것 역시 불가능하다.That is, since it is impossible to synchronize the clock operation without the hardware infrastructure of the system in the past, it is also impossible to provide an application or an additional function using it.

국내 공개특허 10-2010-0120910호Korean Patent Laid-Open No. 10-2010-0120910

전술한 문제점을 해결하기 위하여 본 발명이 이루고자 하는 기술적 과제는, 시스템의 하드웨어적 인프라의 도움없이 FDD 방식을 위한 모뎀의 동기 구조를 이용하여 서로 다른 두 노드 간의 클럭 동기를 유지할 수 있는 FDD 통신에서 프레임을 이용한 클럭 동기 장치 및 클럭 동기 방법을 제시하는 데 있다.According to an aspect of the present invention, there is provided a method of controlling an FDD communication system, the method comprising: And a clock synchronization method using the clock synchronization device.

본 발명의 해결과제는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 해결과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The solution of the present invention is not limited to those mentioned above, and other solutions not mentioned can be clearly understood by those skilled in the art from the following description.

전술한 기술적 과제를 해결하기 위한 수단으로서, 본 발명의 실시 예에 따르면, FDD 통신에서 프레임을 이용한 클럭 동기 장치는, 마스터 장치로부터 FDD(Frequency Division Duplex) 방식으로 송출되는 신호(이하, '마스터 송신 신호'라 한다)를 수신하면, 상기 수신된 마스터 송신 신호의 프레임 중 동기 서명 필드에 동기화 타이밍을 알려주는 동기화 정보가 삽입되었는지 판단하는 슬레이브 수신부; 상기 마스터 장치로 전송할 신호(이하, '슬레이브 송신 신호'라 한다)의 송신 타이밍인 슬레이브 송신 타이밍을 생성하는 슬레이브 송신부; 상기 슬레이브 수신부에서 상기 동기화 정보가 삽입된 것으로 판단되면, 상기 동기화 정보가 수신된 시점과 상기 슬레이브 송신 타이밍을 비교하여 상기 슬레이브 수신부와 슬레이브 송신부 간의 타이밍 동기 오차를 검출하는 오차 검출부; 및 상기 검출된 타이밍 동기 오차와 사전에 설정된 기준 클럭을 비교하여 상기 타이밍 동기 오차를 보정하여 상기 슬레이브 송신 신호의 송신 타이밍을 조정하는 오차 보정부;를 포함하고, 상기 슬레이브 송신부는, 상기 조정된 송신 타이밍에 기초하여 상기 슬레이브 송신 신호를 상기 마스터 장치로 전송한다.According to an embodiment of the present invention, a clock synchronizing apparatus using a frame in FDD communication is provided with a signal transmitted from a master device in an FDD (Frequency Division Duplex) A slave receiver for determining whether synchronization information indicating a synchronization timing is inserted in a synchronization signature field of a frame of the received master transmission signal; A slave transmission unit for generating a slave transmission timing which is a transmission timing of a signal to be transmitted to the master device (hereinafter, referred to as 'slave transmission signal'); An error detector for detecting a timing synchronization error between the slave receiver and the slave transmitter by comparing the time at which the synchronization information is received and the slave transmission timing when the slave receiver determines that the synchronization information is inserted; And an error corrector configured to compare the detected timing synchronization error with a predetermined reference clock to correct the timing synchronization error to adjust a transmission timing of the slave transmission signal, and the slave transmitter includes: And transmits the slave transmission signal to the master device based on the timing.

상기 마스터 장치는, 상기 마스터 송신 신호의 송신 타이밍인 마스터 송신 타이밍과, 상기 슬레이브 장치에서 동기화 타이밍을 획득하여 상기 마스터 장치에 동기화하도록 상기 동기화 정보를 삽입할 타이밍을 알려주는 동기화 타이밍 정보를 생성하는 마스터 타이밍 정보 생성부; 상기 마스터 송신 타이밍과 상기 동기화 타이밍 정보를 비교하여 서로 일치하면, 상기 동기화 정보를 상기 마스터 송신 신호의 동기 서명 필드에 삽입하는 동기화 정보 삽입부; 및 상기 동기화 정보가 삽입된 마스터 송신 신호를 상기 슬레이브 장치로 전송하는 마스터 송신부;를 포함한다.The master device includes a master transmission timing which is a transmission timing of the master transmission signal and a master transmission timing which acquires synchronization timing in the slave device and generates synchronization timing information indicating a timing to insert the synchronization information to be synchronized with the master device A timing information generating unit; A synchronization information inserting unit for inserting the synchronization information into the synchronization signature field of the master transmission signal when the master transmission timing and the synchronization timing information are compared with each other; And a master transmission unit transmitting the master transmission signal having the synchronization information inserted therein to the slave device.

상기 오차 검출부는, 상기 동기화 정보가 수신된 시점과 상기 슬레이브 송신 타이밍의 차이의 절대값을 상기 타이밍 동기 오차로서 검출한다.The error detector detects an absolute value of a difference between a timing at which the synchronization information is received and the slave transmission timing as the timing synchronization error.

상기 오차 보정부는, 상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면 상기 슬레이브 송신 신호의 프레임 길이를 동적으로 할당하여 상기 타이밍 동기 오차를 보정한다.The error corrector may dynamically allocate the frame length of the slave transmission signal to correct the timing synchronization error if the detected timing synchronization error is greater than a preset reference clock.

상기 오차 보정부는, 상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면서, 상기 슬레이브 송신 타이밍이 상기 동기화 정보가 수신된 시점보다 크면, 상기 슬레이브 송신 타이밍을 -1클럭 보상하여 상기 프레임 길이를 축소하고,Wherein the error correcting unit corrects the slave transmission timing by -1 clock by compensating the slave transmission timing when the detected timing synchronization error is larger than a preset reference clock and the slave transmission timing is larger than the reception time of the synchronization information, However,

상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면서, 상기 동기화 정보가 수신된 시점이 상기 슬레이브 송신 타이밍보다 크면, 상기 슬레이브 송신 타이밍을 +1클럭 보상하여 상기 프레임 길이를 연장한다.If the detected timing synchronization error is greater than a preset reference clock and the time at which the synchronization information is received is larger than the slave transmission timing, the slave transmission timing is +1 clock-compensated to extend the frame length.

한편, 본 발명의 다른 실시 예에 따르면, FDD 통신에서 프레임을 이용한 클럭 동기 방법은, (A) 슬레이브 장치가, 마스터 장치로부터 FDD(Frequency Division Duplex) 방식으로 송출되는 신호(이하, '마스터 송신 신호'라 한다)를 수신하는 단계; (B) 상기 슬레이브 장치가, 상기 수신된 마스터 송신 신호의 프레임 중 동기 서명 필드에 동기화 타이밍을 알려주는 동기화 정보가 삽입되었는지 판단하는 단계; (C) 상기 슬레이브 장치가, 상기 마스터 장치로 전송할 신호(이하, '슬레이브 송신 신호'라 한다)의 송신 타이밍인 슬레이브 송신 타이밍을 생성하는 단계; (D) 상기 슬레이브 장치가, 상기 (B) 단계에서 상기 동기화 정보가 삽입된 것으로 판단되면, 상기 동기화 정보가 수신된 시점과 상기 슬레이브 송신 타이밍을 비교하여 타이밍 동기 오차를 검출하는 단계; (E) 상기 슬레이브 장치가, 상기 검출된 타이밍 동기 오차와 사전에 설정된 기준 클럭을 비교하여 상기 타이밍 동기 오차를 보정하여 상기 슬레이브 송신 타이밍을 조정하는 단계; 및 (F) 상기 슬레이브 장치가, 상기 조정된 슬레이브 송신 타이밍에 기초하여 상기 슬레이브 송신 신호를 상기 마스터 장치로 전송하는 단계;를 포함한다.According to another embodiment of the present invention, a clock synchronization method using a frame in FDD communication is a method in which (A) a slave device transmits a signal (hereinafter referred to as 'master transmission signal') transmitted from a master device in an FDD (Frequency Division Duplex) Quot;) < / RTI > (B) judging whether the slave device inserts synchronization information indicating a synchronization timing in a synchronization signature field among the frames of the received master transmission signal; (C) generating a slave transmission timing at which the slave device transmits a signal to be transmitted to the master device (hereinafter, referred to as 'slave transmission signal'); (D) detecting the timing synchronization error by comparing the time at which the synchronization information is received and the slave transmission timing when the slave device determines that the synchronization information is inserted in the step (B); (E) the slave device compares the detected timing synchronization error with a previously set reference clock, and corrects the timing synchronization error to adjust the slave transmission timing; And (F) transmitting, by the slave device, the slave transmission signal to the master device based on the adjusted slave transmission timing.

상기 (E) 단계는, 상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면 상기 슬레이브 송신 신호의 프레임 길이를 동적으로 할당하여 상기 타이밍 동기 오차를 보정한다.The step (E) may dynamically allocate the frame length of the slave transmission signal to correct the timing synchronization error if the detected timing synchronization error is greater than a preset reference clock.

상기 (E) 단계는, 상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면서, 상기 슬레이브 송신 타이밍이 상기 동기화 정보가 수신된 시점보다 크면, 상기 슬레이브 송신 타이밍을 -1클럭 보상하여 상기 프레임 길이를 축소하고, 상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면서, 상기 동기화 정보가 수신된 시점이 상기 슬레이브 송신 타이밍보다 크면, 상기 슬레이브 송신 타이밍을 +1클럭 보상하여 상기 프레임 길이를 연장한다.If the detected timing synchronization error is greater than a preset reference clock and the slave transmission timing is greater than the reception time of the synchronization information, the step (E) may perform -1 clock compensation on the slave transmission timing, And if the detected timing synchronization error is greater than a preset reference clock and the time at which the synchronization information is received is greater than the slave transmission timing, the slave transmission timing is +1 clock compensated, Extend.

본 발명에 따르면, 관제 서버와 전투기와 같은 두 노드 간의 클럭 동기화 시 하드웨어적 인프라가 아닌 송신 신호의 프레임을 이용하여 클럭 오차 보정을 수행함으로써 FDD 방식을 이용한 통신에 있어서도 주기적으로 또는 지속적으로 클럭 동기를 유지할 수 있는 효과가 있다.According to the present invention, when synchronizing clocks between two nodes, such as a control server and a fighter, by performing a clock error correction using a frame of a transmission signal instead of a hardware infrastructure, it is possible to periodically or continuously perform clock synchronization There is a sustainable effect.

본 발명의 효과는 이상에서 언급된 것들에 한정되지 않으며, 언급되지 아니한 다른 효과들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The effects of the present invention are not limited to those mentioned above, and other effects not mentioned can be clearly understood by those skilled in the art from the following description.

도 1은 본 발명의 실시 예에 따른 FDD 통신이 가능한 마스터 장치를 도시한 블록도,
도 2는 본 발명의 실시 예에 따른 FDD 통신이 가능한 슬레이브 장치를 도시한 블록도,
도 3은 본 발명의 실시 예에 따른 마스터 장치와 슬레이브 장치의 동작을 설명하기 위한 도면,
도 4는 본 발명의 실시 예에 따른 마스터 장치의 클럭 동기를 위한 마스터 송신 신호 전송 방법을 설명하기 위한 흐름도,
도 5는 본 발명의 실시 예에 따른 FDD 프레임을 이용한 슬레이브 장치의 클럭 동기 방법을 설명하기 위한 흐름도, 그리고,
도 6은 도 5를 참조하여 설명한 슬레이브 장치의 클럭 동기 방법을 보다 구체적으로 설명하기 위한 흐름도이다.1 is a block diagram showing a master device capable of FDD communication according to an embodiment of the present invention;
2 is a block diagram illustrating a slave device capable of FDD communication according to an embodiment of the present invention.
3 is a diagram for explaining operations of a master device and a slave device according to an embodiment of the present invention,
4 is a flowchart illustrating a master transmission signal transmission method for clock synchronization of a master device according to an embodiment of the present invention.
5 is a flowchart illustrating a clock synchronization method of a slave device using an FDD frame according to an embodiment of the present invention,
6 is a flowchart for more specifically explaining the clock synchronization method of the slave device described with reference to FIG.

이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시 예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시 예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고, 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.BRIEF DESCRIPTION OF THE DRAWINGS The above and other objects, features, and advantages of the present invention will become more readily apparent from the following description of preferred embodiments with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments disclosed herein are provided so that the disclosure can be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

본 명세서에서 어떤 엘리먼트, 구성요소, 장치, 또는 시스템이 프로그램 또는 소프트웨어로 이루어진 구성요소를 포함한다고 언급되는 경우, 명시적인 언급이 없더라도, 그 엘리먼트, 구성요소, 장치, 또는 시스템은 그 프로그램 또는 소프트웨어가 실행 또는 동작하는데 필요한 하드웨어(예를 들면, 메모리, CPU 등)나 다른 프로그램 또는 소프트웨어(예를 들면 운영체제나 하드웨어를 구동하는데 필요한 드라이버 등)를 포함하는 것으로 이해되어야 할 것이다.Where reference herein is made to any element, component, apparatus, or system that comprises a component comprising a program or software, it is to be understood that the element, component, apparatus, (E.g., memory, CPU, etc.) or other program or software (e.g., drivers needed to run an operating system or hardware, etc.) necessary to run or operate the device.

또한, 어떤 엘리먼트(또는 구성요소)가 구현됨에 있어서 특별한 언급이 없다면, 그 엘리먼트(또는 구성요소)는 소프트웨어, 하드웨어, 또는 소프트웨어 및 하드웨어 어떤 형태로도 구현될 수 있는 것으로 이해되어야 할 것이다.It is also to be understood that the elements (or elements) may be implemented in software, hardware, or any form of software and hardware, unless the context requires otherwise.

또한, 본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.Also, terms used herein are for the purpose of illustrating embodiments and are not intended to limit the invention. In the present specification, the singular form includes plural forms unless otherwise specified in the specification. The terms "comprises" and / or "comprising" used in the specification do not exclude the presence or addition of one or more other elements.

이하, 도면을 참조하여 본 발명을 상세히 설명하도록 한다. 어떤 경우에는, 발명을 기술하는 데 있어서 흔히 알려졌으면서 발명과 크게 관련 없는 부분들은 본 발명을 설명하는 데 있어 별 이유 없이 혼돈이 오는 것을 막기 위해 기술하지 않음을 미리 언급해 둔다. Hereinafter, the present invention will be described in detail with reference to the drawings. In some instances, it should be noted that portions of the invention that are not commonly known in the description of the invention and are not significantly related to the invention do not describe confusing reasons for explaining the present invention.

도 1 및 도 2에 도시된 마스터 장치(100)와 슬레이브 장치(200)의 각각의 구성은 기능 및 논리적으로 분리될 수도 있음을 나타내는 것이며, 반드시 각각의 구성이 별도의 물리적 장치로 구분되거나 별도의 코드로 작성됨을 의미하는 것은 아님을 본 발명의 기술분야의 평균적 전문가는 용이하게 추론할 수 있을 것이다. Each of the configurations of the master device 100 and the slave device 200 shown in FIG. 1 and FIG. 2 may be functionally and logically separated, and each configuration may be divided into separate physical devices or separate It is to be appreciated that the average expert in the field of the present invention can easily deduce that it is not meant to be written in code.

상기 FDD 프레임을 이용한 클럭 동기를 위한 프로그램은 마스터 장치(100)와 슬레이브 장치(200)의 데이터 프로세싱 장치에 설치되어 본 발명의 기술적 사상을 구현할 수 있다.The program for clock synchronization using the FDD frame is installed in the data processing apparatuses of the master device 100 and the slave device 200 to implement the technical idea of the present invention.

도 1은 본 발명의 실시 예에 따른 FDD 통신이 가능한 마스터 장치(100)를 도시한 블록도이다.1 is a block diagram showing a master device 100 capable of FDD communication according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시 예에 따른 마스터 장치(100)는 마스터 타이밍 생성부(110), 마스터 클럭 카운팅부(120), 카운팅 판단부(130), 동기화 정보 삽입부(140) 및 마스터 송신부(150)를 포함할 수 있다. 1, a master device 100 according to an exemplary embodiment of the present invention includes a master timing generating unit 110, a master clock counting unit 120, a counting determining unit 130, a synchronization information inserting unit 140, And a master transmission unit 150.

본 발명의 실시 예에 따르면, 마스터 장치(100)로 적용된 노드로는 관제 서버를, 슬레이브 장치(200)로 적용된 노드로는 전투기일 수 있으며, 이는 일 예로서 클럭 동기를 수행하는 FDD 통신이 가능한 모든 전자 장치가 될 수 있다. According to the embodiment of the present invention, a node applied to the master device 100 may be a control server, and a node applied to the slave device 200 may be a fighter. For example, FDD communication It can be any electronic device.

마스터 타이밍 생성부(110)는 마스터 송신 타이밍(Tx_TimingMaster)과 동기화 타이밍 정보(Sync_TimingMaster)를 생성한다. 마스터 송신 타이밍(Tx_TimingMaster)은 마스터 장치(100)로부터 FDD 방식으로 송출되는 신호(이하, '마스트 송신 신호'라 한다)의 송신 타이밍을 의미한다. The master timing generator 110 generates a master transmission timing (Tx_Timing Master ) and synchronization timing information (Sync_Timing Master ). The master transmission timing (Tx_Timing Master ) means a transmission timing of a signal (hereinafter, referred to as 'mast transmission signal') transmitted from the master device 100 in the FDD manner.

동기화 타이밍 정보(Sync_TimingMaster)는 마스터 장치(100)의 마스터 동기 타이밍을 의미한다. 즉, 동기화 타이밍 정보(Sync_TimingMaster)는 슬레이브 장치(200)가 마스터 장치(100)의 동기화 타이밍을 획득하여 마스터 장치(100)에 동기화하고 동기화를 유지하도록 하기 위해, 동기화 정보를 마스터 송신 신호의 프레임에 삽입할 타이밍을 알려주는 정보이다. The synchronization timing information (Sync_Timing Master ) means the master synchronization timing of the master device 100. That is, the synchronization timing information (Sync_Timing Master ) synchronizes the synchronization information with the frame of the master transmission signal so that the slave device 200 acquires the synchronization timing of the master device 100 and synchronizes with the master device 100, Is information that informs the timing to be inserted.

마스터 클럭 카운팅부(120)는 마스터 송신 클럭의 카운트(Tx_Clock_Count)와 동기화 클럭의 카운트(Sync_Clock_Count)를 초기화한 후, 클럭 발생부(미도시)에서 발생하는 클럭(ClockMaster)을 기준으로 마스터 송신 클럭과 동기화 클럭을 +1씩 카운팅한다. Tx_Clock_Count는 송신에 대한 클럭 단위의 현재 시점이고, Sync_Clock_Count는 동기화 신호에 대한 클럭 단위의 현재 시점을 나타낸다.Master clock counting unit 120 includes a master transmit clock after initializing the count (Tx_Clock_Count) and count (Sync_Clock_Count) of the synchronizing clock of the master transmit clock, the reference clock (Clock Master) generated in the clock generating unit (not shown) And the synchronization clock is incremented by +1. Tx_Clock_Count is the current time in clock units for transmission, and Sync_Clock_Count represents the current time in units of clocks for the synchronization signal.

카운팅 판단부(130)는 마스터 클럭 카운팅부(120)의 카운팅 결과로부터 Tx_Clock_Count가 마스터 송신 타이밍(Tx_TimingMaster)에 도달하였는지 판단하고, 또한, Sync_Clock_Count가 동기화 정보를 삽입할 타이밍(Sync_TimingMaster)에 도달하였는지 판단한다.The counting determination unit 130 determines whether Tx_Clock_Count has reached the master transmission timing (Tx_Timing Master ) from the counting result of the master clock counting unit 120 and determines whether Sync_Clock_Count has reached the timing (Sync_Timing Master ) .

동기화 정보 삽입부(140)는 마스터 송신 타이밍과 동기화 타이밍 정보가 서로 일치하면, 즉, Tx_Clock_Count가 마스터 송신 타이밍(Tx_TimingMaster)에 도달하고, Sync_Clock_Count가 동기화 정보를 삽입할 타이밍(Sync_TimingMaster)에 도달하면, 동기화 정보를 마스터 송신 신호의 동기 서명(Sync_Signature) 필드에 삽입한다. 예를 들어, 동기화 정보 삽입부(140)는 동기 서명 필드에 'on'이라는 의미의 플래그를 기재함으로써 마스터 송신 신호에 동기화 정보를 삽입할 수 있다.If the synchronization information inserting unit 140 is a match, the master transmission timing and synchronization timing information, that is, when Tx_Clock_Count reaches its reached the master transmission timing (Tx_Timing Master), and timing (Sync_Timing Master) to Sync_Clock_Count is inserted synchronization information , And inserts the synchronization information into the Sync_Signature field of the master transmission signal. For example, the synchronization information inserting unit 140 may insert synchronization information into the master transmission signal by writing a flag of 'on' in the synchronization signature field.

마스터 송신부(150)는 동기화 정보가 삽입된 마스터 송신 신호 또는 동기화 정보가 삽입되지 않은 마스터 송신 신호를 슬레이브 장치(200)로 FDD 통신 방식으로 전송할 수 있다.The master transmitter 150 may transmit the master transmission signal with the synchronization information inserted therein or the master transmission signal into which the synchronization information is not inserted, to the slave device 200 through the FDD communication method.

도 2는 본 발명의 실시 예에 따른 FDD 통신이 가능한 슬레이브 장치(200)를 도시한 블록도, 도 3은 마스터 장치(100)와 슬레이브 장치(200)의 동작을 설명하기 위한 도면이다.FIG. 2 is a block diagram showing a slave device 200 capable of FDD communication according to an embodiment of the present invention. FIG. 3 is a diagram for explaining operations of the master device 100 and the slave device 200. Referring to FIG.

먼저, 본 발명의 실시 예에 따른 슬레이브 장치(200)는 FDD 통신에서 프레임을 이용하여 클럭 동기화를 수행하는 클럭 동기 장치를 포함할 수 있으며, 이하에서는 설명의 편의를 위해 클럭 동기 장치를 슬레이브 장치(200)라 한다.First, a slave device 200 according to an embodiment of the present invention may include a clock synchronizer that performs clock synchronization using a frame in FDD communication. Hereinafter, a clock synchronizer may be referred to as a slave device 200).

도 2를 참조하면, 슬레이브 장치(200)는 슬레이브 수신부(210), 슬레이브 송신부(220), 오차 검출부(230) 및 오차 보정부(240)를 포함한다.2, the slave device 200 includes a slave receiving unit 210, a slave transmitting unit 220, an error detecting unit 230, and an error correcting unit 240.

슬레이브 수신부(210)는 마스터 장치(100)로부터 FDD 방식으로 송출되는 마스터 송신 신호를 수신하면, 수신된 마스터 송신 신호의 프레임 중 동기 서명 필드(Sync_Signature_Field)에 동기화 타이밍을 알려주는 동기화 정보가 삽입(Sync_Signature=ON)되었는지 판단한다. 동기화 정보가 삽입(Sync_Signature=on)된 것으로 판단되면, 슬레이브 수신부(210)는 동기화 정보가 수신된 시점(Rx_SyncSlave)을 확인한다.When receiving the master transmission signal transmitted in the FDD scheme from the master device 100, the slave reception unit 210 inserts synchronization information indicating the synchronization timing in the synchronization signature field (Sync_Signature_Field) of the frame of the received master transmission signal into Sync_Signature = ON). If it is determined that the synchronization information is inserted (Sync_Signature = on), the slave reception unit 210 confirms the time (Rx_Sync Slave ) at which the synchronization information is received.

슬레이브 송신부(220)는 슬레이브 장치(200)가 타이밍 동기화 상태이면(Rx_Sync_Flag=ON), 마스터 장치(100)로 전송할 신호(이하, '슬레이브 송신 신호'라 한다)의 송신 타이밍인 슬레이브 송신 타이밍(Tx_TimingSlave)을 생성한다. The slave transmission unit 220 transmits the slave transmission timing Tx_Timing (hereinafter, referred to as a transmission timing of a slave transmission signal) to be transmitted to the master device 100 when the slave device 200 is in a timing synchronization state (Rx_Sync_Flag = ON) Slave ).

오차 검출부(230)는, 슬레이브 수신부(210)에서 마스터 송신 신호에 동기화 정보가 삽입된 것으로 판단되면, 동기화 정보가 수신된 시점(Rx_SyncSlave)과 슬레이브 송신 타이밍(Tx_TimingSlave)을 비교하여 슬레이브 수신부(210)와 슬레이브 송신부(220) 간의 타이밍 동기 오차(Timing_Difference)를 검출한다.The error detector 230 compares the time (Rx_Sync Slave ) at which the synchronization information is received and the slave transmission timing (Tx_Timing Slave ) when the slave receiver 210 determines that the synchronization information is inserted into the master transmission signal, 210 and the slave transmission unit 220. The timing synchronization unit 210 generates a timing synchronization signal (Timing_Difference)

오차 검출부(230)는 동기화 정보가 수신된 시점(Rx_SyncSlave)과 슬레이브 송신 타이밍(Tx_TimingSlave)의 차이의 절대값을 타이밍 동기 오차로서 검출할 수 있다.The error detector 230 can detect the absolute value of the difference between the time (Rx_Sync Slave ) and the slave transmission timing (Tx_Timing Slave ) at which the synchronization information is received as a timing synchronization error.

검출되는 타이밍 동기 오차는 동기화 정보가 수신된 시점(Rx_SyncSlave)과 슬레이브 송신 타이밍(Tx_TimingSlave) 간의 클럭 오차일 수 있으며, 클럭 오차는 Sync_TimingMaster와 Tx_TimingSlave의 동기화를 위해 검출된다.The detected timing synchronization error may be a clock error between the time of synchronization information reception (Rx_Sync Slave ) and the slave transmission timing (Tx_Timing Slave ), and the clock error is detected for synchronization of Sync_Timing Master and Tx_Timing Slave .

도 3을 참조하면, 오차 검출부(230)는 예를 들어, 동기화 정보가 수신될 때마다 타이밍 동기 오차로서 Timing_Difference(1), Timing_Difference(2), Timing_Difference(3)을 검출한다.Referring to FIG. 3, the error detector 230 detects Timing_Difference (1), Timing_Difference (2), and Timing_Difference (3) as timing synchronization errors, for example, whenever synchronization information is received.

오차 보정부(240)는 오차 검출부(230)에서 검출된 타이밍 동기 오차(Timing_Difference)와 사전에 설정된 타이밍 생성 단위인 기준 클럭(ClockSlave)을 비교하여 타이밍 동기 오차를 보정하여 슬레이브 송신 신호의 송신 타이밍(Tx_TimingSlave)을 조정(Tx_Timing Align)한다.The error correcting unit 240 compares the timing synchronization error (Timing_Difference) detected by the error detecting unit 230 with a reference clock (Clock Slave ) which is a predetermined timing generating unit, corrects the timing synchronization error, (Tx_Timing Slave ) is adjusted (Tx_Timing Align).

오차 보정부(240)는 검출된 타이밍 동기 오차(Timing_Difference)가 기준 클럭(ClockSlave)보다 작으면, 타이밍 동기 오차의 식별이 불가하거나 식별은 가능하나 보정 범위 내, 즉, 허용가능한 오차에 해당하는 것으로 판단하고 오차를 보정하지 않는다.If the detected timing synchronization error (Timing_Difference) is smaller than the reference clock (Clock Slave ), the error correcting unit 240 can not identify the timing synchronization error or identify it but within the correction range, that is, And does not correct the error.

반면, 오차 보정부(240)는 검출된 타이밍 동기 오차(Timing_Difference)가 기준 클럭(ClockSlave)보다 크면 타이밍 동기 오차가 보정 범위 이상으로 식별된 것으로 판단하고, 슬레이브 송신 신호의 프레임 길이를 동적으로 할당하여 타이밍 동기 오차를 보정할 수 있다.On the other hand, if the detected timing synchronization error (Timing_Difference) is larger than the reference clock (Clock Slave ), the error correction unit 240 determines that the timing synchronization error is identified as a correction range or more, and dynamically allocates the frame length of the slave transmission signal So that the timing synchronization error can be corrected.

오차 보정부(240)는 [수학식 1]을 이용하여 타이밍 동기 오차(Timing_Difference)를 보정할 수 있다.The error correction unit 240 can correct the timing synchronization error (Timing_Difference) using Equation (1).

Figure 112018053778586-pat00001
Figure 112018053778586-pat00001

[수학식 1]을 참조하면, 오차 보정부(240)는 검출된 타이밍 동기 오차(Timing_Difference)가 사전에 설정된 기준 클럭(ClockSlave)보다 크면서, 슬레이브 송신 타이밍(Tx_TimingSlave)이 동기화 정보가 수신된 시점(Rx_SyncSlave)보다 크면, 슬레이브 송신 타이밍(Tx_TimingSlave)을 기준 클럭(ClockSlave) 기준으로 -1 클럭 보상하여 프레임 길이를 축소한다.Referring to Equation (1), the error corrector 240 determines that the detected timing synchronization error (Timing_Difference) is larger than a predetermined reference clock (Clock Slave ), and that the slave transmission timing (Tx_Timing Slave ) the point of time is greater than (Rx_Sync slave), the slave transmission timing (Tx_Timing slave) to -1 clock compensation based on the reference clock (clock slave) to reduce the frame length.

또한, 오차 보정부(240)는 검출된 타이밍 동기 오차가 기준 클럭보다 크면서, 동기화 정보가 수신된 시점(Rx_SyncSlave)이 슬레이브 송신 타이밍(Tx_TimingSlave)보다 크면, 슬레이브 송신 타이밍을 기준 클럭(ClockSlave) 기준으로 +1 클럭 보상하여 프레임 길이를 연장할 수 있다.If the detected timing synchronization error is larger than the reference clock and the time (Rx_Sync Slave ) at which the synchronization information is received is larger than the slave transmission timing (Tx_Timing Slave ), the error correction unit 240 sets the slave transmission timing to the reference clock Slave ), it is possible to extend the frame length.

한편, 오차 검출부(230)에서 타이밍 동기 오차를 검출하는 동안, 슬레이브 송신부(220)는 슬레이브 송신 타이밍(Tx_TimingSlave)을 생성하고, 슬레이브 송신 클럭의 카운트(Tx_Clock_Count)를 초기화한 후, 클럭 발생부(미도시)에서 발생하는 클럭(ClockSlave)을 기준으로 슬레이브 송신 클럭을 +1씩 카운팅한다.Meanwhile, while detecting the timing synchronization error in the error detection unit 230, the slave transmission unit 220 generates a slave transmission timing (Tx_Timing Slave ), initializes a count (Tx_Clock_Count) of the slave transmission clock, Counts the slave transmission clock by +1 on the basis of the clock ( slave ) generated in the slave (not shown).

슬레이브 송신부(220)는 카운팅 결과 슬레이브 송신 클럭의 카운트(Tx_Clock_Count)가 슬레이브 송신 타이밍(Tx_TimingSlave)에 도달하였는지 판단한다. 도달한 것으로 판단되면, 슬레이브 송신부(220)는 오차 보정부(240)에서 조정된 송신 타이밍(Tx_Timing Align)에 기초하여 슬레이브 송신 신호를 마스터 장치(100)로 전송하거나, 조정 이전의 송신 타이밍(Tx_TimingSlave)에 기초하여 슬레이브 송신 신호를 전송한다.The slave transmitter 220 determines whether the count (Tx_Clock_Count) of the slave transmission clock as a result of counting has reached the slave transmission timing (Tx_Timing Slave ). The slave transmission unit 220 transmits the slave transmission signal to the master device 100 based on the transmission timing (Tx_Timing Align) adjusted by the error correction unit 240 or transmits the slave transmission signal to the master device 100 before the transmission timing Tx_Timing Slave transmission signal based on the slave transmission signal.

전송 후에는, 슬레이브 장치(200)는 슬레이브 송신에 필요한 변수를 초기화하고, 다음 송신 타이밍을 위한 상기 동작을 반복수행한다.After the transmission, the slave device 200 initializes the variables necessary for the slave transmission and repeats the above operation for the next transmission timing.

도 4는 본 발명의 실시 예에 따른 마스터 장치의 클럭 동기를 위한 마스터 송신 신호 전송 방법을 설명하기 위한 흐름도이다.4 is a flowchart illustrating a master transmission signal transmission method for clock synchronization of a master device according to an embodiment of the present invention.

도 4를 참조하면, 마스터 장치(100)는 마스터 송신 타이밍(Tx_TimingMaster)과 동기화 타이밍 정보(Sync_TimingMaster)를 생성한다(S410). 마스터 송신 타이밍(Tx_TimingMaster)은 타이밍 동기화와는 무관하며 송신 기능만을 목적으로 한다. Referring to FIG. 4, the master device 100 generates a master transmission timing (Tx_Timing Master ) and synchronization timing information (Sync_Timing Master ) (S410). The master transmission timing (Tx_Timing Master ) is independent of the timing synchronization and is intended only for the transmission function.

동기화 타이밍 정보(Sync_TimingMaster)는 슬레이브 장치(200)에서 타이밍 동기를 획득하기 위한 부가 정보(즉, 동기화 정보)를 삽입할 타이밍을 생성한다. 동기화 타이밍 정보(Sync_TimingMaster)는 송신 구조를 사용하므로 마스터 송신 타이밍(Tx_TimingMaster)과 동기화된다.The synchronization timing information (Sync_Timing Master ) generates a timing to insert additional information (i.e., synchronization information) for acquiring timing synchronization in the slave device 200. [ Synchronization timing information (Sync_Timing Master ) uses the transmission structure and is therefore synchronized with the master transmission timing (Tx_Timing Master ).

마스터 장치(100)는 마스터 송신 클럭의 카운트(Tx_Clock_Count)와 동기화 클럭의 카운트(Sync_Clock_Count)를 초기화한 후(S420, S430), 클럭 발생부(미도시)에서 발생하는 클럭(ClockMaster)을 기준으로 마스터 송신 클럭과 동기화 클럭을 +1씩 카운팅한다(S440).The master device 100 initializes the count of the master transmission clock Tx_Clock_Count and the count of the synchronization clock Sync_Clock_Count in steps S420 and S430 and then the master clock signal is generated based on the clock generated by the clock generator The master transmission clock and the synchronization clock are incremented by +1 (S440).

마스터 장치(100)는 Tx_Clock_Count가 마스터 송신 타이밍(Tx_TimingMaster)에 해당하는지 판단하고(S450), 해당하는 경우(S450-Yes) 송신 시점이므로 Sync_Clock_Count가 동기화 정보를 삽입할 타이밍(Sync_TimingMaster)에 해당하는지 판단한다(S460).The master device 100 that Tx_Clock_Count corresponds to the determination that corresponds to the master transmission timing (Tx_Timing Master) and (S450), if any (S450-Yes), because the transmission time of the timing to Sync_Clock_Count inserts the synchronization information (Sync_Timing Master) (S460).

Sync_Clock_Count가 동기화 정보를 삽입할 타이밍(Sync_TimingMaster)에 해당하면(S460-Yes), 마스터 장치(100)는 동기화 정보를 마스터 송신 신호의 동기 서명 필드에 삽입(Sync_Signature=ON)하고, Sync_Clock_Count를 초기화한다(S470). If Sync_Clock_Count corresponds to the timing (Sync_Timing Master ) for inserting the synchronization information (S460-Yes), the master device 100 inserts the synchronization information into the synchronization signature field of the master transmission signal (Sync_Signature = ON) and initializes Sync_Clock_Count (S470).

그리고, 마스터 장치(100)는 동기화 정보가 삽입된 마스터 송신 신호를 슬레이브 장치(200)로 전송한다(S480).Then, the master device 100 transmits the master transmission signal with the synchronization information inserted therein to the slave device 200 (S480).

반면, Tx_Clock_Count가 마스터 송신 타이밍(Tx_TimingMaster)에 해당하지 않는 경우(S450-No), 마스터 장치(100)는 S440단계로 진입한다.On the other hand, if Tx_Clock_Count does not correspond to the master transmission timing (Tx_Timing Master ) (S450-No), the master device 100 enters the step S440.

또한, Sync_Clock_Count가 동기화 정보를 삽입할 타이밍(Sync_TimingMaster)에 해당하지 않으면(S460-No), 마스터 장치(100)는 S480단계로 진입하여 동기화 정보가 삽입되지 않은 마스터 송신 신호를 슬레이브 장치(200)로 전송한다.If the Sync_Clock_Count does not correspond to the timing (Sync_Timing Master ) for inserting the synchronization information (S460-No), the master device 100 enters the step S480 to transmit the master transmission signal, in which the synchronization information is not inserted, to the slave device 200 Lt; / RTI >

마스터 장치(100)는 마스터 송신 신호의 전송이 완료되지 않은 경우(S490-Yes), S430단계를 수행한다.If the transmission of the master transmission signal is not completed (S490-Yes), the master device 100 performs step S430.

도 5는 본 발명의 실시 예에 따른 FDD 프레임을 이용한 슬레이브 장치의 클럭 동기 방법을 설명하기 위한 흐름도이다.5 is a flowchart illustrating a clock synchronization method of a slave device using an FDD frame according to an embodiment of the present invention.

도 5를 참조하면, 슬레이브 장치(200)는 마스터 장치(100)로부터 마스터 송신 신호를 수신하면, 수신된 마스터 송신 신호의 프레임 중 동기 서명 필드에 동기화 타이밍을 알려주는 동기화 정보가 삽입되었는지 판단한다(S510).5, when the slave device 200 receives the master transmission signal from the master device 100, it determines whether synchronization information indicating the synchronization timing is inserted in the synchronization signature field of the frame of the received master transmission signal S510).

동기화 정보가 삽입되어 있으면(S520-Yes), 슬레이브 장치(200)는 슬레이브 송신 타이밍(Tx_TimingSlave)를 생성하고(S530), 동기화 정보가 수신된 시점(Rx_SyncSlave)과 슬레이브 송신 타이밍(Tx_TimingSlave)을 비교하여 타이밍 동기 오차(Timing_Difference)를 검출한다(S540).If the synchronization information is inserted (S520-Yes), the slave device 200 generates the slave transmission timing (Tx_Timing Slave) and (S530), the synchronization information is received, the time (Rx_Sync Slave) and slave transmission timing (Tx_Timing Slave) And detects a timing synchronization error (Timing_Difference) (S540).

슬레이브 장치(200)는 S540단계에서 검출된 타이밍 동기 오차(Timing_Difference)와 사전에 설정된 기준 클럭(ClockSlave)을 비교하여 타이밍 동기 오차를 보정한다(S550).The slave device 200 compares the timing synchronization error (Timing_Difference) detected in step S540 with a preset reference clock (Clock Slave ) to correct the timing synchronization error (S550).

슬레이브 장치(200)는 보정된 타이밍 동기 오차를 이용하여 조정된 슬레이브 송신 타이밍에 기초하여 슬레이브 송신 신호를 마스터 장치(100)로 전송한다(S560). 이로써, 슬레이브 장치(200)는 클럭 오차를 보정함으로써 마스터 장치(100)에 동기화된 슬레이브 송신 신호를 전송할 수 있다.The slave device 200 transmits the slave transmission signal to the master device 100 based on the adjusted slave transmission timing using the corrected timing synchronization error (S560). Thereby, the slave device 200 can transmit the synchronized slave transmission signal to the master device 100 by correcting the clock error.

도 6은 도 5를 참조하여 설명한 슬레이브 장치(200)의 클럭 동기 방법을 보다 구체적으로 설명하기 위한 흐름도이다.6 is a flowchart for more specifically explaining the clock synchronization method of the slave device 200 described with reference to FIG.

슬레이브 장치(200)는 슬레이브 장치(200)의 타이밍 동기화 여부를 나타내는 변수를 초기화하고(Rx_Sync_Flag=OFF), 슬레이브 장치(200)로 수신되는 신호를 모니터링하여 마스터 송신 신호(Rx)의 수신을 대기한다(S610).The slave device 200 initializes a variable indicating whether or not to synchronize the timing of the slave device 200 (Rx_Sync_Flag = OFF), monitors the signal received by the slave device 200, and waits for reception of the master transmission signal Rx (S610).

마스터 송신 신호가 수신되면(S615-Yes), 슬레이브 장치(200)는 마스터 송신 신호의 프레임 중 동기 서명 필드에 동기화 타이밍을 알려주는 동기화 정보가 삽입(Sync_Signature=ON)되었는지 판단한다(S620).If the master transmission signal is received (S615-Yes), the slave device 200 determines whether synchronization information indicating the synchronization timing in the synchronization signature field of the frame of the master transmission signal is inserted (Sync_Signature = ON) (S620).

동기 서명 필드에 on이 기재되어 동기화 정보가 삽입된 것으로 판단되면(S620-Yes), 슬레이브 장치(200)는 동기화 정보가 수신된 시점(Rx_SyncSlave)을 확인한다(S625).If it is determined in step S620 that synchronization information has been inserted in the synchronization signature field, the slave device 200 confirms the synchronization information (Rx_Sync Slave ) at step S625.

그리고, 슬레이브 장치(200)가 타이밍 동기화 상태가 아니면(Rx_Sync_Flag=OFF)(S630-No), 슬레이브 장치(200)는 초기화 상태, 즉, 타이밍 동기화 이전 상태이므로 타이밍 동기화하고, 타이밍 동기화 상태를 비동기 상태(Rx_Sync_Flag=OFF)에서 동기 상태(Rx_Sync_Flag=ON)로 변경한다(S635, S637).If the slave device 200 is not in the timing synchronization state (Rx_Sync_Flag = OFF) (S630-No), the slave device 200 performs timing synchronization since it is in the initialized state, that is, before timing synchronization, (Rx_Sync_Flag = OFF) to the synchronous state (Rx_Sync_Flag = ON) (S635, S637).

반면, 슬레이브 장치(200)가 타이밍 동기화 상태이면(Rx_Sync_Flag=ON)(S630-Yes), 슬레이브 장치(200)는 슬레이브 송신 신호를 전송할 타이밍인 슬레이브 송신 타이밍(Tx_TimingSlave)을 생성한다(S640).On the other hand, if the slave device 200 is in a timing synchronization state (Rx_Sync_Flag = ON) (S630-Yes), the slave device 200 generates a slave transmission timing (Tx_Timing Slave ), which is a timing for transmitting the slave transmission signal (S640).

슬레이브 장치(200)는 S625단계에서 확인된 동기화 정보가 수신된 시점(Rx_SyncSlave)과 슬레이브 송신 타이밍(Tx_TimingSlave)을 비교하여 타이밍 동기 오차(Timing_Difference)를 검출한다(S645).The slave device 200 detects a timing synchronization error (Timing_Difference) by comparing the time (Rx_Sync Slave ) at which the synchronization information confirmed in step S625 is received and the slave transmission timing (Tx_Timing Slave ) (S645).

슬레이브 장치(200)는 타이밍 동기 오차(Timing_Difference)와 사전에 설정된 기준 클럭(ClockSlave)을 비교하여 타이밍 동기 오차(Timing_Difference)가 기준 클럭(ClockSlave) 이하이면(S650-No), 타이밍 동기 오차의 식별이 불가하거나 식별은 가능하나 보정 범위 내, 즉, 허용가능한 오차에 해당하는 것으로 판단하고 오차를 보정하지 않는다.Slave device 200 is less than the timing synchronization error (Timing_Difference) and the pre-reference clock (Clock Slave), timing synchronization error (Timing_Difference) compares the set on the reference clock (Clock Slave) (S650-No), the timing synchronization error Identification is impossible or identification is possible, but it is judged to be within the correction range, that is, acceptable error, and the error is not corrected.

반면, 슬레이브 장치(200)는 타이밍 동기 오차(Timing_Difference)가 기준 클럭(ClockSlave)보다 크면(S650-Yes), 슬레이브 송신 신호의 프레임 길이를 동적으로 할당하여 타이밍 동기 오차를 보정한다(S655). S655단계는 [수학식 1]을 이용할 수 있으며, 이로써, 송신 타이밍이 조정된다(Tx_Timing Align).On the other hand, the slave device 200 is greater than the timing synchronization error (Timing_Difference) a reference clock (Clock Slave) (S650-Yes), and corrects a timing synchronization error to dynamically allocate the frame length of the slave transmission signal (S655). In step S655, it is possible to use Equation (1), whereby the transmission timing is adjusted (Tx_Timing Align).

이후, 슬레이브 장치(200)는 슬레이브 송신 클럭의 카운트(Tx_Clock_Count)를 초기화한 후(S660), 기준 클럭(ClockSlave)을 기준으로 슬레이브 송신 클럭을 +1씩 카운팅(증가)한다(S665).Thereafter, the slave device 200 initializes the count (Tx_Clock_Count) of the slave transmission clock (S660), and increments the slave transmission clock by +1 (S665) based on the reference clock (Clock Slave ).

카운팅 결과, 슬레이브 송신 클럭의 카운트(Tx_Clock_Count)가 타이밍 동기 오차가 보정된 슬레이브 송신 타이밍(Tx_TimingSlave)에 도달하면(S670-Yes), 슬레이브 장치(200)는 보정된 슬레이브 송신 타이밍에 기초하여 슬레이브 송신 신호를 마스터 장치(100)로 전송한다(S675). 이로써, 슬레이브 장치(200)는 슬레이브 송신 신호를 보정된 슬레이브 송신 타이밍에 해당하는지 판단되었을 때 송신하므로, 전송되는 슬레이브 송신 신호는 마스터 장치(100)에 동기화되어 있다.If the count (Tx_Clock_Count) of the slave transmission clock reaches the slave transmission timing (T6_Timing Slave ) whose timing synchronization error has been corrected (S670-Yes) as a result of the counting, the slave device 200 transmits, on the basis of the corrected slave transmission timing, And transmits the signal to the master device 100 (S675). Accordingly, when the slave device 200 determines that the slave transmission signal corresponds to the corrected slave transmission timing, the slave transmission signal to be transmitted is synchronized with the master device 100.

도 6에서는 슬레이브 송신 타이밍을 마스터 장치(100)에 동기화하는 일련의 과정을 보여주기 위해 시리얼(serial)한 흐름을 예로 들었으며, 'S645단계 내지 S655단계'와, 'S640단계, S660단계 내지 S675단계'는 병행(parallel)하게 진행될 수 있다. 이러한 경우, 'S640단계, S660단계 내지 S675단계'는 S655단계의 결과에 따라 슬레이브 송신 타이밍을 적응적으로 동기화한다.6 shows a serial flow for illustrating a series of processes for synchronizing the slave transmission timing to the master device 100. Steps S645 to S655 and S640, S660 to S675 Step 'may proceed in parallel. In this case, step S640 and step S660 to step S675 adaptively synchronize the slave transmission timing according to the result of step S655.

한편, 이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시 예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것이 아니며, 기술적 사상의 범주를 일탈함이 없이 본 발명에 대해 다수의 변경 및 수정 가능함을 당업자들은 잘 이해할 수 있을 것이다. 따라서, 그러한 모든 적절한 변경 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주하여야 할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the present invention is not limited to the disclosed exemplary embodiments, but, on the contrary, It will be apparent to those skilled in the art that numerous modifications and variations can be made to the present invention without departing from the scope of the present invention. Accordingly, all such modifications and variations are intended to be included within the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

100: 마스터 장치 110: 마스터 타이밍 생성부
120: 마스터 클럭 카운팅부 130: 카운팅 판단부
140: 동기화 정보 삽입부 150: 마스터 송신부
200: 슬레이브 장치 210: 슬레이브 수신부
220: 슬레이브 송신부 230: 오차 검출부
240: 오차 보정부100: Master device 110: Master timing generator
120: Master clock counting unit 130:
140: synchronization information inserting unit 150: master transmission unit
200: Slave device 210: Slave receiver
220: Slave transmission unit 230: Error detection unit
240: error correction unit

Claims (8)

슬레이브 장치에 포함되어 FDD(Frequency Division Duplex) 통신에서 프레임을 이용하여 클럭 동기화를 수행하는 클럭 동기 장치에 있어서,
마스터 장치로부터 FDD 방식으로 송출되는 신호(이하, '마스터 송신 신호'라 한다)를 수신하면, 상기 수신된 마스터 송신 신호의 프레임 중 동기 서명 필드에 동기화 타이밍을 알려주는 동기화 정보가 삽입되었는지 판단하는 슬레이브 수신부;
상기 마스터 장치로 전송할 신호(이하, '슬레이브 송신 신호'라 한다)의 송신 타이밍인 슬레이브 송신 타이밍을 생성하는 슬레이브 송신부;
상기 슬레이브 수신부에서 상기 동기화 정보가 삽입된 것으로 판단되면, 상기 동기화 정보가 수신된 시점과 상기 슬레이브 송신 타이밍을 비교하여 상기 슬레이브 수신부와 슬레이브 송신부 간의 타이밍 동기 오차를 검출하는 오차 검출부; 및
상기 검출된 타이밍 동기 오차와 사전에 설정된 기준 클럭을 비교하여 상기 타이밍 동기 오차를 보정하여 상기 슬레이브 송신 신호의 송신 타이밍을 조정하는 오차 보정부;를 포함하고,
상기 슬레이브 송신부는, 상기 조정된 송신 타이밍에 기초하여 상기 슬레이브 송신 신호를 상기 마스터 장치로 전송하고,
상기 마스터 장치는,
상기 마스터 송신 신호의 송신 타이밍인 마스터 송신 타이밍과, 상기 슬레이브 장치에서 동기화 타이밍을 획득하여 상기 마스터 장치에 동기화하도록 상기 동기화 정보를 삽입할 타이밍을 알려주는 동기화 타이밍 정보를 생성하는 마스터 타이밍 정보 생성부;
상기 마스터 송신 타이밍과 상기 동기화 타이밍 정보를 비교하여 서로 일치하면, 상기 동기화 정보를 상기 마스터 송신 신호의 동기 서명 필드에 삽입하는 동기화 정보 삽입부; 및
상기 동기화 정보가 삽입된 마스터 송신 신호를 상기 슬레이브 장치로 전송하는 마스터 송신부;를 포함하는 것을 특징으로 하는 FDD 통신에서 프레임을 이용한 클럭 동기 장치.CLAIMS 1. A clock synchronizer included in a slave device and performing clock synchronization using a frame in Frequency Division Duplex (FDD) communication,
When receiving a signal (hereinafter, referred to as 'master transmission signal') transmitted from the master device in the FDD scheme, determines whether synchronization information indicating synchronization timing in the synchronization signature field of the frame of the received master transmission signal is inserted A receiving unit;
A slave transmission unit for generating a slave transmission timing which is a transmission timing of a signal to be transmitted to the master device (hereinafter, referred to as 'slave transmission signal');
An error detector for detecting a timing synchronization error between the slave receiver and the slave transmitter by comparing the time at which the synchronization information is received and the slave transmission timing when the slave receiver determines that the synchronization information is inserted; And
And an error corrector configured to compare the detected timing synchronization error with a predetermined reference clock to correct the timing synchronization error to adjust the transmission timing of the slave transmission signal,
The slave transmission unit transmits the slave transmission signal to the master device based on the adjusted transmission timing,
The master device comprises:
A master timing information generator for generating synchronization timing information indicating a timing of transmitting the master transmission signal and timing of inserting the synchronization information to acquire synchronization timing in the slave device and synchronizing with the master device;
A synchronization information inserting unit for inserting the synchronization information into the synchronization signature field of the master transmission signal when the master transmission timing and the synchronization timing information are compared with each other; And
And a master transmitter for transmitting the master transmission signal including the synchronization information to the slave device. 삭제delete 제1항에 있어서,
상기 오차 검출부는,
상기 동기화 정보가 수신된 시점과 상기 슬레이브 송신 타이밍의 차이의 절대값을 상기 타이밍 동기 오차로서 검출하는 것을 특징으로 하는 FDD 통신에서 프레임을 이용한 클럭 동기 장치.The method according to claim 1,
Wherein the error detector comprises:
And detects an absolute value of a difference between a timing at which the synchronization information is received and the slave transmission timing as the timing synchronization error. 제3항에 있어서,
상기 오차 보정부는,
상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면 상기 슬레이브 송신 신호의 프레임 길이를 동적으로 할당하여 상기 타이밍 동기 오차를 보정하는 것을 특징으로 하는 FDD 통신에서 프레임을 이용한 클럭 동기 장치.The method of claim 3,
Wherein the error correcting unit comprises:
Wherein the timing synchronization error is corrected by dynamically allocating a frame length of the slave transmission signal if the detected timing synchronization error is greater than a predetermined reference clock. 제4항에 있어서,
상기 오차 보정부는,
상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면서, 상기 슬레이브 송신 타이밍이 상기 동기화 정보가 수신된 시점보다 크면, 상기 슬레이브 송신 타이밍을 -1클럭 보상하여 상기 프레임 길이를 축소하고,
상기 검출된 타이밍 동기 오차가 사전에 설정된 기준 클럭보다 크면서, 상기 동기화 정보가 수신된 시점이 상기 슬레이브 송신 타이밍보다 크면, 상기 슬레이브 송신 타이밍을 +1클럭 보상하여 상기 프레임 길이를 연장하는 것을 특징으로 하는 FDD 통신에서 프레임을 이용한 클럭 동기 장치.5. The method of claim 4,
Wherein the error correcting unit comprises:
If the detected timing synchronization error is larger than a preset reference clock and the slave transmission timing is larger than the reception time of the synchronization information, the slave transmission timing is compensated by -1 clock to reduce the frame length,
And the frame length is extended by +1 clock compensation of the slave transmission timing if the detected timing synchronization error is larger than a predetermined reference clock and the time at which the synchronization information is received is larger than the slave transmission timing A clock synchronizer using a frame in FDD communication. 삭제delete 삭제delete 삭제delete
KR1020180062779A 2018-05-31 2018-05-31 Clock synchronization apparatus and method by using FDD frame KR101937405B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180062779A KR101937405B1 (en) 2018-05-31 2018-05-31 Clock synchronization apparatus and method by using FDD frame

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180062779A KR101937405B1 (en) 2018-05-31 2018-05-31 Clock synchronization apparatus and method by using FDD frame

Publications (1)

Publication Number Publication Date
KR101937405B1 true KR101937405B1 (en) 2019-01-10

Family

ID=65020871

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180062779A KR101937405B1 (en) 2018-05-31 2018-05-31 Clock synchronization apparatus and method by using FDD frame

Country Status (1)

Country Link
KR (1) KR101937405B1 (en)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102048353B1 (en) * 2019-04-26 2019-11-25 한화시스템(주) Timing synchronization apparatus using im signal and timing synchronization method
KR102082474B1 (en) * 2019-04-26 2020-02-27 한화시스템(주) Timing synchronization apparatus in tdd type system and timing synchronization method
CN113949499A (en) * 2020-07-16 2022-01-18 株式会社索思未来 Communication system, communication device, communication method, and control unit

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102048353B1 (en) * 2019-04-26 2019-11-25 한화시스템(주) Timing synchronization apparatus using im signal and timing synchronization method
KR102082474B1 (en) * 2019-04-26 2020-02-27 한화시스템(주) Timing synchronization apparatus in tdd type system and timing synchronization method
CN113949499A (en) * 2020-07-16 2022-01-18 株式会社索思未来 Communication system, communication device, communication method, and control unit
CN113949499B (en) * 2020-07-16 2024-03-01 株式会社索思未来 Communication system, communication device, communication method, and control unit

Similar Documents

Publication Publication Date Title
KR101937405B1 (en) Clock synchronization apparatus and method by using FDD frame
US11115941B2 (en) Wireless communication system, wireless terminal, and time synchronization method
CN107710753B (en) Decentralized synchronous multisensor system
EP3182771B1 (en) Systems and methods to synchronize wireless devices in the presence of a fmcw radio altimeter
JPS62214739A (en) Synchronization control system
US8300623B2 (en) Frame synchronization method of OFDM communication system and receiver therefor
US20080279173A1 (en) Method to Synchronize Receiver's Clock to Transmitter's Clock at Sub-100Nsec
US10491292B2 (en) Communication repeater system and method
US6714611B1 (en) Wireless network with user clock synchronization
US8441525B2 (en) Method for synchronizing remote device
US20110016232A1 (en) Time stamping apparatus and method for network timing synchronization
KR101952748B1 (en) Apparatus and method for timing synchronization of time division multiple access network node
US8660227B2 (en) Radio communication system, receiver, and transmitter
US8902285B2 (en) Wireless communication apparatus for transmitting information on control timing and detecting cause of transmission timing adjustment
US9432957B2 (en) Method and a system for hierarchical time synchronization in an ad-hoc network
US20180351647A1 (en) Communication repeater system and method
JPH09186641A (en) Earth trajectory telephone system
US20040242251A1 (en) Radio communication apparatus and synchronization method
CN105281882A (en) Method and device for realizing time synchronization
US10812180B2 (en) Communication repeater system and method
US5228037A (en) Line interface for high-speed line
EP2398173A1 (en) Remote I/O system and synchronization method in the same
US5648993A (en) Method and apparatus for synchronizing modem transmission by controlling a measured phase difference between an internal timing signal and a transmission timing signal
KR20080114102A (en) System and method for acquiring base station sync in communication system
JP2001060943A (en) Data transmission system

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant