KR101900892B1 - Semiconductor memory device and method for manufacturing the same - Google Patents

Semiconductor memory device and method for manufacturing the same Download PDF

Info

Publication number
KR101900892B1
KR101900892B1 KR1020120011854A KR20120011854A KR101900892B1 KR 101900892 B1 KR101900892 B1 KR 101900892B1 KR 1020120011854 A KR1020120011854 A KR 1020120011854A KR 20120011854 A KR20120011854 A KR 20120011854A KR 101900892 B1 KR101900892 B1 KR 101900892B1
Authority
KR
South Korea
Prior art keywords
film
vertical channel
patterns
interlayer insulating
films
Prior art date
Application number
KR1020120011854A
Other languages
Korean (ko)
Other versions
KR20130090601A (en
Inventor
윤형순
송주경
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020120011854A priority Critical patent/KR101900892B1/en
Publication of KR20130090601A publication Critical patent/KR20130090601A/en
Application granted granted Critical
Publication of KR101900892B1 publication Critical patent/KR101900892B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 기술은 기판으로부터 돌출된 수직 채널막, 및 상기 수직 채널막을 감싸면서 교대로 적층되고, 상기 기판 표면에 대해 경사지게 기울어져 형성된 층간 절연 패턴들 및 도전막 패턴들을 포함하는 반도체 메모리 소자 및 그 제조방법에 관한 것이다.The present invention relates to a semiconductor memory device including a vertical channel film protruding from a substrate, and interlayer insulating patterns and conductive film patterns formed by alternately stacking the vertical channel film and being inclined relative to the substrate surface, and a method of manufacturing the same .

Description

반도체 메모리 소자 및 그 제조 방법{Semiconductor memory device and method for manufacturing the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a semiconductor memory device,

본 발명은 반도체 메모리 소자 및 그 제조방법에 관한 것으로, 보다 구체적으로는 교대로 적층된 층간 절연막들 및 도전막들을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor memory device and a manufacturing method thereof, and more particularly, to a semiconductor device including alternately stacked interlayer insulating films and conductive films and a method of manufacturing the same.

반도체 메모리 소자는 다층의 물질막들이 적층된 구조로 형성된다. 특히, 기판 상부에 3차원으로 배열된 메모리 셀들을 포함하는 3차원 구조의 반도체 메모리 소자의 경우 교대로 적층된 층간 절연막들 및 워드 라인들을 포함한다.The semiconductor memory device is formed in a structure in which multi-layered material films are stacked. Particularly, in the case of a three-dimensional semiconductor memory device including memory cells arranged three-dimensionally on a substrate, the interlayer insulating films and the word lines are alternately stacked.

상술한 워드 라인들은 하기와 같은 방식으로 형성될 수 있다.The above-described word lines may be formed in the following manner.

먼저, 기판 상에 기판에 평행한 판형의 층간 절연막들 및 희생막들을 교대로 적층하여 적층 구조를 형성한다.Plate-shaped interlayer insulating films and sacrificial films parallel to the substrate are alternately laminated on the substrate to form a laminated structure.

이 후, 적층 구조를 식각하여 다수의 채널홀들을 형성하고, 채널홀들 내부에 수직 채널막을 형성한다. 이어서, 적층 구조를 식각하여 적층 구조의 희생막들 각각을 다수의 패턴으로 분리하는 슬릿을 형성한다. 그리고 나서, 희생막을 선택적으로 제거할 수 있는 식각제를 이용하여 슬릿을 통해 노출된 희생막들을 제거한다.Thereafter, the stacked structure is etched to form a plurality of channel holes, and a vertical channel film is formed in the channel holes. Then, the laminated structure is etched to form slits for separating each of the sacrificial layers of the laminated structure into a plurality of patterns. The sacrificial layers exposed through the slit are then removed using an etchant that can selectively remove the sacrificial layer.

이 후, 희생막들이 제거된 영역이 채워지도록 도전막을 형성하여 워드 라인들을 형성한다.Thereafter, a conductive film is formed so as to fill the removed regions of the sacrificial films to form word lines.

상기에서 희생막들이 제거된 영역을 도전막으로 채우는 과정에서 매립불량이 발생하여 워드 라인 내에 보이드(void) 또는 심(seam)이 형성될 수 있다.
In the process of filling the region where the sacrificial layers are removed with the conductive film, voids may be formed and a void or seam may be formed in the word line.

본 발명의 실시 예는 교대로 적층된 층간 절연막 패턴들 및 도전막 패턴들을 포함하는 반도체 소자 및 그 제조방법을 제공한다.
An embodiment of the present invention provides a semiconductor device including alternately stacked interlayer insulating film patterns and conductive film patterns and a method of manufacturing the same.

본 발명의 실시 예에 따른 반도체 메모리 소자는 기판으로부터 돌출된 수직 채널막, 및 상기 수직 채널막을 감싸면서 교대로 적층되고, 상기 기판 표면에 대해 경사지게 기울어져 형성된 층간 절연 패턴들 및 도전막 패턴들을 포함할 수 있다.
The semiconductor memory device according to an embodiment of the present invention includes a vertical channel film protruded from a substrate and interlayer insulating patterns and conductive film patterns formed by alternately stacking the vertical channel film and being inclined relative to the substrate surface can do.

본 발명의 실시 예에 따른 반도체 메모리 소자의 제조방법은 수직 채널막이 형성될 영역마다 요부를 갖도록 요철 형태로 제1 및 제2 물질막을 교대로 적층하여 적층 구조물을 형성하는 단계; 및 상기 수직 채널막이 형성될 영역의 상기 요부를 식각하여 상기 적층 구조물을 관통하는 수직 채널막을 형성하는 단계를 포함할 수 있다.
A method of manufacturing a semiconductor memory device according to an embodiment of the present invention includes: forming a stacked structure by alternately laminating first and second material layers in a concavo-convex shape so as to have a concave portion in each region where a vertical channel layer is to be formed; And forming a vertical channel layer through the multilayer structure by etching the recess in the region where the vertical channel layer is to be formed.

본 기술은 기판 표면에 대해 경사지게 층간 절연막 패턴들 또는 도전막 패턴들을 형성함으로써, 경사진 층간 절연막 패턴들 사이를 도전막으로 채우거나, 경사진 도전막 패턴들 사이를 절연막으로 채우는 매립 공정 시, 보이드 또는 심 발생을 줄일 수 있다.
The present technology is a method of forming interlayer insulating film patterns or conductive film patterns inclined with respect to the surface of a substrate by filling conductive film between inclined interlayer insulating film patterns or filling an insulating film between inclined conductive film patterns, Or to reduce the occurrence of scars.

도 1a는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자를 나타내는 사시도이다.
도 1b는 도 1a에 도시된 도전막 패턴 및 층간 절연막 패턴의 형태를 설명하기 위한 도면이다.
도 2a 내지 도 2h는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 소자를 나타내는 단면도이다.
도 4a 내지 도 4e는 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다.
도 6은 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.1A is a perspective view illustrating a semiconductor memory device according to a first embodiment of the present invention.
FIG. 1B is a view for explaining the shapes of the conductive film pattern and the interlayer insulating film pattern shown in FIG. 1A.
2A to 2H are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to a first embodiment of the present invention.
3 is a cross-sectional view illustrating a semiconductor memory device according to a second embodiment of the present invention.
4A to 4E are cross-sectional views illustrating a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention.
5 is a cross-sectional view illustrating a semiconductor memory device and a method of manufacturing the same according to a third embodiment of the present invention.
6 is a block diagram briefly illustrating a memory system in accordance with the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described below, but may be implemented in various forms, and the scope of the present invention is not limited to the embodiments described below. It is to be understood that both the foregoing general description and the following detailed description are exemplary and explanatory and are intended to provide further explanation of the invention as claimed.

도 1a는 본 발명의 제1 실시 예에 따른 반도체 메모리 소자를 나타내는 사시도이고, 도 1b는 도 1a에 도시된 도전막 패턴 및 층간 절연막 패턴의 형태를 설명하기 위한 도면이다.FIG. 1A is a perspective view showing a semiconductor memory device according to a first embodiment of the present invention, and FIG. 1B is a view for explaining a conductive film pattern and an interlayer insulating film pattern shown in FIG. 1A.

도 1a를 참조하면, 본 발명의 제1 실시 예에 따른 반도체 메모리 소자는 교대로 적층되며 일부가 기울어져 형성된 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(GL1~GL4)을 포함한다. 3차원 반도체 메모리 소자의 경우, 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(GL1~GL4)은 상부로 돌출된 수직 채널막(123)을 감싸며 교대로 적층된다. 이에 따라, 도전막 패턴들(GL1~GL4)과 수직 채널막(123)의 교차부에 메모리 셀이 형성된다. 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(GL1~GL4) 하부에는 경사진 측벽을 갖는 절연 패턴(111a)이 더 형성될 수 있다.1A, a semiconductor memory device according to a first embodiment of the present invention includes interlayer insulating patterns ILD1 to ILD5 and conductive film patterns GL1 to GL4, which are alternately stacked and partly inclined . In the case of a three-dimensional semiconductor memory device, the interlayer insulating patterns ILD1 to ILD5 and the conductive film patterns GL1 to GL4 are alternately stacked while surrounding the vertical channel film 123 protruded upward. Thus, a memory cell is formed at the intersection of the conductive film patterns GL1 to GL4 and the vertical channel film 123. [ An insulating pattern 111a having sloped sidewalls may be further formed under the interlayer insulating patterns ILD1 to ILD5 and the conductive film patterns GL1 to GL4.

절연 패턴(111a)은 도면에 도시되지 않았으나 하부 구조를 포함하는 기판 상부에 형성된다. 절연 패턴(111a)은 xyz좌표계의 x방향을 따라 형성될 수 있다. 절연 패턴(111a)은 상부로 갈수록 좁은 폭으로 형성되는 테이퍼 형태로 형성되어 경사진 측벽을 갖는다. 절연 패턴(111a)은 산화막으로 형성될 수 있다.The insulating pattern 111a is formed on the substrate not shown in the figure but including the substructure. The insulating pattern 111a may be formed along the x direction of the xyz coordinate system. The insulating pattern 111a is formed in a tapered shape having a narrow width toward the top, and has inclined side walls. The insulating pattern 111a may be formed of an oxide film.

절연 패턴(111a)의 경사진 측벽은 도 1b에 도시된 바와 같이 그 상부에 형성되는 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(GL1~GL4)의 일부(P1)가 기판에 평행한 면(예를 들어, xy평면)에 대해 경사지게 형성될 수 있도록 한다. The inclined side wall of the insulating pattern 111a is formed such that a part P1 of the interlayer insulating patterns ILD1 to ILD5 and the conductive film patterns GL1 to GL4 formed thereon are parallel to the substrate (For example, the xy plane).

보다 구체적으로 예를 들면, 층간 절연 패턴들(ILD1~ILD5)은 중 최상층의 층간 절연 패턴(ILD5)의 표면은 평탄하게 형성될 수 있으며, 그 하부의 층간 절연 패턴들(ILD1~ILD4) 및 도전막 패턴들(GL1~GL4) 각각은 수직 채널막(123)으로부터 멀어질수록 상부로 돌출된 형태를 갖도록 하기와 같은 구조로 형성될 수 있다.More specifically, for example, the interlayer insulating patterns ILD1 to ILD5 may be formed such that the surface of the interlayer insulating pattern ILD5 in the uppermost layer is flat, and the interlayer insulating patterns ILD1 to ILD4 and the conductive Each of the film patterns GL1 to GL4 may be formed in such a manner that the film patterns GL1 to GL4 protrude upward as they are away from the vertical channel film 123. [

층간 절연 패턴들(ILD1~ILD4) 및 도전막 패턴들(GL1~GL4) 각각은 도 1b에 도시된 바와 같이 사선부들(P1)과 사선부들(P1) 사이에 형성되며 사선부들(P1)에 연결된 측벽을 갖는 수평부(P2)를 포함한다. 사선부(P1)는 절연 패턴(111a)의 경사진 측벽을 따라 형성되어 xy평면에 대해 경사지게 형성된 부분이다. 수평부(P2)는 절연 패턴들(111a) 사이의 수직 채널막(123)이 형성될 영역마다 형성되어 수직 채널막(123)에 의해 관통되며, 기판의 표면에 평행하게 형성되는 부분이다.Each of the interlayer insulating patterns ILD1 to ILD4 and the conductive film patterns GL1 to GL4 is formed between the shaded portions P1 and P1 and is connected to the shaded portions P1 as shown in Fig. And a horizontal portion P2 having side walls. The hatched portion P1 is a portion formed along an inclined side wall of the insulating pattern 111a and inclined with respect to the xy plane. The horizontal portion P2 is a portion formed between the insulating patterns 111a in each region in which the vertical channel film 123 is to be formed and penetrated by the vertical channel film 123 and formed parallel to the surface of the substrate.

한편, 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(GL1~GL4)은 메모리 셀 어레이 영역에서 절연 패턴(111a)을 따라 x방향으로 형성될 수 있다. 그리고, 동일층의 층간 절연 패턴(ILD1~ILD5) 및 동일층의 도전막 패턴(GL1~GL4)은 절연 패턴(111a) 상부에 형성되며 상부로 돌출된 절연막(135)에 의해 분리될 수 있다. 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(GL1~GL4)의 적층 수는 다양하게 변경될 수 있다. 도전막 패턴들(GL1~GL4)은 메모리 셀에 연결된 게이트 라인으로 이용될 수 있으며, 폴리 실리콘막, 또는 텅스텐과 같이 저항이 낮은 금속막 등 다양한 도전성 물질로 형성될 수 있다. Meanwhile, the interlayer insulating patterns ILD1 to ILD5 and the conductive film patterns GL1 to GL4 may be formed in the x direction along the insulating pattern 111a in the memory cell array region. The interlayer insulating patterns ILD1 to ILD5 of the same layer and the conductive film patterns GL1 to GL4 of the same layer are formed on the insulating pattern 111a and can be separated by the insulating film 135 protruding upward. The number of stacked layers of the interlayer insulating patterns ILD1 to ILD5 and the conductive film patterns GL1 to GL4 can be variously changed. The conductive film patterns GL1 to GL4 may be used as a gate line connected to a memory cell, and may be formed of various conductive materials such as a polysilicon film or a metal film having low resistance such as tungsten.

수직 채널막(123)은 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(GL1~GL4)의 수평부(P2)을 관통하여 기판 상부의 z방향을 따라 형성된다. 이러한 수직 채널막(123)은 다수행 및 다수열을 포함하는 매트릭스를 형태로 배열된다. 수직 채널막(123)은 중심부가 절연막(125)으로 채워진 관(tube) 형태로 형성되거나, 도면에 도시하진 않았으나 표면과 중심부가 반도체 물질막으로 형성된 기둥 형태로 형성된다. 수직 채널막(123)의 외벽은 메모리 적층막(121)에 의해 둘러싸인다. 메모리 적층막(121)은 수직 채널막(123)을 감싸는 터널 절연막, 터널 절연막을 감싸는 전하 저장막, 및 전하 저장막을 감싸는 전하 차단막을 포함한다.The vertical channel film 123 is formed along the z direction on the upper portion of the substrate through the interlayer insulating patterns ILD1 to ILD5 and the horizontal portions P2 of the conductive film patterns GL1 to GL4. This vertical channel film 123 is arranged in the form of a matrix containing multiple rows and multiple columns. The vertical channel film 123 is formed in the shape of a tube filled with an insulating film 125 at the center or in the form of a column having a surface and a central portion formed of a semiconductor material film. The outer wall of the vertical channel film 123 is surrounded by the memory laminated film 121. The memory multilayer film 121 includes a tunnel insulating film surrounding the vertical channel film 123, a charge storage film surrounding the tunnel insulating film, and a charge blocking film surrounding the charge storage film.

상기에서 도전막 패턴들(GL1~GL4)은 층간 절연막 패턴들(ILD1~ILD5) 사이에 정의된 트렌치를 도전막으로 채워서 형성할 수 있다. 또는 층간 절연막 패턴들(ILD1~ILD4)은 도전막 패턴들(GL1~GL4) 사이에 정의된 트렌치를 층간 절연막으로 채워서 형성할 수 있다. 이 때, 도전막 패턴들(GL1~GL4) 사이 또는 층간 절연막 패턴들(ILD1~ILD5) 사이에 정의된 트렌치의 개구부는 도전막 패턴들(GL1~GL4) 또는 층간 절연막 패턴들(ILD1~ILD5)의 사선부들(P1)에 의해 경사지게 형성된다. 따라서, xy평면에 평행한 개구부를 갖는 트렌치를 도전막 또는 절연막으로 채우는 경우보다 본 발명에서와 같이 xy평면에 경사지며 상부 방향을 향하는 개구부를 갖는 트렌치를 도전막 또는 절연막으로 채우는 것이 트렌치 내에 보이드 또는 심이 발생하는 현상을 줄일 수 있다.
The conductive film patterns GL1 to GL4 may be formed by filling a trench defined between the interlayer insulating film patterns ILD1 to ILD5 with a conductive film. Alternatively, the interlayer insulating film patterns ILD1 to ILD4 can be formed by filling a trench defined between the conductive film patterns GL1 to GL4 with an interlayer insulating film. The opening portions of the trenches defined between the conductive film patterns GL1 to GL4 or between the interlayer insulating film patterns ILD1 to ILD5 are electrically connected to the conductive film patterns GL1 to GL4 or the interlayer insulating film patterns ILD1 to ILD5, The inclined portions P1 are inclined. Therefore, filling a trench having an opening facing upward in the xy plane as in the present invention with a conductive film or an insulating film rather than filling the trench having an opening parallel to the xy plane with the conductive film or the insulating film causes voids or voids in the trench The occurrence of shim can be reduced.

이하, 도 2a 내지 도 2h를 참조하여 본 발명의 제1 실시 예에 따른 반도체 메모리 소자의 제조방법에 대해 보다 구체적으로 설명한다. 도 2a 내지 도 2h는 xyz좌표계의 y 방향을 따라 절취한 단면도들이다.Hereinafter, a method of manufacturing the semiconductor memory device according to the first embodiment of the present invention will be described in more detail with reference to FIGS. 2A to 2H. 2A to 2H are sectional views taken along the y direction of the xyz coordinate system.

도 2a를 참조하면, 적층 구조물을 형성하기 전 하부 구조를 포함한 기판 상에 제1 물질막(111)을 형성할 수 있다. 하부 구조를 포함하는 기판에 대해서는 제2 및 제3 실시 예에서 후술하기로 한다. 제1 물질막(111)은 절연 패턴용 물질막으로 형성될 수 있으며, 예를 들어 산화막으로 형성될 수 있다.Referring to FIG. 2A, a first material film 111 may be formed on a substrate including a bottom structure before forming a stacked structure. The substrate including the substructure will be described later in the second and third embodiments. The first material film 111 may be formed of a material film for an insulating pattern, for example, an oxide film.

도 2b를 참조하면, 적층 구조물을 형성하기 전 제1 물질막(111)을 식각하여 측벽이 경사진 리세스부(R)를 형성할 수 있다. 이에 따라, 리세스부(R)를 사이에 두고 이격되며 경사진 측벽을 가진 절연 패턴(111a)이 형성된다. 리세스부(R)는 수직 채널막이 형성될 영역마다 형성된다.Referring to FIG. 2B, the recesses R may be formed by etching the first material film 111 before forming the laminated structure. Thus, an insulating pattern 111a having sloped sidewalls spaced apart via the recessed portion R is formed. The recessed portion R is formed in each region in which the vertical channel film is to be formed.

도 2c를 참조하면, 측벽이 경사진 리세스부(R)의 표면 및 절연 패턴(111a)의 표면을 따라 제2 물질막들(117a~117e) 및 제3 물질막들(119a~119d)을 교대로 적층하여 적층 구조물(ML)을 형성한다. 이로써, 제2 물질막들(117a~117e) 및 제3 물질막들(119a~119d)은 수직 채널막이 형성될 영역마다 요부를 갖는 요철 형태로 형성될 수 있다. 또한 제2 물질막들(117a~117e) 및 제3 물질막들(119a~119d)은 수직 채널막이 형성될 영역으로부터 멀어질수록 상부로 돌출된 형태를 갖도록 형성될 수 있다.Referring to FIG. 2C, the second material films 117a to 117e and the third material films 119a to 119d are formed along the surface of the recessed portion R and the surface of the insulating pattern 111a, And alternately stacked to form a laminated structure ML. Thus, the second material films 117a to 117e and the third material films 119a to 119d may be formed in a concavo-convex shape having a concave portion for each region in which the vertical channel film is to be formed. Also, the second material films 117a to 117e and the third material films 119a to 119d may be formed so as to protrude upward as the distance from the region where the vertical channel film is to be formed.

제2 물질막들(117a~117e)은 후속에서 형성될 도전막 패턴들 사이를 절연시키고 분리시키기 위한 층간 절연막으로 형성될 수 있다. 제3 물질막들(119a~119d)은 도전막 패턴들이 형성될 층에 형성되는 희생막으로서, 제1 물질막(111) 및 제2 물질막들(117a~117e)과 식각 선택비가 다른 절연물을 포함할 수 있다. 예를 들어, 제1 물질막(111) 및 제2 물질막(117a~117e)은 산화막으로 형성되고, 제3 물질막(119a~119d)은 질화막으로 형성될 수 있다. 제2 물질막들(117a~117e) 및 제3 물질막들(119a~119d)은 적층시키고자 하는 메모리 셀의 개수에 따라 그 적층 수가 결정된다.The second material films 117a to 117e may be formed of an interlayer insulating film for insulating and separating conductive film patterns to be formed subsequently. The third material films 119a to 119d are sacrificial films formed on the layer in which the conductive film patterns are to be formed. The sacrificial films 119a to 119d are formed of an insulating material having a different etch selectivity from the first material film 111 and the second material films 117a to 117e . For example, the first material film 111 and the second material films 117a to 117e may be formed of an oxide film, and the third material films 119a to 119d may be formed of a nitride film. The number of stacks of the second material films 117a to 117e and the third material films 119a to 119d is determined according to the number of memory cells to be stacked.

도 2d를 참조하면, 리세스부(R)의 경사진 측벽 상에 적층 구조물(ML)이 잔류될 수 있도록 리세스부(R) 상부의 적층 구조물(ML)을 식각하여 적층 구조물(ML)을 관통하는 다수의 채널홀들(H)을 형성한다. 이에 따라, 채널홀들(H)은 제2 물질막들(117a~117e) 및 제3 물질막들(119a~119d)의 요부를 관통하여 수직 채널막이 형성될 영역에 형성된다.2D, the stacked structure ML on the recessed portion R is etched so that the stacked structure ML can remain on the inclined side wall of the recessed portion R, Thereby forming a plurality of through-holes (H). Accordingly, the channel holes H are formed in the region through which the vertical channel layer is to be formed through the recesses of the second material films 117a to 117e and the third material films 119a to 119d.

도 2e를 참조하면, 채널홀(H)의 표면을 따라 메모리 적층막(121)을 형성한다. 메모리 적층막(121)은 전하 차단막, 전하 차단막 상에 형성된 전하 저장막, 및 전하 저장막 상에 형성된 터널 절연막을 포함할 수 있다. 전하 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 이 후, 채널홀(H)의 바닥면에 형성된 메모리 적층막(121)을 식각하는 공정을 더 실시할 수 있다.Referring to FIG. 2E, a memory layer film 121 is formed along the surface of the channel hole H. The memory stacked film 121 may include a charge blocking film, a charge storage film formed on the charge blocking film, and a tunnel insulating film formed on the charge storage film. The charge storage film may be formed of a nitride film capable of charge trapping. Thereafter, a step of etching the memory laminated film 121 formed on the bottom surface of the channel hole H can be further performed.

이어서, 메모리 적층막(121) 상부에 반도체막을 형성하여, 채널홀(H) 내부에 수직 채널막(123)을 형성한다. 수직 채널막(123)은 메모리 적층막(121)의 표면을 따라 관 형태로 형성되거나, 채널홀(H) 내부를 완전히 매립하며 형성된다. 수직 채널막(123)이 관 형태로 형성된 경우, 수직 채널막(123)의 중심부를 절연막(미도시)으로 채우는 공정이 더 실시될 수 있다. 메모리 적층막(121) 및 수직 채널막(123) 형성 후, 적층 구조물(ML) 상부면 상에 형성된 메모리 적층막(121) 및 수직 채널막(123)을 제거하기 위한 평탄화 공정을 더 실시할 수 있다.Next, a semiconductor film is formed on the memory stacked film 121 to form a vertical channel film 123 in the channel hole H. The vertical channel film 123 is formed in the shape of a tube along the surface of the memory laminate film 121, or is completely buried in the channel hole H. When the vertical channel film 123 is formed in the shape of a tube, a process of filling the center portion of the vertical channel film 123 with an insulating film (not shown) may be further performed. A planarization process for removing the memory stack film 121 and the vertical channel film 123 formed on the upper surface of the stacked structure ML can be further performed after the memory stacked film 121 and the vertical channel film 123 are formed have.

도 2f를 참조하면, 이웃한 수직 채널막들(123) 사이의 적층 구조물(ML)을 식각하여 슬릿(131)을 형성한다. 슬릿(131)은 절연 패턴(111a)의 경사진 측벽 상에 형성되며 상부 방향을 향하는 제2 물질막들(117a~117e) 및 제3 물질막들(119a~119d)의 사선부 일단을 노출시키도록 형성된다. 상술한 슬릿(131)을 통해 적층 구조물(ML)이 분리될 수 있다. Referring to FIG. 2F, the stacked structures ML between the adjacent vertical channel films 123 are etched to form the slits 131. The slit 131 is formed on the inclined side wall of the insulating pattern 111a and exposes the ends of the slant portions of the second material films 117a to 117e and the third material films 119a to 119d facing upward . The stacked structure ML can be separated through the slit 131 described above.

슬릿(131) 형성 시 층간 절연막용 물질막으로 형성된 제2 물질막들(117a~117e)이 층간 절연막 패턴들(ILD1~ILD5)로 패터닝될 수 있다. 이 경우, 슬릿(131) 형성 후, 슬릿(131)을 통해 노출된 층간 절연막 패턴들(ILD1~ILD5) 사이의 희생막용 제3 물질막들(119a~119d)을 제거한다. 이로써, 층간 절연 패턴들(ILD1~ILD5) 사이에 트렌치(T)가 형성된다. 본 발명에 따르면, 트렌치(T)의 개구부는 상부 방향을 향하는 층간 절연막 패턴들(ILD1~ILD5)의 사선부들 사이에 형성되므로 상부 방향을 향하도록 경사지게 형성된다.The second material films 117a to 117e formed of the material film for the interlayer insulating film can be patterned into the interlayer insulating film patterns ILD1 to ILD5 when the slits 131 are formed. In this case, after the formation of the slit 131, the third material films 119a to 119d for the sacrificial layer between the interlayer insulating film patterns ILD1 to ILD5 exposed through the slit 131 are removed. Thereby, a trench T is formed between the interlayer insulating patterns ILD1 to ILD5. According to the present invention, the openings of the trenches T are formed between the slant portions of the interlayer insulating layer patterns ILD1 to ILD5 facing upward, and are formed so as to be inclined toward the upper direction.

상기에서 제2 물질막(117a~117e) 및 제3 물질막(119a~119d)은 특정 식각제에서 식각 선택비가 다른 물질로 형성되었으므로 식각제의 종류에 따라 제2 물질막(117a~117e) 또는 제3 물질막(119a~119d)을 선택적으로 식각할 수 있다.Since the second material films 117a to 117e and the third material films 119a to 119d are formed of materials different in etch selectivity from the specific etchant, the second material films 117a to 117e or The third material films 119a to 119d can be selectively etched.

도 2g를 참조하면, 층간 절연 패턴들(ILD1~ILD5) 사이에 형성된 트렌치(T)가 매립되도록 트렌치(T)가 형성된 전체 구조 상부에 제4 물질막(141)을 형성한다. 이 경우, 제4 물질막(141)은 도전막 패턴용 도전물질이며, 폴리 실리콘막 또는 폴리 실리콘막보다 저항이 낮은 텅스텐 등의 금속막일 수 있다.Referring to FIG. 2G, a fourth material film 141 is formed on the entire structure in which the trench T is formed so that the trench T formed between the interlayer insulating patterns ILD1 to ILD5 is embedded. In this case, the fourth material film 141 is a conductive material for a conductive film pattern, and may be a metal film of tungsten or the like having a resistance lower than that of the polysilicon film or the polysilicon film.

본 발명에 따르면 상부 방향을 향하며 경사지게 형성된 트렌치(T)의 개구부를 통해 제4 물질막(141)으로 트렌치(T) 내부를 채우는 공정의 효율을 증가시킬 수 있다.According to the present invention, the efficiency of the process of filling the interior of the trench T with the fourth material film 141 can be increased through the opening of the trench T formed at an inclination toward the upper direction.

도 2h를 참조하면, 층간 절연 패턴들(ILD1~ILD5) 사이에 형성된 트렌치(T) 내부에 도전막 패턴(GL1~GL4)이 잔류되도록 슬릿(131) 내부와 최상층 층간 절연 패턴(ILD5) 상부면 상에 형성된 제4 물질막(141)을 식각한다. 이로써, 제4 물질막(141)이 도전막 패턴(GL1~GL4)별로 분리된다. 이 후, 슬릿(131) 내부를 절연막(135)으로 채운다.2H, the conductive layer patterns GL1 to GL4 are left in the trenches T formed between the interlayer insulation patterns ILD1 to ILD5. Inside the slit 131 and the uppermost interlayer insulation pattern ILD5, The fourth material film 141 is etched. Thus, the fourth material film 141 is separated for each of the conductive film patterns GL1 to GL4. Thereafter, the inside of the slit 131 is filled with the insulating film 135.

상술한 바와 같이 본 발명은 상부 방향을 향하는 트렌치(T) 개구부를 통해 트렌치(T) 내부를 제4 물질막(141)으로 매립하므로 측면을 향하는 트렌치 개구부를 통해 트렌치 내부를 제4 물질막으로 매립하는 경우보다 제4 물질막 내에 보이드 및 심이 발생하는 현상을 개선할 수 있다.
As described above, according to the present invention, since the trench T is buried in the fourth material film 141 through the opening of the trench T facing upward, the trench is buried in the fourth material film through the trench opening facing the side surface. The occurrence of voids and shims in the fourth material film can be improved.

참고적으로 도 2c에서 상술한 바와는 다르게, 제2 물질막들(117a~117e)은 희생막으로 형성되고, 제3 물질막들(119a~119d)은 희생막과 다른 식각 선택비를 가진 도전막으로 형성될 수 있다. 예를 들어, 제2 물질막(117a~117e)은 언도프트 폴리 실리콘막으로 형성되고, 제3 물질막(119a~119d)은 도프트 폴리 실리콘막으로 형성될 수 있다. 이 경우, 슬릿(131) 형성 시 제3 물질막들(119a~119d)이 도전막 패턴들(GL1~GL4)로 패터닝될 수 있다. 그리고, 슬릿(131) 형성 후, 슬릿(131)을 통해 노출된 도전막 패턴들(GL1~GL4) 사이의 희생막용 제2 물질막들(117a~117d)을 제거한다. 이로써, 도전막 패턴들(GL1~GL4) 사이의 사이에 트렌치가 형성된다. 이 후, 트렌치 및 슬릿(131)을 매립하는 제4 물질막을 형성한다. 이 경우, 제4 물질막은 산화막과 같은 절연물로 형성되며, 트렌치 내부에 층간 절연막 패턴(ILD1~ILD4)과 슬릿(131) 내부에 절연막(135)이 일체화된 형태로 형성될 수 있다.
2C, the second material films 117a to 117e are formed as sacrificial films, and the third material films 119a to 119d are formed as a sacrificial film having a different etch selectivity from the sacrificial film Film. For example, the second material films 117a to 117e may be formed of an undoped polysilicon film, and the third material films 119a to 119d may be formed of a doped polysilicon film. In this case, the third material films 119a to 119d may be patterned into the conductive film patterns GL1 to GL4 when the slits 131 are formed. After the formation of the slit 131, the sacrificial second material films 117a to 117d between the conductive film patterns GL1 to GL4 exposed through the slit 131 are removed. Thereby, a trench is formed between the conductive film patterns GL1 to GL4. Thereafter, a fourth material film for filling the trench and the slit 131 is formed. In this case, the fourth material layer may be formed of an insulating material such as an oxide layer, and the interlayer insulating layer patterns ILD1 to ILD4 may be formed in the trench and the insulating layer 135 may be integrated into the slit 131.

또한, 도 2c에서 상술한 바와는 다르게, 제2 물질막들(117a~117e)은 층간 절연막으로 형성되고, 제3 물질막들(119a~119d)은 도전막으로 형성될 수 있다. 이 경우, 슬릿(131) 형성 공정 시 제2 물질막들(117a~117e)이 층간 절연막 패턴들(ILD1~ILD5)로 패터닝되고, 제3 물질막들(119a~119d)이 도전막 패턴들(GL1~GL4)로 패터닝될 수 있다. 그리고, 슬릿(131) 형성 후, 트렌치를 형성하는 공정을 생략하고 슬릿(131) 내부를 절연물(135)으로 채울 수 있다.
2C, the second material films 117a to 117e may be formed of an interlayer insulating film, and the third material films 119a to 119d may be formed of a conductive film. In this case, the second material films 117a to 117e are patterned into the interlayer insulating film patterns ILD1 to ILD5 and the third material films 119a to 119d are patterned into the conductive film patterns 0.0 > GL1-GL4. ≪ / RTI > After the formation of the slit 131, the step of forming the trench may be omitted and the inside of the slit 131 may be filled with the insulating material 135.

도 3은 본 발명의 제2 실시 예에 따른 반도체 메모리 소자를 나타내는 단면도이다. 특히, 도 3은 U자형 메모리 스트링을 포함하는 3차원 불휘발성 메모리 소자를 나타내는 단면도이다.3 is a cross-sectional view illustrating a semiconductor memory device according to a second embodiment of the present invention. 3 is a cross-sectional view showing a three-dimensional nonvolatile memory device including a U-shaped memory string.

도 3을 참조하면, 본 발명의 제2 실시 예에 따른 3차원 불휘발성 메모리 소자는 본 발명의 제1 실시 예에서와 동일하게 경사진 측벽을 갖는 절연 패턴(211a), 절연 패턴(211a)을 포함하는 구조물 표면을 따라 교대로 적층되며 절연막(235)에 의해 분리되는 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(WL, SSL, DSL)을 포함한다. 그리고 본 발명의 제2 실시 예에 따른 3차원 불휘발성 메모리 소자는 본 발명의 제1 실시 예에서와 다른 형태의 채널막(223)을 포함한다. 본 발명의 제2 실시 예에 따른 채널막(223)은 층간 절연 패턴들(ILD1~ILD5) 및 도전막 패턴들(WL, SSL, DSL)을 관통하는 제1 및 제2 수직 채널막(223A, 223B), 이웃한 한 쌍의 제1 및 제2 수직 채널막(223A, 223B)을 연결하는 파이프 채널막(223P)을 포함하여 U자형으로 형성된다. 또한, 본 발명의 제2 실시 예에 따른 3차원 불휘발성 메모리 소자는 본 발명의 제1 실시 예와 비교하여 파이프 채널막(223P)을 감싸는 파이프 게이트(PG)를 더 포함한다.Referring to FIG. 3, the three-dimensional nonvolatile memory device according to the second embodiment of the present invention includes an insulating pattern 211a having sloped sidewalls, an insulating pattern 211a as in the first embodiment of the present invention, And interlayer insulating patterns ILD1 to ILD5 and conductive film patterns WL, SSL, and DSL, which are alternately stacked along the surface of the structure to be included and separated by the insulating film 235. [ The three-dimensional nonvolatile memory device according to the second embodiment of the present invention includes a channel film 223 different from that of the first embodiment of the present invention. The channel film 223 according to the second embodiment of the present invention includes the first and second vertical channel films 223A and 223B penetrating the interlayer insulating patterns ILD1 to ILD5 and the conductive film patterns WL, SSL and DSL, And a pipe channel film 223P connecting the pair of adjacent first and second vertical channel films 223A and 223B. In addition, the three-dimensional nonvolatile memory device according to the second embodiment of the present invention further includes a pipe gate (PG) surrounding the pipe channel film 223P in comparison with the first embodiment of the present invention.

파이프 게이트(PG)는 파이프홀(PH)이 구비된 제1 파이프 게이트막(201a)을 포함한다. 또한, 파이프 게이트(PG)는 파이프홀(PH)를 덮으며 제1 파이프 게이트막(201a) 상부에 형성된 제2 파이프 게이트막(201b)을 더 포함할 수 있다. 상술한 제1 파이프 게이트막(201a)은 기판 또는 도전막으로 형성될 수 있으며, 제2 파이프 게이트막(201b)은 도전막으로 형성될 수 있다.The pipe gate PG includes a first pipe gate film 201a provided with a pipe hole PH. The pipe gate PG may further include a second pipe gate film 201b formed on the first pipe gate film 201a to cover the pipe hole PH. The first pipe gate film 201a may be formed of a substrate or a conductive film, and the second pipe gate film 201b may be formed of a conductive film.

절연 패턴(211a)은 파이프 게이트(PG)를 포함하는 기판 상부에 형성되며, 본 발명의 제1 실시 예에서 상술한 바와 동일한 형태 및 동일한 물질로 형성된다.The insulating pattern 211a is formed on the substrate including the pipe gate PG and is formed of the same shape and the same material as described in the first embodiment of the present invention.

층간 절연막 패턴들(ILD1~ILD5) 및 도전막 패턴들(WL, SSL, DSL)은 사선부들과 수평부를 포함하는 본 발명의 제1 실시 예의 절연 패턴들 및 도전막 패턴들과 동일한 형태 및 동일한 물질로 형성된다. 단, 본 발명의 제2 실시 예에서 도전막 패턴들(WL, SSL, DSL)은 제1 및 제2 수직 채널막(223A, 223B)을 감싸며 파이프 채널막(223P) 상에 2열로 적층된 워드 라인들(WL)과, 파이프 채널막(223P) 상의 2열의 워드 라인들 중 1열의 워드 라인들(WL) 상부에 형성된 드레인 셀렉트 라인(DSL), 또 다른 1열의 워드 라인들(WL) 상부에 형성된 소스 셀렉트 라인(SSL)을 포함한다.The interlayer insulating film patterns ILD1 to ILD5 and the conductive film patterns WL, SSL and DSL have the same shape and the same material as the insulating patterns and conductive film patterns of the first embodiment of the present invention, . However, in the second embodiment of the present invention, the conductive film patterns WL, SSL, and DSL surround the first and second vertical channel films 223A and 223B, The drain select line DSL formed above the word lines WL in one column of the two column word lines on the pipe channel film 223P and the drain select line DSL formed above the other one column of the word lines WL And a formed source select line (SSL).

채널막(223)의 외벽은 메모리 적층막(221)에 의해 둘러싸인다. 채널막(223)은 중심부가 절연막(225)으로 채워진 관(tube) 형태로 형성되거나, 도면에 도시하진 않았으나 중심부까지 반도체막으로 채워진 형태로 형성될 수 있다. 채널막(223)의 중심부가 절연막(225)으로 채워진 경우, 절연막(225)의 일부가 리세스되어 절연막(225) 상부에 불순물이 주입된 폴리 실리콘막으로 형성된 정션 영역(Jn)이 더 형성될 수 있다. 채널막(223)의 외벽을 감싸는 메모리 적층막(221)은 제1 실시 예와 동일하게 터널 절연막, 터널 절연막을 감싸는 전하 저장막, 전하 저장막을 감싸는 전하 차단막을 포함한다. 채널막(223)의 파이프 채널막(223P)은 파이프 게이트(PG)의 트렌치 내부에 형성되며 파이프 게이트(PG)에 의해 둘러싸인다. 특히, 파이프 게이트(PG)의 제2 파이프 게이트막(201b)에 의해 파이프 채널막(223P)의 상부가 덮힘으로써 파이프 채널막(223P)에 가해지는 전계가 강화될 수 있다. 채널막(223)의 제1 및 제2 수직 채널막(223A, 223B)은 층간 절연막 패턴들(ILD1~ILD5) 및 도전막 패턴들(WL, SSL, DSL)의 수평부들을 관통하며, 제2 파이프 게이트막(201b)을 더 관통할 수 있다. 이러한 제1 및 제2 수직 채널막(223A, 223B)은 파이프 채널막(223P)에 연결된다.The outer wall of the channel film 223 is surrounded by the memory laminated film 221. The channel film 223 may be formed in the form of a tube filled with an insulating film 225 at the center or filled with a semiconductor film up to the center, though not shown in the figure. When the central part of the channel film 223 is filled with the insulating film 225, a part of the insulating film 225 is recessed and a junction region Jn formed by a polysilicon film into which an impurity is implanted is further formed . Like the first embodiment, the memory stacked layer 221 surrounding the outer wall of the channel layer 223 includes a tunnel insulating layer, a charge storage layer surrounding the tunnel insulating layer, and a charge blocking layer surrounding the charge storage layer. The pipe channel film 223P of the channel film 223 is formed inside the trench of the pipe gate PG and is surrounded by the pipe gate PG. Particularly, the upper part of the pipe channel film 223P is covered by the second pipe gate film 201b of the pipe gate PG, so that the electric field applied to the pipe channel film 223P can be strengthened. The first and second vertical channel films 223A and 223B of the channel film 223 pass through the horizontal portions of the interlayer insulating film patterns ILD1 to ILD5 and the conductive film patterns WL, SSL and DSL, The pipe gate film 201b can be further penetrated. The first and second vertical channel films 223A and 223B are connected to the pipe channel film 223P.

상기에서 워드 라인(WL)과 수직 채널막(223A, 223B)의 교차부에 메모리 셀이 형성되며, 파이프 게이트(PG)와 파이프 채널막(223P)의 교차부에 파이프 트랜지스터가 형성된다. 그리고, 드레인 셀렉트 라인(DSL)과 제1 수직 채널막(223A)의 교차부에 드레인 셀렉트 트랜지스터가 형성되며, 소스 셀렉트 라인(SSL)과 제2 수직 채널막(223B)의 교차부에 소스 셀렉트 트랜지스터가 형성된다. 상술한 구조에 따라 본 발명의 제2 실시 예에 따른 메모리 셀들은 제1 및 제2 수직 채널막(223A, 223B)을 따라 적층되어 3차원적으로 배열되며 2열의 메모리 셀들이 파이프 트랜지스터에 의해 연결되어 U자형 메모리 스트링을 구성한다.A memory cell is formed at the intersection of the word line WL and the vertical channel films 223A and 223B and a pipe transistor is formed at the intersection of the pipe gate PG and the pipe channel film 223P. A drain select transistor is formed at the intersection of the drain select line DSL and the first vertical channel film 223A and a source select transistor is formed at the intersection of the source select line SSL and the second vertical channel film 223B. . According to the above-described structure, the memory cells according to the second embodiment of the present invention are stacked along the first and second vertical channel films 223A and 223B and arranged three-dimensionally, and the memory cells of two columns are connected To form a U-shaped memory string.

제1 수직 채널막(223A)에 접속된 정션 영역(Jn)은 정션 영역(Jn) 상부에 형성된 층간 절연막들(251, 253)을 관통하는 비트 라인 콘택 플러그(BLC)를 통해 비트 라인 콘택 플러그(BLC) 상부에 형성된 비트 라인(BL)에 접속된다. 제2 수직 채널막(223B)에 접속된 정션 영역(Jn)은 정션 영역(Jn) 상부에 형성된 층간 절연막(251)의 트렌치 내에 형성되며 비트 라인(BL)과 절연되게 형성된 소스 라인(SL)에 접속된다.The junction region Jn connected to the first vertical channel film 223A is connected to the bit line contact plug BLC through the bit line contact plug BLC passing through the interlayer insulating films 251 and 253 formed above the junction region Jn BLC) formed on the bit line BL. The junction region Jn connected to the second vertical channel film 223B is formed in the source line SL formed in the trench of the interlayer insulating film 251 formed above the junction region Jn and insulated from the bit line BL Respectively.

본 발명의 제2 실시 예 또한 제1 실시 예와 마찬가지로 층간 절연막 패턴들(ILD1~ILD5) 사이 또는 도전막 패턴들(WL, SSL, DSL) 사이에 정의되며 상부 방향을 향하여 경사진 개구부를 갖는 트렌치를 도전막 또는 절연막으로 채워서 층간 절연막 패턴들(ILD1~ILD5) 또는 도전막 패턴들(WL, SSL, DSL)을 형성할 수 있으므로 트렌치 내에 보이드 또는 심이 발생하는 현상을 줄일 수 있다.
The second embodiment of the present invention is also similar to the first embodiment in that the trenches are defined between the interlayer insulating film patterns ILD1 to ILD5 or between the conductive film patterns WL, SSL and DSL, The interlayer insulating film patterns ILD1 to ILD5 or the conductive film patterns WL, SSL, and DSL can be formed by filling the interlayer insulating film patterns ILD1 to ILD5 with the conductive film or the insulating film, thereby reducing the occurrence of voids or shims in the trenches.

이하, 도 4a 내지 도 4e를 참조하여 본 발명의 제2 실시 예에 따른 반도체 메모리 소자의 제조방법에 대해 보다 구체적으로 설명한다.Hereinafter, a method of manufacturing a semiconductor memory device according to a second embodiment of the present invention will be described in more detail with reference to FIGS. 4A to 4E. FIG.

도 4a를 참조하면, 희생막(205)으로 매립된 파이프홀(PH)을 구비하는 제1 파이프 게이트막(201a)을 형성한다. 파이프홀(PH)은 기판 또는 도전막으로 형성된 제1 파이프 게이트막(201a)을 식각하여 형성할 수 있다. 희생막(205)은 파이프홀(PH) 내부를 매립할 수 있을 만큼 충분한 두께의 희생막용 물질막을 형성한 후 제1 파이프 게이트막(201a)이 노출되도록 희생막용 물질막을 평탄화하여 형성할 수 있다. 이 후, 제1 파이프 게이트막(201a) 상부에 제2 파이프 게이트막(201b)을 더 형성할 수 있다.Referring to FIG. 4A, a first pipe gate film 201a having a pipe hole PH buried in a sacrificial film 205 is formed. The pipe hole PH may be formed by etching a first pipe gate film 201a formed of a substrate or a conductive film. The sacrificial layer 205 may be formed by planarizing the sacrificial material layer so that the first pipe gate layer 201a is exposed after the sacrificial layer is formed to a thickness sufficient to fill the inside of the pipe hole PH. Thereafter, a second pipe gate film 201b may be further formed on the first pipe gate film 201a.

이어서, 제2 파이프 게이트막(201b) 상에 제1 물질막을 형성한 후, 본 발명의 제1 실시 예에서 상술한 바와 동일하게 제1 물질막을 식각하여 측벽이 경사진 리세스부(R)를 형성한다. 이에 따라, 리세스부(R)를 사이에 두고 이격되며 경사진 측벽을 가진 절연 패턴(211a)이 형성된다.Subsequently, after the first material film is formed on the second pipe gate film 201b, the first material film is etched in the same manner as described in the first embodiment of the present invention to form a recessed portion R . Thus, an insulating pattern 211a having sloped sidewalls spaced apart via the recessed portion R is formed.

도 4b를 참조하면, 본 발명의 제1 실시 예에서 상술한 바와 동일하게 측벽이 경사진 리세스부(R)의 표면 및 절연 패턴(211a)의 표면을 따라 제2 물질막들(217a~217e) 및 제3 물질막들(219a~219d)을 교대로 적층하여 적층 구조물(ML)을 형성한다. Referring to FIG. 4B, similarly to the first embodiment of the present invention, the second material films 217a to 217e (217a to 217e) are formed along the surface of the recess portion R and the surface of the insulating pattern 211a, And third material films 219a to 219d are alternately stacked to form a stacked structure ML.

이 후에, 리세스부(R) 상부의 적층 구조물(ML)의 수평부와, 제2 파이프 게이트막(201b)을 관통하는 다수의 채널홀들(H)을 형성하여 희생막(205)을 노출시킨다. 이 때, 파이프홀(PH) 각각에 한 쌍의 채널홀(H)이 연결되도록 한다. The sacrificial layer 205 is exposed by forming a horizontal portion of the stacked structure ML on the recess portion R and a plurality of channel holes H passing through the second pipe gate film 201b, . At this time, a pair of channel holes H are connected to each of the pipe holes PH.

이어서, 희생막(205)이 제2 물질막들(217a~217e) 및 제3 물질막들(219a~219d)에 대한 식각 선택비를 갖지 않는 경우, 채널홀들(H) 측벽에 제2 물질막들(217a~217e) 및 제3 물질막들(219a~219d)에 대한 식각 선택비를 갖는 보호막(미도시)을 더 형성할 수 있다. 희생막(205)이 제2 물질막들(217a~217e) 및 제3 물질막들(219a~219d)에 대한 식각 선택비를 갖는 경우, 보호막의 형성 공정을 생략될 수 있다.Subsequently, when the sacrificial film 205 does not have the etch selectivity for the second material films 217a to 217e and the third material films 219a to 219d, A protective film (not shown) having an etching selectivity to the films 217a to 217e and the third material films 219a to 219d can be further formed. If the sacrificial layer 205 has an etch selectivity to the second material layers 217a to 217e and the third material layers 219a to 219d, the protective layer forming process may be omitted.

이 후, 채널홀(H)을 통해 노출된 희생막(205)을 제거하여 파이프홀(PH)을 개구시킨다. 이전 공정에서 채널홀(H) 측벽에 보호막을 더 형성한 경우, 희생막(205) 제거 후 보호막을 제거하는 공정을 더 실시한다.Thereafter, the sacrificial film 205 exposed through the channel hole H is removed to open the pipe hole PH. If a protective film is further formed on the sidewall of the channel hole (H) in the previous step, a step of removing the protective film after removal of the sacrificial film (205) is further performed.

도 4c를 참조하면, 파이프홀(PH) 및 채널홀(H)의 표면을 따라 메모리 적층막(221)을 형성한다. 메모리 적층막(221)은 전하 차단막, 전하 차단막 상에 형성된 전하 저장막, 및 전하 저장막 상에 형성된 터널 절연막을 포함할 수 있다. 전하 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다.Referring to FIG. 4C, a memory laminated film 221 is formed along the surfaces of the pipe hole PH and the channel hole H. The memory stack film 221 may include a charge blocking film, a charge storage film formed on the charge blocking film, and a tunnel insulating film formed on the charge storage film. The charge storage film may be formed of a nitride film capable of charge trapping.

이어서, 메모리 적층막(221) 상부에 반도체막을 형성하여, 파이프홀(PH) 및 채널홀(H) 내부에 채널막(223)을 형성한다. 채널막(223)은 파이프홀(PH) 내에 형성된 파이프 채널막(223P), 파이프 채널막(223P)의 일단에 연결된 제1 수직 채널막(223A), 및 파이프 채널막(223P) 타단에 연결된 제2 수직 채널막(223B)을 포함한다. 채널막(223)은 메모리 적층막(221)의 표면을 따라 관 형태로 형성되거나, 파이프홀(PH) 및 채널홀(H) 내부를 완전히 매립하며 형성된다. 채널막(223)이 도면에 도시된 바와 같이 관 형태로 형성된 경우, 채널막(223)의 중심부를 절연막(225)으로 채우는 공정을 더 실시할 수 있다. 채널막(223)의 중심부가 절연막(225)으로 채워진 경우, 절연막(225)의 일부를 리세스 하여 절연막(225)의 높이를 적층 구조물(ML)보다 낮출 수 있다. 그리고, 절연막(225)이 리세스된 영역을 불순물이 주입된 폴리 실리콘막으로 채워 절연막(225) 상부에 정션 영역(Jn)을 더 형성할 수 있다.Next, a semiconductor film is formed on the memory stacked film 221 to form a channel film 223 in the pipe hole PH and the channel hole H. The channel film 223 includes a pipe channel film 223P formed in the pipe hole PH, a first vertical channel film 223A connected to one end of the pipe channel film 223P, and a first vertical channel film 223A connected to the other end of the pipe channel film 223P. 2 vertical channel film 223B. The channel film 223 is formed in the shape of a tube along the surface of the memory laminate film 221 or is completely filled with the inside of the pipe hole PH and the channel hole H. When the channel film 223 is formed in the shape of a tube as shown in the drawing, a process of filling the center portion of the channel film 223 with the insulating film 225 may be further performed. When the central portion of the channel film 223 is filled with the insulating film 225, a part of the insulating film 225 may be recessed to lower the height of the insulating film 225 than the stacked structure ML. The recessed region of the insulating film 225 may be filled with a polysilicon film doped with an impurity to further form a junction region Jn on the insulating film 225.

도 4d를 참조하면, 본 발명의 제1 실시 예에서 상술한 바와 동일한 방법으로 이웃한 수직 채널막들(223A, 223B) 사이의 적층 구조물(ML)을 식각하여 슬릿(231)을 형성한 후, 제2 물질막(217a~217e) 또는 제3 물질막(219a~219d)을 선택적으로 식각하여 상부 방향을 향하여 경사진 개구부를 구비하는 트렌치들을 형성한다. 이 후, 도 2g에서 상술한 바와 동일한 방법으로 트렌치들을 절연막 또는 도전막의 제4 물질막으로 채우고 슬릿(231) 내부의 제4 물질막을 제거한다. 이로써, 슬릿(231)에 의해 분리된 층간 절연막 패턴들(ILD1~ILD5) 및 도전막 패턴들(WL, DSL, SSL)이 형성된다.Referring to FIG. 4D, after the slit 231 is formed by etching the stacked structure ML between the adjacent vertical channel films 223A and 223B in the same manner as described above in the first embodiment of the present invention, The second material films 217a to 217e or the third material films 219a to 219d are selectively etched to form trenches having inclined openings toward the upper direction. Thereafter, the trenches are filled with the fourth material film of the insulating film or the conductive film and the fourth material film inside the slit 231 is removed in the same manner as described above with reference to FIG. 2G. Thus, the interlayer insulating film patterns ILD1 to ILD5 and the conductive film patterns WL, DSL, and SSL separated by the slit 231 are formed.

도 4e를 참조하면, 슬릿(231) 내부를 절연막(235)으로 채운다. 이 후, 절연막(235)이 형성된 전체 구조 상부에 층간 절연막(251)을 형성한다. 이어서, 층간 절연막(251) 내에 제2 수직 채널막(223B)에 접속된 정션 영역(Jn)을 노출시키는 트렌치를 형성한 후, 그 내부에 소스 라인(SL)을 형성할 수 있다. Referring to FIG. 4E, the inside of the slit 231 is filled with an insulating film 235. Thereafter, an interlayer insulating film 251 is formed on the entire structure where the insulating film 235 is formed. After forming a trench exposing the junction region Jn connected to the second vertical channel film 223B in the interlayer insulating film 251, a source line SL can be formed in the trench.

이 후, 소스 라인(SL)이 형성된 전체 구조 상부에 층간 절연막(253)을 형성한 후, 제1 수직 채널막(223A)에 접속된 정션 영역(Jn) 상부의 층간 절연막들(251, 253)을 식각하여 제1 수직 채널막(223A)에 접속된 정션 영역(Jn)을 노출시키는 콘택홀을 형성한다. 이어서, 콘택홀 내부에 비트 라인 콘택 플러그(BLC)를 형성한다. 이 후 비트 라인 콘택 플러그(BLC)에 접속된 비트 라인(BL)을 형성한다.Thereafter, the interlayer insulating film 253 is formed on the entire structure where the source line SL is formed and then the interlayer insulating films 251 and 253 on the junction region Jn connected to the first vertical channel film 223A are formed, Thereby forming a contact hole exposing the junction region Jn connected to the first vertical channel layer 223A. Then, a bit line contact plug BLC is formed in the contact hole. And then the bit line BL connected to the bit line contact plug BLC is formed.

본 발명의 제2 실시 예 또한 제1 실시 예와 마찬가지로 상부 방향을 향하는 트렌치 개구부를 통해 트렌치 내부를 제4 물질막으로 매립하므로 측면을 향하는 트렌치 개구부를 통해 트렌치 내부를 제4 물질막으로 매립하는 경우보다 제4 물질막 내에 보이드 및 심이 발생하는 현상을 개선할 수 있다.
In the second embodiment of the present invention, similarly to the first embodiment, since the trench is buried in the fourth material film through the trench opening directed to the upper direction, the trench is buried in the fourth material film through the trench opening facing the side It is possible to improve the occurrence of voids and shims in the fourth material film.

도 5는 본 발명의 제3 실시 예에 따른 반도체 메모리 소자 및 그 제조 방법을 설명하기 위한 단면도이다. 특히, 도 5는 기판(301) 상부의 z방향을 따라 형성된 메모리 스트링을 포함하는 3차원 불휘발성 메모리 소자를 나타내는 단면도이다.5 is a cross-sectional view illustrating a semiconductor memory device and a method of manufacturing the same according to a third embodiment of the present invention. 5 is a cross-sectional view showing a three-dimensional nonvolatile memory device including a memory string formed along the z-direction on the substrate 301. In this case,

도 5를 참조하면, 본 발명의 제3 실시 예에 따른 3차원 불휘발성 메모리 소자는 본 발명의 제1 실시 예에서와 동일하게 경사진 측벽을 갖는 절연 패턴(311a), 절연 패턴(311a)을 포함하는 구조물 표면을 따라 교대로 적층되며 절연막(235)에 의해 분리되는 층간 절연 패턴들(ILD1~ILD6) 및 도전막 패턴들(LSL, WL, USL)을 포함한다. 그리고 본 발명의 제3 실시 예에 따른 3차원 불휘발성 메모리 소자는 본 발명의 제1 실시 예에서와 동일한 형태의 수직 채널막(323)을 포함한다. 단 본 발명의 제3 실시 예에 따른 수직 채널막(323)은 기판(301) 상부에 형성된 소스 영역(303)에 접속되어 기판(301) 상부로 돌출된다.Referring to FIG. 5, the three-dimensional nonvolatile memory device according to the third embodiment of the present invention includes an insulating pattern 311a having an inclined side wall, an insulating pattern 311a as in the first embodiment of the present invention, And interlayer insulating patterns ILD1 to ILD6 and conductive film patterns LSL, WL, USL which are alternately stacked along the surface of the structure to be included and separated by the insulating film 235. [ Dimensional nonvolatile memory device according to the third embodiment of the present invention includes a vertical channel film 323 of the same type as that of the first embodiment of the present invention. However, the vertical channel layer 323 according to the third embodiment of the present invention is connected to the source region 303 formed on the substrate 301 and protrudes above the substrate 301.

소스 영역(303)은 기판(301) 표면으로부터 일정 깊이까지 불순물을 주입하여 형성하거나, 기판(301) 상부에 도프트 폴리 실리콘막을 형성한 후 이를 패터닝하여 형성할 수 있다.The source region 303 may be formed by implanting impurities from the surface of the substrate 301 to a certain depth or by forming a doped polysilicon film on the substrate 301 and patterning the doped polysilicon film.

절연 패턴(311a)은 소스 라인(303)을 포함하는 기판(301) 상부에 형성되며, 본 발명의 제1 실시 예에서 상술한 바와 동일한 형태 및 동일한 물질로 형성된다.The insulating pattern 311a is formed on the substrate 301 including the source line 303 and is formed of the same shape and the same material as described in the first embodiment of the present invention.

층간 절연막 패턴들(ILD1~ILD6) 및 도전막 패턴들(LSL, WL, USL)은 사선부들과 수평부를 포함하는 본 발명의 제1 실시 예의 절연 패턴들 및 도전막 패턴들과 동일한 형태 및 동일한 물질로 형성된다. 단, 본 발명의 제3 실시 예에서 도전막 패턴들(LSL, WL, USL)은 최하층에 형성된 하부 선택 라인(LSL), 최상층에 형성된 상부 선택 라인(USL), 및 하부 선택 라인(LSL)과 상부 선택 라인(USL) 사이에 적층된 워드 라인들(WL)을 포함한다.The interlayer insulating film patterns ILD1 to ILD6 and the conductive film patterns LSL, WL, USL are formed in the same shape and same material as the insulating patterns and conductive film patterns of the first embodiment of the present invention including the inclined portions and the horizontal portions . In the third embodiment of the present invention, the conductive film patterns LSL, WL and USL have a lower selection line LSL formed at the lowest layer, an upper selection line USL and a lower selection line LSL formed at the uppermost layer, And word lines WL stacked between upper select lines USL.

수직 채널막(323)의 외벽은 본 발명의 제1 실시 예에서와 동일하게 메모리 적층막(321)에 의해 둘러싸이며, 중심부가 절연막(325)으로 채워진 관(tube) 형태로 형성되거나, 도면에 도시하진 않았으나 중심부까지 반도체막으로 채워진 형태로 형성될 수 있다. 수직 채널막(323)의 중심부가 절연막(325)으로 채워진 경우, 절연막(325)의 일부가 리세스되어 절연막(325) 상부에 불순물이 주입된 폴리 실리콘막으로 형성된 정션 영역(Jn)이 더 형성될 수 있다.The outer wall of the vertical channel film 323 is formed in the form of a tube surrounded by the memory laminate film 321 and the center portion filled with the insulating film 325 as in the first embodiment of the present invention, Although not shown, a semiconductor film may be filled up to the center. A portion of the insulating film 325 is recessed and a junction region Jn formed by a polysilicon film into which an impurity is implanted is formed further on the insulating film 325 .

상기에서 워드 라인(WL)과 수직 채널막(323)의 교차부에 메모리 셀이 형성되며, 하부 선택 라인(LSL)과 수직 채널막(323)의 교차부에 하부 선택 트랜지스터가 형성되며, 상부 선택 라인(USL)과 수직 채널막(323)의 교차부에 상부 선택 트랜지스터가 형성된다. 상술한 구조에 따라 본 발명의 제3 실시 예에 따른 메모리 셀들은 수직 채널막(323)에 의해 직렬로 접속되어 메모리 스트링을 구성한다.A memory cell is formed at the intersection of the word line WL and the vertical channel layer 323 and a lower select transistor is formed at the intersection of the lower select line LSL and the vertical channel layer 323, An upper select transistor is formed at the intersection of the line USL and the vertical channel film 323. [ According to the above-described structure, the memory cells according to the third embodiment of the present invention are connected in series by the vertical channel film 323 to constitute a memory string.

수직 채널막(323)에 접속된 정션 영역(Jn)은 정션 영역(Jn) 상부에 형성된 비트 라인(BL)에 접속된다. 비트 라인(BL)과 정션 영역(Jn) 사이에 층간 절연막(351)이 더 형성된 경우, 비트 라인(BL)과 정션 영역(Jn)은 층간 절연막(351)을 관통하는 비트 라인 콘택 플러그(BLC)를 통해 접속될 수 있다. 또한, 비트 라인(BL)은 층간 절연막(353)의 트렌치 내에 형성될 수 있다.The junction region Jn connected to the vertical channel film 323 is connected to the bit line BL formed above the junction region Jn. The bit line BL and the junction region Jn are connected to the bit line contact plug BLC passing through the interlayer insulating film 351 when the interlayer insulating film 351 is further formed between the bit line BL and the junction region Jn, Lt; / RTI > Further, the bit line BL may be formed in the trench of the interlayer insulating film 353.

본 발명의 제3 실시 예 또한 제1 실시 예와 마찬가지로 층간 절연막 패턴들(ILD1~ILD6) 사이 또는 도전막 패턴들(LSL, WL, USL) 사이에 정의되며 상부 방향을 향하여 경사진 개구부를 갖는 트렌치를 도전막 또는 절연막으로 채워서 층간 절연막 패턴들(ILD1~ILD6) 또는 도전막 패턴들(LSL, WL, USL)을 형성할 수 있으므로 트렌치 내에 보이드 또는 심이 발생하는 현상을 줄일 수 있다.The third embodiment of the present invention is also similar to the first embodiment in that trenches are defined between the interlayer insulating film patterns ILD1 to ILD6 or between the conductive film patterns LSL, WL, USL and inclined toward the upper direction, The interlayer insulating film patterns ILD1 to ILD6 or the conductive film patterns LSL, WL, USL can be formed by filling the interlayer insulating film patterns ILD1 to ILD6 with a conductive film or an insulating film, thereby reducing the occurrence of voids or shims in the trenches.

본 발명의 제3 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조 방법은 절연 패턴들(311a)을 형성하기 전, 기판(301) 상부에 소스 영역(303)을 형성하는 공정을 더 실시한다. 그리고, 본 발명의 제3 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조방법은 본 발명의 제2 실시 예에서와 같이 채널홀 내에 절연막(325)을 매립한 후, 절연막(325)을 리세스하고 절연막(325)이 리세스된 영역 내에 정션 영역(Jn)을 형성한다. 또한, 본 발명의 제3 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조방법은 슬릿 내부를 채우는 절연막(335)을 형성한 후, 층간 절연막(351)을 형성하고 층간 절연막(351)을 관통하여 접합 영역(Jn)에 접속된 비트 라인 콘택 플러그(BLC)를 형성하는 공정을 더 실시할 수 있다. 이에 더해, 본 발명의 제3 실시 예에 따른 3차원 불휘발성 메모리 소자의 제조방법은 비트 라인 콘택 플러그(BLC)가 형성된 전체 구조 상부에 층간 절연막(353)을 형성한 후, 층간 절연막(353)을 관통하여 비트 라인 콘택 플러그(BLC)에 접속된 비트 라인(BL)을 더 형성하는 공정을 더 실시할 수 있다. 그외, 공정들은 본 발명의 제1 실시 예에서와 동일하므로 생략한다.
Dimensional nonvolatile memory device according to the third embodiment of the present invention further includes forming a source region 303 on the substrate 301 before forming the insulating patterns 311a. In the method of manufacturing a three-dimensional nonvolatile memory device according to the third embodiment of the present invention, the insulating film 325 is buried in the channel hole as in the second embodiment of the present invention, And the insulating film 325 forms a junction region Jn in the recessed region. In the method of manufacturing a three-dimensional nonvolatile memory device according to the third embodiment of the present invention, after an insulating film 335 filling the slit is formed, an interlayer insulating film 351 is formed, the interlayer insulating film 351 is penetrated The step of forming the bit line contact plug BLC connected to the junction region Jn can be further performed. In addition, in the method of manufacturing a three-dimensional nonvolatile memory device according to the third embodiment of the present invention, an interlayer insulating film 353 is formed on an entire structure having a bit line contact plug (BLC) And further forming a bit line BL connected to the bit line contact plug BLC. In addition, the processes are the same as those in the first embodiment of the present invention and therefore are omitted.

참고적으로, 상술한 바와는 다르게 하부 셀렉트 라인(LSL) 및 최하층의 층간 절연막(ILD1)은 제2 물질막을 증착하기 전 별도의 공정으로 형성될 수 있다. 이경우, 하부 셀렉트 라인(LSL) 및 최하층의 층간 절연막(ILD1)을 관통하는 수직 채널막(323), 및 수직 채널막(323) 외벽을 감싸는 게이트 절연막을 제2 물질막 증착 전 별도로 형성할 수 있다.For reference, the lower select line LSL and the lowermost interlayer insulating film ILD1 may be formed as a separate process before depositing the second material film. In this case, the vertical channel film 323 passing through the lower select line LSL and the lowest interlayer insulating film ILD1, and the gate insulating film surrounding the outer wall of the vertical channel film 323 can be separately formed before the second material film deposition .

또한, 상술한 바와는 다르게 상부 셀렉트 라인(USL) 및 최상층의 층간 절연막(ILD1)이 형성될 영역에 제2 및 제3 물질막을 형성하지 않고, 층간 절연막 패턴들(ILD1~ILD5) 및 워드 라인들(WL)과 절연막(335) 형성 후, 상부 셀렉트 라인(USL) 및 최상층의 층간 절연막(ILD1)을 별도로 형성할 수 있다.
Unlike the above description, the second and third material films are not formed in the regions where the upper select line USL and the uppermost interlayer insulating film ILD1 are to be formed, and the interlayer insulating film patterns ILD1 to ILD5 and word lines The upper select line USL and the uppermost interlayer insulating film ILD1 may be formed separately after the formation of the interlayer insulating film WL and the insulating film 335. [

도 6은 본 발명에 따른 메모리 시스템을 간략히 보여주는 블록도이다.6 is a block diagram briefly illustrating a memory system in accordance with the present invention.

도 6을 참조하면, 본 발명에 따른 메모리 시스템(600)은 메모리 소자(620)와 메모리 컨트롤러(610)를 포함한다.Referring to FIG. 6, a memory system 600 according to the present invention includes a memory device 620 and a memory controller 610.

메모리 소자(620)는 도 1, 도 3, 및 도 5에서 상술한 메모리 소자 중 적어도 어느 하나를 포함한다. 즉, 메모리 소자(620)는 기판으로부터 돌출된 수직 채널막, 및 수직 채널막을 감싸면서 교대로 적층되고, 일부가 기판 표면에 대해 경사를 갖도록 기울어져 형성된 층간 절연 패턴들 및 도전막 패턴들을 포함한다.The memory element 620 includes at least one of the memory elements described above in FIGS. 1, 3, and 5. That is, the memory element 620 includes a vertical channel film protruded from the substrate, and interlayer insulating patterns and conductive film patterns formed by alternately stacking the vertical channel film and being formed so as to be inclined with respect to the substrate surface .

메모리 컨트롤러(610)는 호스트(Host)와 메모리 소자(620) 간의 데이터 교환을 제어한다. 이러한 메모리 컨트롤러(610)는 메모리 시스템(600)의 전반적인 동작을 제어하는 프로세싱 유닛(612)을 포함할 수 있다. 또한, 메모리 컨트롤러(610)는 프로세싱 유닛(612)의 동작 메모리로써 사용되는 에스램(SRAM)(611)을 포함할 수 있다. 이에 더하여, 메모리 컨트롤러(610)는 호스트 인터페이스(613), 메모리 인터페이스(615)를 더 포함할 수 있다. 호스트 인터페이스(613)는 메모리 시스템(600)과 호스트(Host)간의 데이터 교환 프로토콜을 구비할 수 있다. 메모리 인터페이스(615)는 메모리 컨트롤러(610)와 메모리 소자(620)를 접속시킬 수 있다. 더 나아가서, 메모리 컨트롤러(610)는 에러 정정 블록(ECC)(614)를 더 포함할 수 있다. 에러 정정 블록(614)은 메모리 소자(620)으로부터 독출된 데이터의 에러를 검출 및 정정할 수 있다. 도시하지 않았지만, 상기 메모리 시스템(600)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 롬 장치(ROM device)를 더 포함할 수도 있다. 메모리 시스템(600)은 휴대용 데이터 저장 카드로 사용될 수 있다. 이와는 달리, 메모리 시스템(600)는 컴퓨터시스템의 하드디스크를 대체할 수있는 고상 디스트(SSD, Solid State Disk)로도 구현될 수 있다.
The memory controller 610 controls the exchange of data between the host (Host) and the memory element 620. The memory controller 610 may include a processing unit 612 that controls the overall operation of the memory system 600. In addition, the memory controller 610 may include an SRAM (SRAM) 611 used as an operating memory of the processing unit 612. In addition, the memory controller 610 may further include a host interface 613, a memory interface 615, and the like. The host interface 613 may have a data exchange protocol between the memory system 600 and the host. The memory interface 615 may connect the memory controller 610 and the memory element 620. Further, the memory controller 610 may further include an error correction block (ECC) Error correction block 614 may detect and correct errors in data read from memory device 620. [ Although not shown, the memory system 600 may further include a ROM device for storing code data for interfacing with a host. The memory system 600 may be used as a portable data storage card. Alternatively, the memory system 600 may be implemented as a solid state disk (SSD) capable of replacing a hard disk of a computer system.

123, 223A, 223B, 323: 수직 채널막 223P: 파이프 채널막
111a, 211a, 311a: 절연 패턴 R:리세스부
ILD1~ILD6: 층간 절연막 패턴 ML:적층 구조물
121, 221, 321: 메모리 적층막
GL1~GL4, WL, SSL, DSL, LSL, USL: 도전막 패턴
PG: 파이프 게이트 301: 기판
303: 소스 영역 H: 채널홀
PH: 파이프홀 131, 231: 슬릿123, 223A, 223B, 323: vertical channel film 223P: pipe channel film
111a, 211a, 311a: Insulation pattern R:
ILD1 to ILD6: interlayer insulating film pattern ML: laminated structure
121, 221, 321: memory lamination film
GL1 to GL4, WL, SSL, DSL, LSL, USL: conductive film pattern
PG: Pipe gate 301: Substrate
303: source region H: channel hole
PH: pipe hole 131, 231: slit

Claims (16)

기판 상부로 돌출된 절연막들;
상기 절연막들 사이에 배치되고, 상기 기판으로부터 돌출된 수직 채널막; 및
상기 절연막들 사이에서 상기 수직 채널막을 감싸면서 교대로 적층된 층간 절연 패턴들 및 도전막 패턴들을 포함하고,
상기 층간 절연 패턴들 및 상기 도전막 패턴들 각각은 상기 기판 표면에 대해 경사를 갖도록 기울어진 사선부를 포함하고, 상기 사선부는 상기 수직 채널막의 측벽으로부터 상기 절연막들의 측벽을 향하여 연장되는 반도체 메모리 소자.Insulating films protruding above the substrate;
A vertical channel film disposed between the insulating films and protruding from the substrate; And
And interlayer insulating patterns and conductive film patterns alternately stacked between the insulating films while surrounding the vertical channel film,
Wherein each of the interlayer insulating patterns and the conductive film patterns includes a sloped portion inclined so as to have an inclination with respect to the surface of the substrate, and the sloped portion extends from the side wall of the vertical channel film toward the side walls of the insulating films. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 2 is abandoned due to payment of registration fee. 제 1 항에 있어서,
상기 층간 절연 패턴들 및 상기 도전막 패턴들 하부에 형성되며, 상기 기판의 표면에 대해 경사진 측벽을 갖는 절연 패턴을 더 포함하는 반도체 메모리 소자.The method according to claim 1,
And an insulating pattern formed under the interlayer insulating patterns and the conductive film patterns and having side walls inclined with respect to a surface of the substrate. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 3 is abandoned due to the registration fee. 제 1 항에 있어서,
상기 층간 절연 패턴들 및 상기 도전막 패턴들 각각은
상기 사선부로부터 연장되어 상기 수직 채널막에 의해 관통되며 상기 기판의 표면에 평행한 수평부를 포함하는 반도체 메모리 소자.The method according to claim 1,
Each of the interlayer insulating patterns and the conductive film patterns
And a horizontal portion extending from the oblique portion and penetrating by the vertical channel film and parallel to the surface of the substrate. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 4 is abandoned due to the registration fee. 제 1 항에 있어서,
상기 층간 절연 패턴들 및 상기 도전막 패턴들 각각은
상기 수직 채널막으로부터 멀어질수록 상부로 돌출된 형태를 갖는 반도체 메모리 소자.The method according to claim 1,
Each of the interlayer insulating patterns and the conductive film patterns
And a shape protruding upward from the vertical channel film. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 5 is abandoned due to the registration fee. 제 1 항에 있어서,
한 쌍의 상기 수직 채널막을 연결시키는 파이프 채널막; 및
상기 파이프 채널막을 감싸는 파이프 게이트를 더 포함하는 반도체 메모리 소자.The method according to claim 1,
A pipe channel film connecting the pair of vertical channel films; And
And a pipe gate surrounding the pipe channel film. 수직 채널막이 형성될 영역마다 요부를 갖도록 요철 형태로 제1 및 제2 물질막을 교대로 적층하여 기판 상에 적층 구조물을 형성하는 단계; 및
상기 제1 및 제2 물질막의 상기 요부를 식각하여 상기 적층 구조물을 관통하는 수직 채널막을 형성하는 단계를 포함하고, 상기 수직 채널막의 양측으로 잔류하는 상기 제1 및 제2 물질막들 각각의 일부가 상기 기판의 표면에 대해 경사진 반도체 메모리 소자의 제조방법.Alternately laminating the first and second material films in a concavo-convex form so as to have a concave portion in each region where the vertical channel film is to be formed, thereby forming a laminated structure on the substrate; And
Etching the recessed portions of the first and second material layers to form a vertical channel layer through the stacked structure, wherein a portion of each of the first and second material layers, remaining on both sides of the vertical channel layer, And the second electrode is inclined with respect to the surface of the substrate. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 7 is abandoned due to registration fee. 제 6 항에 있어서,
상기 수직 채널막을 형성하는 단계 이 후,
이웃한 상기 수직 채널막 사이의 상기 적층 구조물을 식각하여 슬릿을 형성하는 단계;
상기 슬릿을 통해 노출된 상기 제1 및 제2 물질막 중 희생막용 물질막을 제거하여, 상기 슬릿으로부터 상기 수직 채널막을 향하여 경사진 트렌치를 형성하는 단계; 및
상기 트렌치를 제3 물질막으로 채우는 단계를 포함하는 반도체 메모리 소자의 제조방법.The method according to claim 6,
After forming the vertical channel layer,
Forming a slit by etching the stacked structure between adjacent vertical channel films;
Removing a material film for a sacrificial film among the first and second material films exposed through the slit to form a trench inclined from the slit toward the vertical channel film; And
And filling the trench with a third material film. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 8 is abandoned due to the registration fee. 제 7 항에 있어서,
상기 제1 물질막은 희생막으로 형성되고,
상기 제2 물질막은 도전막으로 형성되고,
상기 제3 물질막은 층간 절연막으로 형성되는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
Wherein the first material film is formed of a sacrificial film,
The second material film is formed of a conductive film,
And the third material film is formed as an interlayer insulating film. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 9 is abandoned upon payment of registration fee. 제 7 항에 있어서,
상기 제1 물질막은 층간 절연막으로 형성되고,
상기 제2 물질막은 희생막으로 형성되고,
상기 제3 물질막은 도전막으로 형성되는 반도체 메모리 소자의 제조방법.8. The method of claim 7,
Wherein the first material film is formed of an interlayer insulating film,
The second material film is formed of a sacrificial film,
Wherein the third material film is formed of a conductive film. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 10 is abandoned due to the registration fee. 제 6 항에 있어서,
상기 제1 물질막은 층간 절연막으로 형성되고,
상기 제2 물질막은 도전막으로 형성되는 반도체 메모리 소자의 제조방법.The method according to claim 6,
Wherein the first material film is formed of an interlayer insulating film,
Wherein the second material film is formed of a conductive film. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 11 is abandoned due to registration fee. 제 6 항에 있어서,
상기 요부는 상기 기판의 표면에 대해 경사지게 형성된 측벽을 포함하는 반도체 메모리 소자의 제조방법.The method according to claim 6,
Wherein the recess comprises a sidewall formed obliquely to the surface of the substrate. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 12 is abandoned due to registration fee. 제 6 항에 있어서,
상기 적층 구조물을 형성하는 단계 이전,
상기 기판 상에 제4 물질막을 형성하는 단계; 및
상기 제4 물질막을 식각하여 측벽이 경사진 리세스부를 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.The method according to claim 6,
Before the step of forming the laminated structure,
Forming a fourth material layer on the substrate; And
And etching the fourth material film to form a recessed portion whose side wall is inclined. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 13 is abandoned due to registration fee. 제 12 항에 있어서,
상기 제1 및 제2 물질막은 상기 제4 물질막의 식각된 표면을 따라 형성되어 상기 요철 형태를 갖는 반도체 메모리 소자의 제조방법.13. The method of claim 12,
Wherein the first and second material films are formed along the etched surface of the fourth material film to have the uneven shape. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 14 is abandoned due to registration fee. 제 6 항에 있어서,
상기 제1 및 제2 물질막은 상기 수직 채널막이 형성될 영역으로부터 멀어질수록 상부로 돌출된 형태를 갖도록 형성되는 반도체 메모리 소자의 제조방법.The method according to claim 6,
Wherein the first and second material layers are formed so as to protrude upward as a distance from the region where the vertical channel layer is to be formed is formed. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 15 is abandoned due to registration fee. 제 6 항에 있어서,
상기 적층 구조물을 형성하는 단계 이 전, 상기 기판 상에 희생막이 매립된 파이프 게이트막을 형성하는 단계; 및
상기 적층 구조물을 형성하는 단계 이 후, 상기 수직 채널막을 형성하는 단계 이전, 상기 희생막을 제거한 후, 상기 희생막이 제거된 영역에 파이프 채널막을 형성하는 단계를 더 포함하는 반도체 메모리 소자의 제조방법.The method according to claim 6,
Forming a pipe gate film having a sacrificial film buried on the substrate before the step of forming the laminated structure; And
Further comprising the step of forming a pipe channel film in a region where the sacrificial film is removed after the step of forming the stacked structure and before the step of forming the vertical channel film and after removing the sacrificial film. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈◈ Claim 16 is abandoned due to registration fee. 제 2 항에 있어서,
상기 절연 패턴은 상기 절연막들 각각의 아래에 배치된 반도체 메모리 소자.
3. The method of claim 2,
Wherein the insulating pattern is disposed under each of the insulating films.
KR1020120011854A 2012-02-06 2012-02-06 Semiconductor memory device and method for manufacturing the same KR101900892B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120011854A KR101900892B1 (en) 2012-02-06 2012-02-06 Semiconductor memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120011854A KR101900892B1 (en) 2012-02-06 2012-02-06 Semiconductor memory device and method for manufacturing the same

Publications (2)

Publication Number Publication Date
KR20130090601A KR20130090601A (en) 2013-08-14
KR101900892B1 true KR101900892B1 (en) 2018-09-21

Family

ID=49216154

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120011854A KR101900892B1 (en) 2012-02-06 2012-02-06 Semiconductor memory device and method for manufacturing the same

Country Status (1)

Country Link
KR (1) KR101900892B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102399462B1 (en) 2017-07-25 2022-05-18 삼성전자주식회사 Vertical memory devices

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020019113A1 (en) 2000-08-02 2002-02-14 Samsung Electronics, Co., Ltd. Method for self-aligned shallow trench isolation and method of manufacturing non-volatile memory device comprising the same
US20100039865A1 (en) 2007-02-05 2010-02-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of making the same
KR101083637B1 (en) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 Nonvolatile memory device and method for manufacturing the same
US20110284943A1 (en) 2010-05-18 2011-11-24 Sung-Min Hwang Semiconductor device and method of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5016832B2 (en) * 2006-03-27 2012-09-05 株式会社東芝 Nonvolatile semiconductor memory device and manufacturing method thereof
KR101548674B1 (en) * 2009-08-26 2015-09-01 삼성전자주식회사 3 Three dimensional semiconductor memory device and method for fabricating the same
KR101044019B1 (en) * 2009-06-30 2011-06-24 주식회사 하이닉스반도체 Nonvolatile memory device and manufacturing method of the same

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20020019113A1 (en) 2000-08-02 2002-02-14 Samsung Electronics, Co., Ltd. Method for self-aligned shallow trench isolation and method of manufacturing non-volatile memory device comprising the same
US20100039865A1 (en) 2007-02-05 2010-02-18 Kabushiki Kaisha Toshiba Non-volatile semiconductor memory device and method of making the same
US20110284943A1 (en) 2010-05-18 2011-11-24 Sung-Min Hwang Semiconductor device and method of fabricating the same
KR101083637B1 (en) * 2010-05-31 2011-11-16 주식회사 하이닉스반도체 Nonvolatile memory device and method for manufacturing the same

Also Published As

Publication number Publication date
KR20130090601A (en) 2013-08-14

Similar Documents

Publication Publication Date Title
US10177160B2 (en) Semiconductor device and method of fabricating the same
CN103178066B (en) 3-dimensional non-volatile memory device, memory system, and method of manufacturing the device
KR101857681B1 (en) 3-dimensional semiconductor memory devices and methods for fabricating the same
KR101692446B1 (en) Three Dimensional Semiconductor Memory Device And Method Of Fabricating The Same
KR101624978B1 (en) Semiconductor Device and Method of fabricating the same
US20140027838A1 (en) Semiconductor device and method for manufacturing the same
KR20170112292A (en) Semiconductor device and manufacturing method thereof
KR20140024632A (en) Three dimensional semiconductor memory device method for manufacturing the same
KR20170053478A (en) Semiconductor device and manufacturing method of the same
KR20160106972A (en) Semiconductor device and manufacturing method of the same
KR20180052331A (en) Manufacturing method of semiconductor device
US8936984B2 (en) 3-D nonvolatile memory device and method of manufacturing the same
TW201547005A (en) Semiconductor device and method of manufacturing the same
US11257843B2 (en) Semiconductor memory device and manufacturing method of the semiconductor memory device
US9006903B2 (en) Semiconductor memory device, memory system including the same and method of manufacturing the same
KR20140018540A (en) Nonvolatile memory device and method for fabricating the same
KR102031179B1 (en) Three dimensional semiconductor memory device Method for manufacturing the same
CN109003982B (en) 3D memory device and method of manufacturing the same
CN111524898B (en) Semiconductor memory device and method for manufacturing the same
CN105938837B (en) Semiconductor device and method for manufacturing the same
KR20130139602A (en) Semiconductor device, memory system comprising the same and method of manufacturing the same
CN110391238B (en) Method for manufacturing semiconductor device
KR20170130009A (en) Three-Dimensional Semiconductor Device
KR20130005434A (en) Non-volatile memory device
KR101938004B1 (en) 3d structured non-volatile memory device and method for manufacturing the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right