KR101886818B1 - Method for manufacturing of heterojunction silicon solar cell - Google Patents
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Abstract
Description
본 발명의 일 실시예는 이종 접합 실리콘 태양 전지 및 그 제조 방법에 관한 것이다.One embodiment of the present invention relates to a heterojunction silicon solar cell and a method of manufacturing the same.
일반적으로 태양 전지는 태양광을 직접 전기로 변환시키는 태양광 발전의 핵심 소자로서, 기본적으로 p-n 접합으로 이루어진 다이오드(Diode)라 할 수 있다.In general, a solar cell is a core device of solar power generation that converts sunlight directly into electricity, and it can be basically a diode made of a p-n junction.
태양광이 태양 전지에 의해 전기로 변환되는 과정을 살펴보면, 태양 전지의 p-n 접합부에 태양광이 입사되어 전자-정공 쌍이 생성되고, 전기장에 의해 전자는 n층으로, 정공은 p층으로 이동하게 되어 p-n 접합부 사이에 광기전력이 발생되며, 이때 태양 전지의 양단에 부하나 시스템을 연결하면 전류가 흐르게 되어 전력을 생산할 수 있게 된다.As the sunlight is converted into electricity by the solar cell, solar light is incident on the pn junction of the solar cell to generate electron-hole pairs, and electrons move to the n layer and holes move to the p layer due to the electric field Photovoltaic power is generated between the pn junctions, and when both ends of the solar cell are connected to each other, a current flows and the power can be produced.
태양 전지는 일반적으로 n형 실리콘 기판 상에 p형 반도체층이 형성된 구조를 이루는데, 이때 p형 반도체층은 p형 불순물의 도핑에 의해 형성된다. 이에, 실리콘 기판의 하층부는 n형 반도체층으로 남고, 상층부는 p형 반도체층을 이루게 되어 p-n 접합부를 구성한다. 그리고 실리콘 기판의 전후면에는 p-n 접합부에 의해 광생성된 소수 운송자(정공) 및 다수 운송자(전자)를 포집하기 위한 금속 전극이 형성된다.A solar cell generally has a structure in which a p-type semiconductor layer is formed on an n-type silicon substrate, wherein the p-type semiconductor layer is formed by doping with a p-type impurity. Thus, the lower layer portion of the silicon substrate remains as the n-type semiconductor layer, and the upper layer portion forms the p-type semiconductor layer to constitute the p-n junction portion. On the front and back surfaces of the silicon substrate, metal electrodes for collecting a small number of carriers (holes) and many carriers (electrons) generated by the p-n junction are formed.
이러한 태양 전지를 개발하는 경우에는 항상 실리콘 기판 표면의 패시베이션 특성을 향상시켜 소수 운송자의 재결합율을 최소화시킴으로써 태양 전지의 광전변환효율을 극대화시키는 것이 주요 과제로 작용하게 된다.When developing such a solar cell, it is a major task to maximize the photoelectric conversion efficiency of the solar cell by improving the passivation characteristic of the surface of the silicon substrate and minimizing the recombination rate of the minority carriers.
최근에는 운송자의 터널링(tunnelling)에 의한 전기 전도도가 우수하고 패시베이션 특성이 우수한 비정질 실리콘(a-Si) 박막을 실리콘 기판과 전극 사이에 배치하고, 실리콘 기판과 비정질 실리콘 박막 사이에 진성(intrinsic) 비정질 실리콘 박막을 추가하여, 태양 전지 효율 특성을 획기적으로 향상시킨 HIT(Heterojunction with Intrinsic Thin layer) 태양 전지가 개발되고 있다.In recent years, an amorphous silicon (a-Si) thin film having excellent electrical conductivity and excellent passivation characteristics by tunnelling a carrier is disposed between a silicon substrate and an electrode, and an intrinsic amorphous silicon film is formed between the silicon substrate and the amorphous silicon thin film. Heterojunction with Intrinsic Thin layer (HIT) solar cells, which dramatically improve solar cell efficiency, have been developed by adding silicon thin films.
HIT 태양 전지는 일본의 'Sanyo'사에서 개발한 제품명으로 비정질 실리콘과 결정질 실리콘의 장점을 동시에 이용한 구조이다. 진성 비정질 실리콘 박막은 포함되어 있는 전자의 수와 정공의 수가 동일한 개수에 가까운 비정질 실리콘 박막층으로서 이를 이용하여 결정질 실리콘 기판과 비정질 실리콘 박막 사이 계면의 결함 등으로 인한 전자와 정공의 재결합을 방지한다. 특히, 종래의 HIT 태양 전지는 진성 비정질 실리콘 박막의 두께를 대략 5 nm로 형성함으로써, 대략 20% 이상이 높은 효율을 보이고 있다. 더불어, 이러한 진성 비정질 실리콘 박막의 두께는 양산성 및 터널링 특성을 더욱 향상시키기 위해 더욱 얇은 두께가 요구되고 있다.HIT solar cell is a product name developed by 'Sanyo' of Japan, which uses the merits of amorphous silicon and crystalline silicon at the same time. The intrinsic amorphous silicon thin film is an amorphous silicon thin film layer having approximately the same number of electrons and holes as the number of contained electrons. This prevents recombination of electrons and holes due to defects at the interface between the crystalline silicon substrate and the amorphous silicon thin film. In particular, the conventional HIT solar cell shows a high efficiency of about 20% or more by forming the intrinsic amorphous silicon thin film to about 5 nm in thickness. In addition, the thickness of such an intrinsic amorphous silicon thin film is required to be thinner in order to further improve the mass productivity and the tunneling property.
그러나, 이러한 진성 비정질 실리콘 박막은 포러스(porous)한 특성을 갖고 있기 때문에, 진공 박막 증착 챔버 내부에서 도펀트 및/또는 금속 불순물에 의해 오염이 쉽게 발생하고, 이에 따라 특성 향상을 위해 진성 비정질 실리콘 박막의 두께 저감에 어려움을 겪고 있다.However, since the intrinsic amorphous silicon thin film has a porous characteristic, contamination easily occurs due to dopant and / or metal impurities in the vacuum thin-film deposition chamber. Therefore, in order to improve the characteristics, the intrinsic amorphous silicon thin film It is difficult to reduce the thickness.
이러한 발명의 배경이 되는 기술에 개시된 상술한 정보는 본 발명의 배경에 대한 이해도를 향상시키기 위한 것뿐이며, 따라서 종래 기술을 구성하지 않는 정보를 포함할 수도 있다.The above-described information disclosed in the background of the present invention is only for improving the understanding of the background of the present invention, and thus may include information not constituting the prior art.
본 발명의 일 실시예에 따른 해결하고자 하는 과제는 도전형 결정질 실리콘 기판과 진성 비정질 실리콘 박막의 사이에 터널링에 의해 전기 전도도가 우수하고 패시베이션 특성이 우수한 터널 산화막을 더 형성하여 효율 특성을 향상시킬 수 있는 이종 접합 실리콘 태양 전지 및 그 제조 방법을 제공하는데 있다.A problem to be solved according to an embodiment of the present invention is to provide a tunnel oxide film between the conductive type crystalline silicon substrate and the intrinsic amorphous silicon film by tunneling to further improve the efficiency characteristics by forming a tunnel oxide film having excellent electric conductivity and excellent passivation characteristics And a method of manufacturing the same.
본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지는 1도전형 결정질 실리콘 기판; 상기 제1도전형 결정질 실리콘 기판의 상면에 형성된 상부 터널 산화막; 상기 제1도전형 결정질 실리콘 기판의 하면에 형성된 하부 터널 산화막; 상기 상부 터널 산화막에 형성된 상부 진성 비정질 실리콘 박막; 상기 하부 터널 산화막에 형성된 하부 진성 비정질 실리콘 박막; 상기 상부 진성 비정질 실리콘 박막에 형성된 제2도전형 비정질 실리콘 박막; 상기 하부 진성 비정질 실리콘 박막에 형성된 제1도전형 비정질 실리콘 박막; 상기 제2도전형 비정질 실리콘 박막에 형성된 상부 투명 전극; 및 상기 제1도전형 비정질 실리콘 박막에 형성된 하부 투명 전극을 포함한다.A heterojunction silicon solar cell according to an embodiment of the present invention includes a one-conductivity-type crystalline silicon substrate; An upper tunnel oxide film formed on an upper surface of the first conductive type crystalline silicon substrate; A lower tunnel oxide film formed on a lower surface of the first conductive type crystalline silicon substrate; An upper intrinsic amorphous silicon thin film formed on the upper tunnel oxide film; A lower intrinsic amorphous silicon thin film formed on the lower tunnel oxide film; A second conductive amorphous silicon thin film formed on the upper intrinsic amorphous silicon thin film; A first conductive type amorphous silicon thin film formed on the lower intrinsic amorphous silicon thin film; An upper transparent electrode formed on the second conductive amorphous silicon thin film; And a lower transparent electrode formed on the first conductive amorphous silicon thin film.
상기 상부 터널 산화막 및 하부 터널 산화막은 Al2O3을 포함할 수 있다.The upper tunnel oxide film and the lower tunnel oxide film may include Al 2 O 3 .
상기 상부 터널 산화막 및 하부 터널 산화막은 각각의 두께가 0.8 nm 내지 2 nm 일 수 있다.Each of the upper tunnel oxide film and the lower tunnel oxide film may have a thickness of 0.8 nm to 2 nm.
상기 제1도전형 결정질 실리콘 기판의 상면에는 상부 텍스처 구조가 형성되고, 상기 상부 텍스처 구조에 상부 터널 산화막이 형성되며, 상기 제1도전형 결정질 실리콘 기판의 하면에는 하부 텍스처 구조가 형성되고, 상기 하부 텍스처 구조에 하부 터널 산화막이 형성될 수 있다.Wherein an upper textured structure is formed on an upper surface of the first conductive type crystalline silicon substrate, an upper tunnel oxide film is formed on the upper textured structure, a lower textured structure is formed on a lower surface of the first conductive type crystalline silicon substrate, A lower tunnel oxide film may be formed on the texture structure.
상기 제1도전형은 n형 불순물을 포함하고, 상기 제2도전형은 p형 불순물을 포함할 수 있다.The first conductivity type may include an n-type impurity, and the second conductivity type may include a p-type impurity.
본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지의 제조 방법은 상면 및 하면에 텍스처 구조를 형성한 제1도전형 결정질 실리콘 기판을 제공하는 단계; 상기 제1도전형 결정질 실리콘 기판의 상면 및 하면에 각각 상부 터널 산화막 및 하부 터널 산화막을 형성하는 단계; 상기 상부 터널 산화막에 상부 진성 비정질 실리콘 박막을 형성하고, 상기 하부 터널 산화막에 하부 진성 비정질 실리콘 박막을 형성하는 단계; 상기 상부 진성 비정질 실리콘 박막에 제2도전형 비정질 실리콘 박막을 형성하고, 상기 하부 진성 비정질 실리콘 박막에 제1도전형 비정질 실리콘 박막을 형성하는 단계; 및 상기 제2도전형 비정질 실리콘 박막에 상부 투명 전극을 형성하고, 상기 제1도전형 비정질 실리콘 박막에 하부 투명 전극을 형성하는 단계를 포함한다.A method of manufacturing a heterojunction silicon solar cell according to an embodiment of the present invention includes: providing a first conductivity type crystalline silicon substrate having a textured structure on a top surface and a bottom surface; Forming an upper tunnel oxide film and a lower tunnel oxide film on upper and lower surfaces of the first conductive type crystalline silicon substrate; Forming an upper intrinsic amorphous silicon thin film on the upper tunnel oxide film and forming a lower intrinsic amorphous silicon thin film on the lower tunnel oxide film; Forming a second conductive amorphous silicon thin film on the upper intrinsic amorphous silicon thin film and forming a first conductive amorphous silicon thin film on the lower intrinsic amorphous silicon thin film; Forming an upper transparent electrode on the second conductive type amorphous silicon thin film, and forming a lower transparent electrode on the first conductive type amorphous silicon thin film.
상기 상부 터널 산화막 및 하부 터널 산화막을 형성하기 전에, 상기 제1도전형 결정질 실리콘 기판의 상면 및 하면을 SC-1 솔루션, SC-2 솔루션 또는 질산으로 1분 내지 5분 동안 화학적 산화 처리를 수행하는 단계를 더 포함할 수 있다.The top and bottom surfaces of the first conductive type crystalline silicon substrate are subjected to chemical oxidation treatment with SC-1 solution, SC-2 solution or nitric acid for 1 minute to 5 minutes before forming the upper tunnel oxide film and the lower tunnel oxide film Step < / RTI >
상기 상부 터널 산화막 및 하부 터널 산화막을 형성하는 단계는 100℃ 내지 400 ℃의 온도 분위기에서 원자층 증착법으로 Al2O3를 0.8 nm 내지 2 nm의 두께로 증착할 수 있다.The forming of the upper tunnel oxide film and the lower tunnel oxide film may include depositing Al 2 O 3 to a thickness of 0.8 nm to 2 nm by atomic layer deposition in a temperature atmosphere of 100 ° C to 400 ° C.
상기 상부 및 하부 진성 비정질 실리콘 박막을 형성하기 전에 상기 상부 터널 산화막 및 하부 터널 산화막을 150℃ 내지 600 ℃의 온도 분위기에서 10분 내지 30분간 열처리하는 단계를 더 포함할 수 있다.The method may further include heat-treating the upper tunnel oxide film and the lower tunnel oxide film at a temperature of 150 ° C to 600 ° C for 10 minutes to 30 minutes before forming the upper and lower intrinsic amorphous silicon thin films.
본 발명의 일 실시예는 결정질 실리콘 기판과 진성 비정질 실리콘 박막의 사이에 터널링에 의해 전기 전도도가 우수하고 패시베이션 특성이 우수한 터널 산화막을 더 형성하여 효율 특성을 향상시킬 수 있는 이종 접합 실리콘 태양 전지 및 그 제조 방법을 제공한다.One embodiment of the present invention relates to a heterojunction silicon solar cell capable of improving efficiency characteristics by forming a tunnel oxide film having excellent electrical conductivity and excellent passivation characteristics by tunneling between a crystalline silicon substrate and an intrinsic amorphous silicon thin film, And a manufacturing method thereof.
도 1은 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지의 구조를 도시한 단면도이다.
도 2는 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지의 제조 방법을 도시한 순차 단면도이다.1 is a cross-sectional view illustrating the structure of a heterojunction silicon solar cell according to an embodiment of the present invention.
2 is a flowchart illustrating a method of manufacturing a heterojunction silicon solar cell according to an embodiment of the present invention.
3A to 3F are sequential sectional views illustrating a method of manufacturing a heterojunction silicon solar cell according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.The embodiments of the present invention are described in order to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified into various other forms, It is not limited to the embodiment. Rather, these embodiments are provided so that this disclosure will be more faithful and complete, and will fully convey the scope of the invention to those skilled in the art.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.In the following drawings, thickness and size of each layer are exaggerated for convenience and clarity of description, and the same reference numerals denote the same elements in the drawings. As used herein, the term "and / or" includes any and all combinations of one or more of the listed items. In the present specification, the term " connected "means not only the case where the A member and the B member are directly connected but also the case where the C member is interposed between the A member and the B member and the A member and the B member are indirectly connected do.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise, include)" 및/또는 "포함하는(comprising, including)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a," "an," and "the" include singular forms unless the context clearly dictates otherwise. Also, " comprise, " and / or "comprising, " when used in this specification, are intended to be interchangeable with the said forms, numbers, steps, operations, elements, elements and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.Although the terms first, second, etc. are used herein to describe various elements, components, regions, layers and / or portions, these members, components, regions, layers and / It is obvious that no. These terms are only used to distinguish one member, component, region, layer or section from another region, layer or section. Thus, a first member, component, region, layer or section described below may refer to a second member, component, region, layer or section without departing from the teachings of the present invention.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용될 수 있다. 이러한 공간에 관련된 용어는 본 발명의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 요소 또는 특징이 뒤집어지면, "하부" 또는 "아래"로 설명된 요소 또는 특징은 "상부" 또는 "위에"로 된다. 따라서, "하부"는 "상부" 또는 "아래"를 포괄하는 개념이다.It is to be understood that the terms related to space such as "beneath," "below," "lower," "above, But may be utilized for an easy understanding of other elements or features. Terms related to such a space are for easy understanding of the present invention depending on various process states or use conditions of the present invention, and are not intended to limit the present invention. For example, if an element or feature of the drawing is inverted, the element or feature described as "lower" or "below" will be "upper" or "above." Thus, "lower" is a concept encompassing "upper" or "lower ".
도 1은 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지(100)의 구조를 도시한 단면도이다.1 is a cross-sectional view illustrating a structure of a heterojunction silicon
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지(100)는 제1도전형 결정질 실리콘 기판(110)과, 상부 터널 산화막(121)과, 하부 터널 산화막(122)과, 상부 진성 비정질 실리콘 박막(131)과, 하부 진성 비정질 실리콘 박막(132)과, 제2도전형 비정질 실리콘 박막(141)과, 제1도전형 비정질 실리콘 박막(142)과, 상부 투명 전극(151)과, 하부 투명 전극(152)을 포함할 수 있다. 또한, 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지(100)는 상부 금속 전극(161)과, 하부 금속 전극(162)을 더 포함할 수 있다.1, a heterojunction silicon
제1도전형 결정질 실리콘 기판(110)은 대략 평평한 상면과, 이의 반대면으로서 대략 평평한 하면을 포함하며, 예를 들면, 한정하는 것은 아니지만, n형 불순물을 포함하는 반도체일 수 있다. 이러한 제1도전형 결정질 실리콘 기판(110)은 광 포집 효율이 향상되도록 상면에 형성된 상부 텍스처 구조(111)와 하면에 형성된 하부 텍스처 구조(112)를 더 포함할 수 있다.The first conductive-type
상부 터널 산화막(121)은 제1도전형 결정질 실리콘 기판(110)의 상면(즉, 상부 텍스처 구조(111))에 형성된다. 더불어, 하부 터널 산화막(122) 역시 제1도전형 결정질 실리콘 기판(110)의 하면(즉, 하부 텍스처 구조(112))에 형성된다.The upper
상부 터널 산화막(121) 및 하부 터널 산화막(122)은, 예를 들면, 한정하는 것은 아니지만, Al2O3, SiO2 또는 Si3N4를 포함할 수 있다. 또한, 상부 터널 산화막(121) 및 하부 터널 산화막(122)은 각각 대략 0.8 nm 내지 2 nm의 두께로 형성될 수 있다. 상부 터널 산화막(121) 및 하부 터널 산화막(122)의 두께를 각각 대략 0.8 nm의 미만으로 형성하면 터널 산화막을 중심으로 그 상,하부에 있는 층이 상호간 직접 쇼트될 수 있고, 상부 터널 산화막(121) 및 하부 터널 산화막(122)의 두께를 대략 2 nm보다 크게 형성하면, 전자의 터널링 효율이 저하될 수 있다.The upper
상부 진성 비정질 실리콘 박막(131)은 상부 터널 산화막(121)에 형성되고, 하부 진성 비정질 실리콘 박막(132)은 하부 터널 산화막(122)에 형성됨으로써, 전자-정공의 재결합을 억제하는 패시베이션층 역할을 한다. 즉, 상부 진성 비정질 실리콘 박막(131) 및 하부 진성 비정질 실리콘 박막(132)은 전자-정공의 개수가 현저히 적으므로, 전자-정공의 재결합이 억제되어 열이 덜 발생하게 되고 또한 전류가 덜 손실된다.The upper intrinsic amorphous silicon
상부 진성 비정질 실리콘 박막(131) 및 하부 진성 비정질 실리콘 박막(132)은, 예를 들면, 한정하는 것은 아니지만, a-Si:H를 포함할 수 있다.The upper intrinsic amorphous silicon
여기서, 상술한 상부 터널 산화막(121) 및 하부 터널 산화막(122)에 의해, 포러스한 상부 진성 비정질 실리콘 박막(131) 및 포러스한 하부 진성 비정질 실리콘 박막(132)이 더욱 얇고(예를 들면, 대략 5 nm 이하) 균일하게 형성될 수 있다.The upper intrinsic amorphous silicon
제2도전형 비정질 실리콘 박막(141)은 상부 진성 비정질 실리콘 박막(131)에 형성되고, 제1도전형 비정질 실리콘 박막(142)은 하부 진성 비정질 실리콘 박막(132)에 형성된다. 여기서, 제2도전형은, 예를 들면, 한정하는 것은 아니지만, p형 불순물을 포함할 수 있다.The second conductive amorphous silicon
이러한 구조에 의해 제2도전형 비정질 실리콘 박막(141)은 에미터층으로서 기능을 수행하도록 하고, 제1도전형 비정질 실리콘 박막(142)은 후면 전계층으로서 기능을 수행하도록 한다. With this structure, the second conductive amorphous silicon
즉, 효율이 더 높은 것으로 알려진 n형의 결정질 실리콘 기판을 사용하는 경우에는, 비정질 실리콘 박막(에미터층)이 p형으로 도핑된 비정질 실리콘(p-type a-Si:H) 재질로서 결정질 실리콘 기판과 p-n 접합을 구성하고, 또 다른 비정질 실리콘 박막(후면 전계층)은 n형으로 도핑된 비정질 실리콘(n-type a-Si:H) 재질로서 후면 전계(BSF, back surface field)를 형성하도록 한다. That is, in the case of using an n-type crystalline silicon substrate, which is known to have higher efficiency, the amorphous silicon thin film (emitter layer) is a p-type doped amorphous silicon (p-type a-Si: H) Type amorphous silicon (n-type a-Si: H) doped n-type amorphous silicon film forms a back surface field (BSF) .
반대로, p형의 결정질 실리콘 기판을 사용하는 경우에는, 비정질 실리콘 박막(에미터층)이 n형으로 도핑된 비정질 실리콘(n-type a-Si:H) 재질이고, 또 다른 비정질 실리콘 박막(후면 전계층)은 p형으로 도핑된 비정질 실리콘(p-type a-Si:H) 재질일 것이다.Conversely, when a p-type crystalline silicon substrate is used, the amorphous silicon thin film (emitter layer) is an n-type doped amorphous silicon (n-type a-Si: H) Layer) will be a p-type doped amorphous silicon (p-type a-Si: H) material.
또한, 도 1에 도시된 바와 같이, 제2도전형 비정질 실리콘 박막(141)(에미터층)이 상부에 위치하고 제1도전형 비정질 실리콘 박막(142)(후면 전계층)이 하부에 위치하는 것으로 도시되어 있으나, 상하 양면에서 입사되는 빛을 이용하기 때문에 그 위치가 뒤바뀔 수 있다.As shown in FIG. 1, the second conductive amorphous silicon thin film 141 (emitter layer) is located at the upper portion and the first conductive amorphous silicon thin film 142 (the rear front layer) is located at the lower portion However, the position can be reversed because it uses the light incident on the upper and lower sides.
상부 투명 전극(151)은 제2도전형 비정질 실리콘 박막(141)에 형성되고, 하부 투명 전극(152)은 제1도전형 비정질 실리콘 박막(142)에 형성됨으로써, 반사 방지 역할을 하는 동시에 전극 역할을 수행하도록 한다.The upper
이러한 상부 투명 전극(151) 및 하부 투명 전극(152)은, 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면에 형성된 상부 텍스처 구조(111) 및 하부 텍스처 구조(112)로 인해, 마찬가지로 상부 텍스처 구조 및 하부 텍스처 구조를 포함하여 광 표집 효율이 향상되도록 한다. Due to the
또한, 상부 투명 전극(151) 및 하부 투명 전극(152)은, 예를 들면, 한정하는 것은 아니지만, ITO(indium tin oxide) 또는 도핑된 ZnO 박막으로 형성될 수 있다.The upper
상부 금속 전극(161)은 상부 투명 전극(151)에 형성되고, 하부 금속 전극(162)은 하부 투명 전극(152)에 형성된다. 본 발명의 실시예에 따른 이종 접합 실리콘 태양 전지(100)에서는 상부 및 하부에서 입사되는 태양광을 모두 발전에 이용할 수 있도록 상부 금속 전극(161) 및 하부 금속 전극(162)이 그리드 형태로 형성될 수 있다. 상부 금속 전극(161) 및 하부 금속 전극(162)은, 예를 들면, 한정하는 것은 아니지만, 금, 은, 구리, 알루미늄, 니켈, 팔라듐의 단독 또는 합금으로 형성될 수 있다.The
이와 같이 하여, 본 발명의 실시예에 따른 이종 접합 실리콘 태양 전지(100)는 결정질 실리콘 기판과 진성 비정질 실리콘 박막의 사이에 터널링에 의해 전기 전도도가 우수하고 패시베이션 특성이 우수한 터널 산화막이 더 형성됨으로써, 효율 특성(예를 들면, 개방전압(VOC), 단락 전류(ISC), 곡선 인자(FF) 등)이 더욱 향상된다.As described above, the heterojunction silicon
도 2는 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지(100)의 제조 방법을 도시한 순서도이다.2 is a flowchart showing a method of manufacturing a heterojunction silicon
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지(100)의 제조 방법은 제1도전형 결정질 실리콘 기판을 제공하는 단계(S1)와, 터널 산화막을 형성하는 단계(S2)와, 진성 비정질 실리콘 박막을 형성하는 단계(S3)와, 제1,2도전형 비정질 실리콘 박막을 형성하는 단계(S4)와, 투명 전극을 형성하는 단계(S5)를 포함할 수 있다. 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지(100)의 제조 방법은 금속 전극을 형성하는 단계(S6)를 더 포함할 수 있다.As shown in FIG. 2, a method of manufacturing a heterojunction silicon
도 3a 내지 도 3f는 본 발명의 일 실시예에 따른 이종 접합 실리콘 태양 전지(100)의 제조 방법을 도시한 순차 단면도이다.3A to 3F are sequential sectional views illustrating a method of manufacturing a heterojunction silicon
도 3a에 도시된 바와 같이, 제1도전형 결정질 실리콘 기판(110)을 제공하는 단계(S1)에서, 대략 평평한 상면과, 이의 반대면으로서 대략 평평한 하면을 포함하며, 예를 들면, 한정하는 것은 아니지만, n형 불순물을 포함하는 제1도전형 결정질 실리콘 기판(110)이 제공된다.As shown in FIG. 3A, in step S1 of providing a first conductivity type
여기서, 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면에는 각각 광 포집 효율이 향상되도록 상부 텍스처 구조(111)와 하부 텍스처 구조(112)가 각각 형성될 수 있다. 예를 들면, 한정하는 것은 아니지만, 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면이 습식 또는 건식 식각되어 각각 표면 텍스처 구조가 형성될 수 있다. Here, the
이러한 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면에 각각 형성된 상부 텍스처 구조(111) 및 하부 텍스처 구조(112)는 이하에서 설명될 상부 터널 산화막(121), 하부 터널 산화막(122), 상부 진성 비정질 실리콘 박막(131), 하부 진성 비정질 실리콘 박막(132), 제2도전형 비정질 실리콘 박막(141), 제1도전형 비정질 실리콘 박막(142), 상부 투명 전극(151) 및 하부 투명 전극(152)에도 마찬가지로 텍스처 구조가 형성되도록 하여, 본 발명의 실시예에 따른 이종 접합 실리콘 태양 전지(100)의 광 포집 효율이 더욱 향상되도록 한다.The
한편, 제1도전형 결정질 실리콘 기판을 제공하는 단계(S1)와 하기할 터널 산화막을 형성하는 단계(S2)의 사이에 화학적 산화 처리 단계(화학적 산화막 생성 단계)가 더 수행될 수 있다.Meanwhile, a chemical oxidation treatment step (chemical oxide film formation step) may be further performed between the step (S1) of providing the first conductivity type crystalline silicon substrate and the step (S2) of forming the tunnel oxide film to be described later.
즉, 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면이 SC-1 솔루션, SC-2 솔루션, 질산, 염산, 황산, 인산 또는 불산으로 1분 내지 5분 동안 화학적 산화 처리될 수 있다. 즉, 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면이 SC-1 솔루션, SC-2 솔루션, 질산, 염산, 황산, 인산 또는 불산으로 1분 내지 5분 동안 화학적 산화 처리되어, 일정 두께의 화학적 산화막이 형성될 수 있다.That is, the upper and lower surfaces of the first conductive type
일례로, 암모니아, 과산화수소, 물을 일정한 비율로 섞어서 대략 75 ℃ 내지 90 ℃ 정도의 온도에서 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면에 존재할 수 있는 입자 및 유기 오염물이 제거될 수 있다.[SC-1(Standard Cleaning-1)]For example, ammonia, hydrogen peroxide, and water may be mixed at a constant rate to remove particles and organic contaminants that may be present on the top and bottom surfaces of the first conductive
다른 예로, 염산, 과산화수소, 물을 일정한 비율로 섞어 대략 75 ℃ 내지 90 ℃ 정도의 온도에서 제1도전형 결정질 실리콘 기판(110)의 상면 및 하면에 존재할 수 있는 천이성 금속 오염물이 제거될 수 있다. [SC-2(Standard Cleaning-2)]As another example, a mixture of hydrochloric acid, hydrogen peroxide, and water may be mixed at a certain ratio to remove the transient metal contaminants that may exist on the upper and lower surfaces of the first conductive type
또한, 이러한 세정 이후에, 상술한 SC-1 및/또는 SC-2 등에 의해 대략 1분 내지 5분 동안 처리되어 일정 두께의 화학적 산화막이 형성될 수 있다. Further, after such cleaning, a chemical oxide film of a predetermined thickness may be formed by treating with SC-1 and / or SC-2 described above for about 1 minute to 5 minutes.
실질적으로, 상술한 세정 단계와 화학적 산화막 생성 단계는 별도의 공정에서 수행되거나 또는 동일 공정으로 수행될 수 있다.Practically, the cleaning step and the chemical oxide film generating step described above may be performed in a separate process or may be performed in the same process.
이러한 화학적 산화 처리 단계에 의해, 하기할 터널 산화막을 형성하는 단계(S2)에서 핵성장 위치(necleation cite)가 증가하게 되어, 터널 산화막이 레이어 바이 레이어(layer-by-layer)로 균일하게 증착될 수 있고, 이에 따라 터널 산화막의 표면 커버리지(surface coverage)가 증가되어 결국 패시베이션 특성이 더욱 향상된다.By this chemical oxidation treatment step, the nucleation position (necleation cite) is increased in the step S2 of forming the tunnel oxide film to be formed, and the tunnel oxide film is uniformly deposited in a layer-by-layer manner And thus the surface coverage of the tunnel oxide film is increased, thereby further improving the passivation property.
도 3b에 도시된 바와 같이, 터널 산화막을 형성하는 단계(S2)에서, 제1도전형 결정질 실리콘 기판(110)의 상면(즉, 상부 텍스처 구조(111))에 상부 터널 산화막(121)이 형성되고, 제1도전형 결정질 실리콘 기판(110)의 하면(즉, 하부 텍스처 구조(112))에 하부 터널 산화막(122)이 형성된다.The upper
여기서, 상부 터널 산화막(121) 및 하부 터널 산화막(122)을 형성하는 단계는, 예를 들면, 한정하는 것은 아니지만, 100℃ 내지 400 ℃의 온도 분위기에서 원자층 증착법(ALD: Atomic Layer Deposition )에 의해 Al2O3가 대략 0.8 nm 내지 2 nm의 두께로 증착되어 이루어진다. The step of forming the upper
상부 터널 산화막(121) 및 하부 터널 산화막(122)의 두께가 대략 0.8 nm의 미만으로 형성되면 터널 산화막을 중심으로 그 상,하부에 있는 층이 상호간 직접 쇼트될 수 있고, 상부 터널 산화막(121) 및 하부 터널 산화막(122)의 두께가 대략 2 nm보다 크게 형성되면, 전자의 터널링 효율이 저하될 수 있다. 물론, 대략 2 nm보다 큰 두께의 터널 산화막의 형성에는 너무 많은 시간이 소요되어, 양산성이 저하된다.When the thicknesses of the upper
한편, 터널 산화막의 형성 단계 이후, 상부 터널 산화막(121) 및 하부 터널 산화막(122)이 대략 150℃ 내지 600 ℃의 온도 분위기에서 대략 10분 내지 30분간 열처리하는 단계가 더 수행될 수 있다. After the formation of the tunnel oxide film, the upper
이러한 추가적인 열처리 단계에 의해, 상부 터널 산화막(121) 및 하부 터널 산화막(122)의 표면 커버리지가 더욱 증가하여, 태양 전지(100)의 다양한 효율 특성이 더욱 향상될 수 있다.By this additional heat treatment step, the surface coverage of the upper
도 3c에 도시된 바와 같이, 진성 비정질 실리콘 박막을 형성하는 단계(S3)에서, 상부 진성 비정질 실리콘 박막(131)이 상부 터널 산화막(121)에 형성되고, 하부 진성 비정질 실리콘 박막(132)이 하부 터널 산화막(122)에 형성되어, 전자-정공의 재결합을 억제하는 패시베이션층 역할을 하게 된다. The upper intrinsic amorphous silicon
여기서, 상부 진성 비정질 실리콘 박막(131) 및 하부 진성 비정질 실리콘 박막(132)은, 예를 들면, 한정하는 것은 아니지만, a-Si:H를 포함할 수 있으며, 이는 통상의 화학적 기상증착법(CVD), 상압 화학적 기상증착법(APCVD), 저압 화학적 기상증착법(LPCVD), 플라즈마 강화 화학적 기상증착법(PECVD), 원자층 증착법(ALD), 물리적 기상증착법(PVD), 스퍼터링 또는 고온증발 증착법 등으로 형성될 수 있다. Here, the upper intrinsic amorphous silicon
상술한 상부 터널 산화막(121) 및 하부 터널 산화막(122)에 의해, 포러스한 상부 진성 비정질 실리콘 박막(131) 및 포러스한 하부 진성 비정질 실리콘 박막(132)이 더욱 얇고(예를 들면, 대략 5 nm 이하) 균일하게 형성될 수 있다. The upper intrinsic amorphous silicon
더욱이, 상부 진성 비정질 실리콘 박막(131) 및 하부 진성 비정질 실리콘 박막(132)의 형성 시 증착 챔버 내의 도펀트나 금속 불순물에 의한 오염이 발생하지 않게 된다.In addition, when the upper intrinsic amorphous silicon
도 3d에 도시된 바와 같이, 제1,2도전형 비정질 실리콘 박막을 형성하는 단계(S4)에서, 제2도전형 비정질 실리콘 박막(141)이 상부 진성 비정질 실리콘 박막(131)에 형성되고, 제1도전형 비정질 실리콘 박막(142)이 하부 진성 비정질 실리콘 박막(132)에 형성된다. 이러한 구조에 의해 제2도전형 비정질 실리콘 박막(141)은 에미터층으로서 기능을 수행하도록 하고, 제1도전형 비정질 실리콘 박막(142)은 후면 전계층으로서 기능을 수행하도록 한다. 3D, the second conductive amorphous silicon
도 3e에 도시된 바와 같이, 투명 전극을 형성하는 단계(S5)에서, 상부 투명 전극(151)이 제2도전형 비정질 실리콘 박막(141)에 형성되고, 하부 투명 전극(152)이 제1도전형 비정질 실리콘 박막(142)에 형성됨으로써, 반사 방지 역할을 하는 동시에 전극 역할을 수행하도록 한다. 여기서, 상부 투명 전극(151) 및 하부 투명 전극(152)은, 예를 들면, 한정하는 것은 아니지만, ITO(indium tin oxide) 또는 도핑된 ZnO 박막으로 형성될 수 있다.3E, the upper
도 3f에 도시된 바와 같이, 금속 전극을 형성하는 단계(S6)에서, 상부 금속 전극(161)이 상부 투명 전극(151)에 형성되고, 하부 금속 전극(162)이 하부 투명 전극(152)에 형성된다.The
여기서, 이종 접합 실리콘 태양 전지(100)가 상부 및 하부에서 입사되는 태양광을 모두 발전에 이용할 수 있도록 상부 금속 전극(161) 및 하부 금속 전극(162)이 그리드 형태로 형성될 수 있다.Here, the
이상에서 설명한 것은 본 발명에 따른 이종 접합 실리콘 태양 전지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.Although the present invention has been described in connection with what is presently considered to be preferred embodiments, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, It will be understood by those of ordinary skill in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined in the appended claims.
100; 본 발명의 실시예에 따른 이종 접합 실리콘 태양 전지
110; 제1도전형 결정질 실리콘 기판
111; 상부 텍스처 구조
112; 하부 텍스처 구조
121; 상부 터널 산화막
122; 하부 터널 산화막
131; 상부 진성 비정질 실리콘 박막
132; 하부 진성 비정질 실리콘 박막
141; 제2도전형 비정질 실리콘 박막
142; 제1도전형 비정질 실리콘 박막
151; 상부 투명 전극
152; 하부 투명 전극
161; 상부 금속 전극
162; 하부 금속 전극100; A heterojunction silicon solar cell according to an embodiment of the present invention
110; The first conductive type crystalline silicon substrate
111; Upper texture structure
112; Lower Texture Structure
121; The upper tunnel oxide film
122; The lower tunnel oxide film
131; Highly intrinsic amorphous silicon thin film
132; The lower intrinsic amorphous silicon thin film
141; The second conductive amorphous silicon thin film
142; The first conductive amorphous silicon thin film
151; The upper transparent electrode
152; The lower transparent electrode
161; Upper metal electrode
162; The lower metal electrode
Claims (4)
상기 제1도전형 결정질 실리콘 기판에 질산, 염산, 황산, 인산 또는 불산을 이용한 화학적 산화 처리를 1분 내지 5분 동안 수행하여 상기 제1도전형 결정질 실리콘 기판의 상면 및 하면에 각각에 화학적 산화막을 형성하는 단계;
상기 제1도전형 결정질 실리콘 기판 상면 및 하면의 화학적 산화막에 각각 100℃ 내지 400 ℃의 온도 분위기에서 1차 열처리를 수행하면서 원자층 증착법으로 Al2O3를 증착하여 텍스처 구조의 상부 터널 산화막 및 하부 터널 산화막을 형성하는 단계;
150℃ 내지 600 ℃의 온도 분위기에서 10분 내지 30분간 상기 상부 터널 산화막 및 상기 하부 터널 산화막에 2차 열처리를 수행하여 상기 상부 터널 산화막 및 상기 하부 터널 산화막의 표면 커버리지를 증가시키는 단계;
상기 상부 터널 산화막에 텍스처 구조의 상부 진성 비정질 실리콘 박막을 형성하고, 상기 하부 터널 산화막에 텍스처 구조의 하부 진성 비정질 실리콘 박막을 형성하는 단계;
상기 상부 진성 비정질 실리콘 박막에 텍스처 구조의 제2도전형 비정질 실리콘 박막을 형성하고, 상기 하부 진성 비정질 실리콘 박막에 텍스처 구조의 제1도전형 비정질 실리콘 박막을 형성하는 단계; 및
상기 제2도전형 비정질 실리콘 박막에 텍스처 구조의 상부 투명 전극을 형성하고, 상기 제1도전형 비정질 실리콘 박막에 텍스처 구조의 하부 투명 전극을 형성하는 단계를 포함하는 이종 접합 실리콘 태양 전지의 제조 방법.Providing a first conductive type crystalline silicon substrate having a textured structure on its upper and lower surfaces;
A chemical oxidation process using nitric acid, hydrochloric acid, sulfuric acid, phosphoric acid, or hydrofluoric acid is performed for 1 minute to 5 minutes on the first conductive type crystalline silicon substrate to form a chemical oxide film on the upper and lower surfaces of the first conductive type crystalline silicon substrate ;
Al 2 O 3 is deposited on the upper and lower chemical oxidation films of the first conductive type crystalline silicon substrate by atomic layer deposition while performing a first heat treatment in a temperature atmosphere of 100 ° C. to 400 ° C., Forming a tunnel oxide film;
Performing a secondary heat treatment on the upper tunnel oxide film and the lower tunnel oxide film in a temperature range of 150 ° C to 600 ° C for 10 minutes to 30 minutes to increase the surface coverage of the upper tunnel oxide film and the lower tunnel oxide film;
Forming an upper intrinsic amorphous silicon thin film having a textured structure in the upper tunnel oxide film and forming a lower intrinsic amorphous silicon thin film having a textured structure in the lower tunnel oxide film;
Forming a second conductive amorphous silicon thin film having a textured structure in the upper intrinsic amorphous silicon thin film and forming a first conductive amorphous silicon thin film having a textured structure in the lower intrinsic amorphous silicon thin film; And
Forming an upper transparent electrode having a texture structure in the second conductive amorphous silicon thin film and forming a lower transparent electrode having a textured structure in the first conductive amorphous silicon thin film.
상기 상부 터널 산화막 및 상기 하부 터널 산화막을 형성하는 단계에서,
레이어 바이 레이어(layer-by-layer)로 증착시켜 상기 상부 터널 산화막 및 상기 하부 터널 산화막의 표면 커버리지를 증가시키는 이종 접합 실리콘 태양 전지의 제조 방법.The method according to claim 1,
In the step of forming the upper tunnel oxide film and the lower tunnel oxide film,
Wherein the upper tunnel oxide film and the lower tunnel oxide film are deposited by a layer-by-layer deposition method to increase the surface coverage of the upper tunnel oxide film and the lower tunnel oxide film.
상기 상부 터널 산화막 및 상기 하부 터널 산화막을 0.8nm 내지 2.0nm의 두께로 형성하는 이종 접합 실리콘 태양 전지의 제조 방법.The method according to claim 1,
Wherein the upper tunnel oxide film and the lower tunnel oxide film are formed to a thickness of 0.8 nm to 2.0 nm.
상기 제1도전형은 n형 불순물을 포함하고, 상기 제2도전형은 p형 불순물을 포함는 이종 접합 실리콘 태양 전지의 제조 방법.The method according to claim 1,
Wherein the first conductivity type comprises an n-type impurity and the second conductivity type comprises a p-type impurity.
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