KR101864939B1 - Apparatus for testing semiconductor devices - Google Patents

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Abstract

반도체 소자들의 전기적인 특성 검사를 위한 테스트 장치가 개시된다. 반도체 소자 테스트 장치는, 반도체 소자가 수납되는 포켓을 구비하고 포켓의 바닥 부분에 개구부가 형성된 인서트와, 반도체 소자와 테스트 장치를 전기적으로 연결하기 위한 복수의 연결 단자들을 구비하는 테스트 소켓과, 인서트와 테스트 소켓 사이에 배치되고 반도체 소자와 테스트 소켓을 전기적으로 연결하는 인터포저를 포함할 수 있다. 특히, 인터포저는, 연결 단자들과 반도체 소자의 접속 단자들 사이에 배치되어 연결 단자들과 접속 단자들에 접속되는 복수의 비아 콘택을 구비하고 테스트 소켓의 상측에 배치된 제1 회로기판과, 접속 단자들이 삽입되는 복수의 가이드홀을 구비하고 제1 회로기판의 상면에 결합된 제2 회로기판을 포함할 수 있다. 이에 따라, 반도체 소자 테스트 장치는 종래의 서포트 필름 사용으로 인한 접속 단자들의 끼임 불량을 방지하고, 미세 피치를 갖는 반도체 소자 또한 정확하게 정렬할 수 있으며, 접속 단자들과 연결 단자들 간을 안정적으로 접속시킬 수 있다.A test apparatus for testing electrical characteristics of semiconductor devices is disclosed. A semiconductor device test apparatus includes an insert having pockets for accommodating semiconductor elements and formed with openings in bottom portions of pockets, a test socket having a plurality of connection terminals for electrically connecting the semiconductor device and the test apparatus, And an interposer disposed between the test sockets and electrically connecting the semiconductor device and the test socket. In particular, the interposer includes a first circuit board disposed between the connection terminals and the connection terminals of the semiconductor device, the first circuit board having a plurality of via contacts connected to the connection terminals and the connection terminals, And a second circuit board having a plurality of guide holes into which connection terminals are inserted and coupled to an upper surface of the first circuit board. Accordingly, the semiconductor device testing apparatus can prevent the connection terminals from being pinched due to the use of the conventional support film, accurately align semiconductor devices having fine pitches, and can stably connect connection terminals and connection terminals .

Description

반도체 소자 테스트 장치{Apparatus for testing semiconductor devices}[0001] Apparatus for testing semiconductor devices [

본 발명의 실시예들은 반도체 소자를 검사하기 위한 반도체 소자 테스트 장치에 관한 것이다. 보다 상세하게는, 반도체 소자들에 검사 신호들을 제공하여 반도체 소자들에 대한 전기적인 특성을 검사하는 반도체 소자 테스트 장치에 관한 것이다.Embodiments of the present invention relate to a semiconductor device testing apparatus for testing semiconductor devices. More particularly, the present invention relates to a semiconductor device test apparatus for providing inspection signals to semiconductor devices to inspect electrical characteristics of the semiconductor devices.

일반적으로 반도체 소자들은 일련의 제조 공정들을 반복적으로 수행함으로써 반도체 기판으로서 사용되는 실리콘 웨이퍼 상에 형성될 수 있으며, 이렇게 형성된 반도체 소자들은 다이싱 공정과 본딩 공정 및 패키징 공정을 통하여 완제품으로 제조될 수 있다.Generally, semiconductor devices can be formed on a silicon wafer used as a semiconductor substrate by repeatedly performing a series of manufacturing processes, and the semiconductor devices thus formed can be manufactured into finished products through a dicing process, a bonding process, and a packaging process .

이러한 반도체 소자들은 전기적 특성 검사를 통하여 양품 또는 불량품으로 판정될 수 있다. 전기적 특성 검사에는 반도체 소자들을 핸들링하는 테스트 핸들러와 반도체 소자들을 검사하기 위한 테스터를 포함하는 반도체 소자 테스트 장치가 사용될 수 있다.These semiconductor devices can be judged as good or defective through electrical characteristic inspection. A semiconductor device test apparatus including a test handler for handling semiconductor devices and a tester for testing semiconductor devices may be used for the electrical property test.

테스트 핸들러는 복수의 인서트를 구비하는 테스트 트레이와, 반도체 소자들과 테스터를 전기적으로 연결해주는 인터페이스 모듈과, 반도체 소자들과 인터페이스 모듈을 서로 접속시키기 위한 매치 플레이트를 구비할 수 있다.The test handler may include a test tray having a plurality of inserts, an interface module for electrically connecting the semiconductor elements and the tester, and a match plate for connecting the semiconductor elements and the interface module to each other.

인서트는 반도체 소자가 수납되는 포켓과, 반도체 소자의 이탈을 방지하기 위한 래치들을 구비할 수 있다. 일 예로서, 대한민국 등록특허공보 제10-1535245호에는 반도체 소자가 삽입되는 개구를 갖는 인서트 본체와, 인서트 본체의 하부에 부착되며 반도체 소자를 지지하는 필름 형태의 지지부재를 포함하는 인서트 조립체가 개시되어 있다. 특히, 지지부재는 반도체 소자의 접속 단자들이 삽입되는 복수의 가이드홀들을 가질 수 있다.The insert may include a pocket in which the semiconductor element is housed, and latches to prevent the semiconductor element from escaping. As an example, Korean Patent Registration No. 10-1535245 discloses an insert assembly comprising an insert body having an opening into which a semiconductor device is inserted, and a film-like support member attached to a lower portion of the insert body, . In particular, the support member may have a plurality of guide holes into which connection terminals of semiconductor elements are inserted.

인터페이스 모듈은 반도체 소자들과 전기적으로 연결되는 복수의 테스트 소켓을 포함할 수 있다. 테스트 소켓은 반도체 소자의 외부 접속용 단자들, 예컨대, 솔더볼들과의 접촉을 위한 포고핀 또는 프로브 핀 등과 같은 연결 단자들 구비한다.The interface module may include a plurality of test sockets electrically connected to the semiconductor devices. The test socket has connection terminals such as pogo pins or probe pins for contact with external connection terminals of the semiconductor device, for example, solder balls.

전기적 특성 검사의 과정을 살펴보면, 먼저 인서트에 반도체 소자를 수납한 후 인서트에 수납된 반도체 소자에 테스트 소켓을 접속시켜 반도체 소자와 테스터를 전기적으로 연결한다. 이어, 테스터로부터 반도체 소자에 검사 신호가 인가되며, 반도체 소자는 검사 신호에 대응하여 신호를 출력한다. 테스터는 반도체 소자의 출력 신호가 정상 신호인지 오류 신호인지를 판단하여 반도체 소자를 양품 또는 불량품으로 판정한다.The electrical characteristic inspection process is as follows. First, a semiconductor device is housed in an insert, and then a test socket is connected to a semiconductor device accommodated in the insert to electrically connect the semiconductor device and the tester. Next, an inspection signal is applied to the semiconductor element from the tester, and the semiconductor element outputs a signal corresponding to the inspection signal. The tester judges whether the output signal of the semiconductor element is a normal signal or an error signal and judges the semiconductor element as good or defective.

특히, 반도체 소자들의 전기적 특성 검사는 반도체 소자의 솔더볼들과 테스트 소켓의 연결 단자들 간의 정렬이 정상적으로 이루어지지 않을 경우 반도체 소자와 테스터 간의 전기적 연결이 안정적으로 이루어지지 않기 때문에, 반도체 소자에 대한 전기적인 특성 검사가 제대로 이루어지지 않는다.Particularly, in the inspection of the electrical characteristics of the semiconductor devices, if the alignment between the solder balls of the semiconductor device and the connection terminals of the test socket is not normally performed, the electrical connection between the semiconductor device and the tester is not stable, The property check is not performed properly.

이러한 불량을 방지하기 위해 반도체 소자 테스트 장치는 솔더볼들과 연결 단자들을 정렬하기 위한 서포트 필름을 구비한다. 서포트 필름은 솔더볼들이 끼워지는 복수의 가이드홀을 구비하며 인서트와 테스트 소켓 사이에 배치된다.In order to prevent such defects, a semiconductor device test apparatus has a support film for aligning solder balls and connection terminals. The support film has a plurality of guide holes into which the solder balls are inserted and is disposed between the insert and the test socket.

한편, 반도체 소자의 솔더볼들의 크기가 점차 감소되고 또한 솔더볼들 사이의 간격이 점차 감소됨에 따라 반도체 소자의 솔더볼들과 테스트 소켓의 연결 단자들 간의 정렬이 매우 어려워지고 있다. 이로 인해 서포트 필름의 가이드홀들에 반도체 소자의 솔더볼들이 끼이는 불량이 발생할 수 있으며, 일정 범위 이상의 정렬 오차를 보정하기 어려우며, 물리적인 힘에 의해 서포트 필름이 변형될 수 있다.On the other hand, as the size of the solder balls of the semiconductor device gradually decreases and the interval between the solder balls gradually decreases, alignment between the solder balls of the semiconductor device and the connection terminals of the test socket becomes very difficult. This may cause defects that the solder balls of the semiconductor element are caught in the guide holes of the support film. It is difficult to correct alignment errors over a certain range, and the support film may be deformed by the physical force.

본 발명의 실시예들은 반도체 소자와 테스트 소켓의 정렬 정확도를 향상시킬 수 있는 반도체 소자 테스트 장치를 제공하는 데 그 목적이 있다.It is an object of the present invention to provide a semiconductor device testing apparatus capable of improving alignment accuracy between a semiconductor device and a test socket.

상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자 테스트 장치는, 반도체 소자가 수납되는 포켓을 구비하고 상기 포켓의 바닥 부분에 개구부가 형성된 인서트와, 상기 반도체 소자와 테스트 장치를 전기적으로 연결하기 위한 복수의 연결 단자들을 구비하는 테스트 소켓과, 상기 인서트와 상기 테스트 소켓 사이에 배치되고 상기 반도체 소자와 상기 테스트 소켓을 전기적으로 연결하는 인터포저를 포함할 수 있다. 구체적으로, 상기 인터포저는, 상기 연결 단자들과 상기 반도체 소자의 접속 단자들 사이에 배치되어 상기 연결 단자들과 상기 접속 단자들에 접속되는 복수의 비아 콘택을 구비하고 상기 테스트 소켓의 상측에 배치된 제1 회로기판과, 상기 접속 단자들이 삽입되는 복수의 가이드홀을 구비하고 상기 제1 회로기판의 상면에 결합된 제2 회로기판을 포함할 수 있다.According to an aspect of the present invention, there is provided an apparatus for testing a semiconductor device, the apparatus comprising: an insert having pockets for receiving semiconductor elements therein and having openings formed in bottom portions of the pockets; And an interposer disposed between the insert and the test socket and electrically connecting the semiconductor device and the test socket. Specifically, the interposer includes a plurality of via contacts disposed between the connection terminals and the connection terminals of the semiconductor element and connected to the connection terminals and the connection terminals, and disposed on the test socket And a second circuit board having a plurality of guide holes into which the connection terminals are inserted and coupled to an upper surface of the first circuit board.

본 발명의 실시예들에 따르면, 상기 제2 회로기판은, 상기 가이드홀들의 내측면에 코팅되고 상기 접속 단자들과 연결되며 상기 접속 단자들과 상기 비아 콘택들을 전기적으로 연결하기 위한 복수의 도전층을 더 포함할 수 있다.According to embodiments of the present invention, the second circuit board may include a plurality of conductive layers coated on the inner surfaces of the guide holes and connected to the connection terminals and electrically connecting the connection terminals and the via contacts, As shown in FIG.

본 발명의 실시예들에 따르면, 상기 가이드홀들 각각은 상기 접속 단자들의 위치를 가이드하기 위해 원추 형상 또는 반구 형상을 갖는 것을 특징으로 하는 반도체 소자 테스트 장치.According to embodiments of the present invention, each of the guide holes has a conical shape or a hemispherical shape to guide the position of the connection terminals.

본 발명의 실시예들에 따르면, 상기 가이드홀들의 가장자리 부위는 필렛 또는 챔퍼링 처리될 수 있다.According to embodiments of the present invention, the edge portions of the guide holes may be filled or chamfered.

본 발명의 실시예들에 따르면, 상기 인터포저는, 상기 가이드홀들에 배치되어 상기 도전층들과 연결되며 상기 비아 콘택들의 상면에 배치된 복수의 상부 콘택 패드를 더 포함할 수 있다.According to embodiments of the present invention, the interposer may further include a plurality of upper contact pads disposed in the guide holes and connected to the conductive layers, and disposed on the upper surfaces of the via contacts.

본 발명의 실시예들에 따르면, 상기 제1 회로기판은, 상기 비아 콘택들의 하면에 배치되어 상기 비아 콘택들과 연결되며 상기 테스트 소켓의 상기 연결 단자들에 접촉되는 복수의 하부 콘택 패드를 더 포함할 수 있다.According to embodiments of the present invention, the first circuit board further includes a plurality of lower contact pads disposed on a lower surface of the via contacts and connected to the via contacts and contacting the connection terminals of the test socket can do.

본 발명의 실시예들에 따르면, 상기 제2 회로기판은 상기 인서트의 상기 개구부에 삽입되며, 상기 제1 회로기판은 상기 제2 회로기판보다 크게 구비되어 상면이 상기 인서트의 하면과 접할 수 있다.According to embodiments of the present invention, the second circuit board is inserted into the opening of the insert, the first circuit board is larger than the second circuit board, and the upper surface of the first circuit board is in contact with the lower surface of the insert.

본 발명의 실시예들에 따르면, 상기 포켓은 폭이 하방으로 갈수록 점차 감소되도록 소정의 경사각을 갖는 경사 측면들에 의해 정의될 수 있다. 더욱이, 상기 경사 측면들의 경사각은 상기 반도체 소자의 가장자리 부위와 상기 경사 측면들 간의 접촉이 방지되는 범위 내에서 설정될 수 있다.According to embodiments of the present invention, the pocket may be defined by inclined sides having a predetermined inclination angle such that the width gradually decreases downwardly. Furthermore, the inclination angle of the inclined sides may be set within a range in which contact between the edge portions of the semiconductor element and the inclined sides is prevented.

본 발명의 실시예들에 따르면, 상기 가이드홀들 중 최외곽의 가이드홀과 상기 제2 회로기판의 측면 사이의 간격은 상기 접속 단자들의 반경보다 작게 마련될 수 있다.According to embodiments of the present invention, the distance between the outermost guide hole of the guide holes and the side surface of the second circuit board may be smaller than the radius of the connection terminals.

본 발명의 실시예들에 따르면, 상기 제2 회로기판은 상면의 가장자리 부분이 상기 인서트의 하면과 접하게 배치될 수도 있다.According to embodiments of the present invention, the edge of the upper surface of the second circuit board may be disposed in contact with the lower surface of the insert.

상술한 바와 같은 본 발명의 실시예들에 따르면, 반도체 소자들의 전기적인 특성 검사를 위한 테스트 장치는, 반도체 소자와 테스트 소켓을 연결하기 위한 인터포저를 구비하며, 인터포저는 반도체 소자의 접속 단자들과 테스트 소켓의 연결 단자들을 서로 접속시키기 위한 복수의 비아 콘택을 구비하는 제1 회로기판과 접속 단자들을 정렬시키기 위한 복수의 가이드홀들을 구비하는 제2 회로기판을 구비한다. 이에 따라, 반도체 소자 테스트 장치는 반도체 소자의 접속 단자들을 정렬하기 위한 종래의 서포트 필름 사용으로 인한 접속 단자들의 끼임 불량을 방지하고, 미세 피치를 갖는 반도체 소자 또한 정확하게 정렬할 수 있으며, 접속 단자들과 상기 연결 단자들 간을 안정적으로 접속시킬 수 있다. 또한, 반도체 소자의 접속 단자들이 가이드홀들에 의해 셀프 얼라인될 수 있으므로, 반도체 소자와 상기 테스트 소켓 간의 정렬 정확도를 향상시킬 수 있다. 그 결과, 반도체 소자와 테스터 간의 전기적인 접속이 안정적으로 이루어질 수 있으므로, 반도체 소자들에 대한 검사 신뢰도가 향상될 수 있다.According to the embodiments of the present invention as described above, the test apparatus for testing electrical characteristics of semiconductor elements includes an interposer for connecting a semiconductor element and a test socket, and the interposer includes connection terminals And a second circuit board having a first circuit board having a plurality of via contacts for connecting the connection terminals of the test socket to each other and a plurality of guide holes for aligning the connection terminals. Accordingly, the semiconductor device testing apparatus can prevent the misplacement of the connection terminals due to the use of the conventional support film for aligning the connection terminals of the semiconductor element, accurately align the semiconductor element having the fine pitch, The connection terminals can be stably connected. In addition, since the connection terminals of the semiconductor elements can be self-aligned by the guide holes, the alignment accuracy between the semiconductor element and the test socket can be improved. As a result, since the electrical connection between the semiconductor element and the tester can be stably performed, the inspection reliability with respect to the semiconductor elements can be improved.

또한, 인터포저는 종래의 서포트 필름 보다 물리적 힘에 의한 변형이 작으므로, 반도체 소자의 접속 단자들을 더욱 안정적으로 정렬할 수 있다.Further, since the interposer is less deformed by the physical force than the conventional support film, the connection terminals of the semiconductor element can be more stably aligned.

또한, 반도체 소자는 포켓의 경사 측면들을 따라 하방으로 안내되어 접속 단자들이 가이드홀들 안으로 삽입될 수 있다.Also, the semiconductor device can be guided downwardly along the oblique sides of the pocket to allow the connection terminals to be inserted into the guide holes.

이와 같이, 반도체 소자는 포켓 안에서 경사 측면들과 가이드홀들에 의해 셀프 얼라인될 수 있으므로, 접속 단자들과 테스터 간의 전기적인 접속이 더욱 안정적으로 이루어질 수 있다.As such, the semiconductor device can be self-aligned by inclined sides and guide holes in the pocket, so that electrical connection between the connection terminals and the tester can be made more stable.

도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 단면도이다.
도 2는 도 1에 도시된 반도체 소자 테스트 장치를 설명하기 위한 개략적인 확대 단면도이다.
도 3은 도 1에 도시된 제1 회로기판을 설명하기 위한 개략적인 평면도이다.
도 4는 도 1에 도시된 제2 회로기판을 설명하기 위한 개략적인 평면도이다.
도 5는 도 1에 도시된 인터포저에 의해 반도체 소자의 접속 단자들이 정렬되는 과정을 설명하기 위한 개략적인 확대 단면도이다.
도 6은 본 발명의 다른 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 단면도이다.1 is a schematic cross-sectional view illustrating a semiconductor device testing apparatus according to an embodiment of the present invention.
2 is a schematic enlarged cross-sectional view for explaining the semiconductor device testing apparatus shown in FIG.
3 is a schematic plan view for explaining the first circuit board shown in Fig.
4 is a schematic plan view for explaining the second circuit board shown in Fig.
5 is a schematic enlarged cross-sectional view for explaining the process of aligning connection terminals of a semiconductor device by the interposer shown in FIG.
6 is a schematic cross-sectional view illustrating a semiconductor device testing apparatus according to another embodiment of the present invention.

이하, 본 발명은 본 발명의 실시예들을 보여주는 첨부 도면들을 참조하여 더욱 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.BRIEF DESCRIPTION OF THE DRAWINGS The invention will be described in more detail below with reference to the accompanying drawings showing embodiments of the invention. However, the present invention should not be construed as limited to the embodiments described below, but may be embodied in various other forms. The following examples are provided so that those skilled in the art can fully understand the scope of the present invention, rather than being provided so as to enable the present invention to be fully completed.

하나의 요소가 다른 하나의 요소 또는 층 상에 배치되는 또는 연결되는 것으로서 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접적으로 배치되거나 연결될 수도 있으며, 다른 요소들 또는 층들이 이들 사이에 게재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접적으로 배치되거나 연결되는 것으로서 설명되는 경우, 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.When an element is described as being placed on or connected to another element or layer, the element may be directly disposed or connected to the other element, and other elements or layers may be placed therebetween It is possible. Alternatively, if one element is described as being placed directly on or connected to another element, there can be no other element between them. The terms first, second, third, etc. may be used to describe various items such as various elements, compositions, regions, layers and / or portions, but the items are not limited by these terms .

하기에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. Furthermore, all terms including technical and scientific terms have the same meaning as will be understood by those skilled in the art having ordinary skill in the art, unless otherwise specified. These terms, such as those defined in conventional dictionaries, shall be construed to have meanings consistent with their meanings in the context of the related art and the description of the present invention, and are to be interpreted as being ideally or externally grossly intuitive It will not be interpreted.

본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 영역은 전적으로 개략적인 것이며 이들의 형상은 영역의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.Embodiments of the present invention are described with reference to schematic illustrations of ideal embodiments of the present invention. Accordingly, changes from the shapes of the illustrations, e.g., changes in manufacturing methods and / or tolerances, are those that can be reasonably expected. Accordingly, the embodiments of the present invention should not be construed as being limited to the specific shapes of the areas illustrated in the drawings, but include deviations in shapes, the areas described in the drawings being entirely schematic and their shapes Is not intended to illustrate the exact shape of the area and is not intended to limit the scope of the invention.

도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 단면도이고, 도 2는 도 1에 도시된 반도체 소자 테스트 장치를 설명하기 위한 개략적인 확대 단면도이다.FIG. 1 is a schematic cross-sectional view for explaining a semiconductor device testing apparatus according to an embodiment of the present invention, and FIG. 2 is a schematic enlarged cross-sectional view for explaining a semiconductor device testing apparatus shown in FIG.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 테스트 장치(101)는 반도체 소자(10)의 전기적인 특성을 검사하기 위해 사용될 수 있다, 예를 들면, 상기 반도체 소자 텟트 장치(101)는 상기 반도체 소자(10)에 검사 신호를 제공하고 상기 검사 신호에 대응하여 상기 반도체 소자(10)로부터 출력된 신호를 분석함으로써 상기 반도체 소자(10)의 전기적인 성능을 검사한다.Referring to FIGS. 1 and 2, a semiconductor device testing apparatus 101 according to an embodiment of the present invention can be used to check the electrical characteristics of the semiconductor device 10. For example, The device 101 inspects the electrical performance of the semiconductor device 10 by providing an inspection signal to the semiconductor device 10 and analyzing the signal output from the semiconductor device 10 in response to the inspection signal.

상기 반도체 소자 테스트 장치(101)는 상기 반도체 소자(10)가 수용되는 인서트(110)와, 상기 인서트(110)의 아래에 배치되며 상기 검사 신호를 제공하는 테스터와 상기 반도체 소자(10)를 전기적으로 연결하기 위한 테스트 소켓(120)과, 상기 인서트(110)와 상기 테스트 소켓(120) 사이에 배치되며 상기 반도체 소자(10)와 상기 테스트 소켓(120)을 전기적으로 연결하는 인터포저(150)를 포함할 수 있다.The semiconductor device testing apparatus 101 includes an insert 110 receiving the semiconductor device 10, a tester disposed below the insert 110 and providing the inspection signal, An interposer 150 disposed between the insert 110 and the test socket 120 and electrically connecting the semiconductor device 10 and the test socket 120, . ≪ / RTI >

도면에는 도시하지 않았으나, 상기 반도체 소자 테스트 장치(101)는 복수의 인서트(110)가 설치된 테스트 트레이(미도시)와 반도체 소자들에 대한 전기적 특성 검사를 수행하기 위한 공간을 제공하는 테스트 챔버(미도시)를 포함할 수 있다. 또한, 상기 반도체 소자 테스트 장치(101)는 반도체 소자들을 커스터머 트레이(미도시)로부터 상기 테스트 트레이로 이송하고 상기 반도체 소자들이 수납된 상기 테스트 트레이를 상기 테스트 챔버 내부로 이송하는 복수의 이송 모듈(미도시)을 포함할 수 있다. 상기 이송 모듈들은 상기 테스트 챔버에서 검사 공정이 완료된 후 상기 테스트 트레이를 상기 테스트 챔버로부터 반출하며, 상기 테스트 트레이에 수납된 반도체 소자들을 빈 커스터머 트레이로 이송한다. 또한, 상기 반도체 소자 테스트 장치(101)는 상기 반도체 소자(10)의 온도를 미리 조절하기 위한 예열 챔버(미도시)와 상기 반도체 소자(10)의 온도를 상온으로 회복시키기 위한 제열 챔버(미도시)를 포함할 수 있다.Although not shown in the drawing, the semiconductor device testing apparatus 101 includes a test tray (not shown) provided with a plurality of inserts 110 and a test chamber (not shown) for providing a space for performing electrical characteristics tests on the semiconductor devices Time). The semiconductor device testing apparatus 101 further includes a plurality of transfer modules (not shown) for transferring the semiconductor devices from the customer tray (not shown) to the test tray and transferring the test trays accommodated therein to the test chamber Time). The transfer modules take out the test tray from the test chamber after the inspection process is completed in the test chamber, and transfer the semiconductor devices stored in the test tray to an empty customer tray. The semiconductor device testing apparatus 101 includes a preheating chamber (not shown) for preliminarily controlling the temperature of the semiconductor device 10 and a heat generating chamber (not shown) for recovering the temperature of the semiconductor device 10 to room temperature ).

구체적으로, 상기 인서트(110)에는 상기 커스터머 트레이로부터 이송된 상기 반도체 소자(10)가 수납될 수 있다. 상기 인서트(110)는 상기 반도체 소자(10)가 수납되는 포켓(112)을 구비하며, 상기 포켓(112)을 형성하는 바닥면에는 상기 반도체 소자(10)와 상기 테스트 소켓(120)이 접속되도록 개구부가 형성된다. 여기서, 상기 개구부는 상기 인터포저(150)에 의해 개폐될 수 있다.Specifically, the semiconductor element 10 transferred from the customer tray may be received in the insert 110. The insert 110 has a pocket 112 in which the semiconductor device 10 is housed and a bottom surface of the pocket 112 is connected to the semiconductor device 10 and the test socket 120 An opening is formed. Here, the opening may be opened or closed by the interposer 150.

도면에는 상세히 도시하지 않았으나, 상기 인서트(110)의 포켓(112) 안에는 상기 반도체 소자를(10)를 고정시키기 위한 래치들(미도시)이 구비될 수 있다. 상기 래치들은 상기 반도체 소자(10)의 상면의 가장자리 부분을 가압하여 상기 반도체 소자(10)의 위치를 고정시킨다.Although not shown in detail in the drawings, latches (not shown) for fixing the semiconductor device 10 may be provided in the pockets 112 of the insert 110. The latches press the edge portion of the upper surface of the semiconductor element 10 to fix the position of the semiconductor element 10.

상기 인서트(110)의 아래에는 상기 테스트 소켓(120)이 배치될 수 있다. 상기 테스트 소켓(120)은 상기 반도체 소자(10)와 마주하게 배치되며, 상기 반도체 소자(10)와 전기적으로 연결되기 위한 복수의 연결 단자(122)를 구비한다. 상기 반도체 소자(10)는 상기 테스트 소켓(120)의 연결 단자들(122)에 접속되기 위한 복수의 접속 단자(12)를 구비할 수 있으며, 상기 접속 단자들(12)과 상기 연결 단자들(122)은 서로 일대일 대응되게 구비될 수 있다. 여기서, 상기 접속 단자들(12)로는 솔더볼들(12)이 구비될 수 있으며, 상기 연결 단자들(122)로는 포고핀들이나 프로브 핀들이 구비될 수 있다.The test socket 120 may be disposed below the insert 110. The test socket 120 is disposed to face the semiconductor device 10 and includes a plurality of connection terminals 122 for electrically connecting to the semiconductor device 10. The semiconductor device 10 may have a plurality of connection terminals 12 to be connected to the connection terminals 122 of the test socket 120. The connection terminals 12 and the connection terminals 122 may be provided in a one-to-one correspondence with each other. Here, the connection terminals 12 may include solder balls 12, and the connection terminals 122 may include pogo pins or probe pins.

상기 인서트(110)에 수납된 상기 반도체 소자(10)와 상기 테스트 소켓(120) 사이에는 상기 인터포저(150)가 배치된다. 상기 인터포저(150)는 상기 반도체 소자의 접속 단자들(12)의 위치를 가이드하고 상기 접속 단자들(12)과 상기 연결 단자들(122)을 서로 연결한다.The interposer 150 is disposed between the semiconductor element 10 and the test socket 120 housed in the insert 110. The interposer 150 guides the position of the connection terminals 12 of the semiconductor device and connects the connection terminals 12 and the connection terminals 122 to each other.

구체적으로, 상기 인터포저(150)는 상기 테스트 소켓(120)의 상측에 배치된 제1 회로기판(130)과, 상기 제1 회로기판(130)의 상면에 결합된 제2 회로기판(140)을 포함할 수 있다.Specifically, the interposer 150 includes a first circuit board 130 disposed on the test socket 120, a second circuit board 140 coupled to the upper surface of the first circuit board 130, . ≪ / RTI >

본 발명의 일 실시예에 있어서, 상기 제1 및 제2 회로기판들(130, 140)은 외부로부터 가해지는 물리적인 힘에 의한 변형을 최소화하기 위해 필름 재질보다 단단한 재질, 예컨대, 플라스틱 재질로 이루어질 수 있다.In an embodiment of the present invention, the first and second circuit boards 130 and 140 are made of a material that is harder than a film material, for example, a plastic material, in order to minimize deformation due to a physical force externally applied. .

도 3은 도 1에 도시된 제1 회로기판을 설명하기 위한 개략적인 평면도이고, 도 4는 도 1에 도시된 제2 회로기판을 설명하기 위한 개략적인 평면도이다.Fig. 3 is a schematic plan view for explaining the first circuit board shown in Fig. 1, and Fig. 4 is a schematic plan view for explaining the second circuit board shown in Fig.

도 2 및 도 3을 참조하면, 도 3에 도시된 바와 같이 상기 제1 회로기판(130)은 대체로 사각 형상의 플레이트 형태로 구비될 수 있으며, 상기 테스트 소켓(120)의 상기 연결 단자들(122)과 상기 반도체 소자(10)의 상기 접속 단자들(12)을 전기적으로 연결하기 위한 복수의 비아 콘택(132)을 구비할 수 있다. 상기 비아 콘택들(132)은 도전성 물질, 예컨대, 금속 재질로 이루어질 수 있으며, 상기 연결 단자들(122)과 상기 접속 단자들(12) 사이에 배치된다. 도 2에 도시된 바와 같이, 상기 비아 콘택들(132)은 상기 제1 회로기판(130)을 관통하여 구비될 수 있다.Referring to FIGS. 2 and 3, the first circuit board 130 may be formed in a substantially rectangular plate shape as shown in FIG. 3. The connection terminals 122 of the test socket 120 And a plurality of via contacts 132 for electrically connecting the connection terminals 12 of the semiconductor device 10 to each other. The via contacts 132 may be made of a conductive material such as a metal and disposed between the connection terminals 122 and the connection terminals 12. As shown in FIG. 2, the via contacts 132 may be provided through the first circuit board 130.

상기 비아 콘택들(132)은 기판에 복수의 비아홀들을 형성한 후 상기 비아홀들의 내측면 상에 도전성 물질층을 형성하거나 또는 상기 비아홀들을 도전성 물질로 매립함으로써 마련될 수 있다.The via contacts 132 may be formed by forming a plurality of via holes in a substrate, forming a conductive material layer on the inner surfaces of the via holes, or embedding the via holes with a conductive material.

상기 비아 콘택들(132)은 상기 접속 단자들(12)과 일대일 대응하도록 구성될 수 있다. 여기서, 상기 비아 콘택들(132) 사이의 간격은 상기 접속 단자들(12) 사이의 간격(P)과 동일하게 구성될 수 있다.The via contacts 132 may be configured to correspond one-to-one with the connection terminals 12. The spacing between the via contacts 132 may be the same as the spacing P between the connection terminals 12.

상기 제1 회로기판(130)은 상기 비아 콘택들(132)의 하면에 배치되어 상기 비아 콘택들(132)과 연결된 복수의 하부 콘택 패드(134)를 더 포함할 수 있으며, 상기 하부 콘택 패드들(134)은 상기 테스트 소켓(120)의 연결 단자들(122)에 접촉될 수 있다. 도 3에 도시된 바와 같이, 상기 하부 콘택 패드들(134)은 대체로 원 형상을 가질 수 있으며, 그 지름이 상기 비아 콘택(132) 보다 크게 형성될 수 있다.The first circuit board 130 may further include a plurality of lower contact pads 134 disposed on the lower surface of the via contacts 132 and connected to the via contacts 132, (134) may contact the connection terminals (122) of the test socket (120). As shown in FIG. 3, the lower contact pads 134 may have a generally circular shape, and the diameter of the lower contact pads 134 may be larger than the via contact 132.

도 1, 도 2 및 도 4를 참조하면, 상기 제1 회로기판(130)의 상면에는 상기 제2 회로기판(140)이 배치된다. 상기 제2 회로기판(140)은 상기 인서트(110)에 수용된 상기 반도체 소자(10)와 상기 제1 회로기판(130) 사이에 배치되며, 도 4에 도시된 바와 같이 대체로 사각 형상의 플레이트 형태로 구비될 수 있다.1, 2, and 4, the second circuit board 140 is disposed on an upper surface of the first circuit board 130. The second circuit board 140 is disposed between the semiconductor element 10 and the first circuit board 130 housed in the insert 110 and has a substantially rectangular plate shape as shown in FIG. .

상기 제2 회로기판(140)은 상기 포켓(112)의 개구부에 구비될 수 있으며, 도 1에 도시된 바와 같이 상기 포켓(112)의 개구부에 완전히 삽입되도록 마련될 수 있다. 여기서, 상기 제1 회로기판(130)은 상기 제2 회로기판(130) 보다 큰 크기를 가질 수 있으며, 그 상면이 상기 인서트(110)의 하면과 접하게 배치될 수 있다.The second circuit board 140 may be provided at the opening of the pocket 112 and may be completely inserted into the opening of the pocket 112 as shown in FIG. Here, the first circuit board 130 may have a larger size than the second circuit board 130, and the upper surface of the first circuit board 130 may be disposed in contact with the lower surface of the insert 110.

상기 제2 회로기판(140)은 상기 반도체 소자(10)를 정렬하기 위해 상기 접속 단자들(12)이 삽입되는 복수의 가이드홀(142)을 구비하며, 상기 가이드홀들(142)은 상기 접속 단자들(12)과 일대일 대응하게 배치될 수 있다.The second circuit board 140 includes a plurality of guide holes 142 through which the connection terminals 12 are inserted to align the semiconductor device 10, One-to-one correspondence with the terminals 12.

특히, 상기 가이드홀(142)은 상기 접속 단자(12)의 위치를 효율적으로 가이드하기 위해 원추 또는 반구 형상을 가질 수 있으며, 이에 따라, 상기 접속 단자들(12)은 상기 포켓(112) 안에서 정위치에 안착되지 못하더라도 상기 가이드홀들(142)에 의해 셀프 얼라인되어 상기 가이드홀들(142) 안으로 삽입될 수 있다. 더불어, 상기 가이드홀들(142)의 가장자리 부위(142A)는 상기 접속 단자들(12)이 상기 가이드홀들(142) 안으로 더욱 용이하게 삽입되도록 챔퍼링 또는 필렛 처리될 수 있다.The guide holes 142 may have a conical or hemispherical shape in order to efficiently guide the position of the connection terminal 12 so that the connection terminals 12 are fixed in the pocket 112 It can be inserted into the guide holes 142 by being self-aligned by the guide holes 142. The edge portions 142A of the guide holes 142 may be chamfered or filletted so that the connection terminals 12 are inserted into the guide holes 142 more easily.

한편, 상기 제2 회로기판(140)은 상기 가이드홀들(142)의 내측면에 코팅된 복수의 도전층(144)을 더 포함할 수 있다. 상기 도전층들(144)은 상기 가이드홀들(142)에 삽입된 상기 접속 단자들(12)과 접촉되며, 상기 접속 단자들(12)과 상기 비아 콘택들(132)을 전기적으로 연결한다.The second circuit board 140 may further include a plurality of conductive layers 144 coated on inner surfaces of the guide holes 142. The conductive layers 144 are in contact with the connection terminals 12 inserted in the guide holes 142 and electrically connect the connection terminals 12 and the via contacts 132.

또한, 상기 인터포저(150)는 상기 가이드홈들(142)에 배치되어 상기 비아 콘택들(132) 및 상기 도전층들(144)과 연결된 복수의 상부 콘택 패드(152)를 더 포함할 수 있다. 상기 상부 콘택 패드들(152)은 상기 비아 콘택들(132)의 상면에 배치되며, 상기 도전층들(144)과 상기 비아 콘택들(132)을 서로 도전시킨다. 이에 따라, 상기 반도체 소자(10)와 상기 테스트 소켓(120)은 상기 인터포저(150)의 상기 도전층들(144), 상기 상부 콘택 패드들(152), 상기 비아 콘택들(132), 및 상기 하부 콘택 패드들(134)에 의해 전기적으로 연결된다. 즉, 상기 반도체 소자(10)가 상기 인서트(110)의 포켓(112) 안으로 수납되어 상기 접속 단자들(12)이 상기 도전층들(144)에 접촉되며, 상기 도전층들(144)은 상기 상부 콘택 패드들(152)에 연결된다. 상기 상부 콘택 패드들(152)은 상기 비아 콘택들(132)에 연결되며, 상기 비아 콘택들(132)은 상기 하부 콘택 패드들(134)에 연결된다. 최종적으로, 상기 하부 콘택 패드들(134)이 상기 테스트 소켓(120)의 연결 단자들(122)에 접촉되어 상기 접속 단자들(12)과 상기 연결 단자들(122)이 서로 접속될 수 있다.The interposer 150 may further include a plurality of upper contact pads 152 disposed in the guide grooves 142 and connected to the via contacts 132 and the conductive layers 144 . The upper contact pads 152 are disposed on the upper surfaces of the via contacts 132 to electrically connect the conductive layers 144 and the via contacts 132 to each other. The semiconductor device 10 and the test socket 120 are electrically connected to the conductive layers 144 of the interposer 150, the upper contact pads 152, the via contacts 132, And are electrically connected by the bottom contact pads 134. That is, the semiconductor element 10 is housed in the pocket 112 of the insert 110 so that the connection terminals 12 are in contact with the conductive layers 144, And are connected to upper contact pads 152. The upper contact pads 152 are connected to the via contacts 132 and the via contacts 132 are connected to the lower contact pads 134. Finally, the lower contact pads 134 contact the connection terminals 122 of the test socket 120 so that the connection terminals 12 and the connection terminals 122 can be connected to each other.

이때, 상기 반도체 소자(10)는 상기 포켓(112)의 내측면들(114)과 상기 인터포저(150)의 가이드홀들(142)에 의해 셀프 얼라인될 수 있다.At this time, the semiconductor device 10 may be self-aligned by the inner surfaces 114 of the pocket 112 and the guide holes 142 of the interposer 150.

이하, 도면을 참조하여, 상기 반도체 소자(10)의 상기 접속 단자들(12)이 셀프 얼라인되는 과정에 대해 구체적으로 설명한다.Hereinafter, the process of self-aligning the connection terminals 12 of the semiconductor device 10 will be described in detail with reference to the drawings.

도 5는 도 1에 도시된 인터포저에 의해 반도체 소자의 접속 단자들이 정렬되는 과정을 설명하기 위한 개략적인 확대 단면도이다.5 is a schematic enlarged cross-sectional view for explaining the process of aligning connection terminals of a semiconductor device by the interposer shown in FIG.

도 2 및 도 5를 참조하면, 상기 반도체 소자(10)의 접속 단자들(20)과 상기 비아 콘택들(132) 간을 셀프 얼라인하기 위해 상기 포켓(112)의 내측면들은 소정의 경사각을 가질 수 있다. 즉, 상기 포켓(112)의 내측면들은 상기 반도체 소자(10)를 상기 인터포저(150) 상으로 안내하기 위하여 하방으로 갈수록 점차 폭이 감소하는 경사 측면들(114)을 가질 수 있다. 상기 반도체 소자(10)는 픽업 장치에 의해 상기 포켓(112) 안으로 낙하되는 과정에서 상기 포켓(112)의 경사 측면들(114)에 의해 하방으로 안내될 수 있으며, 최종적으로 상기 제2 회로기판(140)의 가이드홀들(142) 안으로 상기 접속 단자들(12)이 삽입될 수 있다.2 and 5, in order to self-align between the connection terminals 20 of the semiconductor device 10 and the via contacts 132, the inner surfaces of the pockets 112 are formed at predetermined inclination angles Lt; / RTI > That is, the inner surfaces of the pocket 112 may have inclined sides 114 whose width gradually decreases downwardly in order to guide the semiconductor device 10 onto the interposer 150. The semiconductor device 10 can be guided downwardly by the inclined sides 114 of the pocket 112 in the course of falling into the pocket 112 by the pickup device, The connection terminals 12 can be inserted into the guide holes 142 of the base plate 140. [

도 2에 도시된 바와 같이, 상기 경사 측면들(114)의 경사각은 상기 제2 회로기판(140) 상에 놓여진 상기 반도체 소자(10)의 가장자리 부위들과 상기 경사 측면들(114) 간의 접촉이 방지되는 범위 내에서 설정될 수 있다. 이는 최근 반도체 소자(10)의 집적도가 증가되고 또한 상기 전자 부품(10)의 측면들과 상기 접속 단자들(12) 중 최외곽의 접속 단자들(12) 사이의 간격(D1)이 매우 좁아짐에 따라 상기 접속 단자들(12) 사이의 간격(P)에 비하여 상기 반도체 소자(10)의 측면들과 상기 최외곽의 접속 단자들(12) 사이의 간격(D1)에 대한 허용 공차가 상대적으로 상대적으로 크기 때문이다.2, the inclination angle of the inclined side surfaces 114 is set such that the contact between the edge portions of the semiconductor element 10 placed on the second circuit board 140 and the inclined side surfaces 114 It can be set within a range that is prevented. This is because the degree of integration of the semiconductor device 10 is increased and the distance D1 between the side surfaces of the electronic component 10 and the outermost connection terminals 12 of the connection terminals 12 becomes very narrow The allowable tolerance on the interval D1 between the side surfaces of the semiconductor element 10 and the outermost connection terminals 12 is relatively relatively large as compared with the interval P between the connection terminals 12, .

즉, 상기 반도체 소자(10)의 가장자리 부위들과 상기 경사 측면들(114) 간의 접촉을 허용할 경우, 상기 반도체 소자(10)의 가장자리 부위들이 상기 경사 측면들(114) 상에 놓여지는 문제점이 발생될 수 있으며, 이로 인해 상기 반도체 소자(10)의 접속 단자들(12)이 상기 가이드홀들(142) 안에 삽입되지 않거나 삽입되는 경우라도 상기 반도체 소자(10)의 접속 단자들(12)이 상기 도전층들(144)과 접촉되지 않는 경우가 발생될 수 있다.That is, when the contact between the edge portions of the semiconductor element 10 and the inclined side surfaces 114 is allowed, the edge portions of the semiconductor element 10 are placed on the inclined side surfaces 114 Even when the connection terminals 12 of the semiconductor element 10 are not inserted or inserted into the guide holes 142, the connection terminals 12 of the semiconductor element 10 There may be a case where the conductive layer 144 is not in contact with the conductive layer 144.

이러한 문제점을 해결하기 위하여, 상기 포켓(112)의 경사 측면들(114)의 경사각을 상기 제2 회로기판(140) 상에 놓여진 상기 반도체 소자(10)의 가장자리 부위들과 상기 경사 측면들(114) 사이의 접촉을 방지할 수 있는 범위 내에서 설정하는 것이 바람직하다.The inclination angle of the inclined side surfaces 114 of the pocket 112 is set to be greater than the inclination angle of the edge portions of the semiconductor device 10 placed on the second circuit board 140 and the inclined side surfaces 114 It is desirable to set it within a range that can prevent contact between the semiconductor device and the semiconductor device.

또한, 도 2에 도시된 바와 같이, 상기 반도체 소자(10)의 접속 단자들(12)과 상기 비아 콘택들(132) 간의 셀프 얼라인을 용이하게 하기 위해 상기 제2 회로기판(140)의 측면과 상기 가이드홀들(142) 중 최외곽의 가이드홀(144) 사이의 간격(D2)은 상기 접속 단자들(12)의 반경(R)보다 작게 구성되는 것이 바람직하다. 이는, 상기 포켓(112)의 경사 측면들(114)을 따라 하방으로 안내된 상기 반도체 소자(10)가 상기 제2 회로기판(140)의 상부면에서 멈추지 않고 계속 진행하여 상기 접속 단자들(12)이 상기 가이드홀들(142) 내부로 용이하게 삽입되도록 하기 위해서 이다.2, in order to facilitate self-alignment between the connection terminals 12 of the semiconductor device 10 and the via contacts 132, the side surfaces of the second circuit board 140 And the distance D2 between the outermost guide holes 144 of the guide holes 142 may be smaller than the radius R of the connection terminals 12. [ This is because the semiconductor device 10 guided downward along the oblique side surfaces 114 of the pocket 112 continues without stopping at the upper surface of the second circuit board 140 so that the connection terminals 12 To be inserted into the guide holes 142 easily.

더욱이, 상기 가이드홀들(142)은 원추 형상 또는 반구 형상으로 형성되고 그 가장자리 부위(142A)가 필렛 처리 또는 챔퍼링 처링 처리되므로, 상기 접속 단자들(12)이 상기 가이드홀들(142) 안으로 더욱 용이하게 삽입될 수 있도록 유도한다. 이에 따라, 도 5에 도시된 바와 같이, 상기 반도체 소자(10)가 상기 포켓(112) 안에 낙하되는 과정에서 상기 접속 단자들(12)이 상기 제2 회로기판(140)의 상부면에 안착되더라도 상기 가이드홀들(142)에 의해 안내되어 상기 접속 단자들(12)이 상기 가이드홀들(142) 안으로 삽입될 수 있다.Since the guide holes 142 are formed in a conical shape or a hemispherical shape and the edge portions 142A thereof are subjected to fillet treatment or chamfering treatment, the connection terminals 12 are formed in the guide holes 142 So that it can be inserted more easily. 5, even if the connection terminals 12 are seated on the upper surface of the second circuit board 140 during the drop of the semiconductor device 10 into the pockets 112, And the connection terminals 12 can be inserted into the guide holes 142 by being guided by the guide holes 142.

도면에는 도시하지 않았으나, 상기 인서트(110)의 상측에는 매치 플레이트(미도시)가 배치될 수 있으며, 상기 매치 플레이트는 상기 포켓(112) 안에 수용된 상기 반도체 소자(10)를 상기 테스트 소켓(120) 측으로 가압하기 위한 푸셔(미도시)를 구비할 수 있다.Although not shown in the drawing, a match plate (not shown) may be disposed on the insert 110, and the match plate may be formed on the test socket 120, the semiconductor device 10 accommodated in the pocket 112, And a pusher (not shown) for pressurizing the valve body.

상술한 바와 같이, 상기 반도체 소자 테스트 장치(101)는 상기 접속 단자들(12)과 상기 테스트 소켓(120)의 연결 단자들(122) 간을 정렬하기 위해 제1 및 제2 회로기판들(130, 140)로 이루어진 상기 인터포저(150)를 구비함으로써, 상기 반도체 소자의 접속 단자들(12)을 정렬하기 위한 종래의 서포트 필름 사용으로 인한 상기 접속 단자들(12)의 끼임 불량을 방지하고, 미세 피치를 갖는 반도체 소자 또한 정확하게 정렬할 수 있으며, 상기 접속 단자들(12)과 상기 연결 단자들(122) 간을 안정적으로 접속시킬 수 있다. 또한, 상기 반도체 소자(10)의 접속 단자들(12)이 상기 가이드홀들(142)에 의해 셀프 얼라인될 수 있으므로, 상기 반도체 소자(10)와 상기 테스트 소켓(120) 간의 정렬 정확도를 향상시킬 수 있다. 그 결과, 상기 반도체 소자(10)와 상기 테스터 간의 전기적인 접속이 안정적으로 이루어질 수 있으므로, 상기 반도체 소자들(10)에 대한 검사 신뢰도가 향상될 수 있다.As described above, the semiconductor device testing apparatus 101 includes first and second circuit boards 130 (not shown) for aligning the connection terminals 12 and the connection terminals 122 of the test socket 120 And 140 so as to prevent the connection terminals 12 from being pinched due to the use of a conventional support film for aligning the connection terminals 12 of the semiconductor device, The semiconductor element having a fine pitch can also be accurately aligned and the connection terminals 12 and the connection terminals 122 can be stably connected. Since the connection terminals 12 of the semiconductor device 10 can be self-aligned by the guide holes 142, the alignment accuracy between the semiconductor device 10 and the test socket 120 can be improved . As a result, since the electrical connection between the semiconductor device 10 and the tester can be stably performed, the inspection reliability of the semiconductor devices 10 can be improved.

또한, 상기 인터포저(150)는 종래의 서포트 필름 보다 물리적 힘에 의한 변형이 작으므로, 상기 반도체 소자(10)의 접속 단자들(12)을 안정적으로 정렬할 수 있다.In addition, since the interposer 150 is less deformed due to physical force than the conventional support film, the connection terminals 12 of the semiconductor device 10 can be stably aligned.

또한, 상기 반도체 소자(10)는 상기 포켓(112)의 경사 측면들(114)을 따라 하방으로 안내되어 상기 접속 단자들(12)이 상기 가이드홀들(142) 안으로 삽입될 수 있다. 이와 같이, 상기 반도체 소자(10)는 상기 포켓(112) 안에서 상기 경사 측면들(114)과 상기 가이드홀들(142)에 의해 셀프 얼라인될 수 있으므로, 상기 접속 단자들(12)과 상기 테스터 간의 전기적인 접속이 더욱 안정적으로 이루어질 수 있다.The semiconductor device 10 may also be guided downward along the inclined side surfaces 114 of the pocket 112 so that the connection terminals 12 may be inserted into the guide holes 142. Since the semiconductor element 10 can be self-aligned in the pocket 112 by the inclined side surfaces 114 and the guide holes 142, the connection terminals 12 and the tester The electrical connection between the electrodes can be made more stably.

도 6은 본 발명의 다른 실시예에 따른 반도체 소자 테스트 장치를 설명하기 위한 개략적인 단면도이다.6 is a schematic cross-sectional view illustrating a semiconductor device testing apparatus according to another embodiment of the present invention.

도 6을 참조하면, 본 발명의 다른 실시예에 따른 반도체 소자 테스트 장치(102)는 인서트(160)와 인터포저(180)의 제2 회로기판(170)을 제외하고는 도 1에 도시된 반도체 소자 테스트 장치(101)와 동일한 구성을 가지므로, 도 1에 도시된 반도체 소자 테스트 장치(101)와 동일한 구성에 대해서는 참조 부호를 병기하고 이에 대한 중복된 설명은 생략한다.Referring to FIG. 6, a semiconductor device testing apparatus 102 according to another embodiment of the present invention includes an insert 160 and a second circuit board 170 of the interposer 180, Since the device testing apparatus 101 has the same configuration as that of the device testing apparatus 101, the same components as those of the semiconductor device testing apparatus 101 shown in FIG. 1 are denoted by the same reference numerals, and a duplicate description thereof will be omitted.

구체적으로, 상기 인서트(160)는 반도체 소자(10)를 수용하는 포켓(162)을 구비하고, 상기 포켓(162)의 바닥부는 상기 반도체 소자(10)의 접속 단자들(12)을 노출하기 위해 개구된다.Specifically, the insert 160 has a pocket 162 for receiving the semiconductor element 10, and a bottom of the pocket 162 is formed to expose the connection terminals 12 of the semiconductor element 10 Is opened.

상기 인서트(160)의 아래에는 상기 인터포저(180)가 배치될 수 있으며, 상기 인터포저(180)는 제1 회로기판(130)과 상기 제1 회로기판(130)의 상면에 결합된 제2 회로기판(170)을 포함할 수 있다. 상기 제2 회로기판(170)은 도 1에 도시된 제2 회로기판(140)과 다르게 상기 인서트(160)의 개구부에 삽입되도록 마련되지 않으며 상면의 가장자리 부분이 상기 인서트(160)의 하면에 접하게 배치될 수 있다. 여기서, 상기 제2 회로기판(170)은 상기 제1 회로기판(130)과 동일한 크기로 구비될 수도 있다.The interposer 180 may be disposed under the insert 160. The interposer 180 may include a first circuit board 130 and a second circuit board 130 coupled to the upper surface of the first circuit board 130. [ And may include a circuit board 170. Unlike the second circuit board 140 shown in FIG. 1, the second circuit board 170 is not provided to be inserted into the opening of the insert 160. The edge of the upper surface of the second circuit board 170 is in contact with the lower surface of the insert 160 . Here, the second circuit board 170 may be the same size as the first circuit board 130.

상기 제2 회로기판(170)은 상기 인서트(160)와의 배치 관계를 제외하고는 도 1에 도시된 제2 회로기판(140)과 동일한 구성을 가지므로, 도 1에 도시된 제2 회로기판(140)과 동일한 구성에 대해서는 참조 부호를 병기하고 이에 대한 구체적인 설명은 생략한다.Since the second circuit board 170 has the same configuration as the second circuit board 140 shown in FIG. 1 except for the arrangement relationship with the insert 160, the second circuit board 170 shown in FIG. 140 are denoted by the same reference numerals, and a detailed description thereof will be omitted.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the present invention as defined by the following claims It can be understood that

10 : 반도체 소자 12 : 접속 단자
101, 102 : 반도체 소자 테스트 장치 110, 160 : 인서트
112, 162 : 포켓 114 : 경사 측면
120 : 테스트 소켓 122 : 연결 단자
130 : 제1 회로기판 132 : 비아 콘택
134 : 하부 콘택 패드 140, 170 : 제2 회로기판
142 : 가이드홀 144 : 도전층
150, 180 : 인터포저 152 : 상부 콘택 패드10: Semiconductor device 12: Connection terminal
101, 102: semiconductor device test apparatus 110, 160: insert
112, 162: pocket 114: oblique side
120: test socket 122: connection terminal
130: first circuit board 132: via contact
134: lower contact pad 140, 170: second circuit board
142: guide hole 144: conductive layer
150, 180: interposer 152: upper contact pad

Claims (10)

반도체 소자가 수납되는 포켓을 구비하고 상기 포켓의 바닥 부분에 개구부가 형성된 인서트;
상기 반도체 소자와 테스트 장치를 전기적으로 연결하기 위한 복수의 연결 단자들을 구비하는 테스트 소켓; 및
상기 인서트와 상기 테스트 소켓 사이에 배치되고 상기 반도체 소자와 상기 테스트 소켓을 전기적으로 연결하는 인터포저를 포함하되,
상기 인터포저는,
상기 연결 단자들과 상기 반도체 소자의 접속 단자들 사이에 배치되어 상기 연결 단자들과 상기 접속 단자들에 접속되는 복수의 비아 콘택을 구비하고 상기 테스트 소켓의 상측에 배치된 제1 회로기판; 및
상기 접속 단자들이 삽입되는 복수의 가이드홀을 구비하고 상기 제1 회로기판의 상면에 결합된 제2 회로기판을 포함하되,
상기 제2 회로기판은 상기 인서트의 상기 개구부에 삽입되고, 상기 포켓은 폭이 하방으로 갈수록 점차 감소되도록 소정의 경사각을 갖는 경사 측면들에 의해 정의되며, 상기 가이드홀들 중 최외곽의 가이드홀과 상기 제2 회로기판의 측면 사이의 간격은 상기 접속 단자들의 반경보다 작은 것을 특징으로 하는 반도체 소자 테스트 장치.An insert having a pocket in which a semiconductor element is received and an opening formed in a bottom portion of the pocket;
A test socket having a plurality of connection terminals for electrically connecting the semiconductor device and the test apparatus; And
And an interposer disposed between the insert and the test socket and electrically connecting the semiconductor device and the test socket,
The interposer includes:
A first circuit board disposed between the connection terminals and the connection terminals of the semiconductor device and having a plurality of via contacts connected to the connection terminals and the connection terminals, the first circuit board being disposed on the test socket; And
And a second circuit board having a plurality of guide holes into which the connection terminals are inserted and coupled to an upper surface of the first circuit board,
Wherein the second circuit board is inserted into the opening of the insert and the pocket is defined by oblique sides having a predetermined inclination angle such that the width gradually decreases downward, And the distance between the side surfaces of the second circuit board is smaller than the radius of the connection terminals. 제1항에 있어서,
상기 제2 회로기판은,
상기 가이드홀들의 내측면에 코팅되고 상기 접속 단자들과 연결되며 상기 접속 단자들과 상기 비아 콘택들을 전기적으로 연결하기 위한 복수의 도전층을 더 포함하는 것을 특징으로 하는 반도체 소자 테스트 장치.The method according to claim 1,
Wherein the second circuit board comprises:
Further comprising a plurality of conductive layers coated on an inner surface of the guide holes and connected to the connection terminals and electrically connecting the connection terminals and the via contacts. 제2항에 있어서,
상기 가이드홀들 각각은 상기 접속 단자들의 위치를 가이드하기 위해 원추 형상 또는 반구 형상을 갖는 것을 특징으로 하는 반도체 소자 테스트 장치.3. The method of claim 2,
Wherein each of the guide holes has a conical shape or a hemispherical shape to guide the position of the connection terminals. 제3항에 있어서,
상기 가이드홀들의 가장자리 부위는 필렛 또는 챔퍼링 처리된 것을 특징으로 하는 반도체 소자 테스트 장치.The method of claim 3,
Wherein edge portions of the guide holes are filled or chamfered. 제2항에 있어서,
상기 인터포저는,
상기 가이드홀들에 배치되어 상기 도전층들과 연결되며 상기 비아 콘택들의 상면에 배치된 복수의 상부 콘택 패드를 더 포함하는 것을 특징으로 하는 반도체 소자 테스트 장치.3. The method of claim 2,
The interposer includes:
And a plurality of upper contact pads disposed in the guide holes and connected to the conductive layers and disposed on the upper surfaces of the via contacts. 제1항에 있어서,
상기 제1 회로기판은,
상기 비아 콘택들의 하면에 배치되어 상기 비아 콘택들과 연결되며 상기 테스트 소켓의 상기 연결 단자들에 접촉되는 복수의 하부 콘택 패드를 더 포함하는 것을 특징으로 하는 반도체 소자 테스트 장치.The method according to claim 1,
Wherein the first circuit board includes:
Further comprising a plurality of lower contact pads disposed on a lower surface of the via contacts and connected to the via contacts and contacting the connection terminals of the test socket. 제1항에 있어서,
상기 제1 회로기판은 상기 제2 회로기판보다 크게 구비되어 상면이 상기 인서트의 하면과 접하는 것을 특징으로 하는 반도체 소자 테스트 장치.The method according to claim 1,
Wherein the first circuit board is larger than the second circuit board and the upper surface thereof is in contact with the lower surface of the insert. 제1항에 있어서,
상기 경사 측면들의 경사각은 상기 반도체 소자의 가장자리 부위와 상기 경사 측면들 간의 접촉이 방지되는 범위 내에서 설정되는 것을 특징으로 하는 반도체 소자 테스트 장치.The method according to claim 1,
Wherein an inclination angle of the inclined side faces is set within a range in which contact between the edge portions of the semiconductor element and the inclined side faces is prevented. 삭제delete 제1항에 있어서,
상기 제2 회로기판은 상면의 가장자리 부분이 상기 인서트의 하면과 접하게 배치되는 것을 특징으로 하는 반도체 소자 테스트 장치.The method according to claim 1,
Wherein an edge portion of the upper surface of the second circuit board is disposed in contact with the lower surface of the insert.
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