KR101863129B1 - 광전자 반도체 소자의 제조 방법, 및 광전자 반도체 소자 - Google Patents
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Abstract
본 발명은, 광전자 반도체 소자를 제조하기 위한 제조 방법에 있어서, - 기판(100) 상에 pn 접합부(104)를 포함하는 반도체 층 스택(101)을 배열하는 단계와, - 측면 방향(1)으로 상호 간에 이격되는 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 복수 쌍으로 반도체 층 스택(101)을 측면 구조화하는 단계와, - 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 쌍들로부터 기판(100)을 제거하는 단계와, - 전기 연결점들(4) 및/또는 하나 이상의 스트립 도체(5)를 포함하는 연결 캐리어(3) 상에 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 하나 이상의 쌍을 도포하는 단계와, - 제1 반도체 몸체(1)의 pn 접합부(104)가 제2 반도체 몸체(2)의 pn 접합부(104)에 역병렬로 접속되는 방식으로, 연결점들(4) 및/또는 하나 이상의 스트립 도체(5)를 이용하여 제1 반도체 몸체들(1) 및 제2 반도체 몸체들(2)의 쌍의 반도체 몸체들(1)을 전기 연결하는 단계를 포함하는 상기 제조 방법에 관한 것이다.
Description
본 발명은 광전자 반도체 소자의 제조 방법에 관한 것이다. 그 외에도 본 발명은 광전자 반도체 소자에도 관한 것이다.
달성할 목적은, 광전자 반도체 소자를 제조하기 위한 제조 방법에 있어서, 특히 경제성이 있는 상기 제조 방법을 제시하는 것에 있다.
광전자 반도체 소자를 제조하기 위한 제조 방법의 하나 이상의 실시예에 따라서, 제1 공정 단계에서 pn 접합부를 포함하는 반도체 층 스택이 기판 상에 배열된다. 예컨대 반도체 층 스택은 에피택셜 방식으로 기판 상에 증착된다. 이 경우 반도체 층 스택은 바람직하게는 하나 이상의 n 타입 층과 p 타입 층을 포함한다. n 타입 층과 p 타입 층 사이에는 pn 접합부가 배열된다. pn 접합부는 바람직하게는, 전자기 방사선을 생성하거나 검출하기 위해 제공되는 하나 이상의 활성 영역을 포함한다.
예컨대 반도체 층 스택은, 예컨대 Al, Ga, In과 같은 제3 주족(main group) 중에서 하나 이상의 원소와, 예컨대 N, P, As와 같은 제5 주족 중에서 하나의 원소를 함유하는 III/V 화합물 반도체 재료를 기반으로 한다. 특히 III/V 화합물 반도체 재료라는 개념은 제3 주족 중에서 하나 이상의 원소와 제5 주족 중에서 하나 이상의 원소를 함유하는 2원, 3원 및 4원 화합물의 그룹을 포함하며, 예컨대 질화물 및 인화물 화합물 반도체를 포함한다. n 타입 층들 및 p 타입 층들은 각각 반도체 재료의 대응하는 도핑에 의해 제조될 수 있다.
기판은 예컨대 본원에서 특히 사파이어 또는 규소로 구성될 수 있거나, 또는 사파이어 또는 규소를 함유할 수 있는 성장 기판이다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 반도체 층 스택은 자체가 기판 상에 도포된 이후에 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 측면으로 구조화된다. 이 경우 측면 구조화는, 반도체 층 스택이 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 분리되고 쌍들은 측면 방향으로 상호 간에 이격되는 것을 의미한다. 이 경우 측면 방향은, 자체의 상부에 반도체 층 스택이 배열되는 기판의 외부면에 대해 평행하게 연장되는 방향이다.
또한, 예컨대 각각의 쌍의 제1 및 제2 반도체 몸체는 측면 구조화 이후에 측면 방향으로 상호 간에 이격되어 배열된다. 다시 말하면, 제1 반도체 몸체와 제2 반도체 몸체 사이에 트렌치가 위치되고, 이 트렌치는 기판의 반대 방향으로 향해 있는 반도체 층 스택의 상면으로부터 기판에까지, 또는 기판 안쪽에까지 연장될 수 있다. 이 경우 구조화는 예컨대 메사 트렌치의 에칭 공정 및/또는 레이저 절단 방법에 의해 이루어질 수 있다. 반도체 층 스택의 측면 구조화를 통해서는, 반도체 층 스택의 pn 접합부의 영역을 각각 포함하는 제1 반도체 몸체 및 제2 반도체 몸체가 생성된다. 다시 말하면, 제1 반도체 몸체와 제2 반도체 몸체는 각각 pn 접합부도 포함한다. 측면 구조화 이후에 각각의 쌍의 제1 및 제2 반도체 몸체의 pn 접합부들은 서로 전기 절연된다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 기판은 제1 반도체 몸체 및 제2 반도체 몸체의 쌍들로부터 제거된다. 이 경우 기판의 제거는 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 반도체 층 스택을 측면 구조화한 이후에 이루어진다. 제거는 예컨대 에칭 공정, 쏘잉 공정(sawing), 연삭 공정 및/또는 레이저 리프트 오프 방법(Laser Lift-Off Method)에 의해 이루어질 수 있다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 제1 반도체 몸체 및 제2 반도체 몸체의 하나 이상의 쌍이 연결 캐리어 상에 도포된다. 이 경우 제1 반도체 몸체들 및 제2 반도체 몸체들의 쌍의 도포는 기판의 제거 이전 또는 그 이후에 이루어질 수 있다. 이 경우 쌍의 제1 및 제2 반도체 몸체는 바람직하게는 동시에, 다시 말하면 동일한 작업 단계에서 연결 캐리어 상에 도포된다.
연결 캐리어는 예컨대 전기 연결점들 및/또는 하나 이상의 스트립 도체를 포함하는 일종의 인쇄 회로 기판이다. 예컨대 연결 캐리어는 세라믹 본체를 포함하며, 이 본체의 외부면에는 전기 연결점들 및/또는 하나 이상의 스트립 도체가 예컨대 구조화된 금속화부(metallization)의 형태로 도포된다. 세라믹 본체는 특히 질화 규소, 산화 알루미늄 또는 질화 붕소와 같은 세라믹 재료로 구성될 수 있거나, 또는 상기 세라믹 재료들 중 하나의 세라믹 재료를 포함할 수 있다. 그 외에도, 연결 캐리어는 금속 코어 보드(metal core board)이거나, 또는 인쇄된 인쇄 회로 기판, 예컨대 유연하게 인쇄된 인쇄 회로 기판일 수 있다. 바람직하게는 연결 캐리어는 모든 경우에 전기 연결점들 및/또는 하나 이상의 스트립 도체를 포함한다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 제1 반도체 몸체들 및 제2 반도체 몸체들의 쌍의 반도체 몸체들은, 연결 캐리어의 연결점들 및/또는 하나 이상의 스트립 도체에 의해, 제1 반도체 몸체의 pn 접합부가 제2 반도체 몸체의 pn 접합부에 역병렬로 접속되는 방식으로 상호 간에 전기 연결된다.
이 경우 "역병렬로" 접속된다는 표현은, 제1 반도체 몸체의 p 타입 영역이 제2 반도체 몸체의 n 타입 영역과 전기 연결되고 제1 반도체 몸체의 n 타입 영역은 제2 반도체 몸체의 p 타입 영역과 전기 연결되는 방식으로, 제1 반도체 몸체와 제2 반도체 몸체가 상호 간에 병렬로 접속되는 것을 의미한다. pn 접합부들을 바탕으로 제1 반도체 몸체와 제2 반도체 몸체는 연결 캐리어의 연결점들 및/또는 하나 이상의 스트립 도체에 의해 상호 간에 역병렬로 접속되는 다이오드들을 형성한다. 이 경우 반도체 몸체들의 전기 연결은 연결 캐리어 상에 제1 반도체 몸체들 및 제2 반도체 몸체들의 쌍의 도포와 함께, 또는 그 도포 이후에 이루어진다. 전기 연결은 특히 연결 캐리어 상에 도포하기 이전에 이루어진다. 연결 캐리어 상에 도포하기 이전에 제1 및 제2 반도체 몸체의 pn 접합부들은 상호 간에 전기 분리된다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 제2 반도체 몸체와 제1 반도체 몸체를 전기 연결하기 위한 하나 이상의 스트립 도체는, 반도체 몸체들의 pn 접합부들이 상호 간에 역병렬로 접속되는 방식으로, 제1 반도체 몸체의 도포 및 검사 이후에 비로소 폐쇄된다. 이처럼 제2 반도체 몸체는 제1 반도체 몸체에 대한 기능성 검사를 간섭하지 않는다.
그 외에도 본원에서는 광전자 반도체 소자도 제시된다. 광전자 반도체 소자는 본원에 기재된 제조 방법으로 제조될 수 있으며, 다시 말하면 광전자 반도체 소자를 제조하기 위한 제조 방법에 대해 개시된 모든 특징이 광전자 반도체 소자에 대해서도 개시되며, 그 반대의 경우도 적용된다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 광전자 반도체 소자는 전기 연결점들과 하나 이상의 스트립 도체를 구비한 연결 캐리어를 포함한다.
그 외에도 광전자 반도체 소자는 pn 접합부를 구비한 제1 반도체 몸체와, pn 접합부를 구비한 제2 반도체 몸체를 포함한다. 이 경우 제1 반도체 몸체와 제2 반도체 몸체는 바람직하게는 동일한 유형으로 구성된다. 이 경우 "동일한 유형으로 구성된다"는 표현은, 반도체 몸체들이 예컨대 반도체 층들의 동일한 시퀀스를 포함하는 것을 의미한다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 동일한 두께를 보유한다. 이 경우 두께는 측면 방향에 대해 수직으로 연장되는 수직 방향으로 측정된다. 동일한 두께는 반도체 층 스택의 에피택셜 증착 시 제조 공차의 범주에서 달성할 수 있는 동일한 두께를 의미한다. 동일한 유형으로 구성되고 동일한 두께를 보유하는 제1 반도체 몸체 및 제2 반도체 몸체는 예컨대 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 반도체 층 스택을 측면 구조화하는 것을 통해 제조될 수 있다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 연결 캐리어 상에 동일한 배향으로 도포된다. 다시 말하면, 예컨대 두 반도체 몸체의 경우 n 타입 층은, 연결 캐리어의 반대 방향으로 향해 있는, 각각의 반도체 몸체의 측면에 배열된다. 그런 다음 반도체 몸체들의 p 타입 층은 그때마다 연결 캐리어로 향한다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 연계된 전기 연결점들과 전기 전도 방식으로 연결되고, 제1 반도체 몸체와 제2 반도체 몸체는, 전기 연결점들 및/또는 하나 이상의 스트립 도체에 의해, 제1 반도체 몸체의 pn 접합부가 제2 반도체 몸체의 pn 접합부에 역병렬로 접속되는 방식으로 서로 연결된다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 반도체 소자는, 전기 연결점들 및/또는 하나 이상의 스트립 도체를 구비한 연결 캐리어를 포함한다. 추가로 반도체 소자는 pn 접합부를 구비한 제1 반도체 몸체와, pn 접합부를 구비한 제2 반도체 몸체를 포함한다. 이 경우 제1 반도체 몸체와 제2 반도체 몸체는 동일한 유형으로 구성되고 동일한 두께를 보유한다. 제1 반도체 몸체와 제2 반도체 몸체는 연계된 전기 연결점들과 전도 방식으로 연결되고, 연결 캐리어의 전기 연결점들 및/또는 하나 이상의 스트립 도체에 의해서는, 제1 반도체 몸체의 pn 접합부가 제2 반도체 몸체의 pn 접합부에 역병렬로 접속되는 방식으로 서로 연결된다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체는 반도체 소자의 작동 중에 전자기 방사선의 생성을 위해 제공된다. 이런 경우 예컨대 제1 반도체 몸체는 발광 다이오드 칩이다.
제2 반도체 몸체는 일 실시예에 따라서 제1 반도체 몸체를 위한 ESD 보호 다이오드로서 제공된다.
이 경우 본원에 기재된 제조 방법과 본원에 기재된 반도체 소자는 하기와 같은 또 다른 사상을 기초로 한다. 기재된 제조 방법으로는 예컨대 발광 다이오드 칩(제1 반도체 몸체)과 ESD 보호 다이오드(제2 반도체 몸체)가 단일의 웨이퍼 상에서 제조될 수 있다. 이 경우 ESD 보호 다이오드는 발광 다이오드 칩에 대해 병렬로 제조된다. 제1 및 제2 반도체 몸체들로 반도체 층 스택을 측면 구조화하는 것을 제외하고는, 발광 다이오드 칩의 종래의 제조에 비해서 추가의 작업 단계는 요구되지 않는다. 그럼으로써 제조 시 특히 낮은 비용을 발생시키는 ESD 보호 다이오드의 제조가 가능하다. 또한, ESD 보호 다이오드는 발광 다이오드 칩과 동일한 두께를 보유하며, 그럼으로써 특히 얇은 반도체 소자가 제조될 수 있고, 이런 반도체 소자를 위해서는 예컨대 세라믹 본체를 포함하는 특히 경제적인 연결 캐리어가 이용될 수 있다. 그 외에도 반도체 소자를 제조하기 위한 본원에 기재된 제조 방법은, 제1 반도체 몸체와 제2 반도체 몸체 사이의 연결이 연결 캐리어 상에 반도체 몸체를 도포하고 검사한 이후에 비로소 이루어짐으로써, ESD 보호 다이오드가 연결되지 않은 조건에서 연결 캐리어 상에서 발광 다이오드 칩의 검사가 이루어지지 않아도 되는 것을 특징으로 한다. 이처럼, ESD 보호 다이오드의 존재가 발광 다이오드 칩, 다시 말해 제1 반도체 몸체의 검사의 측정 결과를 간섭하지도, 또는 왜곡하지도 않는 점이 보장될 수 있다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체는, 제2 반도체 몸체의 베이스면보다 더욱 큰 베이스면을 보유한다. 이 경우 베이스면은 예컨대 연결 캐리어의 주 연장 방향에 대해 평행한 일 평면에서 연결 캐리어의 반대 방향으로 향해 있는 베이스면 자체의 측면에서 반도체 몸체의 표면에 의해 측정된다. 특히 제1 반도체 몸체와 제2 반도체 몸체는 주로 자체의 상이한 베이스면의 관점에서 서로 구별될 수 있다.
하나 이상의 실시예에 따라서, 제2 반도체 몸체의 베이스면은 제1 반도체 몸체의 베이스면의 최고 10%이다. 다시 말하면, 제2 반도체 몸체는 자체의 측면 치수와 관련하여 제1 반도체 몸체보다 훨씬 더 작다. 예컨대 제1 반도체 몸체는 1㎜ x 1㎜의 베이스면을 포함한다. 이런 경우 제2 반도체 몸체는 100㎛ x 60㎛의 베이스면을 포함한다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 최고 10㎛, 예컨대 약 6㎛의 두께를 보유한다. 달리 말하면, 반도체 몸체는 특히 얇게 형성되며, 이는 기판이 반도체 몸체들을 포함하는 반도체 층 스택으로부터 완전하게 제거됨으로써 달성될 수 있다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 표면 실장될 수 있으며, 제1 반도체 몸체와 제2 반도체 몸체는 연결 캐리어로 향해 있는 자체의 바닥면에 콘택트 점들을 포함한다. 예컨대 콘택트 점들로부터는, 예컨대 반도체 몸체의 p 타입 또는 n 타입 영역의 접촉을 위해 제공되는 하나 이상의 층간 연결부가 각각 제1 반도체 몸체와 제2 반도체 몸체 내로 연장될 수 있다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체는 연결 캐리어의 반대 방향으로 향해 있는 자체의 상면에 방사선 방출 표면을 포함하며, 이 방사선 방출 표면을 통해서는 작동 중에 제1 반도체 몸체에 의해 생성된 전자기 방사선의 대부분이 통과하며, 제1 반도체 몸체의 pn 접합부에 전류 공급하기 위한 전류 분배는 방사선 방출 표면의 아래에서 완전하게 이루어진다. 달리 말하면, 연결 캐리어의 반대 방향으로 향해 있는 제1 반도체 몸체의 상면에는, 방출되는 전자기 방사선, 예컨대 광을 흡수하거나 반사할 수도 있는 콘택트 점들이나 전류 분배 경로들이 배열되지 않는다. 그러므로 반도체 몸체는 자체의 상면에 금속화부들을 구비하지 않는다. 이는 방사선 방출 표면의 아래에서 전류 분배가 이루어짐으로써 가능하다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체 및/또는 제2 반도체 몸체의 하나 이상의 콘택트 점은, 일부 위치에서 반도체 몸체의 아래에서 연장되고 일부 위치에서 반도체 몸체에 대해 측면으로 이격되어 있는 연결 캐리어의 스트립 도체를 통해서, 연결 캐리어의 연결점과 연결된다. 달리 말하면, 연결 캐리어의 스트립 도체를 통해서, 반도체 몸체의 콘택트는, 반도체 몸체에 의해 덮여 있지 않은 연결 캐리어의 영역에서, 측면 방향으로 인출된다. 이는 연결 캐리어의 연결점들의 특히 간단한 접촉을 허용한다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍은 연결 캐리어의 스트립 도체들에 의해 전기 전도 방식으로 서로 연결된다. 다시 말하면, 광전자 반도체 소자는 제1 반도체 몸체 및 제2 반도체 몸체의 2개 이상의 쌍을 포함하고, 제1 반도체 몸체들은 서로 직렬로 접속되고, 각각의 제1 반도체 몸체에는 자체의 제2 반도체 몸체가 역병렬로 접속된다. 이처럼 예컨대 자체의 대응하는 ESD 보호 다이오드에 의해 각각 보호되는 발광 다이오드 칩들의 직렬 접속이 제공된다. 이 경우 개별 제1 반도체 몸체들의 배선은 예컨대 연결 캐리어의 대응하는 연결점들을 서로 연결하는 연결 캐리어의 스트립 도체들에 의해 이루어진다.
하나 이상의 실시예에 따라서, 연결 캐리어의 반대 방향으로 향해 있는 제2 반도체 몸체의 상면 상에는 전기 전도 층이 배열된다. 전기 전도 층은 제2 반도체 몸체 내 p 타입 층의 가로 전도도(transverse conductivity)를 상승시킨다. 이 경우 층간 연결부는 제2 반도체 몸체의 n 타입 층 및 p 전도 층을 통해서 전기 전도 층에까지 연장된다. 전기 전도 층은 예컨대 금과 같은 금속으로 형성된다. 전기 전도 층은 특히 방사선 비투과성으로 형성될 수 있다. 작동 중에 제2 반도체 몸체(2) 내에서는 방사선이 생성되지 않거나, 또는 방사선은 바람직하게는 방출구에서 전기 전도 층에 의해 저지된다.
하기에는 본원에 기재된 제조 방법뿐 아니라, 본원에 기재된 반도체 소자가 실시예들과 대응하는 도들에 따라서 더욱 상세하게 설명된다.
광전자 반도체 소자를 제조하기 위한 제조 방법의 하나 이상의 실시예에 따라서, 제1 공정 단계에서 pn 접합부를 포함하는 반도체 층 스택이 기판 상에 배열된다. 예컨대 반도체 층 스택은 에피택셜 방식으로 기판 상에 증착된다. 이 경우 반도체 층 스택은 바람직하게는 하나 이상의 n 타입 층과 p 타입 층을 포함한다. n 타입 층과 p 타입 층 사이에는 pn 접합부가 배열된다. pn 접합부는 바람직하게는, 전자기 방사선을 생성하거나 검출하기 위해 제공되는 하나 이상의 활성 영역을 포함한다.
예컨대 반도체 층 스택은, 예컨대 Al, Ga, In과 같은 제3 주족(main group) 중에서 하나 이상의 원소와, 예컨대 N, P, As와 같은 제5 주족 중에서 하나의 원소를 함유하는 III/V 화합물 반도체 재료를 기반으로 한다. 특히 III/V 화합물 반도체 재료라는 개념은 제3 주족 중에서 하나 이상의 원소와 제5 주족 중에서 하나 이상의 원소를 함유하는 2원, 3원 및 4원 화합물의 그룹을 포함하며, 예컨대 질화물 및 인화물 화합물 반도체를 포함한다. n 타입 층들 및 p 타입 층들은 각각 반도체 재료의 대응하는 도핑에 의해 제조될 수 있다.
기판은 예컨대 본원에서 특히 사파이어 또는 규소로 구성될 수 있거나, 또는 사파이어 또는 규소를 함유할 수 있는 성장 기판이다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 반도체 층 스택은 자체가 기판 상에 도포된 이후에 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 측면으로 구조화된다. 이 경우 측면 구조화는, 반도체 층 스택이 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 분리되고 쌍들은 측면 방향으로 상호 간에 이격되는 것을 의미한다. 이 경우 측면 방향은, 자체의 상부에 반도체 층 스택이 배열되는 기판의 외부면에 대해 평행하게 연장되는 방향이다.
또한, 예컨대 각각의 쌍의 제1 및 제2 반도체 몸체는 측면 구조화 이후에 측면 방향으로 상호 간에 이격되어 배열된다. 다시 말하면, 제1 반도체 몸체와 제2 반도체 몸체 사이에 트렌치가 위치되고, 이 트렌치는 기판의 반대 방향으로 향해 있는 반도체 층 스택의 상면으로부터 기판에까지, 또는 기판 안쪽에까지 연장될 수 있다. 이 경우 구조화는 예컨대 메사 트렌치의 에칭 공정 및/또는 레이저 절단 방법에 의해 이루어질 수 있다. 반도체 층 스택의 측면 구조화를 통해서는, 반도체 층 스택의 pn 접합부의 영역을 각각 포함하는 제1 반도체 몸체 및 제2 반도체 몸체가 생성된다. 다시 말하면, 제1 반도체 몸체와 제2 반도체 몸체는 각각 pn 접합부도 포함한다. 측면 구조화 이후에 각각의 쌍의 제1 및 제2 반도체 몸체의 pn 접합부들은 서로 전기 절연된다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 기판은 제1 반도체 몸체 및 제2 반도체 몸체의 쌍들로부터 제거된다. 이 경우 기판의 제거는 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 반도체 층 스택을 측면 구조화한 이후에 이루어진다. 제거는 예컨대 에칭 공정, 쏘잉 공정(sawing), 연삭 공정 및/또는 레이저 리프트 오프 방법(Laser Lift-Off Method)에 의해 이루어질 수 있다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 제1 반도체 몸체 및 제2 반도체 몸체의 하나 이상의 쌍이 연결 캐리어 상에 도포된다. 이 경우 제1 반도체 몸체들 및 제2 반도체 몸체들의 쌍의 도포는 기판의 제거 이전 또는 그 이후에 이루어질 수 있다. 이 경우 쌍의 제1 및 제2 반도체 몸체는 바람직하게는 동시에, 다시 말하면 동일한 작업 단계에서 연결 캐리어 상에 도포된다.
연결 캐리어는 예컨대 전기 연결점들 및/또는 하나 이상의 스트립 도체를 포함하는 일종의 인쇄 회로 기판이다. 예컨대 연결 캐리어는 세라믹 본체를 포함하며, 이 본체의 외부면에는 전기 연결점들 및/또는 하나 이상의 스트립 도체가 예컨대 구조화된 금속화부(metallization)의 형태로 도포된다. 세라믹 본체는 특히 질화 규소, 산화 알루미늄 또는 질화 붕소와 같은 세라믹 재료로 구성될 수 있거나, 또는 상기 세라믹 재료들 중 하나의 세라믹 재료를 포함할 수 있다. 그 외에도, 연결 캐리어는 금속 코어 보드(metal core board)이거나, 또는 인쇄된 인쇄 회로 기판, 예컨대 유연하게 인쇄된 인쇄 회로 기판일 수 있다. 바람직하게는 연결 캐리어는 모든 경우에 전기 연결점들 및/또는 하나 이상의 스트립 도체를 포함한다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 제1 반도체 몸체들 및 제2 반도체 몸체들의 쌍의 반도체 몸체들은, 연결 캐리어의 연결점들 및/또는 하나 이상의 스트립 도체에 의해, 제1 반도체 몸체의 pn 접합부가 제2 반도체 몸체의 pn 접합부에 역병렬로 접속되는 방식으로 상호 간에 전기 연결된다.
이 경우 "역병렬로" 접속된다는 표현은, 제1 반도체 몸체의 p 타입 영역이 제2 반도체 몸체의 n 타입 영역과 전기 연결되고 제1 반도체 몸체의 n 타입 영역은 제2 반도체 몸체의 p 타입 영역과 전기 연결되는 방식으로, 제1 반도체 몸체와 제2 반도체 몸체가 상호 간에 병렬로 접속되는 것을 의미한다. pn 접합부들을 바탕으로 제1 반도체 몸체와 제2 반도체 몸체는 연결 캐리어의 연결점들 및/또는 하나 이상의 스트립 도체에 의해 상호 간에 역병렬로 접속되는 다이오드들을 형성한다. 이 경우 반도체 몸체들의 전기 연결은 연결 캐리어 상에 제1 반도체 몸체들 및 제2 반도체 몸체들의 쌍의 도포와 함께, 또는 그 도포 이후에 이루어진다. 전기 연결은 특히 연결 캐리어 상에 도포하기 이전에 이루어진다. 연결 캐리어 상에 도포하기 이전에 제1 및 제2 반도체 몸체의 pn 접합부들은 상호 간에 전기 분리된다.
본원의 제조 방법의 하나 이상의 실시예에 따라서, 제2 반도체 몸체와 제1 반도체 몸체를 전기 연결하기 위한 하나 이상의 스트립 도체는, 반도체 몸체들의 pn 접합부들이 상호 간에 역병렬로 접속되는 방식으로, 제1 반도체 몸체의 도포 및 검사 이후에 비로소 폐쇄된다. 이처럼 제2 반도체 몸체는 제1 반도체 몸체에 대한 기능성 검사를 간섭하지 않는다.
그 외에도 본원에서는 광전자 반도체 소자도 제시된다. 광전자 반도체 소자는 본원에 기재된 제조 방법으로 제조될 수 있으며, 다시 말하면 광전자 반도체 소자를 제조하기 위한 제조 방법에 대해 개시된 모든 특징이 광전자 반도체 소자에 대해서도 개시되며, 그 반대의 경우도 적용된다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 광전자 반도체 소자는 전기 연결점들과 하나 이상의 스트립 도체를 구비한 연결 캐리어를 포함한다.
그 외에도 광전자 반도체 소자는 pn 접합부를 구비한 제1 반도체 몸체와, pn 접합부를 구비한 제2 반도체 몸체를 포함한다. 이 경우 제1 반도체 몸체와 제2 반도체 몸체는 바람직하게는 동일한 유형으로 구성된다. 이 경우 "동일한 유형으로 구성된다"는 표현은, 반도체 몸체들이 예컨대 반도체 층들의 동일한 시퀀스를 포함하는 것을 의미한다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 동일한 두께를 보유한다. 이 경우 두께는 측면 방향에 대해 수직으로 연장되는 수직 방향으로 측정된다. 동일한 두께는 반도체 층 스택의 에피택셜 증착 시 제조 공차의 범주에서 달성할 수 있는 동일한 두께를 의미한다. 동일한 유형으로 구성되고 동일한 두께를 보유하는 제1 반도체 몸체 및 제2 반도체 몸체는 예컨대 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍으로 반도체 층 스택을 측면 구조화하는 것을 통해 제조될 수 있다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 연결 캐리어 상에 동일한 배향으로 도포된다. 다시 말하면, 예컨대 두 반도체 몸체의 경우 n 타입 층은, 연결 캐리어의 반대 방향으로 향해 있는, 각각의 반도체 몸체의 측면에 배열된다. 그런 다음 반도체 몸체들의 p 타입 층은 그때마다 연결 캐리어로 향한다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 연계된 전기 연결점들과 전기 전도 방식으로 연결되고, 제1 반도체 몸체와 제2 반도체 몸체는, 전기 연결점들 및/또는 하나 이상의 스트립 도체에 의해, 제1 반도체 몸체의 pn 접합부가 제2 반도체 몸체의 pn 접합부에 역병렬로 접속되는 방식으로 서로 연결된다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 반도체 소자는, 전기 연결점들 및/또는 하나 이상의 스트립 도체를 구비한 연결 캐리어를 포함한다. 추가로 반도체 소자는 pn 접합부를 구비한 제1 반도체 몸체와, pn 접합부를 구비한 제2 반도체 몸체를 포함한다. 이 경우 제1 반도체 몸체와 제2 반도체 몸체는 동일한 유형으로 구성되고 동일한 두께를 보유한다. 제1 반도체 몸체와 제2 반도체 몸체는 연계된 전기 연결점들과 전도 방식으로 연결되고, 연결 캐리어의 전기 연결점들 및/또는 하나 이상의 스트립 도체에 의해서는, 제1 반도체 몸체의 pn 접합부가 제2 반도체 몸체의 pn 접합부에 역병렬로 접속되는 방식으로 서로 연결된다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체는 반도체 소자의 작동 중에 전자기 방사선의 생성을 위해 제공된다. 이런 경우 예컨대 제1 반도체 몸체는 발광 다이오드 칩이다.
제2 반도체 몸체는 일 실시예에 따라서 제1 반도체 몸체를 위한 ESD 보호 다이오드로서 제공된다.
이 경우 본원에 기재된 제조 방법과 본원에 기재된 반도체 소자는 하기와 같은 또 다른 사상을 기초로 한다. 기재된 제조 방법으로는 예컨대 발광 다이오드 칩(제1 반도체 몸체)과 ESD 보호 다이오드(제2 반도체 몸체)가 단일의 웨이퍼 상에서 제조될 수 있다. 이 경우 ESD 보호 다이오드는 발광 다이오드 칩에 대해 병렬로 제조된다. 제1 및 제2 반도체 몸체들로 반도체 층 스택을 측면 구조화하는 것을 제외하고는, 발광 다이오드 칩의 종래의 제조에 비해서 추가의 작업 단계는 요구되지 않는다. 그럼으로써 제조 시 특히 낮은 비용을 발생시키는 ESD 보호 다이오드의 제조가 가능하다. 또한, ESD 보호 다이오드는 발광 다이오드 칩과 동일한 두께를 보유하며, 그럼으로써 특히 얇은 반도체 소자가 제조될 수 있고, 이런 반도체 소자를 위해서는 예컨대 세라믹 본체를 포함하는 특히 경제적인 연결 캐리어가 이용될 수 있다. 그 외에도 반도체 소자를 제조하기 위한 본원에 기재된 제조 방법은, 제1 반도체 몸체와 제2 반도체 몸체 사이의 연결이 연결 캐리어 상에 반도체 몸체를 도포하고 검사한 이후에 비로소 이루어짐으로써, ESD 보호 다이오드가 연결되지 않은 조건에서 연결 캐리어 상에서 발광 다이오드 칩의 검사가 이루어지지 않아도 되는 것을 특징으로 한다. 이처럼, ESD 보호 다이오드의 존재가 발광 다이오드 칩, 다시 말해 제1 반도체 몸체의 검사의 측정 결과를 간섭하지도, 또는 왜곡하지도 않는 점이 보장될 수 있다.
광전자 반도체 소자의 하나 이상의 실시예에 따라서, 제1 반도체 몸체는, 제2 반도체 몸체의 베이스면보다 더욱 큰 베이스면을 보유한다. 이 경우 베이스면은 예컨대 연결 캐리어의 주 연장 방향에 대해 평행한 일 평면에서 연결 캐리어의 반대 방향으로 향해 있는 베이스면 자체의 측면에서 반도체 몸체의 표면에 의해 측정된다. 특히 제1 반도체 몸체와 제2 반도체 몸체는 주로 자체의 상이한 베이스면의 관점에서 서로 구별될 수 있다.
하나 이상의 실시예에 따라서, 제2 반도체 몸체의 베이스면은 제1 반도체 몸체의 베이스면의 최고 10%이다. 다시 말하면, 제2 반도체 몸체는 자체의 측면 치수와 관련하여 제1 반도체 몸체보다 훨씬 더 작다. 예컨대 제1 반도체 몸체는 1㎜ x 1㎜의 베이스면을 포함한다. 이런 경우 제2 반도체 몸체는 100㎛ x 60㎛의 베이스면을 포함한다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 최고 10㎛, 예컨대 약 6㎛의 두께를 보유한다. 달리 말하면, 반도체 몸체는 특히 얇게 형성되며, 이는 기판이 반도체 몸체들을 포함하는 반도체 층 스택으로부터 완전하게 제거됨으로써 달성될 수 있다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체와 제2 반도체 몸체는 표면 실장될 수 있으며, 제1 반도체 몸체와 제2 반도체 몸체는 연결 캐리어로 향해 있는 자체의 바닥면에 콘택트 점들을 포함한다. 예컨대 콘택트 점들로부터는, 예컨대 반도체 몸체의 p 타입 또는 n 타입 영역의 접촉을 위해 제공되는 하나 이상의 층간 연결부가 각각 제1 반도체 몸체와 제2 반도체 몸체 내로 연장될 수 있다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체는 연결 캐리어의 반대 방향으로 향해 있는 자체의 상면에 방사선 방출 표면을 포함하며, 이 방사선 방출 표면을 통해서는 작동 중에 제1 반도체 몸체에 의해 생성된 전자기 방사선의 대부분이 통과하며, 제1 반도체 몸체의 pn 접합부에 전류 공급하기 위한 전류 분배는 방사선 방출 표면의 아래에서 완전하게 이루어진다. 달리 말하면, 연결 캐리어의 반대 방향으로 향해 있는 제1 반도체 몸체의 상면에는, 방출되는 전자기 방사선, 예컨대 광을 흡수하거나 반사할 수도 있는 콘택트 점들이나 전류 분배 경로들이 배열되지 않는다. 그러므로 반도체 몸체는 자체의 상면에 금속화부들을 구비하지 않는다. 이는 방사선 방출 표면의 아래에서 전류 분배가 이루어짐으로써 가능하다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체 및/또는 제2 반도체 몸체의 하나 이상의 콘택트 점은, 일부 위치에서 반도체 몸체의 아래에서 연장되고 일부 위치에서 반도체 몸체에 대해 측면으로 이격되어 있는 연결 캐리어의 스트립 도체를 통해서, 연결 캐리어의 연결점과 연결된다. 달리 말하면, 연결 캐리어의 스트립 도체를 통해서, 반도체 몸체의 콘택트는, 반도체 몸체에 의해 덮여 있지 않은 연결 캐리어의 영역에서, 측면 방향으로 인출된다. 이는 연결 캐리어의 연결점들의 특히 간단한 접촉을 허용한다.
하나 이상의 실시예에 따라서, 제1 반도체 몸체 및 제2 반도체 몸체의 복수의 쌍은 연결 캐리어의 스트립 도체들에 의해 전기 전도 방식으로 서로 연결된다. 다시 말하면, 광전자 반도체 소자는 제1 반도체 몸체 및 제2 반도체 몸체의 2개 이상의 쌍을 포함하고, 제1 반도체 몸체들은 서로 직렬로 접속되고, 각각의 제1 반도체 몸체에는 자체의 제2 반도체 몸체가 역병렬로 접속된다. 이처럼 예컨대 자체의 대응하는 ESD 보호 다이오드에 의해 각각 보호되는 발광 다이오드 칩들의 직렬 접속이 제공된다. 이 경우 개별 제1 반도체 몸체들의 배선은 예컨대 연결 캐리어의 대응하는 연결점들을 서로 연결하는 연결 캐리어의 스트립 도체들에 의해 이루어진다.
하나 이상의 실시예에 따라서, 연결 캐리어의 반대 방향으로 향해 있는 제2 반도체 몸체의 상면 상에는 전기 전도 층이 배열된다. 전기 전도 층은 제2 반도체 몸체 내 p 타입 층의 가로 전도도(transverse conductivity)를 상승시킨다. 이 경우 층간 연결부는 제2 반도체 몸체의 n 타입 층 및 p 전도 층을 통해서 전기 전도 층에까지 연장된다. 전기 전도 층은 예컨대 금과 같은 금속으로 형성된다. 전기 전도 층은 특히 방사선 비투과성으로 형성될 수 있다. 작동 중에 제2 반도체 몸체(2) 내에서는 방사선이 생성되지 않거나, 또는 방사선은 바람직하게는 방출구에서 전기 전도 층에 의해 저지된다.
하기에는 본원에 기재된 제조 방법뿐 아니라, 본원에 기재된 반도체 소자가 실시예들과 대응하는 도들에 따라서 더욱 상세하게 설명된다.
도 1a, 도 1b, 도 1c, 도 1d, 도 1e 및 도 1f는 본원에 기재된 광전자 반도체 소자들의 실시예들의 반도체 몸체 및 반도체 몸체들의 부분들을 각각 도시한 개략도이다.
도 2a, 도 2b, 도 2c, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c는 본원에 기재된 광전자 반도체 소자의 실시예를 각각 도시한 개략도이다.
도 2a, 도 2b, 도 2c, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a, 도 5b 및 도 5c는 본원에 기재된 광전자 반도체 소자의 실시예를 각각 도시한 개략도이다.
동일하거나, 동일한 유형이거나, 동일하게 작용하는 소자들은 도들에서 동일한 도면 부호로 표시된다. 도들과 도들에 도시된 소자들의 상호 간 크기 비율은 일정한 축척에 의한 것으로서 간주해서는 안 된다. 오히려 개별 소자들은 더욱 나은 형태성 및/또는 더욱 나은 이해를 위해 과장되어 크게 도시되어 있을 수 있다.
도 1a에는 기판(100)을 제거하기 이전에 본원에 기재된 광전자 반도체 소자의 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)를 포함하는 쌍이 사시도로 도시되어 있다. 예컨대 사파이어 또는 규소를 함유하는 기판(100) 상에는 반도체 층 스택(101)이 에피택셜 증착된다. 반도체 층 스택(101)은 p 타입 층(102)과 n 타입 층(103)을 포함한다. p 타입 층과 n 타입 층 사이에는 예컨대 전자기 방사선의 생성을 위해 적합한 하나 이상의 영역을 포함하는 pn 접합부(104)가 배열된다.
반도체 층 스택은 본 실시예에서 측면 방향(1)으로 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)로 구조화된다. 이 경우 제1 반도체 몸체(1)는, 제2 반도체 몸체의 베이스면보다 10배 이상 큰 베이스면을 포함한다.
제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 본 실시예에서 트렌치(107)에 의해 서로 분리되고, 트렌치는 기판(100)의 반대 방향으로 향해 있는 반도체 층 스택(101)의 측면에서부터 기판(100)에까지 연장된다.
기판(100)의 반대 방향으로 향해 있는 반도체 층 스택(101)의 측면 상에서는 전기 콘택트 점들(105)이 예컨대 금속화부들의 형태로 구조화된다. 콘택트 점들(105)은 반도체 몸체들(1, 2)의 n 측 또는 p 측의 접촉을 위해 이용된다.
도 1a의 실시예에 따라서, 제2 반도체 몸체(2)는 제1 반도체 몸체(1)에 대해 측면으로 이격되어 제1 반도체 몸체의 표면 외부에 배열된다. 제2 반도체 몸체(2)는 예컨대 60㎛의 폭과 10㎛의 길이를 보유한다. 제1 반도체 몸체(1)는 예컨대 각각 1㎜의 폭 및 길이를 보유할 수 있다.
완성된 광전자 반도체 소자에서, 제1 반도체 몸체(1)는 전자기 방사선, 예컨대 광을 생성하기 위한 발광 다이오드 칩으로서 이용된다. 제2 반도체 몸체(2)는 ESD 보호 다이오드로서 이용된다.
제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 본 실시예에서 층 스택(101)을 형성하는 것을 통해 공동으로 기판(100) 상에 형성되고, 그로 인해 실질적으로 동일한 두께와 동일한 조성을 보유한다. 이 경우 "실질적으로"라는 표현은, 제1 및 제2 반도체 몸체가 제조 조건에 따르는 변동으로 인해 조성과 두께에서 구별될 수 있는 것을 의미한다.
예컨대 제1 및 제2 반도체 몸체에 대한 두께, 다시 말하면 반도체 층 스택(101)의 두께는 d ≤ 10㎛이며, 예컨대 d = 6㎛이다.
도 1b의 개략적인 사시도와 결부되어서는, 본원에 기재된 광전자 반도체 소자의 실시예를 위한 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 추가의 쌍이 도시되어 있다. 도 1a의 실시예와는 다르게, 본 실시예에서 제2 반도체 몸체(2)는 제1 반도체 몸체(1)의 표면에 배열된다. 이처럼, 에피택셜 방식으로 제조된 반도체 층 스택의 재료는 가능한 한 적게 이용된다. 더욱 나은 전기 분리를 위해서, 제1 반도체 몸체(1)와 제2 반도체 몸체(2) 사이의 트렌치(107)는 전기 절연 재료(106)로, 예컨대 질화 규소 및/또는 이산화 규소로 충전된다.
도 1c의 개략적인 사시도와 결부되어서는, 본원에 기재된 광전자 반도체 소자의 실시예를 위한 제1 및 제2 반도체 몸체의 쌍의 추가의 실시예가 도시되어 있다. 본 실시예에 따라서, 트렌치(107)에 의해 제1 반도체 몸체(101)로부터 분리되는 제2 반도체 몸체는 제1 반도체 몸체(1)의 전체의 칩 플랭크를 따라서 연장된다. 이런 경우에 제2 반도체 몸체(2)는 제1 반도체 몸체(1)를 위한, 특히 저항력이 있는 ESD 보호 다이오드를 형성할 수 있다.
도 1d의 개략적인 사시도와 결부되어서는, 제1 반도체 몸체 및 제2 반도체 몸체의 쌍을 실시하기 위한 일례가 더욱 상세하게 설명된다. 이 경우 도 1d에는, 기판(100)의 반대 방향으로 향해 있는 반도체 몸체들(1, 2)의 측면에 대한 부분이 도시되어 있다. 제1 반도체 몸체(1)의 영역에는 예컨대 p 측의 콘택트 점들(105b)이 배열된다. 제1 반도체 몸체(1)의 테두리 영역에는 n 측의 접촉을 위한 콘택트 점(105a)이 배열될 수 있다. 반도체 몸체(1)는 기판(100)의 반대 방향으로 향해 있는 자체의 측면에 후면 금속화부(108)를 포함할 수 있으며, 이 후면 금속화부는 예컨대 Ti/Pt/Au와 같은 층 시퀀스에 의해 형성된다. 후면 금속화부(108)와 p 타입 영역(102) 사이에는 예컨대 은을 함유하거나 은으로 구성되고 거울로서 작용하는 층 시퀀스가 배열될 수 있다. 층 시퀀스는 예컨대 Pt/Ag/Ti와 같이 구성된다.
도 1e의 개략적인 사시도와 결부되어서는, n 콘택트 점(105a)이 예컨대 층간 연결부로서, 전기 절연 재료(106), 예컨대 이산화 규소로 나머지 반도체 몸체로부터 절연되는 p 타입 층(102)에 의해 형성될 수 있는 점이 더욱 상세하게 도시되어 있다(이에 대해서는 도 1f의 부분 확대도 참조).
도 2a, 2b 및 2c의 개략도에 따라서는, 본원에 기재된 광전자 반도체 소자의 제1 실시예가 더욱 상세하게 설명된다. 광전자 반도체 소자는 예컨대 도 1a 내지 1f 중 하나의 도와 결부되어 설명된 것과 같은 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 쌍이 이용된다. 광전자 반도체 소자는 연결 캐리어(3)를 포함한다. 연결 캐리어(3)는 세라믹 재료로 형성되는 세라믹 본체(30)를 포함한다. 예컨대 세라믹 재료는 질화 규소, 산화 알루미늄 또는 질화 붕소이다.
반도체 몸체들(1, 2)로 향해 있는 연결 캐리어(3)의 측면 상에는 도 2a 및 2b의 실시예의 경우 2개의 연결점(4)이 배열된다(이에 대해서는 특히 도 2b의 개략적 상면도 참조). 연결점들(4)에는 반도체 몸체들(1, 2)이 예컨대 납땜된다. ESD 보호 다이오드로서 제공되는 반도체 몸체(2)는 방사선 생성을 위해 제공되는 반도체 몸체(1)에 역병렬로 접속된다. 다시 말하면, 두 반도체 몸체(1, 2)의 pn 접합부들(104)은 연결 캐리어(3)의 연결점들(4)을 통해 상호 간에 역병렬로 접속된다.
이 경우 반도체 몸체들(1, 2)은 연결 캐리어(3) 상에 동일한 배향으로 도포된다. 다시 말하면, 두 반도체 몸체(1, 2)에서 예컨대 n 타입 층(103)은 연결 캐리어(3)로부터 멀어지는 방향으로 향한다.
도 2c의 개략적인 측면도에 따라서는, 제1 반도체 몸체(1) 내, 그리고 제2 반도체 몸체(2) 내의 층간 연결부(109)가 각각 p 타입 층(102)을 통과하여 n 타입 층(103) 내로 연장되어 있는 점이 설명된다. 이처럼, 제1 및 제2 반도체 몸체(1, 2)는 표면 실장될 수 있다.
연결 캐리어(3)의 반대 방향으로 향해 있는 반도체 몸체들(1, 2)의 표면에는 콘택트 점들 또는 전기 도체들이 제공되지 않는다.
그러나 도 2c로부터 알 수 있듯이, 연결 캐리어(3)의 반대 방향으로 향해 있는 제2 반도체 몸체(2)의 상면 상에는 전기 전도 층(200)이 배열될 수 있다. 전기 전도 층(200)은 제2 반도체 몸체(2) 내에서 p 타입 층(103)의 가로 전도도를 상승시킨다. 이 경우 층간 연결부(109)는 전기 전도 층(200)에까지 연장될 수 있다. 전기 전도 층(200)은 예컨대 금과 같은 금속으로 형성된다. 전기 전도 층(200)은 특히 방사선 비투과성으로 형성될 수 있다.
도 3a, 3b와 결부되어서는, 본원에 기재된 광전자 반도체 소자의 추가의 실시예가 더욱 상세하게 설명된다. 도 2a, 2b의 실시예와 다르게, 본 실시예에서 반도체 몸체들(1, 2)은 연결 캐리어(3)의 연결점들(4) 및 스트립 도체(5)에 의해 상호 간에 역병렬로 접속된다. 이 경우 스트립 도체(5)는 최초에, 다시 말하면 반도체 몸체들(1, 2)의 도포 직후에, 단속부(110)(interruption)를 포함한다. 달리 말하면, 제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 자체가 연결 캐리어(3) 상에 도포된 직후에는 상호 간에 역병렬로 접속되지 않는다. 그러므로 제2 반도체 몸체(2)는 최초 방사선 방출 반도체 몸체(1)를 위한 ESD 보호 다이오드로서 작용하지 않는다. 이런 상태에서 반도체 몸체(1)는 자체의 기능성과 관련하여 검사된다. 검사 이후에, 단속부(110)는 예컨대 전기 전도 페이스트의 스크린 인쇄 또는 분산에 의해 폐쇄된다. 다시 말하면, 제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 제1 반도체 몸체(1)의 검사 이후에 상호 간에 역병렬로 접속되며, 그럼으로써 제2 반도체 몸체(2)는 제1 반도체 몸체(1)를 위한 ESD 보호 다이오드로서의 자체 기능을 감지할 수 있게 된다.
도 4a 및 4b의 개략도에는 본원에 기재된 광전자 반도체 소자의 추가의 실시예가 도시되어 있다. 도 4a와 4b에서 설명되는 광전자 반도체 소자는 외부 연결점들(112)에 의해 표면 실장될 수 있다. 연결 캐리어(3)의 본체(30) 내에는 층간 연결부들(111)이 배열되며, 이들 층간 연결부는, 반도체 몸체들(1, 2)의 반대 방향으로 향해 있는 하면과, 반도체 몸체들(1, 2)을 포함하는 본체(30)의 상면을 연결한다. 층간 연결부들(111)에 의해서는 연결 캐리어(3)의 본체(30)의 상면에서 외부 연결점들(112)과 스트립 도체들(5) 간의 전기 전도 연결이 형성된다(이에 대해서는 특히 도 4b의 개략적 단면도 참조).
스트립 도체들(5)은 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 콘택트 점들(105)과 전기 전도 방식으로 연결된다. 두 반도체 몸체는 스트립 도체들(5)을 통해 상호 간에 역병렬로 접속된다. 또한, 반도체 몸체들(1)은, 예컨대 실리콘 및/또는 에폭시드를 함유하는 방사선 투과성 밀봉부(113)로 형태 결합 방식으로 에워싸인다. 밀봉부(113)는 연결 캐리어(3)의 본체(30)와 동일 평면으로 반도체 소자의 측면의 측면 표면들을 밀폐한다. 제1 반도체 몸체(1)의 영역에서 밀봉부(113)는 방사선 방출 효율성의 증대를 위해 렌즈형으로 볼록하게 바깥쪽을 향해 연결 캐리어(3)로부터 멀어지는 방향으로 만곡될 수 있다.
도 5a, 5b, 5c와 결부되어서는, 개략적인 상면도에 따라서, 본원에 기재된 광전자 반도체 소자들의 추가의 실시예들이 더욱 상세하게 설명된다. 이 경우 실시예들의 공통점은, 예컨대 적어도 제1 반도체 몸체(1)의 n 콘택트 점(105a)이 예컨대 금속화부로서 형성된 스트립 도체(5)에 의해 연결 캐리어(3)의 연계된 연결점(4)과 연결된다는 점에 있다. 스트립 도체(5)는 적어도 일부 위치에서 제1 반도체 몸체(1)의 아래에서, 다시 말하면 연결 캐리어(3)의 본체(30)와 연결 캐리어(3)로 향해 있는 반도체 몸체(1)의 하면 사이에서 연장된다. 스트립 도체(5)와 반도체 몸체(1) 사이에는 전기 절연 재료(106), 예컨대 이산화 규소 및/또는 질화 규소로 이루어진 층이 배열된다.
도 5b와 결부되어서는, 반도체 몸체의 잔존하는 하면이 예컨대 p 측의 콘택트 점(105b)으로서 이용될 수 있다는 점이 지시되어 있다. 스트립 도체(5)에 의해서는 반도체 몸체(1, 2)를 위한 접촉부가 반도체 몸체의 아래에서 측면으로 바깥쪽을 향해 인출된다. 도 5c에 도시된 것처럼, 상기 배열 구조는 역병렬로 접속된 제2 반도체 몸체들(2)과 제1 반도체 몸체들(1)의 직렬 접속을 위해 특히 유용하게 이용될 수 있다.
또한, 모든 실시예들에서, 콘택트 점(105b)이 n 측의 콘택트 점을 형성하고 콘택트 점(105a)은 p 측의 콘택트 점을 형성할 수도 있다.
본원에 기재된 광전자 반도체 소자는 전체적으로 자체의 경제적인 제조 용이성, 자체의 편편한 공간 절감형 구성 및 자체의 유연한 이용 가능성을 특징으로 한다.
본 발명은 실시예들에 따르는 설명에 의해 상기 실시예들로만 국한되지 않는다. 오히려 본 발명은 각각의 새로운 특징뿐 아니라, 특징들의 각각의 조합을 포함하며, 이런 점은, 비록 상기 특징 또는 상기 조합 자체가 특허청구범위 또는 실시예들에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.
본 특허 출원은 대응하는 공개 내용이 참조를 통해 본원으로써 수용되는 독일 특허 출원 102010032813.8의 우선권을 청구한 것이다.
도 1a에는 기판(100)을 제거하기 이전에 본원에 기재된 광전자 반도체 소자의 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)를 포함하는 쌍이 사시도로 도시되어 있다. 예컨대 사파이어 또는 규소를 함유하는 기판(100) 상에는 반도체 층 스택(101)이 에피택셜 증착된다. 반도체 층 스택(101)은 p 타입 층(102)과 n 타입 층(103)을 포함한다. p 타입 층과 n 타입 층 사이에는 예컨대 전자기 방사선의 생성을 위해 적합한 하나 이상의 영역을 포함하는 pn 접합부(104)가 배열된다.
반도체 층 스택은 본 실시예에서 측면 방향(1)으로 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)로 구조화된다. 이 경우 제1 반도체 몸체(1)는, 제2 반도체 몸체의 베이스면보다 10배 이상 큰 베이스면을 포함한다.
제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 본 실시예에서 트렌치(107)에 의해 서로 분리되고, 트렌치는 기판(100)의 반대 방향으로 향해 있는 반도체 층 스택(101)의 측면에서부터 기판(100)에까지 연장된다.
기판(100)의 반대 방향으로 향해 있는 반도체 층 스택(101)의 측면 상에서는 전기 콘택트 점들(105)이 예컨대 금속화부들의 형태로 구조화된다. 콘택트 점들(105)은 반도체 몸체들(1, 2)의 n 측 또는 p 측의 접촉을 위해 이용된다.
도 1a의 실시예에 따라서, 제2 반도체 몸체(2)는 제1 반도체 몸체(1)에 대해 측면으로 이격되어 제1 반도체 몸체의 표면 외부에 배열된다. 제2 반도체 몸체(2)는 예컨대 60㎛의 폭과 10㎛의 길이를 보유한다. 제1 반도체 몸체(1)는 예컨대 각각 1㎜의 폭 및 길이를 보유할 수 있다.
완성된 광전자 반도체 소자에서, 제1 반도체 몸체(1)는 전자기 방사선, 예컨대 광을 생성하기 위한 발광 다이오드 칩으로서 이용된다. 제2 반도체 몸체(2)는 ESD 보호 다이오드로서 이용된다.
제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 본 실시예에서 층 스택(101)을 형성하는 것을 통해 공동으로 기판(100) 상에 형성되고, 그로 인해 실질적으로 동일한 두께와 동일한 조성을 보유한다. 이 경우 "실질적으로"라는 표현은, 제1 및 제2 반도체 몸체가 제조 조건에 따르는 변동으로 인해 조성과 두께에서 구별될 수 있는 것을 의미한다.
예컨대 제1 및 제2 반도체 몸체에 대한 두께, 다시 말하면 반도체 층 스택(101)의 두께는 d ≤ 10㎛이며, 예컨대 d = 6㎛이다.
도 1b의 개략적인 사시도와 결부되어서는, 본원에 기재된 광전자 반도체 소자의 실시예를 위한 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 추가의 쌍이 도시되어 있다. 도 1a의 실시예와는 다르게, 본 실시예에서 제2 반도체 몸체(2)는 제1 반도체 몸체(1)의 표면에 배열된다. 이처럼, 에피택셜 방식으로 제조된 반도체 층 스택의 재료는 가능한 한 적게 이용된다. 더욱 나은 전기 분리를 위해서, 제1 반도체 몸체(1)와 제2 반도체 몸체(2) 사이의 트렌치(107)는 전기 절연 재료(106)로, 예컨대 질화 규소 및/또는 이산화 규소로 충전된다.
도 1c의 개략적인 사시도와 결부되어서는, 본원에 기재된 광전자 반도체 소자의 실시예를 위한 제1 및 제2 반도체 몸체의 쌍의 추가의 실시예가 도시되어 있다. 본 실시예에 따라서, 트렌치(107)에 의해 제1 반도체 몸체(101)로부터 분리되는 제2 반도체 몸체는 제1 반도체 몸체(1)의 전체의 칩 플랭크를 따라서 연장된다. 이런 경우에 제2 반도체 몸체(2)는 제1 반도체 몸체(1)를 위한, 특히 저항력이 있는 ESD 보호 다이오드를 형성할 수 있다.
도 1d의 개략적인 사시도와 결부되어서는, 제1 반도체 몸체 및 제2 반도체 몸체의 쌍을 실시하기 위한 일례가 더욱 상세하게 설명된다. 이 경우 도 1d에는, 기판(100)의 반대 방향으로 향해 있는 반도체 몸체들(1, 2)의 측면에 대한 부분이 도시되어 있다. 제1 반도체 몸체(1)의 영역에는 예컨대 p 측의 콘택트 점들(105b)이 배열된다. 제1 반도체 몸체(1)의 테두리 영역에는 n 측의 접촉을 위한 콘택트 점(105a)이 배열될 수 있다. 반도체 몸체(1)는 기판(100)의 반대 방향으로 향해 있는 자체의 측면에 후면 금속화부(108)를 포함할 수 있으며, 이 후면 금속화부는 예컨대 Ti/Pt/Au와 같은 층 시퀀스에 의해 형성된다. 후면 금속화부(108)와 p 타입 영역(102) 사이에는 예컨대 은을 함유하거나 은으로 구성되고 거울로서 작용하는 층 시퀀스가 배열될 수 있다. 층 시퀀스는 예컨대 Pt/Ag/Ti와 같이 구성된다.
도 1e의 개략적인 사시도와 결부되어서는, n 콘택트 점(105a)이 예컨대 층간 연결부로서, 전기 절연 재료(106), 예컨대 이산화 규소로 나머지 반도체 몸체로부터 절연되는 p 타입 층(102)에 의해 형성될 수 있는 점이 더욱 상세하게 도시되어 있다(이에 대해서는 도 1f의 부분 확대도 참조).
도 2a, 2b 및 2c의 개략도에 따라서는, 본원에 기재된 광전자 반도체 소자의 제1 실시예가 더욱 상세하게 설명된다. 광전자 반도체 소자는 예컨대 도 1a 내지 1f 중 하나의 도와 결부되어 설명된 것과 같은 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 쌍이 이용된다. 광전자 반도체 소자는 연결 캐리어(3)를 포함한다. 연결 캐리어(3)는 세라믹 재료로 형성되는 세라믹 본체(30)를 포함한다. 예컨대 세라믹 재료는 질화 규소, 산화 알루미늄 또는 질화 붕소이다.
반도체 몸체들(1, 2)로 향해 있는 연결 캐리어(3)의 측면 상에는 도 2a 및 2b의 실시예의 경우 2개의 연결점(4)이 배열된다(이에 대해서는 특히 도 2b의 개략적 상면도 참조). 연결점들(4)에는 반도체 몸체들(1, 2)이 예컨대 납땜된다. ESD 보호 다이오드로서 제공되는 반도체 몸체(2)는 방사선 생성을 위해 제공되는 반도체 몸체(1)에 역병렬로 접속된다. 다시 말하면, 두 반도체 몸체(1, 2)의 pn 접합부들(104)은 연결 캐리어(3)의 연결점들(4)을 통해 상호 간에 역병렬로 접속된다.
이 경우 반도체 몸체들(1, 2)은 연결 캐리어(3) 상에 동일한 배향으로 도포된다. 다시 말하면, 두 반도체 몸체(1, 2)에서 예컨대 n 타입 층(103)은 연결 캐리어(3)로부터 멀어지는 방향으로 향한다.
도 2c의 개략적인 측면도에 따라서는, 제1 반도체 몸체(1) 내, 그리고 제2 반도체 몸체(2) 내의 층간 연결부(109)가 각각 p 타입 층(102)을 통과하여 n 타입 층(103) 내로 연장되어 있는 점이 설명된다. 이처럼, 제1 및 제2 반도체 몸체(1, 2)는 표면 실장될 수 있다.
연결 캐리어(3)의 반대 방향으로 향해 있는 반도체 몸체들(1, 2)의 표면에는 콘택트 점들 또는 전기 도체들이 제공되지 않는다.
그러나 도 2c로부터 알 수 있듯이, 연결 캐리어(3)의 반대 방향으로 향해 있는 제2 반도체 몸체(2)의 상면 상에는 전기 전도 층(200)이 배열될 수 있다. 전기 전도 층(200)은 제2 반도체 몸체(2) 내에서 p 타입 층(103)의 가로 전도도를 상승시킨다. 이 경우 층간 연결부(109)는 전기 전도 층(200)에까지 연장될 수 있다. 전기 전도 층(200)은 예컨대 금과 같은 금속으로 형성된다. 전기 전도 층(200)은 특히 방사선 비투과성으로 형성될 수 있다.
도 3a, 3b와 결부되어서는, 본원에 기재된 광전자 반도체 소자의 추가의 실시예가 더욱 상세하게 설명된다. 도 2a, 2b의 실시예와 다르게, 본 실시예에서 반도체 몸체들(1, 2)은 연결 캐리어(3)의 연결점들(4) 및 스트립 도체(5)에 의해 상호 간에 역병렬로 접속된다. 이 경우 스트립 도체(5)는 최초에, 다시 말하면 반도체 몸체들(1, 2)의 도포 직후에, 단속부(110)(interruption)를 포함한다. 달리 말하면, 제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 자체가 연결 캐리어(3) 상에 도포된 직후에는 상호 간에 역병렬로 접속되지 않는다. 그러므로 제2 반도체 몸체(2)는 최초 방사선 방출 반도체 몸체(1)를 위한 ESD 보호 다이오드로서 작용하지 않는다. 이런 상태에서 반도체 몸체(1)는 자체의 기능성과 관련하여 검사된다. 검사 이후에, 단속부(110)는 예컨대 전기 전도 페이스트의 스크린 인쇄 또는 분산에 의해 폐쇄된다. 다시 말하면, 제1 반도체 몸체(1)와 제2 반도체 몸체(2)는 제1 반도체 몸체(1)의 검사 이후에 상호 간에 역병렬로 접속되며, 그럼으로써 제2 반도체 몸체(2)는 제1 반도체 몸체(1)를 위한 ESD 보호 다이오드로서의 자체 기능을 감지할 수 있게 된다.
도 4a 및 4b의 개략도에는 본원에 기재된 광전자 반도체 소자의 추가의 실시예가 도시되어 있다. 도 4a와 4b에서 설명되는 광전자 반도체 소자는 외부 연결점들(112)에 의해 표면 실장될 수 있다. 연결 캐리어(3)의 본체(30) 내에는 층간 연결부들(111)이 배열되며, 이들 층간 연결부는, 반도체 몸체들(1, 2)의 반대 방향으로 향해 있는 하면과, 반도체 몸체들(1, 2)을 포함하는 본체(30)의 상면을 연결한다. 층간 연결부들(111)에 의해서는 연결 캐리어(3)의 본체(30)의 상면에서 외부 연결점들(112)과 스트립 도체들(5) 간의 전기 전도 연결이 형성된다(이에 대해서는 특히 도 4b의 개략적 단면도 참조).
스트립 도체들(5)은 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 콘택트 점들(105)과 전기 전도 방식으로 연결된다. 두 반도체 몸체는 스트립 도체들(5)을 통해 상호 간에 역병렬로 접속된다. 또한, 반도체 몸체들(1)은, 예컨대 실리콘 및/또는 에폭시드를 함유하는 방사선 투과성 밀봉부(113)로 형태 결합 방식으로 에워싸인다. 밀봉부(113)는 연결 캐리어(3)의 본체(30)와 동일 평면으로 반도체 소자의 측면의 측면 표면들을 밀폐한다. 제1 반도체 몸체(1)의 영역에서 밀봉부(113)는 방사선 방출 효율성의 증대를 위해 렌즈형으로 볼록하게 바깥쪽을 향해 연결 캐리어(3)로부터 멀어지는 방향으로 만곡될 수 있다.
도 5a, 5b, 5c와 결부되어서는, 개략적인 상면도에 따라서, 본원에 기재된 광전자 반도체 소자들의 추가의 실시예들이 더욱 상세하게 설명된다. 이 경우 실시예들의 공통점은, 예컨대 적어도 제1 반도체 몸체(1)의 n 콘택트 점(105a)이 예컨대 금속화부로서 형성된 스트립 도체(5)에 의해 연결 캐리어(3)의 연계된 연결점(4)과 연결된다는 점에 있다. 스트립 도체(5)는 적어도 일부 위치에서 제1 반도체 몸체(1)의 아래에서, 다시 말하면 연결 캐리어(3)의 본체(30)와 연결 캐리어(3)로 향해 있는 반도체 몸체(1)의 하면 사이에서 연장된다. 스트립 도체(5)와 반도체 몸체(1) 사이에는 전기 절연 재료(106), 예컨대 이산화 규소 및/또는 질화 규소로 이루어진 층이 배열된다.
도 5b와 결부되어서는, 반도체 몸체의 잔존하는 하면이 예컨대 p 측의 콘택트 점(105b)으로서 이용될 수 있다는 점이 지시되어 있다. 스트립 도체(5)에 의해서는 반도체 몸체(1, 2)를 위한 접촉부가 반도체 몸체의 아래에서 측면으로 바깥쪽을 향해 인출된다. 도 5c에 도시된 것처럼, 상기 배열 구조는 역병렬로 접속된 제2 반도체 몸체들(2)과 제1 반도체 몸체들(1)의 직렬 접속을 위해 특히 유용하게 이용될 수 있다.
또한, 모든 실시예들에서, 콘택트 점(105b)이 n 측의 콘택트 점을 형성하고 콘택트 점(105a)은 p 측의 콘택트 점을 형성할 수도 있다.
본원에 기재된 광전자 반도체 소자는 전체적으로 자체의 경제적인 제조 용이성, 자체의 편편한 공간 절감형 구성 및 자체의 유연한 이용 가능성을 특징으로 한다.
본 발명은 실시예들에 따르는 설명에 의해 상기 실시예들로만 국한되지 않는다. 오히려 본 발명은 각각의 새로운 특징뿐 아니라, 특징들의 각각의 조합을 포함하며, 이런 점은, 비록 상기 특징 또는 상기 조합 자체가 특허청구범위 또는 실시예들에 명확하게 명시되어 있지 않다고 하더라도, 특히 특허청구범위 내 특징들의 각각의 조합을 포함한다.
본 특허 출원은 대응하는 공개 내용이 참조를 통해 본원으로써 수용되는 독일 특허 출원 102010032813.8의 우선권을 청구한 것이다.
Claims (16)
- 광전자 반도체 소자를 제조하기 위한 제조 방법으로서,
기판(100) 상에 pn 접합부(104)를 포함하는 반도체 층 스택(101)을 배열하는 단계,
동일한 유형으로 구성되고, 동일한 두께(d)를 보유하며, 그리고 측면 방향으로 상호 간에 이격되는, 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 복수의 쌍들로 상기 반도체 층 스택(101)을 측면 구조화하는 단계, 이때
상기 제1 반도체 몸체(1)가 p 타입 층(102), n 타입 층(103) 및 상기 pn 접합부(104)를 포함하고,
상기 제2 반도체 몸체(2)가 p 타입 층(102), n 타입 층(103) 및 상기 pn 접합부(104)를 포함하며,
상기 제1 반도체 몸체(1)가 층간 연결부(109)를 포함하고,
상기 제2 반도체 몸체(2)가 층간 연결부(109)를 포함하며, 상기 층간 연결부들(109)은 상기 반도체 몸체들(1, 2)의 n 타입 층(103)의 접촉을 위해 각각 상기 p 타입 층(102)을 통과하여 상기 n 타입 층(103) 내로 연장되며,
제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 상기 쌍들로부터 상기 기판(100)을 제거하는 단계,
전기 연결점들(4) 및 하나 이상의 스트립 도체(5)를 포함하는 연결 캐리어(3) 상에 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 하나 이상의 쌍을 도포하는 단계,
상기 제1 반도체 몸체(1)의 pn 접합부(104)가 상기 제2 반도체 몸체(2)의 pn 접합부(104)에 역병렬로 접속되는 방식으로, 상기 연결점들(4) 및 상기 하나 이상의 스트립 도체(5)를 이용하여 제1 반도체 몸체들(1) 및 제2 반도체 몸체들(2)의 쌍의 반도체 몸체들(1)을 전기 연결하는 단계
를 포함하고,
상기 하나 이상의 스트립 도체(5)는 상기 제1 반도체 몸체(1) 및 상기 제2 반도체 몸체(2)의 도포 직후에 단속부(110)(interruption)를 포함하며, 상기 단속부(110)는 상기 제1 반도체 몸체(1)의 기능성과 관련한 검사 이후에 폐쇄되는,
광전자 반도체 소자를 제조하기 위한 제조 방법. - 삭제
- 제1항에 있어서,
상기 기판(100)의 제거는, 상기 연결 캐리어(3) 상에 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 하나 이상의 쌍을 도포한 이후에 이루어지는,
광전자 반도체 소자를 제조하기 위한 제조 방법. - 광전자 반도체 소자로서,
전기 연결점들(4) 및 하나 이상의 스트립 도체(5)를 구비한 연결 캐리어(3),
p 타입 층(102), n 타입 층(103) 및 pn 접합부(104)를 구비한 제1 반도체 몸체(1),
p 타입 층(102), n 타입 층(103) 및 pn 접합부(104)를 구비한 제2 반도체 몸체(2) 및
제1 반도체 몸체(1) 내의 층간 연결부(109) 및 제2 반도체 몸체(2) 내의 층간 연결부(109)
를 포함하고,
상기 층간 연결부들은 반도체 몸체들의 n 타입 층의 접촉을 위해 각각 p 타입 층을 통과하여 n 타입 층 내로 연장되고,
상기 제1 반도체 몸체(1)와 상기 제2 반도체 몸체(2)는 동일한 유형으로 구성되며,
상기 제1 반도체 몸체(1)와 상기 제2 반도체 몸체(2)는 동일한 두께(d)를 보유하고,
상기 제1 반도체 몸체(1)와 상기 제2 반도체 몸체(2)는 연계된 전기 연결점들(4)과 전도 방식으로 연결되며, 그리고
상기 제1 반도체 몸체(1)의 pn 접합부(104)가 상기 제2 반도체 몸체(2)의 pn 접합부(104)에 역병렬로 접속되는 방식으로, 상기 제1 반도체 몸체(1)와 상기 제2 반도체 몸체(2)가 상기 전기 연결점들(4) 및 상기 하나 이상의 스트립 도체(5)에 의해 연결되고,
상기 하나 이상의 스트립 도체(5)는 전기 전도 페이스트에 의해 폐쇄된 단속부(110)를 포함하는,
광전자 반도체 소자. - 제4항에 있어서,
상기 제1 반도체 몸체(1)는 반도체 소자의 작동 중에 전자기 방사선의 생성을 위해 제공되고,
상기 제2 반도체 몸체(2)는 상기 제1 반도체 몸체(1)를 위한 ESD 보호 다이오드로서 제공되는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 제1 반도체 몸체(1)의 베이스면이 상기 제2 반도체 몸체(2)의 베이스면보다 큰,
광전자 반도체 소자. - 제6항에 있어서,
상기 제2 반도체 몸체(2)의 베이스면은 상기 제1 반도체 몸체(1)의 베이스면의 최대 10%인,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 제1 반도체 몸체(1)와 상기 제2 반도체 몸체(2)는 최대 10㎛의 두께(d)를 보유하는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 제1 반도체 몸체(1)와 상기 제2 반도체 몸체(2)는 표면 실장될 수 있으며,
상기 제1 반도체 몸체(1)와 상기 제2 반도체 몸체(2)는 상기 연결 캐리어(3)로 향해 있는 자체의 바닥면에 콘택트 점들(105)을 포함하는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 제1 반도체 몸체(1)는 상기 연결 캐리어(3)의 반대 방향으로 향해 있는 자체의 상면에 방사선 방출 표면(1a)을 포함하고, 작동 중에 제1 반도체 몸체(1)에 의해 생성된 전자기 방사선이 상기 방사선 방출 표면을 통과하며, 상기 제1 반도체 몸체(1)의 pn 접합부(104)에 전류 공급을 위한 전류 분배는 상기 방사선 방출 표면(1a)의 아래에서 완전하게 이루어지는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 연결 캐리어(3)의 반대 방향으로 향해 있는 상기 제1 반도체 몸체(1)의 상면에 금속화부들, 콘택트 점들 및 전류 분배 경로들이 존재하지 않는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 연결 캐리어(3)는 세라믹 본체(30)를 포함하고, 상기 세라믹 본체의 외부면에는 구조화된 금속화부들로서 상기 연결점들(4), 외부 연결점들(112) 또는 상기 하나 이상의 스트립 도체(5) 중 적어도 하나가 도포되는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 제1 반도체 몸체(1) 또는 상기 제2 반도체 몸체(2) 중 적어도 하나의 하나 이상의 콘택트 점(105)은, 일부 위치에서 반도체 몸체(1, 2)의 아래에서 연장되고 일부 위치에서 반도체 몸체(1, 2)에 대해 측면으로 이격되는 상기 연결 캐리어(3)의 스트립 도체(5)에 의해, 상기 연결 캐리어(3)의 연결점(4, 112)과 연결되는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 연결 캐리어(3)의 스트립 도체들(5)에 의해 전기 전도 방식으로 서로 연결되는 제1 반도체 몸체(1) 및 제2 반도체 몸체(2)의 복수의 쌍을 포함하는,
광전자 반도체 소자. - 제4항 또는 제5항에 있어서,
상기 연결 캐리어(3)의 반대 방향으로 향해 있는 상기 제2 반도체 몸체(2)의 상면 상에 전기 전도 층(200)이 배열되는,
광전자 반도체 소자. - 제15항에 있어서,
상기 전기 전도 층(200)은 금속 층인,
광전자 반도체 소자.
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