KR101862004B1 - Embedded mold type coreless substrate manufacturing method - Google Patents

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Abstract

임베디드 몰드형 코어리스 기판 제조방법이 개시된다. 본 발명의 일 실시예에 따른 임베디드 몰드형 코어리스 기판 제조방법은, 전기가 통전되되 코어(core)가 없는 코어리스(coreless) 도전판을 준비하는 코어리스 도전판 준비 단계; 코어리스 도전판에 몰드(mold)가 충전될 몰드 충전용 패턴을 형성시키는 몰드 충전용 패턴 형성 단계; 몰드 충전용 패턴이 형성된 코어리스 도전판의 일측면에 제1 커버레이 테이프(coverlay tape)를 부착시키는 제1 커버레이 테이프 부착 단계; 및 제1 커버레이 테이프가 일측면에 부착된 코어리스 도전판의 타측면을 통해 몰드 충전용 패턴으로 몰드를 충전시키는 몰드 충전 단계를 포함한다.An embedded mold-type coreless substrate manufacturing method is disclosed. A method of manufacturing an embedded mold-type coreless substrate according to an embodiment of the present invention includes: preparing a coreless conductive plate having a coreless conductor through which electricity is energized; A mold filling pattern forming step of forming a mold filling pattern to be filled with a mold on the coreless conductive plate; A first coverlay tape attaching step of attaching a first coverlay tape to one side of the coreless conductive plate on which the mold filling pattern is formed; And a mold filling step of filling the mold with the mold filling pattern through the other side of the coreless conductive plate having the first coverlay tape attached to one side thereof.

Description

임베디드 몰드형 코어리스 기판 제조방법{Embedded mold type coreless substrate manufacturing method}[0001] Embedded mold type coreless substrate manufacturing method [0002]

본 발명은, 임베디드 몰드형 코어리스 기판 제조방법에 관한 것으로서, 보다 상세하게는, 코어(core)가 적용되지 않는 효율적인 구조를 가짐으로써 워페이지(warpage)의 컨트롤이 용이해질 수 있으며, 이로 인해 품질 향상을 기대할 수 있음은 물론 종전의 기판보다 그 두께를 감소시킬 수 있고, 나아가 코스트(cost)를 현저하게 감소시킬 수 있는 임베디드 몰드형 코어리스 기판 제조방법에 관한 것이다.The present invention relates to a method of manufacturing an embedded molded-type coreless substrate, and more particularly, to an efficient structure in which a core is not applied, thereby facilitating control of warpage, The present invention relates to a method for manufacturing an embedded mold-type coreless substrate which can reduce the thickness of the substrate compared with the conventional substrate and can significantly reduce the cost.

반도체 패키지(semiconductor package)는 리드 프레임(lead frame), 인쇄회로기판(printed circuit board), 회로필름(circuit film) 등 여러 가지 기판(substrate)을 이용하여 다양한 구조와 형태로 제조된다.A semiconductor package is manufactured in various structures and shapes using various substrates such as a lead frame, a printed circuit board, and a circuit film.

이러한 반도체 패키지는 휴대형 전자기기들(산업용 단말기, 스마트폰, 스마트 패드 등)을 비롯한 각종 전자기기에 탑재되어 사용된다.These semiconductor packages are used in various electronic apparatuses including portable electronic apparatuses (industrial terminals, smart phones, smart pads, etc.).

한편, 전자기기들, 특히 휴대형 전자기기들이 점진적으로 소형화되어 감에 따라 전자기기들에 탑재되는 반도체 패키지의 크기도 점진적으로 박형화, 소형화, 다기능화(고기능화)되어 가고 있는 추세에 있다.Meanwhile, as electronic devices, particularly portable electronic devices, have been gradually reduced in size, the size of semiconductor packages mounted on electronic devices has gradually become thinner, smaller, and multifunctional (more sophisticated).

이러한 추세에 따른 요구를 충족시키기 위하여, CSP(chip scale package), FC-BGA(Flip Chip-Ball Grid Array) 등과 같이 두께가 상대적으로 얇으면서 작은 크기를 갖는 반도체 패키지의 사용이 현저하게 증가하고 있다. 참고로, CSP는 노트북, 모바일폰, PDA, HPC, 디지털카메라 등에 주로 적용되고, FC-BGA는 마이크로프로세서/컨트롤러, ASIC, GATE ARRAY, 메모리 등에 적용될 수 있다.In order to meet such a trend, the use of a semiconductor package having a relatively small thickness and a small size such as a chip scale package (CSP), a flip chip-ball grid array (FC-BGA) . For reference, CSP is mainly applied to notebook computers, mobile phones, PDAs, HPCs, digital cameras, and FC-BGAs can be applied to microprocessors / controllers, ASICs, gate arrays and memories.

잘 알려진 것처럼 리드 프레임을 이용하는 반도체 패키지는 구리, 알루미늄 등의 금속으로 적용되는 리드 프레임에 인터포저(interposer) 등과 같은 기판을 부착한 후, 기판 상에 반도체 다이를 부착하고, 반도체 다이 상의 각 다이 패드와 기판 상의 각 기판 패드의 일단을 와이어(제 1 와이어 그룹)로 각각 연결한 다음, 각 기판 패드의 타단과 대응하는 각 리드 간을 와이어(제 2 와이어 그룹)로 각각 연결하는 구조를 갖는다. 여기서 기판 패드의 일단과 그 타단은 트레이스를 통해 연결되는 형태를 갖는다.As is well known, a semiconductor package using a lead frame is manufactured by attaching a substrate such as an interposer to a lead frame, which is applied with a metal such as copper or aluminum, attaching a semiconductor die onto the substrate, One end of each substrate pad on the substrate is connected to a wire (first wire group), and the other end of each substrate pad and each corresponding lead is connected to a wire (second wire group). Here, one end of the substrate pad and the other end are connected through a trace.

이에 반해, 인쇄회로기판을 이용한 반도체 패키지는 도 1과 같은 구조를 가질 수 있으며, 아래의 방법으로 제조될 수 있다.In contrast, a semiconductor package using a printed circuit board may have a structure as shown in FIG. 1, and may be manufactured by the following method.

도 1을 참조하면, 반도체 패키지를 이루는 인쇄회로기판(10)은 열경화성 수지층(1, BT 수지)과, 열경화성 수지층(1)을 중심으로 그 상하면에 식각 등의 공정으로 형성되는 구리박막의 전도성 회로패턴(2) 및 볼랜드(3)와, 상면의 전도성 회로패턴(2) 및 저면의 볼랜드(3)를 상호 통전시키기 위하여 관통 형성되는 비아홀(4)과, 볼랜드(3)에 솔더볼(9) 부착을 위해 저면의 볼랜드(3) 영역 등을 제외한 표면에 코팅되는 절연성의 솔더레지스트(5, 솔더마스크 또는 커버코트)를 포함한다.1, a printed circuit board 10 constituting a semiconductor package comprises a thermosetting resin layer (1, BT resin) and a copper thin film formed by a process such as etching on the upper and lower surfaces of the thermosetting resin layer 1 A via hole 4 formed to penetrate the conductive circuit pattern 2 and the borland 3 to electrically conduct the conductive circuit pattern 2 and the bottom surface borland 3 on the top surface and a solder ball 9 (5, a solder mask or a cover coat) coated on the surface except for the region of the bottom surface of the bottom surface for attaching the solder resist (5).

이와 같은 구조를 갖는 인쇄회로기판(10)을 이용한 반도체 패키지는 아래와 같은 공정을 통해 제조될 수 있다.The semiconductor package using the printed circuit board 10 having such a structure can be manufactured through the following process.

코어(core)가 적용되는 인쇄회로기판(10)의 상면 중앙부에 구획된 반도체 칩 부착영역에 반도체 칩(6)을 부착하는 칩 부착 공정과, 반도체 칩(6)의 각 본딩패드(입출력 패드) 및 인쇄회로기판(10)의 전도성 회로패턴(2) 간을 와이어(7)로 연결하는 와이어 본딩 공정과, 반도체 칩(6) 및 와이어(7) 등을 몰딩컴파운드 수지로 봉지하는 몰딩 공정 또는 인캡슐레이션 공정과, 볼랜드(3)에 입출력단자로서 솔더볼(9)을 융착시키는 공정 등을 차례로 거침으로써, 인쇄회로기판(10)을 이용한 반도체 패키지가 제조될 수 있다.A chip attaching step of attaching a semiconductor chip 6 to an area where the semiconductor chip is partitioned at the center of the upper surface of the printed circuit board 10 to which a core is applied; And the conductive circuit pattern 2 of the printed circuit board 10 are connected by a wire 7 and a molding process for sealing the semiconductor chip 6 and the wire 7 with a molding compound resin or the like A semiconductor package using the printed circuit board 10 can be manufactured by sequentially performing an encapsulation process and a process of fusing the solder ball 9 as an input / output terminal to the borland 3 in this order.

한편, 이와 같은 공정으로 제조되는 종래의 반도체 패키지는 구조적인 한계로 인해 아래와 같은 문제점을 발생시킬 수 있다.On the other hand, the conventional semiconductor package manufactured by such a process may cause the following problems due to the structural limitations.

즉 최근에는 반도체 패키지의 전체 두께를 감소시키고자 반도체 칩(6) 또는 반도체 패키지가 실장되는 기판(10)의 두께를 감소시키는 방식, 예컨대 코어리스 기판(coreless substrate)의 적용이 제안되고 있는데, 도 1을 참조하여 전술한 기판(10)은 그 구성의 약 60%가 코어(core)와 같은 물질로 이루어지기 때문에 두께(thickness) 감소에 취약하다.That is, recently, a method of reducing the thickness of the semiconductor chip 6 or the substrate 10 on which the semiconductor package is mounted, for example, a coreless substrate has been proposed in order to reduce the overall thickness of the semiconductor package, 1, the above-described substrate 10 is susceptible to a thickness reduction since about 60% of its constitution is made of a material such as a core.

다시 말해, 전술한 기판(10)은 코어물질(BT 수지)의 도포에 의해 형성되는 코어(core, 100-500um for FC-BGA)를 적용하는 것이 일반적이기 때문에 기판(10)의 두께가 두꺼울 수밖에 없는데, 이로 인해 공정 중 워페이지(warpage)의 컨트롤이 어려워지는 문제점을 발생시킨다. 뿐만 아니라 코어가 적용되기 때문에 상대적으로 코스트(cost)가 상승되는 문제점이 있다. 참고로, BT 수지란 B성분(Bismalemide)과 T성분(Triazine)에 에폭시 화합물 등을 첨가한 고내열성 수지를 가리킨다.In other words, since the above-described substrate 10 is generally applied with a core (100-500 um for FC-BGA) formed by applying a core material (BT resin), the thickness of the substrate 10 must be thick However, this results in difficulty in controlling the warpage during the process. In addition, since the core is applied, the cost is relatively increased. For reference, a BT resin refers to a high heat resistant resin to which an epoxy compound or the like is added to the B component (bismaleimide) and the T component (triazine).

결과적으로, 도 1을 통해 설명한 종래기술의 경우에는 반도체 패키지의 가장 큰 문제점인 워페이지의 컨트롤이 어려워 품질이 저하될 수 있는 등 구조 대비 효율이 좋지 않으며, 코어의 적용으로 인해 코스트가 상승될 수 있다는 점을 고려해볼 때, 이러한 문제점을 해결하기 위한 기술개발이 필요한 실정이다.As a result, in the case of the prior art described with reference to FIG. 1, it is difficult to control the warp, which is the biggest problem of the semiconductor package, It is necessary to develop a technique to solve such a problem.

대한민국특허청 출원번호 제10-2009-0110957호Korea Patent Office Application No. 10-2009-0110957

따라서 본 발명이 이루고자 하는 기술적 과제는, 코어(core)가 적용되지 않는 효율적인 구조를 가짐으로써 워페이지(warpage)의 컨트롤이 용이해질 수 있으며, 이로 인해 품질 향상을 기대할 수 있음은 물론 종전의 기판보다 그 두께를 감소시킬 수 있고, 나아가 코스트(cost)를 현저하게 감소시킬 수 있는 임베디드 몰드형 코어리스 기판 제조방법을 제공하는 것이다.SUMMARY OF THE INVENTION Accordingly, the present invention has been made in view of the above problems, and it is an object of the present invention to provide an apparatus and a method for controlling a warpage, The thickness of the core-less substrate can be reduced, and further the cost can be remarkably reduced.

본 발명의 일 측면에 따르면, 전기가 통전되되 코어(core)가 없는 코어리스(coreless) 도전판을 준비하는 코어리스 도전판 준비 단계; 상기 코어리스 도전판에 몰드(mold)가 충전될 몰드 충전용 패턴을 형성시키는 몰드 충전용 패턴 형성 단계; 상기 몰드 충전용 패턴이 형성된 코어리스 도전판의 일측면에 제1 커버레이 테이프(coverlay tape)를 부착시키는 제1 커버레이 테이프 부착 단계; 및 상기 제1 커버레이 테이프가 일측면에 부착된 상기 코어리스 도전판의 타측면을 통해 상기 몰드 충전용 패턴으로 상기 몰드를 충전시키는 몰드 충전 단계를 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법이 제공될 수 있다.According to an aspect of the present invention, there is provided a method of manufacturing a coreless conductive plate, the method comprising: preparing a coreless conductive plate to which a coreless conductive plate having no core is electrically energized; A mold filling pattern forming step of forming a mold filling pattern to be filled with a mold on the coreless conductive plate; A first coverlay tape attaching step of attaching a first coverlay tape to one side of the coreless conductive plate on which the mold filling pattern is formed; And a mold filling step of filling the mold with the mold filling pattern through the other side of the coreless conductive plate having the first coverlay tape attached on one side thereof. A method can be provided.

상기 몰드 충전 단계 후, 상기 코어리스 도전판의 일측면에 부착되어 있던 상기 제1 커버레이 테이프를 떼어내는(detaping) 제1 커버레이 테이프 디테이핑 단계를 더 포함할 수 있다.And a first coverlay tape detaching step of detaching the first coverlay tape attached to one side of the coreless conductive plate after the mold filling step.

상기 제1 커버레이 테이프 디테이핑 단계 후, 상기 제1 커버레이 테이프가 배치되던 상기 코어리스 도전판의 타측면(back face)을 연마(backgrinding)하는 코어리스 도전판 백그라인딩 단계를 더 포함할 수 있다.And a coreless conductive plate back grinding step of back grinding the back face of the coreless conductive plate on which the first coverlay tape is disposed after the first coverlay tape detaching step have.

상기 코어리스 도전판 백그라인딩 단계 후, 상기 코어리스 도전판의 일측면과 타측면 중 적어도 어느 일면에 상기 코어리스 도전판과 나란하게 몰드층을 형성시키는 몰드층 형성 단계를 더 포함할 수 있다.And a mold layer forming step of forming a mold layer in parallel with the coreless conductive plate on at least one side of one side and the other side of the coreless conductive plate after the coreless conductive plate back grinding step.

상기 몰드층 형성 단계는, 상기 코어리스 도전판의 일측면에 제1 몰드층을 형성시키는 제1 몰드층 형성 단계; 및 상기 제1 몰드층의 반대편인 상기 코어리스 도전판의 타측면에 제2 몰드층을 형성시키는 제2 몰드층 형성 단계를 포함할 수 있다.The mold layer forming step may include: a first mold layer forming step of forming a first mold layer on one side of the coreless conductive plate; And forming a second mold layer on the other side of the coreless conductive plate opposite to the first mold layer.

상기 몰드층 형성 단계 후, 상기 제1 몰드층과 상기 제2 몰드층 상에 제1 비아 홀(via hole)과 제2 비아 홀(via hole)을 형성시키는 비아 홀 형성 단계를 더 포함할 수 있다.And a via hole forming step of forming a first via hole and a second via hole on the first mold layer and the second mold layer after the mold layer forming step .

상기 비아 홀 형성 단계는 레이저 가공에 의해 수행될 수 있다.The via hole forming step may be performed by laser processing.

상기 비아 홀 형성 단계 후, 상기 제1 몰드층과 상기 제2 몰드층 중 어느 하나의 몰드층에 제2 커버레이 테이프(coverlay tape)를 부착시키는 제2 커버레이 테이프 부착 단계를 더 포함할 수 있다.And a second coverlay tape attaching step of attaching a second coverlay tape to the mold layer of any one of the first mold layer and the second mold layer after the via hole forming step .

상기 제2 커버레이 테이프 부착 단계 후, 상기 제2 커버레이 테이프 상에 더미(dummy)를 부착시키는 더미 부착 단계를 더 포함할 수 있다.And a dummy attaching step of attaching a dummy on the second coverlay tape after the second coverlay tape attaching step.

상기 제2 커버레이 테이프의 반대면인 상기 제1 몰드층과 상기 제2 몰드층 중 다른 하나의 몰드층에 제1 재배선층(RDL)을 형성시키는 제1 재배선층 형성 단계를 더 포함할 수 있다.And a first rewiring layer forming step of forming a first rewiring layer (RDL) on the other of the first mold layer and the second mold layer which is the opposite side of the second coverlay tape .

상기 제1 재배선층 형성 단계 후, 상기 제2 커버레이 테이프를 떼어내는(detaping) 제2 커버레이 테이프 디테이핑 단계를 더 포함할 수 있다.And a second coverlay tape detaching step of detaching the second coverlay tape after the first rewiring layer forming step.

상기 제2 커버레이 테이프 디테이핑 단계 후, 상기 코어리스 도전판을 뒤집는(reverse) 코어리스 도전판 리버스 단계를 더 포함할 수 있다.And a coreless conductive plate reverse step of reversing the coreless conductive plate after the second coverlay tape detaching step.

상기 코어리스 도전판 리버스 단계 후, 상기 제2 커버레이 테이프가 배치되던 면에 제2 재배선층(RDL)을 형성시키는 제2 재배선층 형성 단계를 더 포함할 수 있다.And a second rewiring layer formation step of forming a second rewiring layer (RDL) on a surface on which the second coverlay tape is disposed, after the coreless conductive plate is reversed.

상기 코어리스 도전판은 동판일 수 있으며, 상기 몰드 충전용 패턴 형성 단계는 기계적 드릴링 공법, 플라즈마 에칭 공법, 레이저 드릴 공법 중 어느 한 공법에 의해 수행될 수 있다.The coreless conductive plate may be a copper plate, and the mold filling pattern forming step may be performed by a mechanical drilling method, a plasma etching method, or a laser drilling method.

본 발명의 다른 측면에 따르면, 전기가 통전되되 코어(core)가 없으며, 몰드(mold) 충전을 위해 형성되는 몰드 충전용 패턴에 상기 몰드가 충전되는 코어리스(coreless) 도전판; 및 상기 코어리스 도전판의 일측면에 형성되되 제1 비아 홀(via hole)을 구비하는 제1 몰드층을 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판이 제공될 수 있다.According to another aspect of the present invention, there is provided a coreless conductive plate in which electricity is energized but no core, and the mold is filled in a mold filling pattern formed for mold filling; And a first mold layer formed on one side of the coreless conductive plate and having a first via hole.

상기 제1 몰드층의 반대편인 상기 코어리스 도전판의 타측면에 형성되되 제2 비아 홀(via hole)을 구비하는 제2 몰드층을 더 포함할 수 있다.And a second mold layer formed on the other side of the coreless conductive plate opposite to the first mold layer and having a second via hole.

상기 제1 몰드층 상에 형성되는 제1 재배선층(RDL); 및 상기 제2 몰드층 상에 형성되는 제2 재배선층(RDL)을 더 포함할 수 있으며, 상기 코어리스 도전판은 동판일 수 있다.A first redistribution layer (RDL) formed on the first mold layer; And a second rewiring layer (RDL) formed on the second mold layer. The coreless conductive plate may be a copper plate.

본 발명의 또 다른 측면에 따르면, 전기가 통전되되 코어(core)가 없으며, 몰드 충전용 패턴에 몰드(mold)가 충전되는 코어리스(coreless) 도전판과, 상기 코어리스 도전판의 일측면에 형성되되 제1 비아 홀(via hole)을 구비하는 제1 몰드층과, 상기 제1 몰드층의 반대편인 상기 코어리스 도전판의 타측면에 형성되되 제2 비아 홀(via hole)을 구비하는 제2 몰드층과, 상기 제1 몰드층 상에 형성되는 제1 재배선층(RDL)과, 상기 제2 몰드층 상에 형성되는 제2 재배선층(RDL)을 구비하는 임베디드 몰드형 코어리스 기판(embedded mold type coreless substrate); 상기 제1 재배선층과 상기 제2 재배선층 중 어느 하나에 탑재되는 반도체 칩; 상기 제1 재배선층과 상기 제2 재배선층 중 다른 하나에 부착되는 솔더볼; 및 상기 반도체 칩을 외부에 도포되는 몰딩 컴파운드를 포함하는 것을 특징으로 하는 반도체 패키지가 제공될 수 있다.According to another aspect of the present invention, there is provided a coreless conductive plate, which is electrically energized but has no core and is filled with a mold in a pattern for filling a mold, A first mold layer formed on the first mold layer and having a first via hole and a second mold layer formed on the other side of the coreless conductive plate opposite to the first mold layer, (RDL) formed on the first mold layer, a second rewiring layer (RDL) formed on the second mold layer, and a second rewiring layer (RDL) formed on the first mold layer, type coreless substrate); A semiconductor chip mounted on one of the first redistribution layer and the second redistribution layer; A solder ball attached to the other of the first redistribution layer and the second redistribution layer; And a molding compound applied to the outside of the semiconductor chip.

본 발명에 따르면, 코어(core)가 적용되지 않는 효율적인 구조를 가짐으로써 워페이지(warpage)의 컨트롤이 용이해질 수 있으며, 이로 인해 품질 향상을 기대할 수 있음은 물론 종전의 기판보다 그 두께를 감소시킬 수 있고, 나아가 코스트(cost)를 현저하게 감소시킬 수 있다.According to the present invention, it is possible to easily control the warpage by having an efficient structure in which the core is not applied, thereby improving the quality of the warpage and reducing the thickness thereof And further, the cost can be remarkably reduced.

도 1은 종래기술에 따른 인쇄회로기판을 이용한 반도체 패키지의 구조도이다.
도 2는 본 발명의 일 실시예에 따른 임베디드 몰드형 코어리스 기판을 구비하는 반도체 패키지의 개략적인 단면 구조도이다.
도 3a 내지 도 3n는 본 발명의 일 실시예에 따른 임베디드 몰드형 코어리스 기판 제조방법의 공정 순서도이다.1 is a structural view of a semiconductor package using a printed circuit board according to the related art.
2 is a schematic cross-sectional structural view of a semiconductor package having an embedded mold-type coreless substrate according to an embodiment of the present invention.
3A to 3N are flowcharts of a method of manufacturing an embedded mold-type coreless substrate according to an embodiment of the present invention.

본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시예들에 대해서 특정한 구조적 또는 기능적 설명은 단지 본 발명의 개념에 따른 실시예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시예들에 한정되지 않는다.It is to be understood that the specific structural or functional description of embodiments of the present invention disclosed herein is for illustrative purposes only and is not intended to limit the scope of the inventive concept May be embodied in various forms and are not limited to the embodiments described herein.

본 발명의 개념에 따른 실시예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시예들을 도면에 예시하고 본 명세서에서 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.The embodiments according to the concept of the present invention can make various changes and can take various forms, so that the embodiments are illustrated in the drawings and described in detail herein. It is not intended to be exhaustive or to limit the invention to the particular forms disclosed, but on the contrary, is intended to cover all modifications, equivalents, or alternatives falling within the spirit and scope of the invention.

제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 벗어나지 않은 채, 제1구성 요소는 제2구성 요소로 명명될 수 있고 유사하게 제2구성 요소는 제1구성 요소로도 명명될 수 있다.The terms first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The terms may be named for the purpose of distinguishing one element from another, for example, without departing from the scope of the right according to the concept of the present invention, the first element may be referred to as a second element, The component may also be referred to as a first component.

어떤 구성 요소가 다른 구성 요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성 요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성 요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성 요소가 다른 구성 요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는 중간에 다른 구성 요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성 요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.It is to be understood that when an element is referred to as being "connected" or "connected" to another element, it may be directly connected or connected to the other element, . On the other hand, when an element is referred to as being "directly connected" or "directly connected" to another element, it should be understood that there are no other elements in between. Other expressions that describe the relationship between components, such as "between" and "between" or "neighboring to" and "directly adjacent to" should be interpreted as well.

본 명세서에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 본 명세서에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. The singular expressions include plural expressions unless the context clearly dictates otherwise. In this specification, the terms "comprises" or "having" and the like are used to specify that there are features, numbers, steps, operations, elements, parts or combinations thereof described herein, But do not preclude the presence or addition of one or more other features, integers, steps, operations, components, parts, or combinations thereof.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.Unless otherwise defined, all terms used herein, including technical or scientific terms, have the same meaning as commonly understood by one of ordinary skill in the art to which this invention belongs. Terms such as those defined in commonly used dictionaries are to be interpreted as having a meaning consistent with the meaning of the context in the relevant art and, unless explicitly defined herein, are to be interpreted as ideal or overly formal Do not.

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings. Like reference symbols in the drawings denote like elements.

도 2는 본 발명의 일 실시예에 따른 임베디드 몰드형 코어리스 기판을 구비하는 반도체 패키지의 개략적인 단면 구조도이다.2 is a schematic cross-sectional structural view of a semiconductor package having an embedded mold-type coreless substrate according to an embodiment of the present invention.

도 2를 참조하면, 본 실시예에 따른 반도체 패키지(200)는 예컨대, 휴대형 전자기기들(산업용 단말기, 스마트폰, 스마트 패드 등)을 비롯한 각종 전자기기에 탑재될 수 있는 것으로서, 임베디드 몰드형 코어리스 기판(100, embedded mold type coreless substrate), 반도체 칩(210), 솔더볼(220), 그리고 몰딩 컴파운드(230)를 포함할 수 있다.Referring to FIG. 2, the semiconductor package 200 according to the present embodiment can be mounted on various electronic devices including portable electronic devices (industrial terminals, smart phones, smart pads, etc.) An embedded mold type coreless substrate, a semiconductor chip 210, a solder ball 220, and a molding compound 230.

본 실시예에 적용되는 임베디드 몰드형 코어리스 기판(100)은 기존의 리드 프레임(lead frame)이나 코어(core) 탑재식 인쇄회로기판(printed circuit board) 또는 회로필름(circuit film)과는 상이한 구조를 갖는다. 다시 말해, 본 실시예에 따른 반도체 패키지(200)에 적용되는 임베디드 몰드형 코어리스 기판(100)은 도 1을 통해 설명한 종전의 기판(10, 도 1 참조)과 달리, 코어(core)가 없는 타입으로 적용될 수 있다.The embedded molded coreless substrate 100 according to the present embodiment has a structure different from that of a conventional lead frame or a core mounted printed circuit board or a circuit film . In other words, unlike the conventional substrate 10 (see FIG. 1) described with reference to FIG. 1, the embedded mold-type coreless substrate 100 applied to the semiconductor package 200 according to the present embodiment has a core- Lt; / RTI >

앞서도 기술한 것처럼 기판(10, 도 1 참조)에 코어가 적용될 경우, 기판(10)의 두께가 두꺼울 수밖에 없으며, 또한 공정 중 워페이지(warpage)의 컨트롤이 어려워지는 문제점을 야기한다. 뿐만 아니라 고가의 코어가 적용되기 때문에 상대적으로 코스트(cost)가 상승될 수 있다.When the core is applied to the substrate 10 (see FIG. 1) as described above, the thickness of the substrate 10 is inevitably large and control of warpage in the process becomes difficult. In addition, since the expensive core is applied, the cost can be relatively increased.

하지만, 본 실시예에서는 기존에 적용되어 왔던 코어를 사용하지 않는 대신에 기판(100)에 몰드(130, mold)를 적용함으로써, 기판(100)의 두께를 감소시키면서도 반도체 패키지(200)의 가장 큰 문제인 워페이지의 컨트롤이 상대적으로 용이해질 수 있도록 하고 있는 것이다.However, in the present embodiment, by applying the mold 130 to the substrate 100 instead of using the conventional core, the thickness of the substrate 100 can be reduced, The problem is that the control of warp pages is relatively easy.

즉 본 실시예처럼 몰드(130)를 적용할 경우에는 몰드(130)의 두께 조절이 가능하기 때문에 기존의 코어 방식보다 두께 감소에 유리한 측면이 있다.That is, since the thickness of the mold 130 can be adjusted when the mold 130 is used as in the present embodiment, the thickness of the mold 130 is more advantageous than that of the conventional core method.

그리고 몰드(130)의 적용으로 인해 열팽창계수(CTE ; Coefficient of Thermal Expansion)를 중화시킬 수 있기 때문에 워페이지 감소에 유리하여 품질 향상에 기여할 수 있다. 또한 기존처럼 코어가 적용되지 않기 때문에 반도체 패키지(200)의 코스트를 현격하게 낮출 수 있다.Since the application of the mold 130 can neutralize the coefficient of thermal expansion (CTE), it is advantageous to reduce the warpage and contribute to quality improvement. In addition, since the core is not used as in the prior art, the cost of the semiconductor package 200 can be significantly reduced.

이러한 특징을 갖는 임베디드 몰드형 코어리스 기판(100)은 전기가 통전되되 코어(core)가 없으며, 몰드(130) 충전을 위해 형성되는 몰드 충전용 패턴(111)에 몰드(130)가 충전되는 코어리스(coreless) 도전판(110)을 포함할 수 있다. 코어리스 도전판(110)이 임베디드 몰드형 코어리스 기판(100)의 중심을 이룬다. 본 실시예에서 코어리스 도전판(110)은 동판(110)으로 적용될 수 있다. 하지만, 코어리스 도전판(110)이 동판(110) 외의 다른 금속박판으로 적용될 수도 있다.The embedded moldless type coreless substrate 100 having such characteristics is a coreless type in which the mold 130 is filled with the mold filling pattern 111 formed for charging the mold 130, and a coreless conductive plate 110. The coreless conductive plate 110 forms the center of the embedded mold-type coreless substrate 100. In this embodiment, the coreless conductive plate 110 may be applied as the copper plate 110. [ However, the coreless conductive plate 110 may be applied to a thin metal plate other than the copper plate 110.

코어리스 도전판(110)에 몰드 충전용 패턴(111)을 형성시킬 때는 기계적 드릴링 공법, 플라즈마 에칭 공법, 레이저 드릴 공법 중 어느 한 공법이 적용될 수 있으며, 이러한 공법을 통해 코어리스 도전판(110)에 몰드 충전용 패턴(111)을 형성시킨 이후에는 몰드 충전용 패턴(111)에 몰드(130)를 충전시킨다. 따라서 본 실시예에 따른 코어리스 도전판(110)은 몰드(130) 일체형 구조를 이룬다.When forming the mold-filling pattern 111 on the coreless conductive plate 110, any one of a mechanical drilling method, a plasma etching method, and a laser drilling method can be applied. Through such a method, the coreless conductive plate 110, The mold filling pattern 111 is filled with the mold 130 after the mold filling pattern 111 is formed. Therefore, the coreless conductive plate 110 according to the present embodiment is an integral structure of the mold 130. [

코어리스 도전판(110)의 양측면(110a,110b)에는 각각 제1 및 제2 몰드층(141,142)이 형성된다. 제1 몰드층(141)은 코어리스 도전판(110)의 일측면(110a) 즉 상면에 형성되고, 제2 몰드층(142)은 코어리스 도전판(110)의 타측면(110b) 즉 하면에 형성될 수 있다.First and second mold layers 141 and 142 are formed on both side surfaces 110a and 110b of the coreless conductive plate 110, respectively. The first mold layer 141 is formed on one side 110a or top surface of the coreless conductive plate 110 and the second mold layer 142 is formed on the other side 110b of the coreless conductive plate 110, As shown in FIG.

이러한 제1 및 제2 몰드층(141,142)에는 제1 비아 홀(151, via hole)과 제2 비아 홀(152, via hole)이 형성되는데, 이러한 제1 및 제2 비아 홀(151,152)에는 코어리스 도전판(110)과 전기적으로 통전될 수 있는 금속재가 충전될 수 있다.A first via hole 151 and a second via hole 152 are formed in the first and second mold layers 141 and 142. The first and second via holes 151 and 152 are formed with a core A metal material that can be electrically connected to the non-leased conductive plate 110 can be charged.

한편, 코어리스 도전판(110)의 양측면(110a,110b)에 각각 형성되는 제1 및 제2 몰드층(141,142)에는 각각 제1 재배선층(171, RDL ; Redistributed Layer)과 제2 재배선층(172, RDL ; Redistributed Layer)이 형성될 수 있다. 제1 재배선층(171)과 제2 재배선층(172)은 위치만 상이할 뿐 그 역할 및 형성방법은 동일하다.The first and second mold layers 141 and 142 formed on both side surfaces 110a and 110b of the coreless conductive plate 110 are respectively provided with a first redistribution layer 171 and a second redistribution layer 172, Redistributed Layer (RDL)) can be formed. The first rewiring layer 171 and the second rewiring layer 172 differ in position only, and their roles and forming methods are the same.

참고로, 재배선은 칩(chip)의 본딩 패드(bonding pad)를 재배치하는 것을 의미한다. 다시 말해, 재배선은 서로 미세한 간격(fine pitch)을 이루는 각 칩의 본딩 패드에 솔더볼 등과 같은 입출력 단자를 부착하는 경우, 입출력 단자가 서로 닿아 전기적 쇼트 현상이 발생되는 점을 해결하고자, 입출력 단자가 보다 넓은 간격으로 부착될 수 있도록 본딩패드에서 바깥쪽으로 연장된 금속 배선라인을 말한다.For reference, rewiring refers to relocating the bonding pad of a chip. In other words, in order to solve the problem that an input / output terminal such as a solder ball is attached to a bonding pad of each chip having fine pitches, Refers to a metal wiring line extending outwardly from a bonding pad so that it can be attached at a wider spacing.

이러한 제1 및 제2 재배선층(171,172)은 칩에 본딩 패드를 제외한 면에 통상적으로 패시베이션(passivation) 막을 형성하고, 그 위에 재배선(171b)을 도금 공정에 의하여 형성하게 되며, 다시 그 위에 수분, 각종 이물질 등이 재배선으로 침투하는 것을 차단하는 동시에 재배선간의 쇼트 현상을 방지하는 절연 패시베이션이 형성될 수 있는데, 그 구체적인 형성 과정은 편의상 생략한다.The first and second redistribution layers 171 and 172 are formed by forming a passivation film on a surface of the chip other than the bonding pad and forming a redistribution line 171b thereon by a plating process, , Various foreign substances and the like can be prevented from penetrating into the rewiring line, and at the same time, an insulating passivation for preventing a short-circuit phenomenon between the rewiring lines can be formed.

반도체 칩(210)은 플립 칩(flip chip)일 수 있다. 즉 반도체 칩(210)을 임베디드 몰드형 코어리스 기판(100)에 부착시킬 때, 금속 리드(와이어)와 같은 추가적인 연결 구조나 볼 그리드 어레이(BGA)와 같은 중간 매체를 사용하지 않고 반도체 칩(210) 아랫면의 전극 패턴을 이용해 그대로 융착시키는 방식이 적용될 수 있다. 플립 칩은 소위, 선 없는(leadless) 반도체 칩(210)일 수 있는데, 이러한 반도체 칩(210)이 적용됨으로서 소형, 경량화에 유리하고, 전극 간 거리(피치)를 훨씬 미세하게 할 수 있는 이점이 있다. 그러나 본 발명의 권리범위가 이에 한정되지 않으며, 반도체 칩(210)은 다양한 형태와 종류의 칩(chip)일 수 있다.The semiconductor chip 210 may be a flip chip. That is, when attaching the semiconductor chip 210 to the embedded mold-type coreless substrate 100, the semiconductor chip 210 can be mounted without using an additional connection structure such as a metal lead (wire) or an intermediate medium such as a ball grid array (BGA) A method in which the electrode pattern on the lower surface is fused by using the electrode pattern can be applied. The flip chip may be a so-called leadless semiconductor chip 210. Such a semiconductor chip 210 is advantageous in that it is small in size and light in weight, and has an advantage that the distance (pitch) have. However, the scope of the present invention is not limited thereto, and the semiconductor chip 210 may be a chip of various shapes and types.

솔더볼(220)은 부품의 부착을 자동적으로 하는 경우에 사용하는 납 알갱이로서, 다른 기판, 예컨대 마더 보드(mother board) 등에 본 실시예에 따른 반도체 패키지(200)를 부착시킬 때, 사용될 수 있다. 솔더볼(220)의 직경은 수 밀리미터 이하이다.The solder ball 220 can be used when attaching the semiconductor package 200 according to the present embodiment to another substrate, for example, a mother board or the like, as lead particles used for automatically attaching components. The diameter of the solder ball 220 is several millimeters or less.

몰딩 컴파운드(230)는 EMC(Epoxy Molding Compound)일 수 있다. EMC(230)는 반도체 칩(210)을 외부환경으로부터 보호하는 열경화성 복합재료로써, 습기, 충격, 열 그리고 전하 등의 외부환경으로부터 반도체 칩(210)을 보호하기 위해 사용될 수 있다.The molding compound 230 may be an epoxy molding compound (EMC). The EMC 230 is a thermosetting composite material that protects the semiconductor chip 210 from the external environment and can be used to protect the semiconductor chip 210 from external environments such as moisture, impact, heat, and electric charges.

한편, 이하에서는 본 실시예에 따른 반도체 패키지(200)에 적용될 수 있는 임베디드 몰드형 코어리스 기판(100)을 제조하는 방법에 대해 도 3a 내지 도 3n을 참조하여 설명하도록 한다. 도 3a 내지 도 3n는 본 발명의 일 실시예에 따른 임베디드 몰드형 코어리스 기판 제조방법의 공정 순서도이다.Hereinafter, a method of manufacturing the embedded mold-type coreless substrate 100 applicable to the semiconductor package 200 according to the present embodiment will be described with reference to FIGS. 3A to 3N. 3A to 3N are flowcharts of a method of manufacturing an embedded mold-type coreless substrate according to an embodiment of the present invention.

우선, 도 3a에 도시된 바와 같이, 도전판(110)을 준비한다. 이때의 도전판(110)은 전기가 통전될 수 있는 금속 재질로 제작되되 코어(core)가 없는 코어리스(coreless) 도전판(110)으로 적용될 수 있다.First, as shown in Fig. 3A, a conductive plate 110 is prepared. At this time, the conductive plate 110 may be a coreless conductive plate 110 made of a metal material through which electric power can be supplied, but without a core.

본 실시예에서 코어리스 도전판(110)은 얇은 박판 형태의 동판(110)일 수 있다. 물론, 코어리스 도전판(110)으로 동판(110)을 적용하는 것이 바람직할 수 있으나 동판(110) 대신에 다른 재질로 된 금속 박판이거나 도금 처리된 박판을 적용할 수도 있다.In this embodiment, the coreless conductive plate 110 may be a thin plate-like copper plate 110. Of course, it may be preferable to apply the copper plate 110 to the coreless conductive plate 110, but a thin metal plate or a plated metal plate made of another material instead of the copper plate 110 may be applied.

다음, 도 3b처럼 준비된 코어리스 도전판(110)에 몰드(130, mold)가 충전될 몰드 충전용 패턴(111)을 형성시킨다. 몰드 충전용 패턴(111)의 형태는 반도체 패키지(200)가 적용될 전자기기의 시스템 디자인에 따라 달라질 수 있다.Next, a mold filling pattern 111 to be filled with a mold 130 is formed on the coreless conductive plate 110 prepared as shown in FIG. 3B. The shape of the mold filling pattern 111 may vary depending on the system design of the electronic device to which the semiconductor package 200 is to be applied.

코어리스 도전판(110)에 몰드 충전용 패턴(111)을 형성시킬 때는 기계적 드릴링 공법, 플라즈마 에칭 공법, 레이저 드릴 공법 중 어느 한 공법을 적용할 수 있다.When the mold-filling pattern 111 is formed on the coreless conductive plate 110, any one of a mechanical drilling method, a plasma etching method, and a laser drilling method can be applied.

기계적 드릴링 공법은 마이크로 혹은 나노 단위의 기계적 드릴을 이용해서 코어리스 도전판(110)을 직접 드릴링하여 몰드 충전용 패턴(111)을 형성시키는 공법이고, 레이저 드릴 공법은 기계적 드릴 대신에 레이저를 이용해서 몰드 충전용 패턴(111)을 형성시키는 공법이다.The mechanical drilling method is a method in which the mold-filling pattern 111 is formed by directly drilling the coreless conductive plate 110 using a micro or nano-sized mechanical drill. The laser drilling method uses a laser instead of a mechanical drill The mold filling pattern 111 is formed.

이에 반해, 플라즈마 에칭 공법은 에칭용 가스에 플라스마를 사용하는 드라이 에칭의 하나이다. 즉 감압 하에서 전기장을 가하여 방전시켜 플라스마를 만들고 거기서 발생하는 이온과 라디칼을 코어리스 도전판(110)과 반응시켜 코어리스 도전판(110)을 에칭함으로써 몰드 충전용 패턴(111)을 형성시키는 공법이다.On the other hand, the plasma etching method is one of dry etching that uses plasma for etching gas. That is, an electric field is applied under a reduced pressure to discharge a plasma to make a plasma, and ions and radicals generated thereon are reacted with the coreless conductive plate 110 to etch the coreless conductive plate 110 to form the mold filling pattern 111 .

본 실시예의 경우, 코어리스 도전판(110)으로서 동판(110)이 적용되기 때문에 레이저 드릴 공법을 이용해서 도 3b처럼 동판(110)에 몰드 충전용 패턴(111)을 형성시킬 수 있다. 물론, 이는 하나의 예에 불과할 뿐 이러한 사항이 본 발명의 권리범위에 제한되지 않는다.In this embodiment, since the copper plate 110 is used as the coreless conductive plate 110, the mold filling pattern 111 can be formed on the copper plate 110 as shown in FIG. 3B by laser drilling. Of course, this is merely an example, and such matters are not limited to the scope of the present invention.

다음, 도 3c처럼 몰드 충전용 패턴(111)이 형성된 코어리스 도전판(110)의 일측면(110a)에 제1 커버레이 테이프(121, coverlay tape)를 부착시킨다.3C, a first coverlay tape 121 is attached to one side 110a of the coreless conductive plate 110 having the mold filling pattern 111 formed thereon.

제1 커버레이 테이프(121)는 후 공정 중에 박리되는 테이프로서, 코어리스 도전판(110)에 몰드 충전용 패턴(111)을 형성시킴에 따라 코어리스 도전판(110)이 분리되는 것을 방지시키는 역할을 한다.The first coverlay tape 121 is a tape to be peeled off in a subsequent process and prevents the coreless conductive plate 110 from being separated by forming the mold filling pattern 111 on the coreless conductive plate 110 It plays a role.

제1 커버레이 테이프(121)를 부착시킨 후에는, 도 3d에 도시된 바와 같이, 제1 커버레이 테이프(121)가 일측면(110a)에 부착된 코어리스 도전판(110)의 타측면(110b)을 통해 몰드 충전용 패턴(111)으로 몰드(130)를 충전시킨다.After the first coverlay tape 121 is attached, as shown in Fig. 3D, the first coverlay tape 121 is attached to the other side of the coreless conductive plate 110 attached to the one side face 110a The mold 130 is filled with the mold-filling pattern 111 through the through-holes 110a and 110b.

도 3d처럼 몰드(130)를 충전시키면 몰드(130)는 코어리스 도전판(110)의 몰드 충전용 패턴(111)에 충전될 수 있게 되어 마치 기존 기판(10, 도 1 참조)의 코어(core)와 같은 역할을 수행할 수 있다.When the mold 130 is filled as shown in FIG. 3D, the mold 130 can be filled in the mold filling pattern 111 of the coreless conductive plate 110 so that the core 130 of the conventional substrate 10 (see FIG. 1) ). ≪ / RTI >

한편, 코어리스 도전판(110)의 몰드 충전용 패턴(111)에 충전되는 몰드(130)는 코어리스 도전판(110)의 몰드 충전용 패턴(111)에만 충전되지 않고, 코어리스 도전판(110)의 타측면(110b)에도 일정 두께로 증착될 수 있는데, 이러한 부분은 후 공정에서 연마, 즉 백그라인딩(backgrinding)되어 제거된다.On the other hand, the mold 130 to be filled in the mold filling pattern 111 of the coreless conductive plate 110 is not filled only in the mold filling pattern 111 of the coreless conductive plate 110, 110 may be deposited to a certain thickness on the other side 110b of the substrate 110. This portion is removed by polishing or backgrinding in a subsequent process.

다음, 도 3e처럼 코어리스 도전판(110)의 일측면(110a)에 부착되어 있던 제1 커버레이 테이프(121)를 떼어낸다. 즉 제1 커버레이 테이프(121)를 디테이핑(detaping)한다.Next, as shown in FIG. 3E, the first coverlay tape 121 attached to one side surface 110a of the coreless conductive plate 110 is removed. That is, the first coverlay tape 121 is detached.

그러면 코어리스 도전판(110)의 일측면(110a), 즉 상면으로 코어리스 도전판(110)의 몰드 충전용 패턴(111)에 충전된 몰드(130)의 상단부가 노출된다.The upper end of the mold 130 filled in the mold filling pattern 111 of the coreless conductive plate 110 is exposed to one side surface 110a of the coreless conductive plate 110, that is, the upper surface.

다음, 도 3f처럼 제1 커버레이 테이프(121)가 배치되던 코어리스 도전판(110)의 타측면(110b, back face)을 백그라인딩한다. 이때는 코어리스 도전판(110)의 타측면(110b), 즉 하면으로 몰드(130)의 하단부가 노출될 수 있을 때가지 표면을 연삭하여 제거한다.Next, as shown in FIG. 3F, the other face 110b of the coreless conductive plate 110 on which the first coverlay tape 121 is disposed is back-grounded. At this time, the surface is ground and removed until the lower end of the mold 130 can be exposed to the other side 110b of the coreless conductive plate 110, that is, the lower surface.

만일, 전술한 도 3e의 과정에서 코어리스 도전판(110)의 일측면(110a), 즉 상면으로 몰드(130)의 상단부가 노출되지 않거나 코어리스 도전판(110)의 일측면(110a)이 매끈하게 연마되지 않은 경우라면 코어리스 도전판(110)의 상면에 대한 연마 공정을 더 진행할 수도 있다.3E, the upper surface of the mold 130 may not be exposed to one side 110a of the coreless conductive plate 110, or the side surface 110a of the coreless conductive plate 110 may be exposed The polishing process for the upper surface of the coreless conductive plate 110 may be further carried out if it is not smoothly polished.

코어리스 도전판(110)을 백그라인딩하고 난 후에는 도 3g처럼 코어리스 도전판(110)의 일측면(110a)과 타측면(110b)에 몰드층(141,142)을 형성시킨다.After the coreless conductive plate 110 is back-grounded, mold layers 141 and 142 are formed on one side 110a and the other side 110b of the coreless conductive plate 110 as shown in FIG.

즉 코어리스 도전판(110)의 일측면(110a)에 제1 몰드층(141)을 형성시키고, 제1 몰드층(141)의 반대편인 코어리스 도전판(110)의 타측면(110b)에 제2 몰드층(142)을 형성시킨다. 몰드층(141,142)은 코어리스 도전판(110)과 나란하게 형성되되 일정 두께를 갖는다. 몰드층(141,142)의 두께는 조절이 가능하다.The first mold layer 141 is formed on one side surface 110a of the coreless conductive plate 110 and the other side surface 110b of the coreless conductive plate 110 opposite to the first mold layer 141 A second mold layer 142 is formed. The mold layers 141 and 142 are formed in parallel with the coreless conductive plate 110 and have a constant thickness. The thickness of the mold layers 141 and 142 is adjustable.

코어리스 도전판(110)의 일측면(110a)과 타측면(110b)에 몰드층(141,142)이 형성되고 나면 도 3h처럼 제1 몰드층(141)과 제2 몰드층(142) 상에 제1 비아 홀(151, via hole)과 제2 비아 홀(152, via hole)을 형성시킨다.The mold layers 141 and 142 are formed on one side surface 110a and the other side surface 110b of the coreless conductive plate 110 and then the first mold layer 141 and the second mold layer 142 are formed on the first mold layer 141 and the second mold layer 142, 1 via hole 151 and a second via hole 152 are formed in the second interlayer insulating film.

이러한 제1 및 제2 비아 홀(151,152)은 전술한 레이저 드릴 공법에 의해 수행될 수 있다. 물론, 레이저 드릴 공법 외에도 기계적 드릴링 공법이나 플라즈마 에칭 공법 등이 적용될 수도 있다. 제1 및 제2 비아 홀(151,152)에는 코어리스 도전판(110)과 전기적으로 통전될 수 있는 금속재가 충전될 수 있다.The first and second via holes 151 and 152 may be formed by the laser drilling method described above. Of course, a mechanical drilling method, a plasma etching method, or the like may be applied in addition to the laser drilling method. The first and second via-holes 151 and 152 may be filled with a metal material that can be electrically connected to the coreless conductive plate 110.

다음, 도 3i처럼 제2 몰드층(142)의 표면에 제2 커버레이 테이프(122, coverlay tape)를 부착시킨다. 제2 커버레이 테이프(122) 역시, 후 공정에서 박리될 수 있는 임시로 부착된 테이프이다.Next, a second coverlay tape 122 is attached to the surface of the second mold layer 142 as shown in FIG. 3I. The second coverlay tape 122 is also a temporarily adhered tape that can be peeled off in a subsequent process.

제2 커버레이 테이프(122)를 부착시킨 후에는 도 3j처럼 서브 기재로서의 더미(160, dummy)를 제2 커버레이 테이프(122) 상에 부착시킨다. 더미(160)는 후 공정의 안정적인 진행을 위한 지지대의 역할을 하는데, 경우에 따라 더미(160)를 부착시키는 도 3j의 공정은 필요에 따라 없앨 수도 있다.After attaching the second coverlay tape 122, a dummy 160 (dummy) as a sub-substrate is attached on the second coverlay tape 122 as shown in Fig. 3J. The dummy 160 serves as a support for stable progress of the post-process, and in some cases, the process of FIG. 3J for attaching the dummy 160 may be omitted if necessary.

다음, 도 3k처럼 제1 몰드층(141)에 제1 재배선층(171, RDL ; Redistributed Layer)을 형성시킨다. 앞서도 기술한 것처럼 재배선은 칩(chip)의 본딩 패드(bonding pad)를 재배치하는 것을 의미한다.Next, a first redistributed layer (RDL) 171 is formed on the first mold layer 141 as shown in FIG. 3K. As described above, the re-wiring means that the bonding pad of the chip is relocated.

제1 몰드층(141)에 제1 재배선층(171)이 형성되고 나면 도 3l처럼 제2 커버레이 테이프(122)를 떼어낸다. 즉 제2 커버레이 테이프(122)를 디테이핑(detaping)한다. 이때는 더미(160)도 함께 제거될 수 있는데, 제2 커버레이 테이프(122)를 디테이핑하면 제2 몰드층(142)이 노출될 수 있다.After the first rewiring layer 171 is formed on the first mold layer 141, the second coverlay tape 122 is removed as shown in FIG. That is, the second coverlay tape 122 is detached. At this time, the dummy 160 may also be removed together, and the second mold layer 142 may be exposed by detaching the second coverlay tape 122.

다음, 도 3m처럼 코어리스 도전판(110)을 뒤집어 배치한다(reverse). 코어리스 도전판(110)을 뒤집는 이유는 제2 몰드층(142)에 제2 재배선층(172)을 형성시키기 위함이다.Next, the coreless conductive plate 110 is reversed as shown in FIG. 3m. The reason for reversing the coreless conductive plate 110 is to form the second redistribution layer 172 on the second mold layer 142.

코어리스 도전판(110)을 뒤집어 배치한 후에는 제2 커버레이 테이프(122)가 배치되던 면인 제2 몰드층(142) 상에 제1 재배선층(171)과 마찬가지의 방식과 형태로 제2 재배선층(172)을 형성시킴으로써, 도 3n과 같은 구조의 임베디드 몰드형 코어리스 기판(100)을 제조할 수 있다.After the coreless conductive plate 110 is turned upside down, on the second mold layer 142, which is the surface where the second coverlay tape 122 is disposed, the second rewiring layer 171 is formed in the same manner and manner as the first rewiring layer 171, By forming the re-distribution layer 172, the embedded mold-type coreless substrate 100 having the structure as shown in FIG. 3N can be manufactured.

이와 같이 제조되는 임베디드 몰드형 코어리스 기판(100)은 전술한 것처럼 코어를 사용하지 않는 대신에 몰드(130)를 적용하고 있기 때문에 몰드(130)의 두께 조절이 가능하여 코어 방식보다 기판(100)의 두께를 감소시킬 수 있다.Since the mold 130 is applied instead of the core as described above, it is possible to adjust the thickness of the mold 130, so that the embedded mold-type coreless substrate 100, which is manufactured as described above, The thickness can be reduced.

또한 도 3n처럼 몰드(130)가 중앙에 배치되는 타입이라서 열팽창계수(CTE)를 중화시킬 수 있기 때문에 워페이지 감소에 유리하여 품질 향상에 기여할 수 있으며, 반도체 패키지(200)의 코스트를 현격하게 낮출 수 있다.In addition, since the mold 130 is disposed at the center as shown in FIG. 3 (a), the thermal expansion coefficient CTE can be neutralized, so that it is advantageous in reducing the warpage, contributing to quality improvement and significantly reducing the cost of the semiconductor package 200 .

이상 설명한 바와 같은 구조와 작용을 갖는 본 실시예에 따르면, 코어(core)가 적용되지 않는 효율적인 구조를 가짐으로써 워페이지(warpage)의 컨트롤이 용이해질 수 있으며, 이로 인해 품질 향상을 기대할 수 있음은 물론 종전의 기판보다 그 두께를 감소시킬 수 있고, 나아가 코스트(cost)를 현저하게 감소시킬 수 있게 된다.According to the present embodiment having the structure and function as described above, it is possible to easily control the warpage by having an efficient structure in which the core is not applied, and as a result, the quality can be expected to be improved Of course, it is possible to reduce the thickness of the substrate compared with the conventional substrate, and to further reduce the cost.

이와 같이 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형할 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정예 또는 변형예들은 본 발명의 청구범위에 속한다 하여야 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. It is therefore intended that such modifications or alterations be within the scope of the claims appended hereto.

100 : 임베디드 몰드형 코어리스 기판 110 : 코어리스 도전판(동판)
111 : 몰드 충전용 패턴 121 : 제1 커버레이 테이프
122 : 제2 커버레이 테이프 130 : 몰드
141 : 제1 몰드층 142 : 제2 몰드층
151 : 제1 비아 홀 152 : 제2 비아 홀
160 : 더미 171 : 제1 재배선층
172 : 제2 재배선층 200 : 반도체 패키지
210 : 반도체 칩 220 : 솔더볼
230 : 몰딩 컴파운드100: embedded mold-type coreless substrate 110: coreless conductive plate (copper plate)
111: mold-filling pattern 121: first coverlay tape
122: second coverlay tape 130: mold
141: first mold layer 142: second mold layer
151: first via hole 152: second via hole
160: dummy 171: first rewiring layer
172: second re-wiring layer 200: semiconductor package
210: semiconductor chip 220: solder ball
230: Molding compound

Claims (18)

전기가 통전되되 코어(core)가 없는 코어리스(coreless) 도전판을 준비하는 코어리스 도전판 준비 단계;
상기 코어리스 도전판에 몰드(mold)가 충전될 몰드 충전용 패턴을 형성시키는 몰드 충전용 패턴 형성 단계;
상기 몰드 충전용 패턴이 형성된 코어리스 도전판의 일측면에 제1 커버레이 테이프(coverlay tape)를 부착시키는 제1 커버레이 테이프 부착 단계;
상기 제1 커버레이 테이프가 일측면에 부착된 상기 코어리스 도전판의 타측면을 통해 상기 몰드 충전용 패턴으로 상기 몰드를 충전시키는 몰드 충전 단계;
상기 코어리스 도전판의 일측면에 부착되어 있던 상기 제1 커버레이 테이프를 떼어내는(detaping) 제1 커버레이 테이프 디테이핑 단계;
상기 제1 커버레이 테이프가 배치되던 상기 코어리스 도전판의 타측면(back face)을 연마(backgrinding)하는 코어리스 도전판 백그라인딩 단계;
상기 코어리스 도전판의 일측면과 타측면 중 적어도 어느 일면에 상기 코어리스 도전판과 나란하게 몰드층을 형성시키되 상기 코어리스 도전판의 일측면에 제1 몰드층을 형성시키는 제1 몰드층 형성 단계와, 상기 제1 몰드층의 반대편인 상기 코어리스 도전판의 타측면에 제2 몰드층을 형성시키는 제2 몰드층 형성 단계를 포함하는 몰드층 형성 단계;
상기 제1 몰드층과 상기 제2 몰드층 상에 제1 비아 홀(via hole)과 제2 비아 홀(via hole)을 형성시키는 비아 홀 형성 단계; 및
상기 제1 몰드층과 상기 제2 몰드층 중 어느 하나의 몰드층에 제2 커버레이 테이프(coverlay tape)를 부착시키는 제2 커버레이 테이프 부착 단계를 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.A coreless conductive plate preparation step of preparing a coreless conductive plate in which electricity is energized but has no core;
A mold filling pattern forming step of forming a mold filling pattern to be filled with a mold on the coreless conductive plate;
A first coverlay tape attaching step of attaching a first coverlay tape to one side of the coreless conductive plate on which the mold filling pattern is formed;
A mold filling step of filling the mold with the mold filling pattern through the other side of the coreless conductive plate having the first coverlay tape attached to one side thereof;
A first coverlay tape detaching step of detaching the first coverlay tape attached to one side of the coreless conductive plate;
A coreless conductive plate back grinding step for back grinding a back face of the coreless conductive plate on which the first coverlay tape is disposed;
A first mold layer forming step of forming a mold layer in parallel with the coreless conductive plate on at least one side of the one side and the other side of the coreless conductive plate and forming a first mold layer on one side of the coreless conductive plate And a second mold layer forming step of forming a second mold layer on the other side of the coreless conductive plate opposite to the first mold layer;
A via hole forming step of forming a first via hole and a second via hole on the first mold layer and the second mold layer; And
And a second coverlay tape attaching step of attaching a second coverlay tape to the mold layer of any one of the first mold layer and the second mold layer. Way. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 제1항에 있어서,
상기 비아 홀 형성 단계는 레이저 가공에 의해 수행되는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.The method according to claim 1,
Wherein the via hole forming step is performed by laser machining. 삭제delete 제1항에 있어서,
상기 제2 커버레이 테이프 부착 단계 후,
상기 제2 커버레이 테이프 상에 더미(dummy)를 부착시키는 더미 부착 단계를 더 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.The method according to claim 1,
After the step of attaching the second coverlay tape,
Further comprising a dummy attaching step of attaching a dummy on the second coverlay tape. ≪ RTI ID = 0.0 > 11. < / RTI > 제1항에 있어서,
상기 제2 커버레이 테이프의 반대면인 상기 제1 몰드층과 상기 제2 몰드층 중 다른 하나의 몰드층에 제1 재배선층(RDL)을 형성시키는 제1 재배선층 형성 단계를 더 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.The method according to claim 1,
And a first rewiring layer forming step of forming a first rewiring layer (RDL) on the other one of the first mold layer and the second mold layer which is the opposite surface of the second coverlay tape Wherein the core-less substrate is made of a thermoplastic resin. 제10항에 있어서,
상기 제1 재배선층 형성 단계 후,
상기 제2 커버레이 테이프를 떼어내는(detaping) 제2 커버레이 테이프 디테이핑 단계를 더 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.11. The method of claim 10,
After the first rewiring layer formation step,
Further comprising a second coverlay tape detaching step of detaching the second coverlay tape from the second coverlay tape. 제11항에 있어서,
상기 제2 커버레이 테이프 디테이핑 단계 후,
상기 코어리스 도전판을 뒤집는(reverse) 코어리스 도전판 리버스 단계를 더 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.12. The method of claim 11,
After the second coverlay tape detaching step,
Further comprising a reverse corrugated conductive plate reverse step of reversing the coreless conductive plate. ≪ RTI ID = 0.0 > 11. < / RTI > 제12항에 있어서,
상기 코어리스 도전판 리버스 단계 후,
상기 제2 커버레이 테이프가 배치되던 면에 제2 재배선층(RDL)을 형성시키는 제2 재배선층 형성 단계를 더 포함하는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.13. The method of claim 12,
After the coreless conductive plate reverse step,
Further comprising a second rewiring layer forming step of forming a second rewiring layer (RDL) on a surface on which the second coverlay tape is disposed. 제1항에 있어서,
상기 코어리스 도전판은 동판이며,
상기 몰드 충전용 패턴 형성 단계는 기계적 드릴링 공법, 플라즈마 에칭 공법, 레이저 드릴 공법 중 어느 한 공법에 의해 수행되는 것을 특징으로 하는 임베디드 몰드형 코어리스 기판 제조방법.The method according to claim 1,
The coreless conductive plate is a copper plate,
Wherein the mold filling pattern forming step is performed by any one of a mechanical drilling method, a plasma etching method, and a laser drilling method. 삭제delete 삭제delete 삭제delete 삭제delete
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