KR101794871B1 - Trimming circuit and controlling method thereof - Google Patents
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Abstract
트리밍 회로는 제1 노드 및 제2 노드 사이에 직렬로 연결된 제1 스위치 및 제1 전류 레벨의 제1 전류원을 포함하는 제1 암 상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제2 스위치 및 제2 전류 레벨의 제2 전류원을 포함하고, 상기 제1 암과 병렬인 제2 암 및 상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제3 스위치 및 제3 전류 레벨의 제3 전류원을 포함하고, 상기 제1 암 및 상기 제2 암과 병렬인 제3 암을 포함하고, 상기 제1 스위치, 상기 제2 스위치, 및 상기 제3 스위치의 온오프 상태에 따라 상기 제2 노드의 출력 전류 레벨이 결정되고, 상기 제1 전류 레벨과 상기 제3 전류 레벨은 서로 동일하다.The trimming circuit comprises a first switch comprising a first switch connected in series between a first node and a second node and a first current source of a first current level and a second switch connected in series between the second node and a second switch And a second current source of a second current level, the second arm being in parallel with the first arm and a third switch connected in series between the first node and the second node and a third current source of a third current level, And a third arm in parallel with the first arm and the second arm, wherein the output of the second node in accordance with on / off states of the first switch, the second switch, and the third switch A current level is determined, and the first current level and the third current level are equal to each other.
Description
본 발명은 트리밍 회로 및 그 제어 방법에 관한 것이다.The present invention relates to a trimming circuit and a control method thereof.
트리밍 회로는 반도체 집적 회로에서 주로 사용되며, 반도체 집적 회로의 제작 과정에서 발생하는 공정 오차 또는 에러로 인한 출력 값의 변화를 조절하는 용도로 사용된다. 특히 자동차 전장 부품에 사용되는 반도체 집적 회로의 경우, 운전자의 안전을 위해서 ISO 26262와 같은 기능 안전 기준을 만족해야 한다.The trimming circuit is mainly used in a semiconductor integrated circuit and is used to control a change in an output value due to a process error or an error generated in the process of manufacturing a semiconductor integrated circuit. In particular, in the case of semiconductor integrated circuits used in automotive electronic components, the functional safety standards such as ISO 26262 must be met for the safety of the driver.
도 3은 기존의 트리밍 회로를 도시한 도면이다.3 is a diagram showing a conventional trimming circuit.
도 3을 참조하면, 트리밍 회로(30)는 하나의 스위치 및 하나의 전류원이 하나의 암을 구성하는 복수의 암을 포함하고, 복수의 암은 서로 병렬로 연결되어 있다.Referring to FIG. 3, the
전류원(311, 321, 331)은 서로 다른 전류 레벨을 갖는다. 예를 들어 전류원(311)은 전류 레벨 I3을 갖고, 전류원(321)은 전류 레벨 2I3을 갖고, 전류원(331)은 전류 레벨 4I3을 갖는다.The
스위치(SW3_1, SW3_2, SW3_3)는 제어 신호(S3_1, S3_2, S3_3)에 의해 온오프 상태가 제어되고, 이러한 온오프 상태의 조합에 의해서 출력 전류(I3_out)의 출력 전류 레벨이 결정된다.Switch (SW 3_1, SW 3_2, SW 3_3) is the output current of the control signal (S 3_1, S 3_2, S 3_3) on the OFF state is controlled, and the output current (I 3_out) by the combination of the on and off states by The level is determined.
도 4는 기존의 트리밍 회로의 출력 전류의 출력 전류 레벨을 설명하기 위한 도면이다.4 is a diagram for explaining an output current level of an output current of a conventional trimming circuit.
도 4를 참조하면 그래프(40)는 제어 신호(S3)의 값을 가로축으로 하고, 출력 전류(I3_out)의 출력 전류 레벨을 세로축으로 한다. 제어 신호(S3)는 제어 신호(S3_1)의 값을 제1 비트, 제어 신호(S3_2)의 값을 제2 비트, 제어 신호(S3_3)의 값을 제3 비트로 하여 표현될 수 있다.Referring to FIG. 4, the
제어 신호(S3)가 "000"인 경우, 모든 스위치(SW3_1, SW3_2, SW3_3)가 오프 상태이고 따라서 모든 전류원(311, 321, 331)에 전류가 흐를 수 없으므로, 출력 전류(I3_out)은 출력 전류 레벨은 0이다. 제어 신호(S3)가 "001"인 경우, 스위치(SW3_2, SW3_3)가 오프 상태이고 스위치(SW3_1)가 온 상태이고 따라서 전류원(311)만 도통되므로, 출력 전류(I3_out)의 출력 전류 레벨은 전류 레벨 I3과 동일하다. 동일한 방식으로 트리밍 회로(30)의 출력 전류(I3_out)의 출력 전류 레벨은 8 개의 전류 레벨 0, I3, 2I3, 3I3, 4I3, 5I3, 6I3, 7I3 중 하나로 선택될 수 있다.When the control signal S 3 is "000", all the switches SW 3 _ 1 , SW 3 _ 2 and SW 3 _ 3 are in the OFF state and therefore no current can flow in all the
이러한 기존의 트리밍 회로(30)는 n 개의 스위치를 이용하여 최대 개수인 2n 개의 출력 전류 레벨을 만들어낼 수 있는 장점이 있다. 하지만 전술한 바와 같이 자동차 전장 부품으로서 가혹한 환경(고온 및 고압의 환경) 하에서 스위치(SW3_2)가 고장나 단락되는 경우, 출력 전류 레벨은 4 개의 전류 레벨 0, I3, 4I3, 5I3이 될 수 없는 문제점이 있다. 즉, 스위치가 하나만 고장나도 표현 가능한 출력 전류 레벨이 절반으로 줄어드는 문제점이 있다. 이러한 경우 자동차 전장 부품의 단순한 오작동에 의해서 급발진 또는 엔진의 비정상 작동 등 운전자의 생명에 위협이 가해질 수 있다.The
해결하고자 하는 기술적 과제는, 스위치가 고장나는 경우에도 목적하는 출력 전류 레벨로 출력 전류의 출력이 가능한, ISO 26262의 기능 안전 기준을 만족하는 트리밍 회로 및 그 제어 방법을 제공하는 데 있다.The technical problem to be solved is to provide a trimming circuit which satisfies the functional safety standard of ISO 26262, capable of outputting an output current at a desired output current level even when a switch fails, and a control method thereof.
실시 예에 따른 트리밍 회로는, 제1 노드 및 제2 노드 사이에 직렬로 연결된 제1 스위치 및 제1 전류 레벨의 제1 전류원을 포함하는 제1 암, 상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제2 스위치 및 제2 전류 레벨의 제2 전류원을 포함하고, 상기 제1 암과 병렬인 제2 암, 및 상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제3 스위치 및 제3 전류 레벨의 제3 전류원을 포함하고, 상기 제1 암 및 상기 제2 암과 병렬인 제3 암을 포함한다. 상기 제1 스위치, 상기 제2 스위치, 및 상기 제3 스위치의 온오프 상태에 따라 상기 제2 노드의 출력 전류 레벨이 결정되고, 상기 제1 전류 레벨과 상기 제3 전류 레벨은 서로 동일할 수 있다.A trimming circuit according to an embodiment includes a first arm including a first switch connected in series between a first node and a second node and a first current source of a first current level, a second arm connected between the first node and the second node A second switch connected in series and a second current source of a second current level, the third switch being connected in parallel between the first node and the second node; 3 current level, and a third arm in parallel with the first arm and the second arm. The output current level of the second node is determined according to the on / off state of the first switch, the second switch, and the third switch, and the first current level and the third current level may be equal to each other .
상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨과 상이할 수 있다. 상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨보다 높을 수 있다. The second current level may be different from the first current level and the third current level. The second current level may be higher than the first current level and the third current level.
상기 트리밍 회로는, 상기 제3 스위치의 제어 단자에 연결된 인버터를 더 포함할 수 있다. 상기 트리밍 회로는, 상기 제1 노드에 연결된 전압원을 더 포함할 수 있다. The trimming circuit may further include an inverter connected to a control terminal of the third switch. The trimming circuit may further comprise a voltage source coupled to the first node.
실시 예에 따른 트리밍 회로는, 제1 노드 및 제2 노드 사이에 직렬로 연결된 제1 트랜지스터 및 제1 전류 레벨의 제1 전류원을 포함하는 제1 암, 상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제2 트랜지스터 및 제2 전류 레벨의 제2 전류원을 포함하고, 상기 제1 암과 병렬인 제2 암, 및 상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제3 트랜지스터 및 제3 전류 레벨의 제3 전류원을 포함하고, 상기 제1 암 및 상기 제2 암과 병렬인 제3 암을 포함한다. 상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터의 온오프 상태에 따라 상기 제2 노드의 출력 전류 레벨이 결정되고, 상기 제1 전류 레벨과 상기 제3 전류 레벨은 서로 동일할 수 있다.A trimming circuit according to an embodiment includes a first arm including a first transistor connected in series between a first node and a second node and a first current source of a first current level, A second transistor having a second transistor connected in series and a second current source of a second current level, the second transistor being in parallel with the first arm, and a third transistor connected in series between the first node and the second node, 3 current level, and a third arm in parallel with the first arm and the second arm. The output current level of the second node is determined according to the on / off state of the first transistor, the second transistor, and the third transistor, and the first current level and the third current level may be equal to each other .
상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨과 상이할 수 있다. 상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨보다 높을 수 있다. The second current level may be different from the first current level and the third current level. The second current level may be higher than the first current level and the third current level.
상기 제3 트랜지스터가 온 상태가 되는 제어 전압의 극성은 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온 상태가 되는 제어 전압의 극성과 반대일 수 있다. The polarity of the control voltage for turning on the third transistor may be opposite to the polarity of the control voltage for turning on the first transistor and the second transistor.
상기 트리밍 회로는, 상기 제1 노드에 연결된 전압원을 더 포함할 수 있다.The trimming circuit may further comprise a voltage source coupled to the first node.
실시 예에 따른, 복수의 전류원의 도통 상태에 따른 복수의 조합을 이용하여 출력 전류를 출력하는 트리밍 회로의 제어 방법은, 상기 출력 전류의 출력 전류 레벨을 결정하는 단계; 상기 복수의 조합 중 상기 출력 전류 레벨에 대응하는 적어도 2 개의 후보 조합을 찾는 단계; 상기 적어도 2 개의 후보 조합 중 이용 불가능한 후보 조합을 제외시키는 단계; 및 나머지 후보 조합 중 하나를 선택하여 상기 복수의 전류원 각각의 도통 상태를 제어하는 단계를 포함할 수 있다.A trimming circuit control method of outputting an output current by using a plurality of combinations according to conduction states of a plurality of current sources according to an embodiment includes: determining an output current level of the output current; Finding at least two candidate combinations corresponding to the output current level among the plurality of combinations; Removing unavailable candidate combinations of the at least two candidate combinations; And selecting one of the remaining candidate combinations to control the conduction state of each of the plurality of current sources.
상기 복수의 전류원 중 적어도 2 개의 전류원의 전류 레벨이 서로 동일할 ㅅ수 있다. 상기 복수의 전류원 중 상기 적어도 2 개의 전류원을 제외한 적어도 1 개의 전류원의 전류 레벨은 상기 적어도 2 개의 전류원의 전류 레벨과 상이할 수 있다. 상기 적어도 1 개의 전류원의 전류 레벨은 상기 적어도 2 개의 전류원의 전류 레벨보다 높을 수 있다. At least two current sources of the plurality of current sources may have the same current level. The current level of at least one current source excluding the at least two current sources among the plurality of current sources may be different from the current level of the at least two current sources. The current level of the at least one current source may be higher than the current level of the at least two current sources.
실시예들에 따른 트리밍 회로 및 그 제어 방법은, 스위치가 고장나는 경우에도 목적하는 출력 전류 레벨로 출력 전류를 출력할 수 있고, ISO 26262의 기능 안전 기준을 만족한다.The trimming circuit and its control method according to embodiments can output the output current at a desired output current level even when the switch fails and satisfies the functional safety standard of ISO 26262. [
도 1a는 본 발명의 한 실시예에 따른 트리밍 회로를 도시한 도면이다.
도 1b는 본 발명의 다른 실시예에 따른 트리밍 회로를 도시한 도면이다.
도 2는 본 발명의 실시예들에 따른 트리밍 회로의 출력 전류 레벨을 설명하기 위한 도면이다.
도 3은 기존의 트리밍 회로를 도시한 도면이다.
도 4는 기존의 트리밍 회로의 출력 전류의 출력 전류 레벨을 설명하기 위한 도면이다. 1A is a diagram showing a trimming circuit according to an embodiment of the present invention.
1B is a diagram showing a trimming circuit according to another embodiment of the present invention.
2 is a diagram for explaining an output current level of a trimming circuit according to embodiments of the present invention.
3 is a diagram showing a conventional trimming circuit.
4 is a diagram for explaining an output current level of an output current of a conventional trimming circuit.
이하, 첨부한 도면을 참고로 하여 여러 실시예들에 대하여 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 실시예들은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings. The embodiments may be implemented in various different forms and are not limited to the embodiments described herein.
실시예들을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 번호를 붙이도록 한다. 따라서 이전 도면에 사용된 구성요소의 참조 번호를 다음 도면에서 사용할 수 있다.In order to clearly illustrate the embodiments, parts not related to the description are omitted, and the same reference numerals are used for the same or similar components throughout the specification. Therefore, reference numerals of the components used in the previous drawings can be used in the following drawings.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 실시예들은 반드시 도시된 바에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께 및 영역을 과장하여 나타낼 수 있다.In addition, the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of explanation, and therefore, the embodiments are not necessarily limited to those shown in the drawings. In the drawings, thicknesses and regions may be exaggerated for clarity of presentation of layers and regions.
2개의 구성요소를 전기적으로 연결한다는 것은 2개의 구성요소를 직접(directly) 연결할 경우뿐만 아니라, 2개의 구성요소 사이에 다른 구성요소를 거쳐서 연결하는 경우도 포함한다. 다른 구성요소는 스위치, 저항, 커패시터 등을 포함할 수 있다. 실시예들을 설명함에 있어서 연결한다는 표현은, 직접 연결한다는 표현이 없는 경우에는, 전기적으로 연결한다는 것을 의미한다.Electrical connection of two components includes not only direct connection of two components but also connection between two components via different components. Other components may include switches, resistors, capacitors, and the like. In describing the embodiments, the expression " connection " means that the connection is electrically connected when there is no expression of direct connection.
도 1a는 본 발명의 한 실시예에 따른 트리밍 회로를 도시한 도면이다.1A is a diagram showing a trimming circuit according to an embodiment of the present invention.
도 1a를 참조하면, 트리밍 회로(10a)는 제1 노드 및 제2 노드를 기준으로 서로 병렬로 연결된 제1 암(arm)(110a), 제2 암(120a), 및 제3 암(130a)을 포함한다. 여기서 제1 노드는 제1 내지 제3 암(110a, 120a, 130a)과 전압원(VDD1)이 연결된 노드를 지칭하고, 제2 노드는 출력 전류(I1_out)가 출력되는 노드를 지칭한다.1A, a
제1 암(110a)은 직렬로 연결된 제1 스위치(SW1_1) 및 제1 전류원(111)을 포함하고, 제2 암(120a)은 직렬로 연결된 제2 스위치(SW1_2) 및 제2 전류원(121)을 포함하고, 제3 암(130a)은 직렬로 연결된 제3 스위치(SW1_3) 및 제3 전류원(131)을 포함한다.The
제1 전류원(111)은 제1 전류 레벨을 갖고, 제2 전류원(121)은 제2 전류 레벨을 갖고, 제3 전류원(131)은 제3 전류 레벨을 갖는다. 본 실시예에서 복수의 전류원(111, 121, 131) 중 적어도 2 개의 전류원(111, 131)은 서로 동일한 전류 레벨을 갖는다. 도 1a를 참조하면 제1 전류 레벨과 제3 전류 레벨이 I1으로 서로 동일하다.The first
또한 복수의 전류원(111, 121, 131) 중 서로 동일한 전류 레벨을 갖는 적어도 2 개의 전류원(111, 131)을 제외한 적어도 1개의 전류원(121)은 상이한 전류 레벨을 가질 수 있다. 이때 전류원(121)의 전류 레벨은 전류원(111, 131)의 전류 레벨보다 높을 수 있다. 도 1a를 참조하면 전류원(121)의 전류 레벨은 2I1로서 전류원(111, 131)의 전류 레벨인 I1보다 높다.In addition, at least one
제1 스위치(SW1_1)는 제1 제어 신호(S1_1)에 의해 온오프 제어되고, 제2 스위치(SW1_2)는 제2 제어 신호(S1_2)에 의해 온오프 제어되고, 제3 스위치(SW1_3)는 제3 제어 신호(S1_3)에 의해 온오프 제어된다.The first switch SW1_1 is controlled on and off by the first control signal S 1_1 and the second switch SW 1_2 is on and off controlled by the second control signal S 1_2 , SW1_3 are on-off controlled by the third control signal S 1_3 .
제3 스위치(SW1_3)의 제어 단자에 인버터(190)가 연결될 수 있다. 인버터(190)는 제3 제어 신호(S1_3)를 반전시킬 수 있다.The inverter 190 may be connected to the control terminal of the third switch SW1_3 . The inverter 190 can invert the third control signal S 1_3 .
도 1b는 본 발명의 다른 실시예에 따른 트리밍 회로를 도시한 도면이다.1B is a diagram showing a trimming circuit according to another embodiment of the present invention.
도 1b를 참조하면, 트리밍 회로(10b)는 제1 노드 및 제2 노드를 기준으로 서로 병렬로 연결된 제1 암(110b), 제2 암(120b), 및 제3 암(130b)을 포함한다. 여기서 제1 노드는 제1 내지 제3 암(110b, 120b, 130b)과 전압원(VDD1)이 연결된 노드를 지칭하고, 제2 노드는 출력 전류(I1_out)가 출력되는 노드를 지칭한다.Referring to FIG. 1B, the
제1 암(110b)은 직렬로 연결된 제1 트랜지스터(TR1_1) 및 제1 전류원(111)을 포함하고, 제2 암(120b)은 직렬로 연결된 제2 트랜지스터(TR1_2) 및 제2 전류원(121)을 포함하고, 제3 암(130b)은 직렬로 연결된 제3 트랜지스터(TR1_3) 및 제3 전류원(131)을 포함한다.The first arm 110b includes a first transistor TR1_1 and a first
제1 전류원(111)은 제1 전류 레벨을 갖고, 제2 전류원(121)은 제2 전류 레벨을 갖고, 제3 전류원(131)은 제3 전류 레벨을 갖는다. 본 실시예에서 복수의 전류원(111, 121, 131) 중 적어도 2 개의 전류원(111, 131)은 서로 동일한 전류 레벨을 갖는다. 도 1b를 참조하면 제1 전류 레벨과 제3 전류 레벨이 I1으로 서로 동일하다.The first
또한 복수의 전류원(111, 121, 131) 중 서로 동일한 전류 레벨을 갖는 적어도 2 개의 전류원(111, 131)을 제외한 적어도 1개의 전류원(121)은 상이한 전류 레벨을 가질 수 있다. 이때 전류원(121)의 전류 레벨은 전류원(111, 131)의 전류 레벨보다 높을 수 있다. 도 1b를 참조하면 전류원(121)의 전류 레벨은 2I1로서 전류원(111, 131)의 전류 레벨인 I1보다 높다.In addition, at least one
제1 트랜지스터(TR1_1)는 제1 제어 신호(S1_1)에 의해 온오프 제어되고, 제2 트랜지스터(TR1_2)는 제2 제어 신호(S1_2)에 의해 온오프 제어되고, 제3 트랜지스터(TR1_3)는 제3 제어 신호(S1_3)에 의해 온오프 제어된다.The first transistor TR1_1 is controlled to be turned on and off by the first control signal S 1_1 and the second transistor TR 1_2 is controlled to be turned on and off by the second control signal S 1_2 , 1_3 TR) are controlled on and off by a third control signal (S 1_3).
제3 트랜지스터(TR1_3)가 온 상태가 되는 제어 전압의 극성은 제1 트랜지스터(TR1_1) 및 제2 트랜지스터(TR1_2)가 온 상태가 되는 제어 전압의 극성과 반대일 수 있다. 예를 들어, 제3 트랜지스터(TR1_3)는 PMOS일 수 있고, 제1 및 제2 트랜지스터(TR1_1, TR1_2) 는 NMOS일 수 있다.A third polarity control voltage is in the ON state the transistor (TR 1_3) may be a polarity opposite to that of the control voltage which the state of the first transistor (TR 1_1) and the second transistor (TR 1_2) on. For example, the third transistor TR1_3 may be a PMOS transistor, and the first and second transistors TR1_1 and TR1_2 may be NMOS transistors.
도 2는 본 발명의 실시예들에 따른 트리밍 회로의 출력 전류 레벨을 설명하기 위한 도면이다.2 is a diagram for explaining an output current level of a trimming circuit according to embodiments of the present invention.
도 2를 참조하면 그래프(20)는 제어 신호(S1)의 값을 가로축으로 하고, 출력 전류(I1_out)의 출력 전류 레벨을 세로축으로 한다. 제어 신호(S1)는 제어 신호(S1_1)의 값을 제1 비트, 제어 신호(S1_2)의 값을 제2 비트, 제어 신호(S1_3)의 값을 제3 비트로 하여 표현될 수 있다.Referring to FIG. 2, the graph 20 represents the value of the control signal S 1 as the horizontal axis and the output current level of the output current I 1_out as the vertical axis. The control signal (S 1) can be represented by 3 bits, the value of the control signal (S 1_1) value of a first bit, a control signal (S 1_2) the second bit, the control signal (S 1_3) the value of the .
도 2의 그래프(20)는 도 1a의 실시예 또는 도 1b의 실시예에 따라 설명될 수 있으나, 편의상 도 1a의 실시예를 기준으로 설명한다.The graph 20 of FIG. 2 may be described in accordance with the embodiment of FIG. 1A or the embodiment of FIG. 1B, but for convenience, the embodiment of FIG.
제어 신호(S1)가 "000"인 경우는 제1 제어 신호(S1_1)가 오프 레벨이고, 제2 제어 신호(S1_2)가 오프 레벨이고, 제3 제어 신호(S1_3)가 오프 레벨인 경우이다. 하지만 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 온 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 전류원(131)에 따르므로, I1에 해당한다.When the control signal S 1 is "000", the first control signal S 1_1 is off level, the second control signal S 1_2 is off level, and the third control signal S 1_3 is off level . However, since the third control signal S1_3 is inverted by the inverter 190, an on-level control signal is applied to the control terminal of the third switch SW1_3 . Therefore, the current level of the output current I 1_out corresponds to the
제어 신호(S1)가 "001"인 경우는 제1 제어 신호(S1_1)가 온 레벨이고, 제2 제어 신호(S1_2)가 오프 레벨이고, 제3 제어 신호(S1_3)가 오프 레벨인 경우이다. 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 온 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 전류원(111, 131)에 따르므로, 2I1에 해당한다.When the control signal S 1 is "001", the first control signal S 1_1 is on level, the second control signal S 1_2 is off level, and the third control signal S 1_3 is off level . Since the third control signal S 1_3 is inverted by the inverter 190, an on-level control signal is applied to the control terminal of the third switch SW 1_3 . Therefore, the current level of the output current I 1_out corresponds to 2 I 1 since it depends on the
제어 신호(S1)가 "010"인 경우는 제1 제어 신호(S1_1)가 오프 레벨이고, 제2 제어 신호(S1_2)가 온 레벨이고, 제3 제어 신호(S1_3)가 오프 레벨인 경우이다. 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 온 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 전류원(121, 131)에 따르므로, 3I1에 해당한다.When the control signal S 1 is "010", the first control signal S 1 _ 1 is off level, the second control signal S 1 _ 2 is on level, and the third control signal S 1 _ 3 is off level . Since the third control signal S 1_3 is inverted by the inverter 190, an on-level control signal is applied to the control terminal of the third switch SW 1_3 . Therefore, since the current level of the output current I 1_out depends on the
제어 신호(S1)가 "011"인 경우는 제1 제어 신호(S1_1)가 온 레벨이고, 제2 제어 신호(S1_2)가 온 레벨이고, 제3 제어 신호(S1_3)가 오프 레벨인 경우이다. 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 온 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 전류원(111, 121, 131)에 따르므로, 4I1에 해당한다.When the control signal S 1 is "011", the first control signal S 1_1 is on level, the second control signal S 1_2 is on level, and the third control signal S 1_3 is off level . Since the third control signal S 1_3 is inverted by the inverter 190, an on-level control signal is applied to the control terminal of the third switch SW 1_3 . Therefore, since the current level of the output current I 1_out depends on the
제어 신호(S1)가 "100"인 경우는 제1 제어 신호(S1_1)가 오프 레벨이고, 제2 제어 신호(S1_2)가 오프 레벨이고, 제3 제어 신호(S1_3)가 온 레벨인 경우이다. 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 오프 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 0에 해당한다.When the control signal S 1 is "100", the first control signal S 1 _ 1 is off level, the second control signal S 1 _ 2 is off level, and the third control signal S 1 _ 3 is on level . Since the third control signal S1_3 is inverted by the inverter 190, an off-level control signal is applied to the control terminal of the third switch SW1_3 . Therefore, the current level of the output current I 1_out corresponds to zero.
제어 신호(S1)가 "101"인 경우는 제1 제어 신호(S1_1)가 온 레벨이고, 제2 제어 신호(S1_2)가 오프 레벨이고, 제3 제어 신호(S1_3)가 온 레벨인 경우이다. 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 오프 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 전류원(111)에 따르므로, I1에 해당한다.When the control signal S 1 is "101", the first control signal S 1_1 is on level, the second control signal S 1_2 is off level, and the third control signal S 1_3 is on level . Since the third control signal S1_3 is inverted by the inverter 190, an off-level control signal is applied to the control terminal of the third switch SW1_3 . Therefore, the current level of the output current I 1_out corresponds to the
제어 신호(S1)가 "110"인 경우는 제1 제어 신호(S1_1)가 오프 레벨이고, 제2 제어 신호(S1_2)가 온 레벨이고, 제3 제어 신호(S1_3)가 온 레벨인 경우이다. 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 오프 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 전류원(121)에 따르므로, 2I1에 해당한다.When the control signal S 1 is "110", the first control signal S 1 _ 1 is off level, the second control signal S 1 _ 2 is on level, and the third control signal S 1 _3 is on level . Since the third control signal S1_3 is inverted by the inverter 190, an off-level control signal is applied to the control terminal of the third switch SW1_3 . Therefore, the current level of the output current I 1_out corresponds to 2 I 1 since it follows the
제어 신호(S1)가 "111"인 경우는 제1 제어 신호(S1_1)가 온 레벨이고, 제2 제어 신호(S1_2)가 온 레벨이고, 제3 제어 신호(S1_3)가 온 레벨인 경우이다. 제3 제어 신호(S1_3)는 인버터(190)에 의해 반전되므로 제3 스위치(SW1_3)의 제어 단자에는 오프 레벨의 제어 신호가 인가된다. 따라서 출력 전류(I1_out)의 전류 레벨은 전류원(111, 121)에 따르므로, 3I1에 해당한다.When the control signal S 1 is "111", the first control signal S 1_1 is on level, the second control signal S 1_2 is on level, and the third control signal S 1_3 is on level . Since the third control signal S1_3 is inverted by the inverter 190, an off-level control signal is applied to the control terminal of the third switch SW1_3 . Therefore, the current level of the output current I 1_out is dependent on the
복수의 전류원(111, 121, 131)의 도통 상태에 따른 복수의 조합은 스위치가 n 개일 때 2n 개가 된다. 따라서, 본 실시예에서는 스위치가 3 개이므로 복수의 조합은 8 개 존재한다. 이러한 8 개의 복수의 조합 중 출력 전류(I1_out)의 출력 전류 레벨이 0이 되는 경우와 4I1가 되는 경우의 2 개 조합을 제외한 나머지 6 개 조합은 다음과 같이 2 개 조합 마다 쌍을 이룬다.A plurality of combinations according to the conduction states of the plurality of
제어 신호(S1)가 "000"인 조합과 "101"인 조합에서 각각 출력 전류 레벨이 I1이 되고, 제어 신호(S1)가 "001"인 조합과 "110"인 조합에서 각각 출력 전류 레벨이 2I1이 되고, 제어 신호(S1)가 "010"인 조합과 "111"인 조합에서 각각 출력 전류 레벨이 3I1이 된다. The output current level is I 1 in the combination of the control signal S 1 of "000" and the combination of "101", and the combination of the control signal S 1 of "001" and the combination of "110" The output current level becomes 3I 1 in the combination of the current level of 2 I 1 and the combination of control signal S 1 of "010" and "111".
따라서, 예를 들어 제1 스위치(SW1_1)에 고장이 발생해 단락되더라도, 제어 신호(S1)가 "101"인 조합을 이용하여 출력 전류 레벨이 I1인 출력 전류(I1_out)를 출력하고, 제어 신호(S1)가 "001"인 조합을 이용하여 출력 전류 레벨이 2I1인 출력 전류(I1_out)를 출력하고, 제어 신호(S1)가 "111"인 조합을 이용하여 출력 전류 레벨이 3I1인 출력 전류(I1_out)를 출력할 수 있다.Therefore, even if a failure occurs in the first switch SW1_1 and is short-circuited, for example, the output current I1_out having the output current level I 1 is output using the combination of the control signal S 1 of "101" And outputs an output current I1_out having an output current level of 2I 1 by using a combination of the control signal S 1 of "001" and outputs the output current I 1_out using a combination of the control signal S 1 of "111" the current level 3I can output the first output current (I 1_out).
결론적으로 기존 트리밍 회로에 비해서 선택가능한 출력 전류 레벨의 폭은 좁을 수 있으나, 스위치 고장에 더욱 견고한 트리밍 회로를 제공할 수 있다.As a result, the selectable output current level width can be narrower than conventional trimming circuits, but a trimming circuit that is more robust against switch failures can be provided.
트리밍 회로는 외부의 제어 회로 또는 디지털 신호 처리기(Digital Signal Processor, DSP)에 의해 아래와 같이 제어될 수 있다.The trimming circuit can be controlled by an external control circuit or a digital signal processor (DSP) as follows.
우선 디지털 신호 처리기는 트리밍 회로(10a)가 위치한 또는 연결된 반도체 집적 회로에서 필요로 하는 출력 전류(I1_out)의 출력 전류 레벨을 결정할 수 있다.First, the digital signal processor can determine the output current level of the output current I1_out required in the semiconductor integrated circuit in which the
디지털 신호 처리기는 복수의 조합 중 결정된 출력 전류 레벨에 대응하는 적어도 2 개의 후보 조합을 찾을 수 있다. 복수의 조합은 전술한 바와 같이 복수의 전류원(111, 121, 131)의 도통 상태에 따른 조합이다. 적어도 2 개의 후보 조합이란 동일한 출력 전류 레벨의 출력 전류(I1_out)를 출력할 수 있는 서로 다른 조합을 의미한다. 예를 들어, 결정된 출력 전류 레벨이 I1인 경우 제어 신호(S1)가 "000"인 조합과 "101"인 조합이 후보 조합이 될 수 있다.The digital signal processor may find at least two candidate combinations corresponding to the determined output current level of the plurality of combinations. The plurality of combinations are combinations according to the conduction states of the plurality of
다음으로 디지털 신호 처리기는 적어도 2 개의 후보 조합 중 이용 불가능한 후보 조합을 제외시킬 수 있다. 예를 들어, 제1 스위치(SW1_1)의 단락 고장이 확인된 경우, 제어 신호(S1)가 "000"인 후보 조합은 사용할 수 없으므로 이를 제외시킬 수 있다.Next, the digital signal processor may exclude unavailable candidate combinations of at least two candidate combinations. For example, when a short-circuit failure of the first switch SW1_1 is confirmed, the candidate combination in which the control signal S 1 is "000" can not be used and can be excluded.
따라서, 디지털 신호 처리기는 나머지 후보 조합 중 하나인 제어 신호(S1)가 "101"인 조합을 선택하고, 이에 따라 복수의 전류원(111, 121, 131) 각각의 도통 상태를 제어할 수 있다. 예로 든 경우에서는 제1 스위치(SW1_1)가 온 상태(단락 상태)가 되고, 제2 및 제3 스위치(SW1_2, SW1_3)는 오프 상태가 될 것이다.Therefore, the digital signal processor can select a combination in which the control signal S 1 , which is one of the remaining candidate combinations, is "101 ", thereby controlling the conduction state of each of the plurality of
본 명세서에서는 3 개의 스위치를 구비한 트리밍 회로를 실시예로 들었으나, 스위치를 추가하여 선택가능한 출력 전류 레벨의 폭을 늘리거나 같은 출력 전류 레벨에 대응하는 다양한 조합을 추가할 수 있다.In the present specification, a trimming circuit having three switches is described as an embodiment, but it is possible to add switches to increase the width of the selectable output current level or to add various combinations corresponding to the same output current level.
지금까지 참조한 도면과 기재된 발명의 상세한 설명은 단지 본 발명의 예시적인 것으로서, 이는 단지 본 발명을 설명하기 위한 목적에서사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.It is to be understood that both the foregoing general description and the following detailed description of the present invention are illustrative and explanatory only and are intended to be illustrative of the invention and are not to be construed as limiting the scope of the invention as defined by the appended claims. It is not. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.
10a, 10b: 트리밍 회로
SW1_1, SW1_2, SW1_3: 스위치
TR1_1, TR1_2, TR1_3: 트랜지스터
110a, 120a, 130a, 110b, 120b, 130b: 암
111, 121, 131: 전류원
190: 인버터10a and 10b: a trimming circuit
SW 1_1 , SW 1_2 , SW 1_3 : Switch
TR1_1 , TR1_2 , TR1_3 : transistor
110a, 120a, 130a, 110b, 120b, 130b:
111, 121, 131: current source
190: Inverter
Claims (14)
상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제2 스위치 및 제2 전류 레벨의 제2 전류원을 포함하고, 상기 제1 암과 병렬인 제2 암; 및
상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제3 스위치 및 제3 전류 레벨의 제3 전류원을 포함하고, 상기 제1 암 및 상기 제2 암과 병렬인 제3 암을 포함하고,
상기 제1 스위치, 상기 제2 스위치, 및 상기 제3 스위치의 온오프 상태에 따라 상기 제2 노드의 출력 전류 레벨이 결정되고,
상기 제1 전류 레벨과 상기 제3 전류 레벨은 서로 동일하며,
상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨과 상이한,
트리밍 회로.A first arm including a first switch connected in series between a first node and a second node and a first current source of a first current level;
A second switch including a second switch connected in series between the first node and the second node and a second current source of a second current level, the second arm parallel to the first arm; And
A third switch connected in series between the first node and the second node and a third current source of a third current level, the third arm being in parallel with the first arm and the second arm,
The output current level of the second node is determined according to the ON / OFF state of the first switch, the second switch, and the third switch,
Wherein the first current level and the third current level are equal to each other,
The second current level being different from the first current level and the third current level,
Trimming circuit.
상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨보다 높은,
트리밍 회로.The method according to claim 1,
Wherein the second current level is higher than the first current level and the third current level,
Trimming circuit.
상기 제3 스위치의 제어 단자에 연결된 인버터를 더 포함하는,
트리밍 회로.The method of claim 3,
Further comprising an inverter coupled to a control terminal of the third switch,
Trimming circuit.
상기 제1 노드에 연결된 전압원을 더 포함하는,
트리밍 회로.5. The method of claim 4,
Further comprising a voltage source coupled to the first node,
Trimming circuit.
상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제2 트랜지스터 및 제2 전류 레벨의 제2 전류원을 포함하고, 상기 제1 암과 병렬인 제2 암; 및
상기 제1 노드 및 상기 제2 노드 사이에 직렬로 연결된 제3 트랜지스터 및 제3 전류 레벨의 제3 전류원을 포함하고, 상기 제1 암 및 상기 제2 암과 병렬인 제3 암을 포함하고,
상기 제1 트랜지스터, 상기 제2 트랜지스터, 및 상기 제3 트랜지스터의 온오프 상태에 따라 상기 제2 노드의 출력 전류 레벨이 결정되고,
상기 제1 전류 레벨과 상기 제3 전류 레벨은 서로 동일하며,
상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨과 상이한,
트리밍 회로.A first arm comprising a first transistor connected in series between a first node and a second node and a first current source of a first current level;
A second arm comprising a second transistor connected in series between the first node and the second node and a second current source of a second current level, the second arm parallel to the first arm; And
A third transistor coupled in series between the first node and the second node and a third current source of a third current level, the third arm being in parallel with the first arm and the second arm,
The output current level of the second node is determined according to the on / off state of the first transistor, the second transistor, and the third transistor,
Wherein the first current level and the third current level are equal to each other,
The second current level being different from the first current level and the third current level,
Trimming circuit.
상기 제2 전류 레벨은 상기 제1 전류 레벨 및 상기 제3 전류 레벨보다 높은,
트리밍 회로.The method according to claim 6,
Wherein the second current level is higher than the first current level and the third current level,
Trimming circuit.
상기 제3 트랜지스터가 온 상태가 되는 제어 전압의 극성은 상기 제1 트랜지스터 및 상기 제2 트랜지스터가 온 상태가 되는 제어 전압의 극성과 반대인,
트리밍 회로.9. The method of claim 8,
The polarity of the control voltage for turning on the third transistor is opposite to the polarity of the control voltage for turning on the first transistor and the second transistor,
Trimming circuit.
상기 제1 노드에 연결된 전압원을 더 포함하는,
트리밍 회로.10. The method of claim 9,
Further comprising a voltage source coupled to the first node,
Trimming circuit.
상기 출력 전류의 출력 전류 레벨을 결정하는 단계;
상기 복수의 조합 중 상기 출력 전류 레벨에 대응하는 적어도 2 개의 후보 조합을 찾는 단계;
상기 적어도 2 개의 후보 조합 중 이용 불가능한 후보 조합을 제외시키는 단계; 및
나머지 후보 조합 중 하나를 선택하여 상기 복수의 전류원 각각의 도통 상태를 제어하는 단계를 포함하는
트리밍 회로의 제어 방법.A trimming circuit control method for outputting an output current by using a plurality of combinations according to conduction states of a plurality of current sources,
Determining an output current level of the output current;
Finding at least two candidate combinations corresponding to the output current level among the plurality of combinations;
Removing unavailable candidate combinations of the at least two candidate combinations; And
And selecting one of the remaining candidate combinations to control the conduction state of each of the plurality of current sources
A method of controlling a trimming circuit.
상기 복수의 전류원 중 적어도 2 개의 전류원의 전류 레벨이 서로 동일한,
트리밍 회로의 제어 방법.12. The method of claim 11,
Wherein at least two current sources of the plurality of current sources have the same current level,
A method of controlling a trimming circuit.
상기 복수의 전류원 중 상기 적어도 2 개의 전류원을 제외한 적어도 1 개의 전류원의 전류 레벨은 상기 적어도 2 개의 전류원의 전류 레벨과 상이한,
트리밍 회로의 제어 방법.13. The method of claim 12,
Wherein a current level of at least one current source excluding the at least two current sources among the plurality of current sources is different from a current level of the at least two current sources,
A method of controlling a trimming circuit.
상기 적어도 1 개의 전류원의 전류 레벨은 상기 적어도 2 개의 전류원의 전류 레벨보다 높은,
트리밍 회로의 제어 방법.14. The method of claim 13,
Wherein the current level of the at least one current source is higher than the current level of the at least two current sources,
A method of controlling a trimming circuit.
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Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010013799A1 (en) | 2000-01-19 | 2001-08-16 | Zhenhua Wang | Circuit for voltage level detection |
JP2004506372A (en) | 2000-08-03 | 2004-02-26 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | Self-trimming current source and method for switched current source DAC |
US20140300292A1 (en) * | 2013-04-08 | 2014-10-09 | Dialog Semiconductor Gmbh | Programmable current source with optimized compliance region for efficient backlighting in portable applications |
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- 2016-04-20 KR KR1020160048263A patent/KR101794871B1/en active IP Right Grant
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20010013799A1 (en) | 2000-01-19 | 2001-08-16 | Zhenhua Wang | Circuit for voltage level detection |
JP2004506372A (en) | 2000-08-03 | 2004-02-26 | イノベイティブ・テクノロジー・ライセンシング・エルエルシー | Self-trimming current source and method for switched current source DAC |
US20140300292A1 (en) * | 2013-04-08 | 2014-10-09 | Dialog Semiconductor Gmbh | Programmable current source with optimized compliance region for efficient backlighting in portable applications |
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