KR101709029B1 - Method For Semiconductor Device Packaging With A Die To Interposer Wafer First Bond - Google Patents

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KR101709029B1
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마이클 쥐. 켈리
로날드 패트릭 휴모엘러
도원철
데이비드 존 하이너
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앰코 테크놀로지 인코포레이티드
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Abstract

다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키지를 이한 방법 및 시스템이 개시되며, 인터포저 웨이퍼에 전자 디바이스들을 포함하는 다수의 반도체 다이를 본딩하고, 다수의 반도체 다이와 인터포저 웨이퍼의 사이에 언더필 물질을 적용하는 것을 포함할 수 있다. 몰드 물질은 다수의 반도체 다이를 인캡슐레이션하기 위해 적용될 수 있다. 인터포저 웨이퍼는 관통 실리콘 비아(through-silicon-vias, TSVs)를 노출시키기 위해 박화(thinning)될 수 있고, 금속 컨택들이 노출된 TSV에 적용될 수 있다. 인터포저 웨이퍼는 반도체 다이와 인터포저 다이를 포함하는 어셈블리들을 생성하기 위해 싱귤레이션될 수 있다. 다이는 접착 필름을 이용하여 인터포저 웨이퍼 상에 위치될 수 있다. 인터포저 웨이퍼는 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법(sawing technique) 및 플라스마 에칭 프로세스를 이용하여 싱귤레이션될 수 있다. 다이는 매스 리플로우 또는 열 압착 프로세스를 이용하여 인터포저 웨이퍼에 본딩될 수 있다.Disclosed are a method and system for a semiconductor device package having a die-to-interposer wafer primary bond, comprising bonding a plurality of semiconductor dies including electronic devices to an interposer wafer, bonding the semiconductor die to the underfill Lt; RTI ID = 0.0 > material. ≪ / RTI > The mold material may be applied to encapsulate a plurality of semiconductor die. Interposer wafers can be thinned to expose through-silicon-vias (TSVs) and can be applied to exposed TSV metal contacts. The interposer wafer may be singulated to produce assemblies including semiconductor die and interposer die. The die may be positioned on the interposer wafer using an adhesive film. Interposer wafers may be singulated using one or more laser cutting processes, reactive ion etching, sawing techniques, and plasma etching processes. The die may be bonded to the interposer wafer using a mass reflow or thermo-compression process.

Description

다이 대 인터포저 웨이퍼 일차 본드를 구비한 반도체 디바이스 패키징을 위한 방법{Method For Semiconductor Device Packaging With A Die To Interposer Wafer First Bond}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a method for packaging a semiconductor device having a die-to-interposer wafer primary bond,

본 출원은 2012년 11월 15일에 출원된 미국 출원 번호 13/678,046(대리인 포대 번호 25032US01), 2012년 11월 15일에 출원된 미국 출원 번호 13/678,058(대리인 포대 번호 25031US01) 및 2012년 11월 15일에 출원된 미국 출원 번호 13/678,012(대리인 포대 번호 25963US01)를 참조한다. 앞에서 인용된 출원들은 그 전체로서 참조에 의해 여기 포함된다.This application is related to U.S. Serial No. 13 / 678,046, Attorney Docket No. 25032US01, filed on November 15, 2012, U.S. Serial No. 13 / 678,058, Attorney Docket No. 25031US01, filed on November 15, 2012, U.S. Serial No. 13 / 678,012 (Attorney Docket No. 25963US01), filed on May 15th. The above-cited applications are hereby incorporated by reference in their entirety.

본 발명의 일부 실시예들은 반도체 칩 패키징에 관한 것이다. 특히, 본 발명의 일부 실시예들은 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지를 위한 방법 및 시스템에 관한 것이다.Some embodiments of the present invention relate to semiconductor chip packaging. In particular, some embodiments of the present invention are directed to a method and system for a semiconductor device package having a die-to-interposer wafer primary bond.

반도체 패키징은 집적 회로 또는 칩들을 물리적 충격 및 외부 스트레스로부터 보호한다. 또한, 이것은 칩에서 발생한 열을 효율적으로 제거하기 위해 열 전도 경로를 제공할 수 있고, 예를 들어 인쇄 회로 기판과 같은 다른 구성들에 대한 전기적인 연결을 제공할 수 있다. 반도체 패키징에 사용되는 물질들은 일반적으로 세라믹 또는 플라스틱을 포함하고, 특히 폼 팩터(form-factors)는 세라믹 플랫 팩(ceramic flat packs)과 듀얼 인라인 패키지(dual in-line package)로부터 핀 그리드 어레이(pin grid arrays) 및 리드리스 칩 캐리어 패키지(leadless chip carrier packages)로 진보하여 왔다.Semiconductor packaging protects integrated circuits or chips from physical shock and external stress. It may also provide a thermal conduction path to efficiently remove heat generated in the chip and may provide an electrical connection to other configurations such as, for example, a printed circuit board. Materials used in semiconductor packaging typically include ceramics or plastics, and in particular, form-factors are formed from ceramic flat packs and dual in-line packages to pin grid arrays (pins) grid arrays, and leadless chip carrier packages.

종래 및 일반적인 접근들의 추가적인 한정 및 단점들은 기술 분야에서 지식을 갖는 사람에게 도면을 참조하여 본 출원의 이하에서 제시되듯이 본 발명과 이러한 시스템의 비교를 통해 명확하게 될 것이다.Additional limitations and disadvantages of conventional and conventional approaches will become apparent to those skilled in the art from a comparison of such systems with the present invention as set forth below in the present application with reference to the drawings.

본 발명의 일부 실시예들은 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지를 위한 방법 및 시스템에 관한 것이다.Some embodiments of the present invention are directed to a method and system for a semiconductor device package having a die-to-interposer wafer primary bond.

발명의 일부 양상들은 인터포저 웨이퍼에 전자 디바이스들을 포함하는 다수의 반도체 다이를 본딩하고, 다수의 반도체 다이와 인터포저 웨이퍼의 사이에 언더필 물질을 적용하는 것을 포함할 수 있다. 몰드 물질은 다수의 반도체 다이를 인캡슐레이션하기 위해 적용될 수 있다. 인터포저 웨이퍼는 관통 실리콘 비아(through-silicon-vias, TSVs)를 노출시키기 위해 박화(thinning)될 수 있고, 금속 컨택들이 노출된 TSV에 적용될 수 있다. 인터포저 웨이퍼는 각각이 하나 또는 이상의 다수의 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 만들기 위해 싱귤레이션될 수 있다. 하나 또는 이상의 다수의 어셈블리들은 하나 또는 이상의 패키징 기판에 본딩될 수 있다. 다수의 다이는 접착 필름을 이용하여 본딩을 위해 인터포저 웨이퍼 상에 위치될 수 있다. 인터포저 웨이퍼는 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법(sawing technique), 플라스마 에칭 프로세스를 이용하여 싱귤레이트될 수 있다. 언더필 물질은 캐필러리 언더필 프로세스를 이용하여 적용될 수 있다. 다수의 반도체 다이는 매스 리플로우 프로세스(mass reflow process) 또는 열 압착 프로세스를 이용하여 적용될 수 있다. 몰드 물질은 폴리머를 포함할 수 있다. 하나 또는 이상의 추가적인 다이는 다수의 반도체 다이를 결합하기 위한 마이크로 범프를 포함할 수 있다.Some aspects of the invention may include bonding a plurality of semiconductor die comprising electronic devices to an interposer wafer and applying an underfill material between the plurality of semiconductor die and the interposer wafer. The mold material may be applied to encapsulate a plurality of semiconductor die. Interposer wafers can be thinned to expose through-silicon-vias (TSVs) and can be applied to exposed TSV metal contacts. Interposer wafers may each be singulated to produce a plurality of assemblies each comprising one or more semiconductor dies and an interposer die. One or more of the plurality of assemblies may be bonded to one or more packaging substrates. A plurality of die may be positioned on the interposer wafer for bonding using an adhesive film. The interposer wafer may be singulated using one or more of a laser cutting process, a reactive ion etching, a sawing technique, and a plasma etching process. The underfill material may be applied using a capillary underfill process. A plurality of semiconductor dies may be applied using a mass reflow process or a thermocompression process. The mold material may comprise a polymer. One or more additional dies may include microbumps for coupling multiple semiconductor dies.

본 발명은 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지를 위한 방법 및 시스템을 제공한다.The present invention provides a method and system for a semiconductor device package having a die-to-interposer wafer primary bond.

도 1a는 발명의 일 실시예에 따른 다이 대 웨이퍼 일차 본드를 구비한 집적 회로 패키지를 도시한 개략도이다.
도 1b는 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 및 스택된 다이를 구비한 집적 회로 패키지를 도시한 개략도이다.
도 1c 내지 도 1e는 본 발명의 일 실시예에 따른 접착 필름을 사용한 다수개 다이 본딩을 위한 예시적 단계들을 도시한 것이다.
도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 구조에서 예시적인 단계들을 도시한 것이다.
도 3은 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 프로세스에서 예시적인 단계들을 도시한 개략도이다.
도 4는 본 발명의 일 실시예에 따른 기계적 평탄화 장치를 도시한 다이어그램이다.
도 5는 본 발명의 일 실시예에 따른 진공 평탄화 장치를 도시한 다이어그램이다.
도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 대규모 백사이드 범프를 구비한 웨이퍼를 디본딩(debonding)하기 위한 예시적인 단계들을 도시한 것이다.
도 7은 본 발명의 일 실시예에 따른 패턴된 언더필층을 사용한 다이 본딩을 도시한 다이어그램이다.1A is a schematic diagram illustrating an integrated circuit package having a die-to-wafer primary bond in accordance with one embodiment of the invention.
1B is a schematic diagram illustrating an integrated circuit package having a die-to-interposer wafer primary bond and a stacked die in accordance with an embodiment of the invention.
Figures 1C-1E illustrate exemplary steps for multiple die bonding using an adhesive film in accordance with one embodiment of the present invention.
2A-2F illustrate exemplary steps in a die-to-interposer wafer primary bond structure in accordance with an embodiment of the invention.
Figure 3 is a schematic diagram illustrating exemplary steps in a die-to-interposer wafer primary bond process in accordance with one embodiment of the present invention.
4 is a diagram illustrating a mechanical planarization apparatus according to an embodiment of the present invention.
5 is a diagram illustrating a vacuum leveling apparatus according to an embodiment of the present invention.
6A-6E illustrate exemplary steps for debonding a wafer with a large backside bump in accordance with one embodiment of the present invention.
7 is a diagram illustrating die bonding using a patterned underfill layer in accordance with an embodiment of the present invention.

도 1a는 본 발명의 일 실시예에 따른 다이 대 웨이퍼 일차 본드를 구비한 집적 회로 패키지를 도시한 개략도이다. 도 1을 참조하면, 다이(101), 패키징 기판(103), 수동 디바이스(105), 인터포저(107), 솔더볼(111), 리드(113) 및 열적 인터페이스 물질(thermal interface material, 118)을 포함하는 패키지(100)가 개시된다.1A is a schematic diagram illustrating an integrated circuit package having a die-to-wafer primary bond in accordance with one embodiment of the present invention. 1, a die 101, a packaging substrate 103, a passive device 105, an interposer 107, a solder ball 111, a lid 113, and a thermal interface material 118 A package 100 including the same is disclosed.

다이(101)는 하나 또는 이상의 반도체 웨이퍼로부터 분리된 집적 회로 다이를 포함한다. 다이(101)는 예를 들어, 디지털 신호 프로세서(DSPs), 네트워크 프로세서, 전력 매니지먼트 유닛, 오디오 프로세서, RF 회로, 무선 베이스밴드 시스템-온-칩(SoC) 프로세서, 센서 및 특수 용도의 집적 회로와 같은 전기 회로를 포함할 수 있다. 또한, 다이(101)는 다이(101) 내에서 회로 사이의 전기적 컨택을 제공하기 위한 마이크로 범프(109)와 인터 포저(107)의 표면 상에 컨택 패드를 포함할 수 있다.Die 101 includes an integrated circuit die separated from one or more semiconductor wafers. Die 101 may be, for example, a digital signal processor (DSPs), a network processor, a power management unit, an audio processor, an RF circuit, a wireless baseband system-on- And may include the same electrical circuit. The die 101 may also include contact pads on the surfaces of the interposer 107 and the microbumps 109 to provide electrical contact between the circuits within the die 101.

인터포저(107)는 인터포저(107)의 일면으로부터 반대면까지 전기적 도전 경로를 제공하는 관통 실리콘 비아(TSVs)를 구비하는 실리콘 웨이퍼와 같은 반도체 웨이퍼를 포함할 수 있다. 인터포저(107)는 패키징 기판(103)에 대해 전기적 및 기계적 컨택을 형성하기 위한 백사이드 범프(117)를 더 포함할 수 있다. 다른 예시적인 시나리오에서, 인터포저(107)는 예를 들어 500 x 500 mm의 차원 상에서 대형 패널 포맷을 가능하게 할 수 있는 유리 또는 유기 라미네이트 물질을 포함할 수 있다.The interposer 107 may include a semiconductor wafer, such as a silicon wafer, having through silicon vias (TSVs) that provide an electrically conductive path from one side of the interposer 107 to the opposite side. The interposer 107 may further include a backside bump 117 for forming electrical and mechanical contacts to the packaging substrate 103. In another exemplary scenario, the interposer 107 may comprise a glass or organic laminate material capable of enabling a large panel format, for example, at a dimension of 500 x 500 mm.

패키징 기판(103)은 인터포저(107), 다이(101), 수동 디바이스(105) 및 리드(lid, 103)에 대한 기계적인 지지 구조를 포함할 수 있다. 패키징 기판(103)은 예를 들어, 외부 디바이스와 회로에 대한 전기적 컨택을 제공하기 위해 하면 상에 솔더볼(111)을 포함할 수 있다. 패키징 기판(103)은 인터포저(107) 상에 백사이드 범프(117)를 수용하기 위해 구성된 패드를 통해 솔더볼로부터 다이(101)까지 도전 경로를 제공하기 위해 비도전성 물질에서 도전성 트레이스(conductive traces)를 포함할 수 있다. 추가적으로, 패키징 기판(103)은 솔더볼(111)을 수용하기 위한 패드(119)를 포함할 수 있다. 패드(119)는 패키징 기판(103)과 솔더볼(111)의 사이에서 적절한 전기적 및 기계적 컨택을 제공하기 위해 예를 들어, 하나 또는 이상의 언더 범프 메탈을 포함할 수 있다.The packaging substrate 103 may include a mechanical support structure for the interposer 107, the die 101, the passive device 105 and the lid 103. The packaging substrate 103 may include solder balls 111 on the bottom surface to provide electrical contact to external devices and circuits, for example. The packaging substrate 103 includes conductive traces in the non-conductive material to provide a conductive path from the solder balls to the die 101 via pads configured to receive the backside bumps 117 on the interposer 107 . In addition, the packaging substrate 103 may include a pad 119 for receiving the solder ball 111. [ The pad 119 may include, for example, one or more under bump metals to provide appropriate electrical and mechanical contact between the packaging substrate 103 and the solder ball 111. [

수동 디바이스(105)는 다이(101)에서 디바이스 및 회로에 대해 기능을 제공할 수 있는 예를 들어, 저항, 커패시터 및 인덕터와 같은 전기 디바이스들을 포함할 수 있다. 수동 디바이스(105)는 고가의 커패시터 또는 인덕터처럼 다이(101) 내 집적 회로들에서 집적되기 어려운 디바이스들을 포함할 수 있다. 다른 예시적 시나리오에서, 수동 디바이스(105)는 다이(101)에 대해 하나 또는 이상의 클럭 신호를 제공하기 위한 하나 또는 이상의 크리스탈 오실레이터를 포함할 수 있다.The passive device 105 may include electrical devices, such as resistors, capacitors, and inductors, that may provide functionality for the devices and circuits in the die 101. The passive device 105 may include devices that are difficult to integrate in integrated circuits in the die 101, such as expensive capacitors or inductors. In other exemplary scenarios, passive device 105 may include one or more crystal oscillators for providing one or more clock signals to die 101.

리드(lid, 113)는 라드(110)와 패키징 기판(103)에 의해 정의된 캐비티 내에서 디바이스에 대한 밀봉을 제공할 수 있다. 열적 인터페이스는 접착제로서 동작할 수 있는 열적 인터페이스 물질(118)을 통해 다이(101)의 외부로 리드(113)에 열 전달을 위해 생성될 수 있다. The lid 113 may provide a seal for the device within the cavity defined by the rod 110 and the packaging substrate 103. The thermal interface may be generated for heat transfer to the lead 113 outside the die 101 via the thermal interface material 118 which may operate as an adhesive.

일 예시의 시나리오에서, 패키지(100)는 인터포저가 여전히 인터포저 다이의 전체 웨이퍼의 부분일 때 인터포저(107)에 대해 다이(101)를 일차 본딩함으로써 제조될 수 있고, 매스 리플로우 또는 열 압착 프로세스를 이용하여 본딩될 수 있다. 부착된 다이(101)를 구비한 인터포저 웨이퍼는 이후 조립을 위해 처리될 수 있다. 예를 들어, 인터포저 웨이퍼는 박화(thinning)될 수 있고, 백사이드 범프(117)가 형성될 수 있다. 또한, 인터포저 웨이퍼에서 개별적인 인터포저 다이 상에 다이(101)를 인캡슐레이션하기 위해 이용되는 몰드 프로세스의 이전에 캐필러리 언더필 물질은 다이(101)와 인터포저의 사이에 위치할 수 있다.In one exemplary scenario, package 100 may be fabricated by first bonding die 101 to interposer 107 when the interposer is still part of the entire wafer of interposer die, and mass reflow or heat Can be bonded using a compression process. The interposer wafer with the attached die 101 can then be processed for assembly. For example, the interposer wafer may be thinned and a backside bump 117 may be formed. In addition, the capillary underfill material prior to the mold process used to encapsulate the die 101 on a separate interposer die in the interposer wafer may be located between the die 101 and the interposer.

다이(101)와 인터포저 웨이퍼를 포함하는 어셈블리는 싱귤레이트될 수 있고, 싱귤레이트된 어셈블리는 다음으로 매스 플로우 또는 열 압착 중 하나를 이용하여 패키징 기판(103)에 본딩될 수 있다. 리드(113)는 밀봉을 제공하고 회로를 외부 환경으로부터 보호하기 위해 본딩된 어셈블리에 위치될 수 있다. 최종적으로, 적절한 전기적 연결이 이루어졌는지 단락 또는 개방된 회로가 없는지 증명하기 위해 전기적 테스트가 본딩 프로세스에 후속하여 수행될 수 있다.The assembly comprising the die 101 and the interposer wafer may be singulated and the singulated assembly may then be bonded to the packaging substrate 103 using either mass flow or thermocompression bonding. Lead 113 may be positioned in the bonded assembly to provide a seal and protect circuitry from the external environment. Finally, an electrical test may be performed subsequent to the bonding process to verify that a proper electrical connection has been made, or that there is no shorted or open circuit.

도 1b는 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본드 및 스택된 다이를 구비한 집적 회로 패키지를 도시한 개략도이다. 도 1b를 참조하면, 다이(101), 패키징 기판(103), 수동 디바이스(105), 인터포저(107), 다이나믹 랜덤 억세스 메모리(DRAM)(121)의 스택을 포함하는 패키지(150)가 도시된다. 다이(101), 패키징 기판(103), 수동 디바이스(105) 및 인터포저(107)는 예를 들어 대략적으로 도 1a에 대하여 설명된 대로일 수 있으며, 다만 다른 다이(101) 및 DRAM(121)의 스택에 대한 전기적인 전도도에서 차이가 있을 수 있다.1B is a schematic diagram illustrating an integrated circuit package having a die-to-interposer wafer primary bond and a stacked die in accordance with one embodiment of the present invention. 1B, a package 150 including a stack of a die 101, a packaging substrate 103, a passive device 105, an interposer 107, a dynamic random access memory (DRAM) 121, do. The die 101, the packaging substrate 103, the passive device 105 and the interposer 107 may be, for example, substantially as described with respect to FIG. 1A, Lt; RTI ID = 0.0 > conductivity. ≪ / RTI >

DRAM(121)은 다이(101) 내에서 또는 패키지(150)에 대한 외부에서 회로를 위해 고밀도 메모리를 제공하기 위한 다이의 스택을 포함할 수 있다. DRAM(121)은 반대로(front-to-back) 스택될 수 있으며, 따라서 개별적인 다이의 사이에 전기 전도도를 제공하기 위한 TSV들을 포함한다.The DRAM 121 may comprise a stack of die for providing a high density memory for the circuit in the die 101 or external to the package 150. DRAM 121 can be stacked in a front-to-back fashion and thus includes TSVs to provide electrical conductivity between individual dies.

예시적인 시나리오에서, 패키지(150)는 여전히 웨이퍼 형태에 있을 때, 예를 들어 개별적인 인터포저 다이로 싱귤레이션 되기 전에 인터포저(107)에 대해 다이(101)와 DRAM(121)을 일차 본딩함으로써 제조될 수 있다. 다이(101) 및 DRAM(121)은 매스 리플로우 또는 열 압착 프로세스를 이용하여 본딩될 수 있다. 인터포저 웨이퍼 및 본딩된 다이는 패키징 기판(103)에 본딩되기 전에 개별적인 기능적인 다이/인터포저 다이 어셈블리들로 싱귤레이션될 수 있다. 또한, 캐필러리 언더필 프로세스가 기계적 및 절연 목적을 위해 본딩 프로세스에 후속할 수 있다. 전기적 테스트가 적절한 전기적 연결이 이루어졌는지 단락 또는 개방회로가 없는지 증명하기 위해 본딩 프로세스를 후속하여 수행될 수 있다.In an exemplary scenario, the package 150 may be fabricated by first bonding the die 101 and the DRAM 121 to the interposer 107 prior to being singulated, e.g., in a separate interposer die, . The die 101 and the DRAM 121 may be bonded using a mass reflow or thermal compression process. The interposer wafer and the bonded die may be singulated into individual functional die / interposer die assemblies before being bonded to the packaging substrate 103. In addition, the capillary underfill process can follow the bonding process for mechanical and isolation purposes. The electrical test can be performed following the bonding process to verify that the proper electrical connection has been made or that there is no short circuit or open circuit.

도 1c 내지 도 1e는 본 발명의 일 실시예에 따른 접착 필름을 이용한 다수의 다이를 본딩하기 위한 예시적인 단계들을 도시한다. 도 1c를 참조하면, 다수의 다이(121) 및 접착층(129)가 도시된다. 다수의 다이(121) 각각은 다른 다이에 대한 다음 본딩을 위해 금속 인터커넥트(123)를 포함할 수 있다. 다른 예시적인 시나리오에서, 금속 인터커넥트(123)는 예를 들어, 마이크로 범프 또는 구리 필러를 포함할 수 있다.Figures 1C-IE illustrate exemplary steps for bonding a plurality of dies using an adhesive film according to one embodiment of the present invention. Referring to FIG. 1C, a plurality of die 121 and adhesive layer 129 are shown. Each of the plurality of dies 121 may include a metal interconnect 123 for subsequent bonding to the other die. In another exemplary scenario, the metal interconnect 123 may include, for example, a microbump or a copper filler.

접착 필름(129)은 예를 들면, 도 1c에 도시된 것처럼, 다수의 다이(121)에 본딩될 수 있는 접착 테이프를 포함할 수 있다. 접착 필름(129)은 웨이퍼 내에서 다수의 다이를 다른 다이에 부착하기 위한 임시적인 접착제일 수 있다. 예를 들어, 인터포저(127)는 개별적인 인터포저 다이의 웨이퍼를 포함할 수 있다(인터포저(127)가 "인터포저 웨이퍼"를 포함하는 경우). 도 1c는 3개의 다이로 구성된 다수의 다이(121)를 도시하나, 더 많거나 더 적은 다이(하나의 다이 포함)도 역시 가능하며 고려될 수 있다.The adhesive film 129 may include an adhesive tape that can be bonded to a plurality of dies 121, for example, as shown in Fig. 1C. The adhesive film 129 may be a temporary adhesive for attaching a plurality of dies to another die within the wafer. For example, the interposer 127 may comprise a wafer of a separate interposer die (if the interposer 127 includes an "interposer wafer"). 1C shows a plurality of dies 121 consisting of three dies, but more or fewer dies (including one die) are also possible and can be considered.

선택적인 언더필 물질(125)은 접착 필름(129)을 이용하여 인터포저(127)에 다수의 다이(121)를 본딩하기 전에 도 1d에서 언더필 물질(125)에 의해 도시된 것처럼, 인터포저 웨이퍼(127) 상에 위치될 수 있다. 언더필 물질(125)은 예를 들어 열 압착 본딩 프로세스를 위한 것일 수 있고, 이후의 열 압착 본딩 프로세스 동안 스냅 큐어(snap cure)를 통해 순간적인 언더필을 허용할 수 있다. 이것은 다이(121) 각각을 위한 개별적인 위치 및 언더필 프로세스와 비교할 때, 싱글 언더필 프로세스가 다수의 다이(121)를 위해 사용될 수 있기 때문에 본딩 수율을 향상시킬 수 있다. 다수의 다이(121)는 상부를 향하도록 위치하여, 금속 인터커넥트(123)가 수용하는 다이에 연결될 수 있다.The optional underfill material 125 may be applied to the interposer wafer 127 as shown by the underfill material 125 in Figure ID prior to bonding the plurality of dies 121 to the interposer 127 using the adhesive film 129. [ 127). ≪ / RTI > The underfill material 125 may be for example a thermal bonding bonding process and may allow instantaneous underfilling through a snap cure during a subsequent thermal bonding bonding process. This can improve the bonding yield as a single underfill process can be used for multiple dies 121 as compared to the individual locations for each die 121 and the underfill process. The plurality of dies 121 may be oriented upwardly and connected to a die that the metal interconnect 123 receives.

접착 필름(129) 상의 다수의 다이(121)는 도 1d 및 도 1e에 도시된 것처럼, 인터포저(127) 상에 위치될 수 있고, 접착 필름(129) 상에서 다수의 다이(121)의 초기 위치는 인터포저(127)와 함께 다수의 다이(121)의 이격(spacing) 및 정렬(alignment)의 미세한 제어를 가능하게 할 수 있다. 인터포저(127)는 금속 인터커넥트(123)를 수용하기 위한 금속 패드(131)를 포함할 수 있다. 일단 다수의 다이(121)가 인터포저(127) 상에 위치되면, 열 압착 공정이 금속 인터커넥트(123) 및 금속 패드(131) 사이에서 적절한 전기적 및 기계적 본딩을 위해 수행될 수 있다. 일단 본딩이 되면, 도 1e에 도시된 구조를 도출하도록 접착 필름(129)은 제거될 수 있다.A plurality of dies 121 on the adhesive film 129 can be positioned on the interposer 127 as shown in Figures 1D and 1E, May enable fine control of the spacing and alignment of the plurality of die 121 with the interposer 127. The interposer 127 may include a metal pad 131 for receiving the metal interconnect 123. Once a plurality of dies 121 are positioned on the interposer 127, a thermal compression process may be performed for proper electrical and mechanical bonding between the metal interconnect 123 and the metal pads 131. Once bonded, the adhesive film 129 can be removed to yield the structure shown in Figure IE.

도 2a 내지 도 2f는 본 발명의 일 실시예에 따른 다이 대 웨이퍼 일차 본드 구조에서 예시적인 단계들을 도시한다. 도 2a를 참조하면, 인터포저 웨이퍼(201) 및 다수의 다이(203A-203C)가 도시되어 있다. 다이(203A-203C)는 하나 또는 이상의 반도체 웨이퍼로부터 분리된 직접회로 다이를 포함할 수 있다. 다이(203A-203C)는 예를 들어, 디지털 신호 프로세서(DSPs), 네트워크 프로세서, 전력 매니지먼트 유닛, 오디오 프로세서, RF 회로, 무선 베이스밴드 시스템-온-칩(SoC) 프로세서, 센서 및 특수 용도의 집적 회로와 같은 전기 회로를 포함할 수 있다. 또한, 다이(203A-203C)는 다이(203A-203C)에서 회로와 인터포저 웨이퍼(201)의 표면 상의 전면 패드(209)의 사이에서 전기적 컨택을 제공하기 위한 마이크로 범프(205)를 포함할 수 있다.2A-2F illustrate exemplary steps in a die-to-wafer primary bond structure in accordance with an embodiment of the invention. Referring to Fig. 2A, an interposer wafer 201 and a plurality of dies 203A-203C are shown. Dies 203A-203C may include integrated circuit die separate from one or more semiconductor wafers. The die 203A-203C may be, for example, a digital signal processor (DSPs), a network processor, a power management unit, an audio processor, an RF circuit, a wireless baseband system- Circuitry, and the like. The dice 203A-203C may also include microbumps 205 for providing electrical contact between the circuit and the front pads 209 on the surface of the interposer wafer 201 at the die 203A-203C. have.

인터포저 웨이퍼(201)는 다수의 개별적인 인터포저 다이를 포함할 수 있고, 그 각각은 다이(203A-203C)와 같은 하나 또는 이상의 다이에 결합될 수 있다. 인터포저 웨이퍼(201)는 다이(203A-203C)에 전기적 컨택을 제공하기 위한 전면 패드(209)를 역시 포함할 수 있다. 또한, 인터포저 웨이퍼(201)는 일단 인터포저 웨이퍼(201)가 박화(thinning)되면, 인터포저의 일면으로부터 나머지로 전기적인 도전성 경로를 제공하기 위한 관통 실리콘 비아(TSVs, 207)를 포함할 수 있다.The interposer wafer 201 may include a plurality of individual interposer dice, each of which may be coupled to one or more dies, such as dies 203A-203C. The interposer wafer 201 may also include a front pad 209 for providing electrical contact to the die 203A-203C. The interposer wafer 201 may also include through silicon vias (TSVs) 207 to provide an electrically conductive path from one side of the interposer to the remainder once the interposer wafer 201 is thinned. have.

다이(203A-203C)는 인터포저 웨이퍼(201) 상에 위치되고, 예를 들어, 열 압착 본딩 기법을 이용하여 본딩될 수 있다. 다른 예시적인 시나리오에서, 매스 리플로우 프로세스가 다이(203A-203C)를 본딩하기 위해 이용될 수 있다. 비도전성 페이스트(NCP)는 본딩을 형성하는 것을 보조하기 위해 이용될 수 있다. 또한, 캐필러리 언더필이 적용될 수 있고, 다이(203A-203C) 및 인터포저 웨이퍼(201) 사이의 부피를 채울 수 있다. 도 2b는 언더필 물질(210)를 구비한 인터포저 웨이퍼(201)에 본딩된 다이(203A-203C)를 도시한다.Dies 203A-203C are located on the interposer wafer 201 and may be bonded using, for example, a thermal compression bond technique. In another exemplary scenario, a mass reflow process may be used to bond the die 203A-203C. Non-conductive paste (NCP) can be used to assist in forming the bonding. Also, a capillary underfill may be applied and fill the volume between the die 203A-203C and the interposer wafer 201. FIG. 2B shows die 203A-203C bonded to an interposer wafer 201 with underfill material 210. FIG.

도 2c에 도시된 것과 같이, 다이(203A-203C) 사이의 공간은 몰드 물질(211)로 채워질 수 있다. 몰드 물질(211)은 인터포저 웨이퍼(201)에 본딩된 다이에 대해 비도전성 구조적 지지를 제공하고, 이후 프로세싱 단계들 및 개별적인 패키지로 분리될 때(diced), 다이를 보호하는 예를 들어, 폴리머 물질을 포함할 수 있다. 예시적인 시나리오에서, 인터포저 웨이퍼(201)는 TSV를 노출시키기 위해 후면 폴리싱 또는 그라인드를 이용하여 박화(thinning)될 수 있다.As shown in FIG. 2C, the space between the dies 203A-203C may be filled with mold material 211. The mold material 211 provides non-conductive structural support for the die bonded to the interposer wafer 201 and is then diced to separate processing steps and individual packages, ≪ / RTI > In an exemplary scenario, the interposer wafer 201 may be thinned using backside polishing or grinding to expose the TSV.

다른 예시적인 시나리오에서, 인터포저 웨이퍼(201)는 TSV가 여전히 조금 커버된 곳에서 두께에 대해 박화(thinning)될 수 있고, TSV를 커버하는 영역에서 선택적으로 에칭될 수 있다. 보호층이 그 이후 잔존하는 실리콘의 상부로 증착되고 노출된 TSV의 폴리싱이 TSV의 개선된 컨택을 위해 수행될 수 있다. 또한, 금속 패드가 폴리싱된 TSV에 후면 범프(213)와의 보다 좋은 컨택을 위해 증착될 수 있다.In another exemplary scenario, the interposer wafer 201 may be thinned for thickness where the TSV is still slightly covered and may be selectively etched in the area covering the TSV. The protective layer is then deposited over the remaining silicon and polishing of the exposed TSV may be performed for improved contact of the TSV. In addition, metal pads may be deposited for better contact with the backside bumps 213 on the polished TSV.

인터포저 웨이퍼(201)가 박화(thinning)된 이후, 도 2d에 도시된 것처럼, TSV와 패키징 기판처림 이후에 본딩되는 기판의 사이에서 컨택을 형성하기 위해 후면 범프(213)가 증착될 수 있다.After the interposer wafer 201 has been thinned, the back bumps 213 may be deposited to form contacts between the TSV and the substrate to be bonded after packaging of the packaging substrate, as shown in Figure 2D.

몰딩된 어셈블리는 반응성 이온 에칭, 플라스마 에칭(예를 들어, 유도 결합 플라스마), 레이저 컷팅 또는 기계적인 소잉과 같은 컷팅 기법을 이용하여 싱귤레이션될 수 있다. 예시적인 시나리오에서, 몰딩된 어셈블리는 부분적으로 컷팅될 수 있고, 다이의 기계적인 분해(pulling apart)를 통해 분리된다.The molded assembly can be singulated using a cutting technique such as reactive ion etching, plasma etching (e.g., inductively coupled plasma), laser cutting or mechanical sawing. In an exemplary scenario, the molded assembly can be partially cut and separated by mechanical pulling apart of the die.

다이(203A-203B) 및 인터포저(201A)를 포함하는 싱귤레이트된 몰딩된 다이/인터포저 어셈블리는 그 다음으로 도 2e에 도시된 것처럼 후면 범프(213)를 통해 패키짇 기판(215)에 본딩될 수 있다. 패키징 기판(215)은 인터포저 다이(210A)에 후면 범프(214)과 컨택을 형성하고 도 2f에서 도시된 것처럼 솔더불(227)의 이후 위치를 위한 컨택 패드(219)를 포함할 수 있다.The singulated molded die / interposer assembly comprising die 203A-203B and interposer 201A is then bonded to package board 215 through back bump 213 as shown in FIG. . The packaging substrate 215 may form a contact with the backside bump 214 on the interposer die 210A and may include a contact pad 219 for subsequent placement of the solder fire 227 as shown in Figure 2F.

또한, 리드(221)는 패키징 기판(215)의 표면에서 접착제(225)로 이루어진 밀봉을 갖는 패키지 어셈블리 상에 위치될 수 있고, 역시 열적 인터페이스 물질을 포함할 수 있다. 따라서, 리드(221)는 열적 히트 싱크 목적을 위해 다이(203A, 203B)의 상면에 컨택을 형성할 수 있다. 솔더볼(227)은 예를 들어, 인쇄 회로 기판과 전기적 및 기계적 컨택을 형성하기 위한 금속 구체를 포함할 수 있다.The leads 221 may also be located on a package assembly having a seal of adhesive 225 at the surface of the packaging substrate 215 and may also include a thermal interface material. Thus, the leads 221 can form contacts on the upper surfaces of the dies 203A and 203B for thermal heat sink purposes. The solder ball 227 may include, for example, a metal sphere for forming electrical and mechanical contacts with the printed circuit board.

도 3은 본 발명의 일 실시예에 따른 다이 대 인터포저 웨이퍼 일차 본딩 프로세스에서 예시적인 단계들을 도시한 개략도이다. 도 3을 참조하면, 다이 대 인터포저 웨이퍼 어태치 및 언더필 단계(301A)로 시작되는 다이 대 인터포저 웨이퍼 프로세스가 도시되어 있다. 하나 또는 이상의 다이는 예를 들어, 열 압착 기법을 이용하여 본딩될 수 있다. 추가적인 다이도 역시 다음의 다이 대 인터포저 웨이퍼 어태치 및 언더필 단계(301B)에서 도 1b에 도시된 DRAM 스택(121)에 의해 도시된 것과 같은 일차 본딩된 다이 또는 도 1a에 도시된 인터포저 웨이퍼에 본딩된다. 3 is a schematic diagram illustrating exemplary steps in a die-to-interposer wafer primary bonding process in accordance with one embodiment of the present invention. Referring to FIG. 3, a die-to-interposer wafer process is illustrated that begins with a die-to-interposer wafer attach and underfill step 301A. The one or more dies may be bonded, for example, using a thermocompression technique. The additional die may also be bonded to a first bonded die such as shown by the DRAM stack 121 shown in FIG. 1B in the following die-to-interposer wafer attach and underfill step 301B, do.

캐필러리 언더필 프로세스는 본딩 프로세스에 후속하여 이용될 수 있고, 컨택들 사이에서 절연 배리어를 제공할 수 있고 다이와 인터포저 웨이퍼 사이의 부피를 채울 수 있다. 프로세스는 열 압착 기법으로 제한되지 않는다. 따라서, 예를 들어 매스 리플로우 프로세스가 이용될 수 있다. 열 압착 본딩 기법은 40 또는 이하 마이크론 피치에서 유리할 것이고, 예를 들어 고유전율 유전층(high-k dielectric layer) 박리와 같은 화이트 범프(white bump)는 열 압착 본딩으로 제거될 수 있다. 또한, 열 압착 본딩으로 평탄도(flatness)가 개선되어 과도한 갭에 기인한 더 적은 개방 회로로 귀결된다.The capillary underfill process can be used subsequent to the bonding process and can provide an insulating barrier between the contacts and fill the volume between the die and the interposer wafer. The process is not limited to a thermocompression technique. Thus, for example, a mass reflow process can be used. The thermocompression bonding technique would be advantageous at a 40 or less micron pitch, and a white bump, such as a high-k dielectric layer peel, may be removed by thermocompression bonding. In addition, the flatness is improved by thermocompression bonding, resulting in fewer open circuits due to excessive gaps.

몰딩 단계(303)는 후면 마무리 단계(305)에서 TSV를 노출시키기 위해 인터포저 기판을 박화(thinning)하기 전에 다이/인터포저 어셈블리를 패키징하는데 이용될 수 있다. 또한, 후면 컨택이 인터포저 웨이퍼에서 노출된 TSV에 적용될 수 있다.The molding step 303 may be used to package the die / interposer assembly prior to thinning the interposer substrate to expose the TSV in the backside finishing step 305. Also, a back contact can be applied to the TSV exposed in the interposer wafer.

몰딩된 다이/인터포저 웨이퍼 어셈블리는 싱귤레이션 단계(307)에서 인터포저 다이 어셈블리 상에 다수의 몰딩된 다이로 싱귤레이션될 수 있다. 싱귤레이션은 예를 들어, 레이저 컷팅, 플라스마 에칭, 반응성 이온 에칭 또는 소잉 기법을 통해 수행될 수 있다.The molded die / interposer wafer assembly may be singulated into a plurality of molded dies on the interposer die assembly in the singulation step 307. [ Singulation can be performed, for example, by laser cutting, plasma etching, reactive ion etching, or sawing techniques.

싱귤레이션된 어셈블리는 증착된 후면 컨택을 이용하여 단계(309)에서 패키징 기판에 부착될 수 있다. 다이/인터포저/패키징 기판 어셈블리는 인터포저 다이 대 패키징 기판 컨택이 리플로우되어 적절한 전기적 및 물리적 컨택을 야기하는 리플로우 단계(311)에 들어갈 수 있다. 이것은 인터포저 다이와 패키징 기판의 사이의 부피에 오염을 방지하기 위해 컨택들의 사이에 절연 물질을 공급하고 보이드(void)를 채우는 캐필러리 언더필 프로세스에 의해 후속될 수 있다.The singulated assembly may be attached to the packaging substrate in step 309 using a deposited backside contact. The die / interposer / packaging substrate assembly may enter a reflow step 311 where the interposer die to package substrate contacts are reflowed to cause appropriate electrical and physical contact. This may be followed by a capillary underfill process that supplies insulation material and fills voids between the contacts to prevent contamination of the volume between the interposer die and the packaging substrate.

마지막으로, 본딩된 패키지는 본딩된 다이 내에서 전자 회로의 성능을 평가하고 본딩 프로세스에서 만들어진 전기적 컨택을 테스트하기 위해 최종 테스트 단계(315)에 들어갈 수 있다.Finally, the bonded package may enter the final test step 315 to evaluate the performance of the electronic circuit within the bonded die and to test the electrical contact made in the bonding process.

도 4는 본 발명의 일 실시예에 따른 기계적 평탄화 장치를 도시한 다이어그램이다. 도 4를 참조하면, 보트(401), 칩(403), 다수의 다이(405) 및 인터포저(407)이 도시되어 있다. 보트(401)는 다이/인터포저 어셈블리가 칩(403)에 의해 위치되고 고정될 수 있는 강한 지지 구조를 포함할 수 있다. 보트(401)는 예를 들어 다이/인터포저 어셈블리의 프로세싱에 사용되는 200℃ 이상의 고온을 견딜 수 있다.4 is a diagram illustrating a mechanical planarization apparatus according to an embodiment of the present invention. Referring to Fig. 4, a boat 401, a chip 403, a plurality of dies 405 and an interposer 407 are shown. The boat 401 may include a strong support structure in which the die / interposer assembly may be positioned and secured by the chip 403. The boat 401 is capable of withstanding high temperatures, such as 200 ° C or higher, used in processing die / interposer assemblies, for example.

다수의 다이(405)는 보트(401)에 위치되기에 앞서서 예를 들면 열 압착 본딩 기법을 이용하여 인터포저(407)에 본딩될 수 있다. 보트(401), 다수의 다이(405) 및 인터포저(407)의 온도가 높아짐에 따라, 다수의 다이(405)와 인터포저(407)를 포함하는 어셈블리의 만곡은 어셈블리의 외부 가장자리에서 아래로 향하는 힘을 제공하는 칩(403)으로 납작해질 수 있다. 만곡이 0에 접근함에 따라, 수평 방향에서 증가된 길이는 칩(403)의 하부에서 슬라이딩에 의해 수용될 수 있다. 또한, 보트(401)는 칩(403)의 아래로 향하는 힘과 함께 기계적인 지지를 제공하여, 어셈블리를 평탄화시킨다.A plurality of die 405 may be bonded to the interposer 407 prior to being placed in the boat 401, for example, using a thermo-compression bonding technique. As the temperature of the boat 401, the plurality of die 405 and the interposer 407 increases, the curvature of the assembly, including the plurality of die 405 and interposer 407, Lt; RTI ID = 0.0 > 403 < / RTI > As the curvature approaches zero, the increased length in the horizontal direction can be accommodated by sliding at the bottom of the chip 403. In addition, the boat 401 provides mechanical support with downward force of the chip 403 to planarize the assembly.

보트(401) 및 칩(403)은 평소 방식에서 가열을 위한 부분적으로 조립된 패키지를 허용할 수 있으나, 다이/인터포저 어셈블리가 증가된 온도에 따라 평평하게 된 때, 보트(401) 및 칩(403)은 부분적으로 조립된 패키지를 고정하고, 가열하는 동안 그것을 납작하게 하고, 온도가 높아짐에 따라 실리콘 인터포저의 평평도를 유지하여, 휨 현상(warpage)의 통상적인 진행을 반대한다.The boat 401 and the chip 403 may allow a partially assembled package for heating in the usual manner, but when the die / interposer assembly is flattened at an increased temperature, the boat 401 and the chip 403 hold the partially assembled package, flatten it during heating, and maintain the flatness of the silicon interposer as the temperature rises, opposing the normal progression of warpage.

도 5는 본 발명의 일 실시예에 따른 진공 평탄화 장치를 도시한 다이어그램이다. 도 5를 참조하면, 보트(501), 다수의 다이(505), 인터포저(507), 진공 실링 링(1009), 진공 채널(511), 밸브(513) 및 진공 서플라이(515)가 도시된다.5 is a diagram illustrating a vacuum leveling apparatus according to an embodiment of the present invention. 5, a boat 501, a plurality of dies 505, an interposer 507, a vacuum sealing ring 1009, a vacuum channel 511, a valve 513 and a vacuum supply 515 are shown .

예시적인 시나리오에서, 보트(501)는 다수의 다이(505)와 인터포저(507)를 포함하는 부분적으로 조립된 패키지를 납작하게 하기 위한 진공 시스템을 포함한다. 진공 기계 시스템은 부분적으로 조립된 패키지가 평소 방식에서 가열되는 것을 허용하나, 부분적으로 조립된 패키지가 평평하게 된 때, 진공 기계 시스템은 가열 동안 평평해진 구성에서 부분적으로 조립된 패키지를 고정하고, 온도가 증가함에 따라 실리콘 인터포저(507)의 평평도를 유지한다. In an exemplary scenario, the boat 501 includes a vacuum system for flattening a partially assembled package comprising a plurality of dies 505 and an interposer 507. The vacuum machine system allows the partially assembled package to be heated in the usual manner, but when the partially assembled package is flattened, the vacuum machine system holds the partially assembled package in a flattened configuration during heating, The flatness of the silicon interposer 507 is maintained.

진공은 상온 또는 약간 상승된 온도에서 밸브(513) 및 진공 채널(511)을 통한 진공 서플라이(515)를 이용하여 적용될 수 있고, 고온 실링 링(509)을 이용하여 유지되어 진공 기계적 보트(501)는 표준 리플로우 퍼니스를 통해 이동할 수 있고 인터포저 실리콘 상면 평탄도를 유지하기 충분한 진공을 유지할 수 있다.The vacuum can be applied using vacuum supply 515 via valve 513 and vacuum channel 511 at room temperature or slightly elevated temperature and can be maintained using a high temperature sealing ring 509 to provide a vacuum mechanical boat 501, Can move through a standard reflow furnace and maintain a vacuum sufficient to maintain the top surface flatness of the interposer silicon.

도 6a 내지 도 6e는 본 발명의 일 실시예에 따른 큰 후면 범프를 구비한 웨이퍼를 디본딩하기 위한 예시적인 단계들을 도시한다. 도 6a를 참조하면, 캐리어 웨이퍼(601), 후면 범프를 갖는 웨이퍼(603) 및 폴리머(607)를 보여준다.6A-6E illustrate exemplary steps for debonding a wafer with large back bumps in accordance with one embodiment of the present invention. Referring to FIG. 6A, a carrier wafer 601, a wafer 603 having a backside bump, and a polymer 607 are shown.

웨이퍼(603)는 예를 들어, 전자장치(또는 기능적), 디본딩 프로세스에서 충격에 대해 민감할 수 있는 큰 후면 범프(605)를 포함하는 웨이퍼 또는 인터포저 웨이퍼를 포함할 수 있다. 따라서, 폴리머층(607)은 디본딩 프로세스 동안 후면 범프(605)를 보호하기 위해 적용될 수 있다. 폴리머층(607)은 예를 들어, 레지스트 물질이나 접착 필름 또는 테이프를 포함할 수 있고 후면 범프(605) 상에서 웨이퍼(603)에 적용될 수 있다.The wafer 603 may include, for example, a wafer or interposer wafer including an electronic device (or functional), a large rear bump 605 that may be sensitive to impact in a debonding process. Thus, the polymer layer 607 may be applied to protect the backside bumps 605 during the debonding process. The polymer layer 607 may comprise, for example, a resist material, an adhesive film or a tape and may be applied to the wafer 603 on the backside bumps 605.

진공 기법을 이용하는 등으로 캐리어 웨이퍼(601)와 폴리머층(607)의 상면에 대한 이후의 척 부착이 도 6b에 도시된다. 상부 척(609A)은 일 수평 방향에서 이동될 수 있는 반면, 하부 척(609B)은 웨이퍼(603)로부터 개별적인 캐리어 웨이퍼(601)에 대해 반대 방향으로 이동될 수 있다. 폴리머층(607)은 후면 범프(605)에 직접적으로 인가될 때 부족한 밀봉이 될 수 있는 표면에 대해 적절한 진공 밀봉을 가능하게 할 수 있다.Subsequent chucking of the upper surface of the carrier wafer 601 and the polymer layer 607, such as by using a vacuum technique, is shown in Fig. 6B. The upper chuck 609A can be moved in one horizontal direction while the lower chuck 609B can be moved in the opposite direction to the individual carrier wafer 601 from the wafer 603. [ The polymer layer 607 can enable proper vacuum sealing against surfaces that can become poorly sealed when applied directly to the backside bumps 605. [

도 6c는 캐리어 웨이퍼(601)로부터 디본딩에 후속하는 결과 구조를 도시한다. 웨이퍼(601)로부터 잔존하는 어떠한 접착제 잔여물도 상부 척(609A)에 여전히 부탁된 채로 세정 프로세스에서 제거될 수 있다.Fig. 6C shows the resulting structure following debonding from the carrier wafer 601. Fig. Any adhesive residue remaining from the wafer 601 can be removed in the cleaning process while still being asked for the upper chuck 609A.

세정된 구조는 예를 들어 도 6d에서 도시된 것처럼, 후면 범프(605)가 상부를 향하게 하여 필름 프레임(611)에 고정될 수 있다. 폴리머층(607)은 표면 세정에 후속되어 화학적으로 또는 열적으로 제거될 수 있고, 예를 들어, 도 6e에서 도시된 본딩된 웨이퍼(603)를 도출한다. 필름 프레임(611)은 추가적인 프로세싱 및 본딩된 웨이퍼(603)의 이송의 편의를 가능하게 한다.The cleaned structure can be secured to the film frame 611 with the rear bump 605 facing up, for example, as shown in Fig. 6D. The polymer layer 607 may be removed chemically or thermally following the surface cleaning, for example, to yield the bonded wafer 603 shown in FIG. 6E. The film frame 611 allows for additional processing and transport convenience of the bonded wafer 603.

도 7은 본 발명의 일 실시예에 따른 패턴된 언더필층을 사용한 다이 본딩을 도시한 다이어그램이다. 도 7을 참조하면, 마이크로 범프(703)를 구비한 상부 다이(701) 및 컨택 패드(707)와 언더필층(709)을 포함하는 하부 다이(705)가 도시된다.7 is a diagram illustrating die bonding using a patterned underfill layer in accordance with an embodiment of the present invention. 7, a top die 701 with micro-bumps 703 and a bottom die 705 including a contact pad 707 and an underfill layer 709 are shown.

예시적인 시나리오에서, 마이크로 범프(703)는 예를 들어, 구리 필러를 포함할 수 있고, 하부 다이(705)에서 컨택 패드(707)에 대응할 수 있다. 다른 예시적인 시나리오에서, 하부 다이(705)가 싱글 다이로 도시되어 있으나, 싱글 다이의 반대로 인터포저 웨이퍼(705)에 본딩된 다수의 상부 다이(701)를 구비한 다이의 전체 웨이퍼를 포함할 수 있다. 언더필층(709)은 예를 들어 상부 다이(701)인 다음 레벨 다이가 본딩될 하부 다이(705)의 상면에 적용된 폴리머를 포함할 수 있다. 폴리머는 후속하는 언더필 프로세스를 필요로 하지 않는 다이 양면에 흐르고 본딩될 리패시배이션(re-passivation) 또는 미리 적용된 언더필을 포함할 수 있다.In an exemplary scenario, the microbump 703 may include, for example, a copper filler and may correspond to the contact pad 707 in the lower die 705. [ In another exemplary scenario, the lower die 705 is shown as a single die, but may include an entire wafer of a die having a plurality of upper die 701 bonded to an interposer wafer 705 as opposed to a single die have. The underfill layer 709 may comprise a polymer applied to the upper surface of the lower die 705 to which the next level die, for example the upper die 701, is bonded. The polymer may include re-passivation or pre-applied underfill to be flowed and bonded on both sides of the die that do not require a subsequent underfill process.

또한, 언더필층(709)은 예를 들어, 언더필층(709)에 웰(well)을 형성하는 것에 의해 하부 다이(705)에서 적절한 컨택 패드(707)을 노출시키기 위한 포토리소그래피 기법 또는 레이저 어블레이션(laser ablation)을 이용하여 패턴될 수 있다. 노출된 패드는 상부 다이(701)를 하부 다이(705)에 정렬하는데 사용될 수 있다. 다이는 예를 들어, 열 압착이나 매스 리플로우 기법을 이용하여 본딩될 수 있다. 플럭스 딥(flux dip)은 일면에서부터 나머지로 솔더의 적심(wetting)에서 도움을 주기 위해 이용될 수 있고, 언더필은 상부 및 하부 다이 표면 모두에 대해 "스냅-경화(snap-cure)" 또는 밀봉할 수 있다. 또한, 언더필은 본딩 프로세스 동안 마이크로 범프(703)와 컨택 패드(707)의 주변 및 하부로 흐를 수 있다.The underfill layer 709 may also be formed by photolithography or laser ablation to expose the appropriate contact pad 707 in the lower die 705, for example, by forming a well in the underfill layer 709. [ (laser ablation). The exposed pad can be used to align the upper die 701 to the lower die 705. [ The die can be bonded, for example, using a thermocompression or mass reflow technique. The flux dip may be used to assist in wetting the solder from one side to the rest and the underfill may be "snap-cured" or sealed to both the upper and lower die surfaces. . In addition, the underfill can flow to the periphery and the bottom of the microbump 703 and the contact pad 707 during the bonding process.

본 발명의 일 실시예에서, 다이 대 인터포저 웨이퍼 일차 본드를 갖는 반도체 디바이스 패키지(100, 150)을 위한 방법 및 시스템이 개시된다. 이와 관련하여, 본 발명의 양상들은 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603)에 대해 전자 디바이스를 포함하는 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)를 본딩하는 것과, 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701) 및 인터포저 웨이퍼의 사이에 언더필 물질(210, 217, 709)를 적용하는 것을 포함한다. 몰드 물질(211, 303)은 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)를 인캡슐레이션하기 위해 적용될 수 있다.In one embodiment of the present invention, a method and system for a semiconductor device package 100, 150 having a die-to-interposer wafer primary bond is disclosed. In this regard, aspects of the present invention relate to a plurality of semiconductor dies 101, 121, 203A-C, including electronic devices for interposer wafers 127, 201, 603 when the wafer 603 includes interposer wafers. 203C, 405, 505, 701) and applying underfill materials 210, 217, 709 between the plurality of semiconductor dies 101, 121, 203A-203C, 405, 505, 701 and the interposer wafer . The mold materials 211 and 303 may be applied to encapsulate a plurality of semiconductor dies 101, 121, 203A-203C, 405, 505 and 701.

인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603))는 관통 실리콘 비아(TSVs)를 노출시키기 위해 박화(thinning)될 수 있는 인터포저 웨이퍼(603)와, TSV를 노출시키기 위해 적용될 수 있는 금속 컨택(213, 707)을 포함할 수 있다. 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603))는 각각이 하나 또는 이상의 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)와 인터포저 다이(107, 201A, 407, 507, 705)를 포함하는 다수의 어셈블리(100, 150)를 생성하기 위해 싱귤레이트될 수 있다.하나 또는 이상의 다수의 어셈블리는 하나 또는 이상의 패키징 기판(103)에 본딩될 수 있다. 다수의 다이(101, 121, 203A-203C, 405, 505, 701)은 접착 필름(611)을 사용하는 본딩을 위해 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603) 상에 위치될 수 있다.Interposer wafers 127 and 201 and 603 if the wafer 603 includes an interposer wafer) includes an interposer wafer 603 that can be thinned to expose the through silicon vias TSVs, And may include metal contacts 213, 707 that may be applied to expose the TSV. (E.g., interposer wafers 127 and 201, and 603 if the wafer 603 includes an interposer wafer) may each include one or more semiconductor dies 101, 121, 203A-203C, 405, 505, May be singulated to produce a plurality of assemblies 100, 150 including interposer dies 107, 201A, 407, 507, 705. One or more of the plurality of assemblies may be mounted on one or more packaging substrates 103, Lt; / RTI > The plurality of dies 101,121,203A-203C, 405,505 and 701 may be used in the case where the interposer wafers 127,201 and the wafer 603 include interposer wafers for bonding using the adhesive film 611 603). ≪ / RTI >

인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603)는 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법 및 플라스마 에칭 프로세스를 이용하여 싱귤레이트될 수 있다. 언더필 물질(210, 217, 709)는 캐필러리 언더필 프로세스를 이용하여 적용될 수 있다. 다수의 반도체 다이(101, 121, 203A-203C, 405, 505, 701)는 매스 리플로우 프로세스 또는 열 압착 프로세스를 이용하여 인터포저 웨이퍼(127, 201, 웨이퍼(603)가 인터포저 웨이퍼를 포함하는 경우에는 603)에 본딩될 수 있다.The interposer wafers 127, 201 and 603, if the wafer 603 comprises an interposer wafer, can be singulated using one or more of a laser cutting process, a reactive ion etching, a sawing technique, and a plasma etching process. The underfill material 210, 217, 709 may be applied using a capillary underfill process. A plurality of semiconductor dies 101, 121, 203A-203C, 405, 505 and 701 are fabricated using a mass reflow process or a thermo compression process to form interposer wafers 127, 201, 603). ≪ / RTI >

하나 또는 이상의 추가적인 다이(101, 121, 203A-203C, 405, 505, 701)는 매스 리플로우 프로세스 또는 열 압착 프로세스를 이용하여 다수의 다이(101, 121, 203A-203C, 405, 505, 701)에 본딩될 수 있다. 몰드 물질(211, 303)은 폴리머를 포함할 수 있다. 하나 또는 이상의 추가적인 다이(101, 121, 203A-203C, 405, 505, 701)은 다수의 반도체 다이(101, 121, 203A-203C, 405, 505)에 결합하기 위한 마이크로 범프를 포함할 수 있다.One or more additional die 101, 121, 203A-203C, 405, 505, 701 may be fabricated from a plurality of die 101, 121, 203A-203C, 405, 505, 701 using a mass reflow process, Lt; / RTI > The mold material 211, 303 may comprise a polymer. One or more additional die 101, 121, 203A-203C, 405, 505, 701 may comprise microbumps for coupling to a plurality of semiconductor dies 101, 121, 203A-203C, 405,

본 발명은 특정 실시예를 참조하여 설명되었으나, 본 기술 분야에서 통상의 지식을 가진 사람에 의해 다양한 변경이 이루어질 수 있고 등가물이 본 발명의 범위로부터 벗어남이 없이 대체될 수 있음이 이해될 것이다. 또한, 많은 변형이 본 발명의 개시에 대해 그 범위로부터 벗어남이 없이 특정 상황 또는 물질을 적용하기 위해 이루어질 수 있다. 따라서, 본 발명은 개시된 특정 실시예들에 국한되지 않고 첨부되는 청구항의 범위 내에 있는 모든 실시예를 포함하도록 의도된다.Although the present invention has been described with reference to particular embodiments, it will be understood that various changes may be made and equivalents may be substituted without departing from the scope of the present invention by those skilled in the art. In addition, many modifications may be made to adapt a particular situation or material to the teachings of the invention without departing from its scope. Accordingly, it is intended that the invention not be limited to the particular embodiments disclosed, but that the invention will include all embodiments falling within the scope of the appended claims.

Claims (20)

반도체 패키징을 위한 방법에 있어서,
전자 디바이스를 포함하는 다수의 반도체 다이를 인터포저 웨이퍼에 본딩하고;
상기 다수의 반도체 다이와 상기 인터포저 웨이퍼의 사이에 언더필을 적용하고;
상기 인터포저 웨이퍼 상에 상기 다수의 반도체 다이를 인캡슐레이션하는 몰드 물질을 적용하고;
관통 실리콘 비아(TSV)를 노출시키기 위해 상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 박화(thinning)하고;
각각이 하나 또는 이상의 상기 다수의 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 생성하기 위해 상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 싱귤레이션하고; 및
상기 다수의 어셈블리를 하나 또는 이상의 패키징 기판에 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.A method for semiconductor packaging,
Bonding a plurality of semiconductor dies including an electronic device to an interposer wafer;
Applying an underfill between the plurality of semiconductor die and the interposer wafer;
Applying a mold material to encapsulate the plurality of semiconductor die on the interposer wafer;
Thinning the interposer wafer to which the mold material is applied to expose the through silicon vias (TSV);
Singulating the interposer wafer to which the mold material is applied to produce a plurality of assemblies each comprising one or more of the plurality of semiconductor dies and an interposer die; And
And bonding the plurality of assemblies to the one or more packaging substrates. 제 1 항에 있어서,
상기 다수의 다이를 접착 필름을 이용한 상기 본딩을 위해 상기 인터포저 웨이퍼 상에 위치시키는 것을 포함하는 반도체 패키징을 위한 방법.The method according to claim 1,
And positioning the plurality of dies on the interposer wafer for the bonding using an adhesive film. 제 1 항에 있어서,
상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법 및 플라스마 에칭 프로세스를 이용하여 싱귤레이션하는 것을 포함하는 반도체 패키징을 위한 방법.The method according to claim 1,
And singulating the interposer wafer to which the mold material is applied, using one or more laser cutting processes, reactive ion etching, sawing techniques, and a plasma etching process. 제 1 항에 있어서,
상기 언더필 물질은 캐필러리 언더필 프로세스를 이용하여 적용되는 반도체 패키징을 위한 방법.The method according to claim 1,
Wherein the underfill material is applied using a capillary underfill process. 제 1 항에 있어서,
상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 매스 리플로우 프로세스(mass reflow process)를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.The method according to claim 1,
And bonding the plurality of semiconductor dies to the interposer wafer using a mass reflow process. 제 1 항에 있어서,
상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.The method according to claim 1,
And bonding the plurality of semiconductor dies to the interposer wafer using a thermocompression process. 제 1 항에 있어서,
하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 매스 리플로우 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.The method according to claim 1,
And bonding one or more additional die to the plurality of semiconductor die using a mass reflow process. 제 1 항에 있어서,
하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.The method according to claim 1,
And bonding one or more additional die to the plurality of semiconductor die using a thermocompression process. 제 1 항에 있어서,
상기 몰드 물질은 폴리머인 반도체 패키징을 위한 방법.The method according to claim 1,
Wherein the mold material is a polymer. 제 1 항에 있어서,
하나 또는 이상의 추가적인 다이는 상기 다수의 반도체 다이에 결합하기 위한 마이크로 범프를 포함하는 반도체 패키징을 위한 방법.The method according to claim 1,
Wherein one or more additional die comprises microbumps for bonding to the plurality of semiconductor die. 반도체 패키징을 위한 방법에 있어서,
다이 대 인터포저 웨이퍼 일차 본드 프로세스에서 반도체 패키지를 생성하고, 상기 프로세스는
전자 디바이스를 포함하는 다수의 반도체 다이를 인터포저 웨이퍼의 전면에 본딩하고;
상기 다수의 반도체 다이와 상기 인터포저 웨이퍼의 사이에 언더필 물질을 적용하고;
상기 인터포저 웨이퍼 상에 상기 다수의 반도체 다이를 인캡슐레이션하기 위해 몰드 물질을 적용하고;
관통 실리콘 비아(TSV)를 노출시키기 위해 상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 박화(thinning)하고;
상기 노출된 TSV에 대해 금속 컨택을 적용하고;
각각이 하나 또는 이상의 상기 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 생성하도록 상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 싱귤레이션하고; 및
하나 또는 이상의 상기 다수의 어셈블리를 하나 또는 이상의 패키징 기판에 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.A method for semiconductor packaging,
A semiconductor package is created in a die-to-interposer wafer primary bond process,
Bonding a plurality of semiconductor dies including an electronic device to an entire surface of an interposer wafer;
Applying an underfill material between the plurality of semiconductor die and the interposer wafer;
Applying a mold material to encapsulate the plurality of semiconductor die on the interposer wafer;
Thinning the interposer wafer to which the mold material is applied to expose the through silicon vias (TSV);
Applying a metal contact to said exposed TSV;
Singulating the interposer wafer to which the mold material is applied to produce a plurality of assemblies each comprising one or more of the semiconductor die and an interposer die; And
And bonding one or more of the plurality of assemblies to the one or more packaging substrates. 제 11 항에 있어서,
접착 필름을 이용하여 상기 본딩을 위해 상기 다수의 반도체 다이를 상기 인터포저 웨이퍼 상에 위치시키는 것을 포함하는 반도체 패키징을 위한 방법.12. The method of claim 11,
And positioning the plurality of semiconductor dies on the interposer wafer for the bonding using an adhesive film. 제 11 항에 있어서,
상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 하나 또는 이상의 레이저 컷팅 프로세스, 반응성 이온 에칭, 소잉 기법 및 플라스마 에칭 프로세스를 이용하여 싱귤레이션하는 반도체 패키징을 위한 방법.12. The method of claim 11,
Wherein the interposer wafer to which the mold material is applied is singulated using one or more laser cutting processes, reactive ion etching, sawing techniques, and a plasma etching process. 제 11 항에 있어서,
상기 언더필 물질은 캐필러리 언더필 프로세스를 이용하여 적용되는 반도체 패키징을 위한 방법.12. The method of claim 11,
Wherein the underfill material is applied using a capillary underfill process. 제 11 항에 있어서,
상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 매스 리플로우 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.12. The method of claim 11,
And bonding the plurality of semiconductor dies to the interposer wafer using a mass reflow process. 제 11 항에 있어서,
상기 다수의 반도체 다이를 상기 인터포저 웨이퍼에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.12. The method of claim 11,
And bonding the plurality of semiconductor dies to the interposer wafer using a thermocompression process. 제 11 항에 있어서,
하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 매스 리플로우 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.12. The method of claim 11,
And bonding one or more additional die to the plurality of semiconductor die using a mass reflow process. 제 11 항에 있어서,
상기 하나 또는 이상의 추가적인 다이를 상기 다수의 반도체 다이에 열 압착 프로세스를 이용하여 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.12. The method of claim 11,
And bonding the one or more additional die to the plurality of semiconductor dies using a thermocompression process. 제 18 항에 있어서,
상기 몰드 물질은 폴리머를 포함하는 반도체 패키징을 위한 방법.19. The method of claim 18,
Wherein the mold material comprises a polymer. 반도체 패키징을 위한 방법에 있어서,
다이 대 인터포저 웨이퍼 일차 본드 프로세스에서 반도체 패키지를 생성하고, 상기 프로세스는
전자 디바이스를 포함하는 다수의 반도체 다이를 인터포저 웨이퍼의 전면에 본딩하고;
상기 다수의 반도체 다이와 상기 인터포저 웨이퍼의 사이에 언더필 물질을 적용하고;
상기 인터포저 웨이퍼 상에 상기 다수의 반도체 다이를 인캡슐레이션하기 위해 몰드 물질을 적용하고;
관통 실리콘 비아(TSV)를 노출시키기 위해 상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 박화(thinning)하고;
상기 노출된 TSV에 대해 금속 컨택을 적용하고;
각각이 하나 또는 이상의 상기 반도체 다이와 인터포저 다이를 포함하는 다수의 어셈블리를 생성하도록 상기 몰드 물질이 적용된 상기 인터포저 웨이퍼를 플라스마 에칭 프로세스를 이용하여 싱귤레이션하고; 및
하나 또는 이상의 상기 다수의 어셈블리를 하나 또는 이상의 패키징 기판에 본딩하는 것을 포함하는 반도체 패키징을 위한 방법.A method for semiconductor packaging,
A semiconductor package is created in a die-to-interposer wafer primary bond process,
Bonding a plurality of semiconductor dies including an electronic device to an entire surface of an interposer wafer;
Applying an underfill material between the plurality of semiconductor die and the interposer wafer;
Applying a mold material to encapsulate the plurality of semiconductor die on the interposer wafer;
Thinning the interposer wafer to which the mold material is applied to expose the through silicon vias (TSV);
Applying a metal contact to said exposed TSV;
Singulating the interposer wafer, to which the mold material is applied, using a plasma etch process to produce a plurality of assemblies each comprising one or more of the semiconductor die and an interposer die; And
And bonding one or more of the plurality of assemblies to the one or more packaging substrates.
KR1020157015867A 2012-11-15 2013-11-05 Method For Semiconductor Device Packaging With A Die To Interposer Wafer First Bond KR101709029B1 (en)

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US13/678,058 US9136159B2 (en) 2012-11-15 2012-11-15 Method and system for a semiconductor for device package with a die-to-packaging substrate first bond
US13/678,046 US9040349B2 (en) 2012-11-15 2012-11-15 Method and system for a semiconductor device package with a die to interposer wafer first bond
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150380343A1 (en) * 2014-06-27 2015-12-31 Raytheon Company Flip chip mmic having mounting stiffener
EP3257074A1 (en) 2015-02-11 2017-12-20 InvenSense, Inc. 3D INTEGRATION USING Al-Ge EUTECTIC BOND INTERCONNECT
US20200168527A1 (en) * 2018-11-28 2020-05-28 Taiwan Semiconductor Manfacturing Co., Ltd. Soic chip architecture
CN114330201A (en) * 2020-09-29 2022-04-12 中科寒武纪科技股份有限公司 Packaging structure, device, board card and method for arranging integrated circuit
US20230326887A1 (en) * 2022-04-11 2023-10-12 Western Digital Technologies, Inc. Clamped semiconductor wafers and semiconductor devices

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070232026A1 (en) 2006-03-21 2007-10-04 Promerus Llc Methods and materials useful for chip stacking, chip and wafer bonding
US20100133704A1 (en) 2008-12-01 2010-06-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias
US20120074585A1 (en) 2010-09-24 2012-03-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Interposer With Semiconductor Die and Build-Up Interconnect Structure on Opposing Surfaces of the Interposer

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050054010A (en) * 2003-12-03 2005-06-10 삼성전자주식회사 Interposer attaching method used in manufacturing process for stack type semiconductor chip package
US8642448B2 (en) * 2010-06-22 2014-02-04 Applied Materials, Inc. Wafer dicing using femtosecond-based laser and plasma etch
US8994048B2 (en) * 2010-12-09 2015-03-31 Stats Chippac, Ltd. Semiconductor device and method of forming recesses in substrate for same size or different sized die with vertical integration
KR101719636B1 (en) * 2011-01-28 2017-04-05 삼성전자 주식회사 Semiconductor device and fabricating method thereof
KR101817159B1 (en) * 2011-02-17 2018-02-22 삼성전자 주식회사 Semiconductor package having TSV interposer and method of manufacturing the same
US8268677B1 (en) * 2011-03-08 2012-09-18 Stats Chippac, Ltd. Semiconductor device and method of forming shielding layer over semiconductor die mounted to TSV interposer
US9620430B2 (en) * 2012-01-23 2017-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Sawing underfill in packaging processes
US8816495B2 (en) * 2012-02-16 2014-08-26 Taiwan Semiconductor Manufacturing Company, Ltd. Structures and formation methods of packages with heat sinks

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070232026A1 (en) 2006-03-21 2007-10-04 Promerus Llc Methods and materials useful for chip stacking, chip and wafer bonding
US20100133704A1 (en) 2008-12-01 2010-06-03 Stats Chippac, Ltd. Semiconductor Device and Method of Forming an Interposer Package with Through Silicon Vias
US20120074585A1 (en) 2010-09-24 2012-03-29 Stats Chippac, Ltd. Semiconductor Device and Method of Forming TSV Interposer With Semiconductor Die and Build-Up Interconnect Structure on Opposing Surfaces of the Interposer

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