KR101660416B1 - Sar-adc apparatus using cds and sampling method thereof - Google Patents

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김재준
박경환
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울산과학기술원
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    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/34—Analogue value compared with reference values
    • H03M1/38—Analogue value compared with reference values sequentially only, e.g. successive approximation type

Abstract

본 발명에 따르면 SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있도록 한다. 또한, SAR 방식의 ADC에서 샘플링 입력을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능하도록 한다.According to the present invention, the CDS is applied to the SAR type ADC to increase the SNR and improve the error correction efficiency. In addition, it is possible to make CDS possible by adding a simple sampling circuit that changes the sampling input every single sample in the SAR type ADC, and this new sampling method makes it possible to improve error correction efficiency and SNR.

Description

CDS를 적용한 SAR 방식의 ADC 장치 및 샘플링 방법{SAR-ADC APPARATUS USING CDS AND SAMPLING METHOD THEREOF}SAR APPARATUS USING CDS AND SAMPLING METHOD THEREOF BACKGROUND OF THE INVENTION 1. Field of the Invention [0001]

본 발명은 아날로그-디지털 변환기에 관한 것으로, 특히 SAR(Successive Approximation Register) 방식의 아날로그 디지털 변환기(Analog-Digital Converter : ADC)에서 CDS(Correlated Double Sampling)을 적용함으로써 SNR(signal to noise ratio)을 높여 에러 정정 효율을 높일 수 있도록 하는 CDS를 적용한 SAR 방식의 ADC 장치 및 샘플링 방법에 관한 것이다.
The present invention relates to an analog-to-digital converter, and more particularly, to a signal-to-noise ratio (SNR) by applying CDS (Correlated Double Sampling) in a successive approximation register (ADC) analog-digital converter And more particularly, to a SAR-type ADC apparatus and sampling method using CDS that can improve error correction efficiency.

일반적으로, ADC는 아날로그 형태의 입력 신호를 내부의 세분화된 기준 전압과 비교하여 이를 디지털 값으로 변환시키는 장치로, 아날로그 형태의 입력 신호를 디지털 형태의 출력 신호로 바꾸는 것을 의미한다.In general, an ADC is a device that converts an analog input signal into a digital value by comparing it with an internal subdivided reference voltage, which means converting an analog input signal into a digital output signal.

이러한 ADC의 종류에는 플래시 타입의 ADC, 트래킹(tracking) 기법을 이용한 ADC, SAR(Successive Approximation Register type) 방식의 ADC, 파이프라인 ADC(Pipeline ADC) 등이 있고, 각각의 특성에 맞는 응용분야에서 사용되고 있다.These types of ADCs include flash type ADC, ADC using tracking technique, successive approximation register type (SAR) type ADC, and pipeline ADC (Pipeline ADC). They are used in application fields have.

위와 같은 다양한 ADC 중 SAR-ADC는 회로의 낮은 전력 소모율을 가지며 회로 구성이 상대적으로 간단하게 할 수 있는 이점이 있어 최근 들어 사용이 늘어나고 있다.Among the various ADCs mentioned above, SAR-ADCs are increasingly used in recent years due to their low power consumption and their relatively simple circuit configuration.

이러한, SAR-ADC는 하드웨어 구성 요소로써, 아날로그 입력 신호(Vin)와 내부의 세분화된 아날로그 기준전압(Vdac)을 입력받아 비교하는 비교기와, 비교기의 비교 결과에 응답하여 최상위 비트(MSB)에서부터 차례대로 디지털 출력 비트값을 결정하는 SAR 레지스터와, SAR 레지스터의 값을 아날로그 기준 전압(Vdac)으로 변환하여 비교기로 입력시키는 DAC(Digital to Analog Converter)와, SAR 레지스터의 동작 제어를 위한 제어부 등을 포함할 수 있다.The SAR-ADC is a hardware component that includes a comparator for receiving and comparing an analog input signal (Vin) and an internal subdivided analog reference voltage (Vdac), and a comparator for comparing the most significant bit (MSB) A DAC (Digital to Analog Converter) for converting the SAR register value into an analog reference voltage (Vdac) and inputting it to a comparator, and a control unit for controlling the operation of the SAR register can do.

그러나, 위와 같은 종래 SAR-ADC는 높은 해상도 구현을 위해 일반적으로 DAC의 커패시터 어레이(capacitor array)의 비정합(mismatch)과 비교기의 오프셋(offset) 보정을 위한 추가적인 회로가 필요하며, DAC 캘리브레이션(calibration)은 회로 구현의 복잡성을 증가시키고 추가 면적이 필요하다는 문제점이 있다.
However, in order to realize a high resolution, the conventional SAR-ADC requires additional circuitry for mismatching the capacitor array of the DAC and offset correction of the comparator. The DAC calibration ) Increases the complexity of circuit implementation and requires additional area.

(특허문헌)(Patent Literature)

대한민국 공개특허번호 10-2011-0106568호(공개일자 2011년 09월 29일)
Korean Published Patent No. 10-2011-0106568 (Published Date September 29, 2011)

따라서, 본 발명에서는 SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있도록 하는 CDS 샘플링을 적용한 SAR 방식의 ADC 장치 및 CDS 샘플링 방법을 제공하고자 한다.Accordingly, the present invention provides a SAR-type ADC device and a CDS sampling method using CDS sampling, which can improve the error correction efficiency by increasing the SNR by applying CDS in a SAR-type ADC.

또한, 본 발명에서는 SAR 방식의 ADC에서 샘플링 입력(sampling input)을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능하도록 하는 CDS 샘플링을 적용한 SAR 방식의 ADC 장치 및 CDS 샘플링 방법을 제공하고자 한다.
In addition, in the present invention, CDS is enabled by adding a simple sampling circuit that changes the sampling input for each sample in the SAR type ADC, and through this new sampling method, error correction efficiency and SNR improvement And a CDS sampling method using the SAR method using the CDS sampling method.

상술한 본 발명은 SAR 방식의 ADC 장치로서, 두 개의 디퍼런셜(differential) 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 샘플링부와, 상기 샘플링부에서 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 커패시터 어레이와, 상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과 전압값이 큰 신호를 하나의 디지털 값으로 출력하는 비교기와, 상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 SAR 논리부를 포함한다.The present invention relates to a SAR-type ADC device, comprising: a sampling unit that receives a first input signal and a second input signal, which are two differential input signals, and performs sampling alternately; A capacitor array for generating a first output signal and a second output signal, which are output voltage values corresponding to the first input signal and the second input signal, respectively, and comparing the magnitudes of the first output signal and the second output signal A comparator for outputting a signal having a large voltage value as a digital value, and an SAR logic unit for receiving the digital value and outputting a final digital code value as a result signal.

또한, 상기 SAR 논리부는, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각에서 비교하여 비정상 에러 변환 발생 시 인터폴레이션(interpolation)을 통해 에러 보정을 수행하는 것을 특징으로 한다.The SAR logic unit compares the final digital code values of the first input signal and the second input signal at the same sampling time and performs error correction through interpolation when an abnormal error conversion occurs .

또한, 상기 에러 보정 후, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각별로 감산하여 상기 최종 출력 디지털 코드값의 신호 레벨을 원래 신호 레벨보다 높이도록 제어하는 것을 특징으로 한다.After the error correction, the final digital code value for the first input signal and the second input signal is subtracted by the same sampling time to control the signal level of the final output digital code value to be higher than the original signal level .

또한, 상기 샘플링부로 CDS(Correlated Double Sampling)제어신호를 인가하여 상기 샘플링부가 상기 제1 입력신호와 제2 입력신호에 교번적으로 샘플링을 수행하도록 제어하는 것을 특징으로 한다.In addition, a CDS (Correlated Double Sampling) control signal is applied to the sampling unit so that the sampling unit alternately samples the first input signal and the second input signal.

또한, 상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행하는 것을 통해 최종 n 비트의 디지털 코드값을 얻고, 상기 최종 디지털 코드값을 결과 신호로 출력하는 것을 특징으로 한다.Also, the present invention is characterized by receiving the digital value and performing an analog-to-digital conversion operation through a shift approximation register to obtain a final n-bit digital code value, and outputting the final digital code value as a resultant signal.

또한, 본 발명은 SAR 방식의 ADC 장치에서 샘플링을 수행하는 방법으로서, 두 개의 디퍼런셜 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 단계와, 상기 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 단계와, 상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과에 따른 디지털 값으로 출력하는 단계와, 상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 단계를 포함한다.According to another aspect of the present invention, there is provided a method of performing sampling in a SAR-type ADC device, comprising: receiving a first input signal and a second input signal as two differential input signals and performing sampling alternately; Generating a first output signal and a second output signal that are output voltage values corresponding to the first input signal and the second input signal, respectively, comparing magnitudes of the first output signal and the second output signal, And outputting the final digital code value as a resultant signal.

또한, 상기 출력하는 단계이후, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각에서 비교하는 단계와, 상기 비교결과 비정상 에러 변환 발생 시 인터폴레이션(interpolation)을 통해 에러 보정을 수행하는 단계를 포함하는 것을 특징으로 한다.Comparing the final digital code values of the first input signal and the second input signal at the same sampling time after the outputting step; and performing error correction by interpolation at the occurrence of the abnormal error conversion, And performing the steps of:

또한, 상기 에러 보정을 수행하는 단계이후, 상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각별로 감산하여 상기 최종 출력 디지털 코드값의 신호 레벨을 원래 신호 레벨보다 높이도록 제어하는 단계를 더 포함하는 것을 특징으로 한다.Further, after performing the error correction, the final digital code value for the first input signal and the second input signal is subtracted by the same sampling time so that the signal level of the final output digital code value is higher than the original signal level The method comprising the steps of:

또한, 상기 출력하는 단계에서, 상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 상기 최종 n 비트의 디지털 코드 값을 얻는 단계인 것을 특징으로 한다.
In the outputting step, the step of receiving the digital value and performing an analog-to-digital conversion operation through a shift approximation register may obtain the final n-bit digital code value.

본 발명에 따르면, SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있는 이점이 있다. 또한, SAR 방식의 ADC에서 샘플링 입력을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능한 이점이 있다.
According to the present invention, there is an advantage that the error correction efficiency can be increased by increasing the SNR by applying the CDS in the SAR type ADC. In addition, CDS is made possible by adding a simple sampling circuit that changes the sampling input every single sample in the ADC of the SAR method, and there is an advantage that the error correction efficiency and the SNR can be improved through this new sampling method.

도 1은 본 발명의 실시예에 따른 CDS를 적용한 SAR 방식의 ADC 장치의 상세 회로 구성도,
도 2는 본 발명의 실시예에 따른 CDS를 적용한 SAR 방식의 ADC 장치의 출력 신호 파형 예시도.FIG. 1 is a detailed circuit diagram of an SAR-type ADC device using a CDS according to an embodiment of the present invention,
2 is a diagram illustrating an output signal waveform of a SAR-type ADC device using CDS according to an embodiment of the present invention;

이하, 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.Hereinafter, the operation principle of the present invention will be described in detail with reference to the accompanying drawings. In the following description of the present invention, detailed description of known functions and configurations incorporated herein will be omitted when it may make the subject matter of the present invention rather unclear. The following terms are defined in consideration of the functions of the present invention, and these may be changed according to the intention of the user, the operator, or the like. Therefore, the definition should be based on the contents throughout this specification.

도 1은 본 발명의 실시예에 따른 CDS(Correlated Double Sampling)를 적용한 SAR 방식의 ADC 장치의 상세 회로 구성을 도시한 것으로, 샘플링부(100), 커패시터 어레이(110), 비교기(120), SAR 논리부(130) 등을 포함할 수 있다.1 shows a detailed circuit configuration of a SAR-type ADC device using CDS (Correlated Double Sampling) according to an embodiment of the present invention. The sampling unit 100, the capacitor array 110, the comparator 120, the SAR A logic unit 130, and the like.

이하, 도 1을 참조하여 본 발명의 ADC 장치에서 CDS 샘플링을 통해 에러 정정 효율을 높이는 동작을 상세히 설명하기로 한다.Hereinafter, an operation of increasing the error correction efficiency through CDS sampling in the ADC device of the present invention will be described in detail with reference to FIG.

먼저, 샘플링부(100)는 두 개의 디퍼런셜(differential) 입력신호인 제1 입력신호(VINN) 제2 입력신호(VINP)를 입력받고, SAR 논리부(130)의 CDS 제어신호에 따라 입력된 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호를 교번적으로 즉, 번갈아 가면서 선택하여 디지털 코드 샘플링을 번갈아 수행한 뒤, 샘플링 수행한 값을 출력시킨다. First, the sampling unit 100 receives a first input signal VINN and a second input signal VINP, which are two differential input signals, and receives a differential signal VINP, which is input according to the CDS control signal of the SAR logic unit 130, Alternately alternately selecting the first input signal or the second input signal, which is an input signal, alternately performs digital code sampling, and then outputs a sampled value.

커패시터 어레이(110)는 SAR 논리부(130)로부터의 제어신호(switching/control)에 따라 샘플링부(100)로부터 입력되는 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호에 대해 샘플링 수행된 샘플링값을 저장하고, 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호(Vdacn)와 제2 출력신호(Vdacp)로 생성하여 비교기(120)로 제공한다.The capacitor array 110 receives a first input signal, which is a differential input signal input from the sampling unit 100 according to a control signal (switching / control) from the SAR logic unit 130, And generates a first output signal Vdacn and a second output signal Vdacp, which are output voltage values corresponding to the first input signal and the second input signal, respectively, and provides the first output signal Vdacn and the second output signal Vdacp to the comparator 120.

비교기(120)는 커패시터 어레이(110)로부터 인가되는 제1 출력신호(Vdacn)와 제2 출력신호(Vdacp)의 크기를 비교하여 비교결과 비교결과에 따른 디지털 값(Vcomp)으로 출력한다.The comparator 120 compares the magnitudes of the first output signal Vdacn and the second output signal Vdacp applied from the capacitor array 110 and outputs the result as a digital value Vcomp according to the comparison result.

SAR 논리부(130)는 비교기(120)에서 출력된 디지털 값(Vcomp)을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 최종 출력 n 비트의 디지털 코드 값을 얻고, 이러한 최종 출력 디지털 코드값을 결과 신호로 출력한다.The SAR logic unit 130 receives the digital value Vcomp output from the comparator 120 and performs an analog-to-digital conversion operation through the approximation register to obtain a digital code value of the final output n bits, And outputs a value as a result signal.

또한, SAR 논리부(130)는 본 발명의 실시예에 따라 CDS 제어신호로 샘플링부를 제어하여 샘플링부에서 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호가 교번적으로 샘플링되도록 하고, 최종 출력 디지털 코드 값이 1 입력신호 또는 제2 입력신호의 샘플링값에 따라 번갈아 나오도록 한다.In addition, the SAR logic unit 130 may control the sampling unit with the CDS control signal to alternately sample the first input signal or the second input signal, which is the differential input signal, in the sampling unit, So that the digital code value alternates according to the sampling value of the one input signal or the second input signal.

도 2는 본 발명의 실시예에 따른 CDS를 적용한 SAR 방식의 ADC 장치의 출력 신호 파형을 도시한 것이다.FIG. 2 shows an output signal waveform of a SAR-type ADC device using a CDS according to an embodiment of the present invention.

위 도 2를 참조하면, 도 2의 (a)는 샘플링부(100)에서 디퍼런셜 입력신호인 제1 입력신호 또는 제2 입력신호 중 하나를 교번적으로 샘플링된 값이 SAR 논리부(130)를 통해 디지털 코드값으로 변환된 최종 출력 디지털 코드값을 그래프로 도시한 것이다.Referring to FIG. 2, FIG. 2 (a) illustrates an example in which the sampled value of one of the first input signal or the second input signal, which is the differential input signal, is sampled by the SAR logic unit 130 And a final output digital code value converted into a digital code value.

위와 같은 도 2의 (a)에서 샘플 A(200)는 샘플링부(100)에서 디퍼런셜 입력신호인 제1 입력신호가 샘플링된 후, SAR 논리부(130)를 통해 출력되는 디지털 코드값을 도시한 그래프가 될 수 있고, 샘플 B(202)는 샘플링부(100)에서 디퍼런셜 입력신호인 제2 입력신호가 샘플링된 후, SAR 논리부(130)를 통해 출력되는 디지털 코드값을 도시한 그래프가 될 수 있다.2A, the sample A 200 shows a digital code value output through the SAR logic unit 130 after the first input signal, which is a differential input signal, is sampled in the sampling unit 100 And the sample B 202 is a graph showing the digital code value output through the SAR logic unit 130 after the second input signal, which is a differential input signal, is sampled in the sampling unit 100 .

이때, 샘플 A(200)의 그래프와 샘플 B(202)의 그래프를 비교하면, 샘프링부(100)에서 교번적 샘플링에 따라 제1 입력신호와 제2 입력신호가 번갈아가며 샘플링되어 SAR 논리부(130)를 통해 최종 디지털 코드로 출력되는 값이 동일한 시각에 샘플 A(200)의 그래프와 샘플 B(202)의 그래프에서 번갈아 가며 표시되는 것을 볼 수 있다.When the graph of the sample A 200 is compared with the graph of the sample B 202, the first input signal and the second input signal are alternately sampled according to the alternate sampling in the sampling unit 100, It can be seen that values output to the final digital code through the display 130 are alternately displayed in the graph of the sample A 200 and the graph of the sample B 202 at the same time.

이와 같이 SAR 논리부(130)에서 교번적으로 샘플링되는 제1 입력신호와 제2 입력신호에 대한 최종 출력 디지털 코드값을 얻음에 따라 예를 들어 도 2의 (a)에서 보여지는 바와 같이 비정상적인 에러 변환값(210)이 시각 t의 시점에 샘플 A(200)에서 발생하는 경우, 동일한 시각 t의 시점에 샘플 B(202)에서 인터폴레이션(interpolation)을 수행하는 것을 통해 발생하는 값과 비교하여 에러 보정(error correcting)(212)이 가능하게 된다. As shown in FIG. 2 (a), by obtaining the final output digital code values for the first input signal and the second input signal alternately sampled in the SAR logic unit 130 as described above, When the converted value 210 occurs in the sample A 200 at the time t, it is compared with a value generated through performing the interpolation in the sample B 202 at the same time t, (error correcting) 212 is enabled.

위와 같이 에러 보정을 수행한 후, 두 개의 샘플 A(200)와 샘플 B(202)의 신호를 동일한 시각별로 감산하게 되면, 신호 레벨이 2배(2Va)가 되므로 SNR(Signal to Noise Ration) 측면이 향상되어 보다 정확한 디지털 변환이 수행될 수 있다.If the signals of the two samples A 200 and B 202 are subtracted by the same time after the error correction is performed as described above, the signal level becomes twice (2Va), so that the signal to noise ratio (SNR) Can be improved and a more accurate digital conversion can be performed.

상기한 바와 같이 본 발명에 따르면 SAR 방식의 ADC에서 CDS을 적용함으로써 SNR을 높여 에러 정정 효율을 높일 수 있도록 한다. 또한, SAR 방식의 ADC에서 샘플링 입력을 하나의 샘플마다 바꿔주도록 하는 간단한 샘플링 회로를 추가하는 것을 통해 CDS가 가능하도록 하며, 이러한 새로운 샘플링 방법을 통해 에러 보정 효율 및 SNR 향상이 가능하도록 한다. As described above, according to the present invention, by applying the CDS in the SAR type ADC, the SNR can be increased to improve the error correction efficiency. In addition, it is possible to make CDS possible by adding a simple sampling circuit that changes the sampling input every single sample in the SAR type ADC, and this new sampling method makes it possible to improve error correction efficiency and SNR.

한편 상술한 본 발명의 설명에서는 구체적인 실시예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made without departing from the spirit and scope of the invention. Accordingly, the scope of the invention should not be limited by the described embodiments but should be defined by the appended claims.

100 : 샘플링부 110 : 커패시터 어레이
120 : 비교기 130 : SAR 논리부100: Sampling unit 110: Capacitor array
120: comparator 130: SAR logic unit

Claims (9)

두 개의 디퍼런셜(differential) 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 샘플링부와,
상기 샘플링부에서 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 커패시터 어레이와,
상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과에 따른 디지털 값으로 출력하는 비교기와,
상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 SAR 논리부를 포함하며,
상기 최종 디지털 코드값은,
상기 SAR 논리부에서 출력된 후, 동일한 샘플링 시각에서 비교되고, 비정상 에러 변환이 발생하는 경우 인터폴레이션(interpolation)을 통해 에러 보정이 수행되고,
상기 에러 보정 후, 동일한 샘플링 시각별로 감산되는 것을 특징으로 하는 SAR 방식의 ADC 장치.
A sampling unit which receives a first input signal and a second input signal, which are two differential input signals, and performs sampling alternately;
A capacitor array for generating a first output signal and a second output signal, which are output voltage values corresponding to the first input signal and the second input signal sampled by the sampling unit,
A comparator for comparing the magnitudes of the first output signal and the second output signal and outputting the digital value as a result of the comparison,
And an SAR logic unit for receiving the digital value and outputting the final digital code value as a result signal,
Wherein the final digital code value comprises:
After being output from the SAR logic unit, are compared at the same sampling time, and when an abnormal error conversion occurs, error correction is performed through interpolation,
And the ADC is subtracted by the same sampling time after the error correction.
삭제delete 삭제delete 제 1 항에 있어서,
상기 SAR 논리부는,
상기 샘플링부로 CDS(Correlated Double Sampling)제어신호를 인가하여 상기 샘플링부가 상기 제1 입력신호와 제2 입력신호에 교번적으로 샘플링을 수행하도록 제어하는 것을 특징으로 하는 SAR 방식의 ADC 장치.
The method according to claim 1,
Wherein the SAR logic unit comprises:
Wherein the control unit controls the sampling unit to alternately sample the first input signal and the second input signal by applying a CDS (Correlated Double Sampling) control signal to the sampling unit.
제 1 항에 있어서,
상기 SAR 논리부는,
상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 최종 n 비트의 디지털 코드값을 얻고, 상기 최종 디지털 코드값을 결과 신호로 출력하는 것을 특징으로 하는 SAR 방식의 ADC 장치.
The method according to claim 1,
Wherein the SAR logic unit comprises:
Receiving the digital value and performing an analog-to-digital conversion operation through a shift approximation register to obtain a final n-bit digital code value, and outputting the final digital code value as a result signal.
SAR 방식의 ADC 장치에서 샘플링을 수행하는 방법으로서,
두 개의 디퍼런셜 입력신호인 제1 입력신호와 제2 입력신호를 입력받아 교번적으로 샘플링을 수행하는 단계와,
상기 샘플링된 제1 입력신호와 제2 입력신호에 대해 각각에 대응되는 출력 전압값인 제1 출력신호와 제2 출력신호로 생성하는 단계와,
상기 제1 출력신호와 제2 출력신호의 크기를 비교하여 비교결과에 따른 디지털 값으로 출력하는 단계와,
상기 디지털 값을 수신하여 최종 디지털 코드값을 결과 신호로 출력하는 단계를 포함하며,
상기 출력하는 단계이후,
상기 제1 입력신호와 제2 입력신호에 대한 최종 디지털 코드값을 동일한 샘플링 시각에서 비교하는 단계와,
상기 비교결과 비정상 에러 변환 발생 시 인터폴레이션(interpolation)된 값을 통해 에러 보정을 수행하는 단계를 포함하고,
상기 에러 보정을 수행하는 단계이후,
상기 최종 디지털 코드값은 동일한 샘플링 시각별로 감산되는 단계를 더 포함하는 것을 특징으로 하는 방법.
A method of performing sampling in an SAR ADC system,
The method comprising: receiving a first input signal and a second input signal, which are two differential input signals, and alternately sampling the input signal;
Generating a first output signal and a second output signal that are output voltage values corresponding to the sampled first input signal and the second input signal, respectively;
Comparing the magnitudes of the first output signal and the second output signal and outputting the digital value as a result of the comparison,
Receiving the digital value and outputting the final digital code value as a result signal,
After the outputting step,
Comparing the final digital code values for the first input signal and the second input signal at the same sampling time,
And performing an error correction through an interpolated value at the occurrence of the abnormal error conversion as a result of the comparison,
After performing the error correction,
Wherein the last digital code value is subtracted by the same sampling time.
삭제delete 삭제delete 제 6 항에 있어서,
상기 출력하는 단계에서,
상기 디지털 값을 수신하여 축차 근사 레지스터를 통해 아날로그 디지털 변환 동작을 수행함으로써 최종 n 비트의 디지털 코드 값을 얻는 단계인 것을 특징으로 하는 방법.The method according to claim 6,
In the outputting step,
And receiving the digital value and performing an analog-to-digital conversion operation through a register to obtain a final n-bit digital code value.
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