KR101503027B1 - Method of wafer bonding - Google Patents

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Abstract

반도체 소자 제작에 있어서, 반도체 기판 직접접합 방법이 사용된다. 종래의 반도체 기판 접합방법은 보이드(void)발생 및 뒤틀림 현상으로 불량품 양산의 문제점을 가지고 있다. 본 발명에서 제공하는 반도체 기판 직접접합 방법은 두 반도체 기판간의 접합표면을 활성화 시키고, 서로 맞대어 가압하여 초기접합을 이룬 후, 열처리 과정에서 열을 접합기판의 중앙부부터 가장자리로 전달하여 보이드(void)발생을 감소시켜 제품의 품질 유지와 수율을 향상시킬 수 있다. In semiconductor device fabrication, a direct bonding method for a semiconductor substrate is used. Conventional semiconductor substrate joining methods have problems of mass production of defective products due to void generation and distortion. The method for directly bonding a semiconductor substrate according to the present invention activates a bonding surface between two semiconductor substrates, presses them together to form an initial bonding, transfers heat from a central portion to an edge of the bonded substrate in a heat treatment process, The quality of the product and the yield can be improved.

Description

웨이퍼 접합방법{METHOD OF WAFER BONDING}[0001] METHOD OF WAFER BONDING [0002]

본 발명은 반도체 소자의 제조 방법에 관한 것이다. 더욱 상세하게는 반도체기판들간의 접합방법에 관한 것이다 The present invention relates to a method of manufacturing a semiconductor device. More particularly, the present invention relates to a method of joining semiconductor substrates

반도체 소자의 종류가 다양해지면서, 반도체 기판의 접합기술은 발전해왔다.반도체 기한의 직접접합 기술은 불량품 양산의 문제를 가지고 있다. 예를 들면,보이드(Void)발생, 뒤틀림 현상, 등의 문제가 품질과 제품의 수율을 감소시킨다.BACKGROUND ART [0002] As the types of semiconductor devices have been diversified, techniques for joining semiconductor substrates have been developed. [0003] Direct bonding techniques for semiconductor devices have problems in mass production of defective products. For example, problems such as void generation, distortion, and the like reduce the quality and yield of products.

본 발명이 이루고자 하는 기술적 과제는, 수율이 향상된 반도체 기판 직접접합 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a direct bonding method of a semiconductor substrate with improved yield.

상기 기술적 과제를 달성하기 위한 수단으로서, 본 발명의 반도체 기판접합방법은 두 기판들의 접합표면들을 플라즈마를 이용하여 활성화 시킨다. 상기 접합표면들을 맞닿게 하여, 수직으로 가압하여 초기접합을 수행한다. 상기 초기접합 된 반도체 기판의 중앙부를 선택적으로 가열하여 기판의 가장자리로 열이 전달되며 접합을 이룬다.As a means for achieving the above object, the semiconductor substrate bonding method of the present invention activates bonding surfaces of two substrates using plasma. The bonding surfaces are brought into contact with each other, and the bonding is performed vertically to perform the initial bonding. The center portion of the initially bonded semiconductor substrate is selectively heated to transfer heat to the edge of the substrate to form a junction.

반도체 기판 제작시 불량 접합기판 발생빈도를 감소시키고, 제품의 수율이 증가 할 수 있다. It is possible to reduce the frequency of occurrence of defective bonded substrate in manufacturing a semiconductor substrate and increase the product yield.

도 1a 및 도 1g는 본 발명의 실시예에 따른 반도체 기판 직접접합 제조과정을 설명하기 위한 공정 단면도들이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 기판 직접접합 장치를 설명하기 위한 단면도와 평면도이다.
FIGS. 1A and 1G are process cross-sectional views illustrating a process of manufacturing a semiconductor substrate direct junction according to an embodiment of the present invention.
2A and 2B are a cross-sectional view and a plan view illustrating a semiconductor substrate direct bonding apparatus according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시에 한정되지 않고 다른 재질에도 응용될 수 있다. 오히려, 여기에 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 내용이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiment described here, but can be applied to other materials. Rather, the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.

도 1a 및 도 1g는 본 발명의 실시예에 따른 반도체 기판 제조과정을 설명하기 위한 단면도들이다. FIGS. 1A and 1G are cross-sectional views illustrating a semiconductor substrate manufacturing process according to an embodiment of the present invention.

도 1a 를 참조하면,제 1 면(10a) 및 상기 제 1 면(10a)에 대향하는 제 2 면(10b)을 포함하는 제 1 기판(10)이 제공된다. 상기 제 1 기판(10)은 실리콘 기판일 수 있다. 제 1 기판(10)은 연마되어,두께가 감소할 수 있다. 예를 들면,상기 제 1 기판의 두께가 275 ㎛ 가 되도록, 상기 제 1 기판(10)을 연마할 수 있다. Referring to FIG. 1A, a first substrate 10 is provided that includes a first surface 10a and a second surface 10b opposite the first surface 10a. The first substrate 10 may be a silicon substrate. The first substrate 10 is polished, and the thickness thereof can be reduced. For example, the first substrate 10 may be polished such that the thickness of the first substrate is 275 m.

도 1b를 참조하면, 상기 제 1 기판(10)의 상기 제 1 면(10a) 및 상기 제 2 면(10b)상에 절연막(13)이 형성될 수 있다. 예를 들면, 상기 절연막(13)은 산화막 또는 질화막일 수 있다. 상기 절연막(13)은 화학기상증착법(Chemmical Vapor Deposition) 또는 열산화법(Thermal Oxidation)으로 형성될 수 있다. 예를 들면, 상기 절연막(13) 두께는 약 1000 Å일 수 있다. 상기 절연막(13)의 표면의 불순물이 제거될 수 있다. 예를 들면, 상기 표면의 불순물은 세정용액을 사용하여 제거될 수 있다. 상기 세정용액은 암모니아, 과산화수소 및 물의 혼합용액 일 수 있다. 예를 들면, 상기 세정용액을 구성하는 암모니아, 과산화수소 및 물의 구성비는 약 1:1:5 일 수 있다. 예를 들면, 상기 세정용액의 온도는 약 75℃ 일수 있다. 예를 들면, 세정 시간은 약 10분 일 수 있다.Referring to FIG. 1B, an insulating film 13 may be formed on the first surface 10a and the second surface 10b of the first substrate 10. For example, the insulating film 13 may be an oxide film or a nitride film. The insulating layer 13 may be formed by chemical vapor deposition (CVD) or thermal oxidation. For example, the thickness of the insulating film 13 may be about 1000 angstroms. Impurities on the surface of the insulating film 13 can be removed. For example, impurities on the surface can be removed using a cleaning solution. The cleaning solution may be a mixed solution of ammonia, hydrogen peroxide and water. For example, the composition ratio of ammonia, hydrogen peroxide, and water constituting the cleaning solution may be about 1: 1: 5. For example, the temperature of the cleaning solution may be about 75 ° C. For example, the cleaning time can be about 10 minutes.

도 1c를 참조하면, 상기 제 1 기판(10)의 상기 제 1 면(10a)상의 절연막(13)이 활성화될 수 있다. 예를 들어, 상기 제 1 기판(10)의 상기 절연막(13)이 플라즈마를 사용하여 활성화될 수 있다. 예를 들면, 상기 플라즈마는 산소 플라즈마가 될 수 있다. 상기 플라즈마는 고주파를 에너지원으로 하여 생성될 수 있다. 예를 들면, 상기 고주파 파워의 범위는 150~250 W일 수 있다. 상기 플라즈마는 대기압보다 낮은 압력에서 생성될 수 있다. 예를 들어, 상기 압력은 0.05 torr일 수 있다. 상기 제 1 기판(10)의 상기 제 1 면(10a)상의 상기 절연막(13)이 활성화되어 제 1 활성화 층(15)이 형성될 수 있다. Referring to FIG. 1C, the insulating film 13 on the first surface 10a of the first substrate 10 may be activated. For example, the insulating film 13 of the first substrate 10 can be activated by using plasma. For example, the plasma may be an oxygen plasma. The plasma may be generated by using a high frequency as an energy source. For example, the range of the high frequency power may be 150 to 250 W. The plasma may be generated at a pressure lower than atmospheric pressure. For example, the pressure may be 0.05 torr. The insulating layer 13 on the first surface 10a of the first substrate 10 may be activated to form the first activation layer 15. [

도 1d를 참조하면, 제 3 면(20a) 및 상기 제 3 면(20a)에 대향하는 제 4 면(20b)을 포함하는 제 2 기판(20)이 제공된다. 상기 제 2 기판(20)은 쿼츠(quartz)기판일 수 있다. 상기 제 2 기판(20)의 표면의 불순물이 제거될 수 있다. 예를 들면,상기 표면의 불순물은 세정용액을 사용하여 제거될 수 있다. 상기 세정용액은 암모니아, 과산화수소 및 물의 혼합용액 일 수 있다. 예를 들면, 상기 세정용액을 구성하는 암모니아, 과산화수소 및 물의 구성비는 약 1:1:5 가 될 수 있다. 예를 들면, 상기 세정용액의 온도는 약 75℃ 일수 있다. 예를 들면, 상기 세정시간은 약 10분 일 수 있다. 상기 제 2 기판(20)의 상기 제 3 면(20a)이 플라즈마를 사용하여 활성화될 수 있다. 예를 들면, 상기 플라즈마는 산소 플라즈마일 수 있다. 상기 플라즈마는 고주파를 에너지원으로 하여 생성될 수 있다. 예를 들면, 상기 고주파 파워의 범위는 150~250 W일 수 있다. 상기 플라즈마는 대기압보다 낮은 압력에서 생성될 수 있다. 예를 들어, 상기 압력은 0.05 torr일 수 있다. 상기 제 2 기판(20)의 상기 제 3 면(20a)이 활성화되어 제 2 활성화 층(23)이 형성될 수 있다. Referring to FIG. 1d, a second substrate 20 is provided that includes a third surface 20a and a fourth surface 20b opposite the third surface 20a. The second substrate 20 may be a quartz substrate. Impurities on the surface of the second substrate 20 can be removed. For example, impurities on the surface can be removed using a cleaning solution. The cleaning solution may be a mixed solution of ammonia, hydrogen peroxide and water. For example, the composition ratio of ammonia, hydrogen peroxide, and water constituting the cleaning solution may be about 1: 1: 5. For example, the temperature of the cleaning solution may be about 75 ° C. For example, the cleaning time may be about 10 minutes. The third surface 20a of the second substrate 20 may be activated using plasma. For example, the plasma may be an oxygen plasma. The plasma may be generated by using a high frequency as an energy source. For example, the range of the high frequency power may be 150 to 250 W. The plasma may be generated at a pressure lower than atmospheric pressure. For example, the pressure may be 0.05 torr. The third surface 20a of the second substrate 20 may be activated to form the second activation layer 23.

도 1e를 참조하면, 상기 제 1 활성화 층(15)과 상기 제 2 활성화 층(23)이 접촉하여 초기접합 될 수 있다. 상기 제 1 및 제 2 활성화 층(15,23)들이 초기 접합 되어, 제 1 접합 층(14)이 형성될 수 있다. 상기 제 1 접합 층(14)은 상기 제 1 및 제 2 활성화 층(15,23)들이 수직으로 가압 되어 형성될 수 있다. 상기 제 1 접합 층(14) 내부에 보이드(void)(12)가 존재할 수 있다.Referring to FIG. 1E, the first activation layer 15 and the second activation layer 23 may be in contact with each other to be initially bonded. The first and second activation layers 15 and 23 may be initially bonded so that the first bonding layer 14 may be formed. The first bonding layer 14 may be formed by vertically pressing the first and second activation layers 15 and 23. A void 12 may be present in the first bonding layer 14.

도 1f를 참조하면, 상기 제 1 접합 층(14)이 열처리 될 수 있다. 이로 인해, 상기 보이드(void)(12)가 제거된 제 2 접합 층(18)을 갖는 접합기판이 형성될 수 있다. 상기 제 1 기판(10)의 상기 제 1 면(10a)과 상기 제 2 기판(20)의 제 3면(20a) 사이에 형성된 상기 제 2 접합 층(18)을 갖는 접합기판이 형성된다. Referring to FIG. 1F, the first bonding layer 14 may be heat-treated. As a result, a bonded substrate having the second bonding layer 18 from which the void 12 is removed can be formed. A bonded substrate having the second bonding layer 18 formed between the first surface 10a of the first substrate 10 and the third surface 20a of the second substrate 20 is formed.

도 1g 를 참조하면, 상기 접합기판은 그 목적에 맞도록 가공될 수 있다. 예를 들면, 상기 제 1 기판(10)의 상기 제 2 면(10b)상에 형성된 상부 절연막(13)을 제거할 수 있다. 상기 접합기판은 반도체 소자 제조공정에 사용될 수 있다. 예를 들면, 리소그라피(lithography) 공정으로 다양한 모양의 트렌치가 형성 될 수 있다. 상기 트렌치의 모양은 V형, U형, 사각형일 수 있다. Referring to FIG. 1G, the bonded substrate can be processed to suit its purpose. For example, the upper insulating film 13 formed on the second surface 10b of the first substrate 10 may be removed. The bonded substrate can be used in a semiconductor device manufacturing process. For example, trenches of various shapes can be formed by a lithography process. The shape of the trench may be V-shaped, U-shaped, or rectangular.

도 2a 및 도 2b 는 본 발명의 실시 예에 따른 반도체 기판 직접접합 장치를 설명하기 위한 도면들이다. 2A and 2B are views for explaining a semiconductor substrate direct bonding apparatus according to an embodiment of the present invention.

도 2a 및 도 2b를 참조하면, 도 1f의 열처리공정은 가열로(100) 내부에서 수행될 수 있다. 상기 가열로(100)는 상기 접합기판을 가열하는 제 1 히터(110) 및 상기 제 1 히터(110)를 둘러싸는 형태로 구성되는 제 2 히터(130)를 포함할 수 있다. 상기 가열로(100)의 내부는 대기압의 분위기를 가질 수 있다. Referring to FIGS. 2A and 2B, the heat treatment process of FIG. 1F may be performed inside the heating furnace 100. The heating furnace 100 may include a first heater 110 that heats the bonded substrate stack and a second heater 130 that surrounds the first heater 110. The inside of the heating furnace 100 may have an atmospheric pressure atmosphere.

도 2a를 참조하면, 상기 제 2 기판(20)의 제 4 면(20b)의 중앙부가 상기 제 1 히터 위에 위치할 수 있다. 상기 제 2 기판(20)은 상기 제 1 기판(10)에 비해 열팽창계수가 작을 수 있다. 상기 제 1 히터(110)로부터 열의 전달 방향은 방사형이 될 수 있다. 예를 들어, 상기 열은 상기 접합기판의 중앙부에서 가장자리로 전달될 수 있다. 방사형으로 전달되는 열에 의해서, 상기 초기접합시 생성되었던 보이드(12)가 제 1 기판(10)과 제 2 기판(20) 사이에서 초기접합된 기판의 외부로 빠져나갈 수 있다. 상기 열처리 공정으로 보이드(12)가 제거된 직접접합기판을 형성시킬 수 있다. Referring to FIG. 2A, a central portion of the fourth surface 20b of the second substrate 20 may be positioned on the first heater. The second substrate 20 may have a smaller thermal expansion coefficient than the first substrate 10. The direction of heat transfer from the first heater 110 may be radial. For example, the heat may be transmitted from the central portion of the bonded substrate to the edge. Due to the radially transmitted heat, voids 12, which were generated during the initial bonding, may escape to the outside of the initially bonded substrate between the first substrate 10 and the second substrate 20. The directly bonded substrate from which the voids 12 have been removed can be formed by the heat treatment process.

10: 제 1 기판
10a: 제 1 면
10b: 제 2 면
12: 보이드(void)
13: 절연막
14: 제 1 접합층
15: 제 1 활성화 층
18: 제 2 접합층
20: 제 2 기판
20a: 제 3 면
20b: 제 4 면
23: 제 2 활성화 층
100: 가열로
110: 제 1 히터
130: 제 2 히터
10: first substrate
10a: first side
10b: second side
12: void
13: Insulating film
14: first bonding layer
15: first activation layer
18: second bonding layer
20: second substrate
20a: Third side
20b: fourth surface
23: Second activation layer
100: heating furnace
110: first heater
130: second heater

Claims (4)

두 웨이퍼들의 접합표면들을 플라즈마를 이용하여 활성화 시키는 것;
상기 웨이퍼들의 접합표면들이 서로 맞닿게 하고, 수직으로 압력을 가하여 초기접합을 수행하는 것 및;
상기 초기 접합된 웨이퍼들 중 열팽창계수가 더 작은 웨이퍼의 중앙부를 선택적으로 가열하여 상기 웨이퍼들의 중앙부에서 가장자리로 열을 전달하여 접합하는 것을 포함하되, 상기 가열은 상기 초기접합이 수행된 이후에 시작되는 웨이퍼 접합방법.
Activating the junction surfaces of the two wafers using plasma;
Performing an initial bonding by causing the bonding surfaces of the wafers to abut against each other and applying pressure vertically;
Selectively heating a center portion of the wafer having a smaller coefficient of thermal expansion among the initially bonded wafers to transfer heat from the central portion of the wafers to the edge to thereby bond the wafers to each other, wherein the heating is started after the initial bonding is performed Wafer bonding method.
제1 항에 있어서,
상기 두 웨이퍼 접합표면들을 활성화 시킨 후, 각각의 웨이퍼들의 접합표면들은 제1 활성화층 및 제2 활성화층을 형성하는 것을 더 포함하는 웨이퍼 접합방법.
The method according to claim 1,
Wherein after activating the two wafer bonding surfaces, the bonding surfaces of each of the wafers further comprise forming a first activation layer and a second activation layer.
제2 항에 있어서,
상기 초기 접합을 수행하여, 제1 접합층을 형성하는 것을 더 포함하는 웨이퍼 접합방법.
3. The method of claim 2,
And performing the initial bonding to form a first bonding layer.
제3 항에 있어서,
상기 제1 접합층을 포함하는 웨이퍼들의 중앙부를 선택적으로 가열하여, 보이드가 제거된 제2 접합층을 형성하는 것을 더 포함하는 웨이퍼 접합방법.
The method of claim 3,
Further comprising selectively heating a central portion of the wafers including the first bonding layer to form a void-removed second bonding layer.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105596A (en) * 2017-01-26 2019-09-17 소니 세미컨덕터 솔루션즈 가부시키가이샤 Laminated lens structure and manufacturing method thereof, and electronic device
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010518639A (en) * 2007-02-16 2010-05-27 エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ Method for joining two substrates

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010518639A (en) * 2007-02-16 2010-05-27 エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ Method for joining two substrates

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190105596A (en) * 2017-01-26 2019-09-17 소니 세미컨덕터 솔루션즈 가부시키가이샤 Laminated lens structure and manufacturing method thereof, and electronic device
US11454746B2 (en) 2017-01-26 2022-09-27 Sony Semiconductor Solutions Corporation Laminated lens structure and method of manufacturing the same, and electronic apparatus
KR102459876B1 (en) * 2017-01-26 2022-10-26 소니 세미컨덕터 솔루션즈 가부시키가이샤 Laminated lens structure, manufacturing method thereof, and electronic device
KR102586083B1 (en) 2022-07-15 2023-10-05 성균관대학교산학협력단 Wafer bonding method and wafer bonding system

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