KR101503027B1 - Method of wafer bonding - Google Patents
Method of wafer bonding Download PDFInfo
- Publication number
- KR101503027B1 KR101503027B1 KR1020100115537A KR20100115537A KR101503027B1 KR 101503027 B1 KR101503027 B1 KR 101503027B1 KR 1020100115537 A KR1020100115537 A KR 1020100115537A KR 20100115537 A KR20100115537 A KR 20100115537A KR 101503027 B1 KR101503027 B1 KR 101503027B1
- Authority
- KR
- South Korea
- Prior art keywords
- bonding
- substrate
- wafers
- layer
- semiconductor substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 19
- 238000010438 heat treatment Methods 0.000 claims abstract description 10
- 230000004913 activation Effects 0.000 claims description 10
- 238000003825 pressing Methods 0.000 claims description 2
- 235000012431 wafers Nutrition 0.000 claims 10
- 230000003213 activating effect Effects 0.000 claims 2
- 239000000758 substrate Substances 0.000 abstract description 52
- 239000004065 semiconductor Substances 0.000 abstract description 18
- 238000004519 manufacturing process Methods 0.000 abstract description 7
- 239000011800 void material Substances 0.000 abstract description 5
- 230000002950 deficient Effects 0.000 abstract description 3
- 238000005304 joining Methods 0.000 abstract description 3
- 238000005389 semiconductor device fabrication Methods 0.000 abstract 1
- 238000004140 cleaning Methods 0.000 description 10
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 8
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 8
- 239000000243 solution Substances 0.000 description 8
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000011259 mixed solution Substances 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/185—Joining of semiconductor bodies for junction formation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Pressure Welding/Diffusion-Bonding (AREA)
Abstract
반도체 소자 제작에 있어서, 반도체 기판 직접접합 방법이 사용된다. 종래의 반도체 기판 접합방법은 보이드(void)발생 및 뒤틀림 현상으로 불량품 양산의 문제점을 가지고 있다. 본 발명에서 제공하는 반도체 기판 직접접합 방법은 두 반도체 기판간의 접합표면을 활성화 시키고, 서로 맞대어 가압하여 초기접합을 이룬 후, 열처리 과정에서 열을 접합기판의 중앙부부터 가장자리로 전달하여 보이드(void)발생을 감소시켜 제품의 품질 유지와 수율을 향상시킬 수 있다. In semiconductor device fabrication, a direct bonding method for a semiconductor substrate is used. Conventional semiconductor substrate joining methods have problems of mass production of defective products due to void generation and distortion. The method for directly bonding a semiconductor substrate according to the present invention activates a bonding surface between two semiconductor substrates, presses them together to form an initial bonding, transfers heat from a central portion to an edge of the bonded substrate in a heat treatment process, The quality of the product and the yield can be improved.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것이다. 더욱 상세하게는 반도체기판들간의 접합방법에 관한 것이다 The present invention relates to a method of manufacturing a semiconductor device. More particularly, the present invention relates to a method of joining semiconductor substrates
반도체 소자의 종류가 다양해지면서, 반도체 기판의 접합기술은 발전해왔다.반도체 기한의 직접접합 기술은 불량품 양산의 문제를 가지고 있다. 예를 들면,보이드(Void)발생, 뒤틀림 현상, 등의 문제가 품질과 제품의 수율을 감소시킨다.BACKGROUND ART [0002] As the types of semiconductor devices have been diversified, techniques for joining semiconductor substrates have been developed. [0003] Direct bonding techniques for semiconductor devices have problems in mass production of defective products. For example, problems such as void generation, distortion, and the like reduce the quality and yield of products.
본 발명이 이루고자 하는 기술적 과제는, 수율이 향상된 반도체 기판 직접접합 방법을 제공하는 것이다.SUMMARY OF THE INVENTION It is an object of the present invention to provide a direct bonding method of a semiconductor substrate with improved yield.
상기 기술적 과제를 달성하기 위한 수단으로서, 본 발명의 반도체 기판접합방법은 두 기판들의 접합표면들을 플라즈마를 이용하여 활성화 시킨다. 상기 접합표면들을 맞닿게 하여, 수직으로 가압하여 초기접합을 수행한다. 상기 초기접합 된 반도체 기판의 중앙부를 선택적으로 가열하여 기판의 가장자리로 열이 전달되며 접합을 이룬다.As a means for achieving the above object, the semiconductor substrate bonding method of the present invention activates bonding surfaces of two substrates using plasma. The bonding surfaces are brought into contact with each other, and the bonding is performed vertically to perform the initial bonding. The center portion of the initially bonded semiconductor substrate is selectively heated to transfer heat to the edge of the substrate to form a junction.
반도체 기판 제작시 불량 접합기판 발생빈도를 감소시키고, 제품의 수율이 증가 할 수 있다. It is possible to reduce the frequency of occurrence of defective bonded substrate in manufacturing a semiconductor substrate and increase the product yield.
도 1a 및 도 1g는 본 발명의 실시예에 따른 반도체 기판 직접접합 제조과정을 설명하기 위한 공정 단면도들이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 반도체 기판 직접접합 장치를 설명하기 위한 단면도와 평면도이다. FIGS. 1A and 1G are process cross-sectional views illustrating a process of manufacturing a semiconductor substrate direct junction according to an embodiment of the present invention.
2A and 2B are a cross-sectional view and a plan view illustrating a semiconductor substrate direct bonding apparatus according to an embodiment of the present invention.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나 본 발명은 여기서 설명되는 실시에 한정되지 않고 다른 재질에도 응용될 수 있다. 오히려, 여기에 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 내용이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다. Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings. However, the present invention is not limited to the embodiment described here, but can be applied to other materials. Rather, the embodiments disclosed herein are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.
도 1a 및 도 1g는 본 발명의 실시예에 따른 반도체 기판 제조과정을 설명하기 위한 단면도들이다. FIGS. 1A and 1G are cross-sectional views illustrating a semiconductor substrate manufacturing process according to an embodiment of the present invention.
도 1a 를 참조하면,제 1 면(10a) 및 상기 제 1 면(10a)에 대향하는 제 2 면(10b)을 포함하는 제 1 기판(10)이 제공된다. 상기 제 1 기판(10)은 실리콘 기판일 수 있다. 제 1 기판(10)은 연마되어,두께가 감소할 수 있다. 예를 들면,상기 제 1 기판의 두께가 275 ㎛ 가 되도록, 상기 제 1 기판(10)을 연마할 수 있다. Referring to FIG. 1A, a
도 1b를 참조하면, 상기 제 1 기판(10)의 상기 제 1 면(10a) 및 상기 제 2 면(10b)상에 절연막(13)이 형성될 수 있다. 예를 들면, 상기 절연막(13)은 산화막 또는 질화막일 수 있다. 상기 절연막(13)은 화학기상증착법(Chemmical Vapor Deposition) 또는 열산화법(Thermal Oxidation)으로 형성될 수 있다. 예를 들면, 상기 절연막(13) 두께는 약 1000 Å일 수 있다. 상기 절연막(13)의 표면의 불순물이 제거될 수 있다. 예를 들면, 상기 표면의 불순물은 세정용액을 사용하여 제거될 수 있다. 상기 세정용액은 암모니아, 과산화수소 및 물의 혼합용액 일 수 있다. 예를 들면, 상기 세정용액을 구성하는 암모니아, 과산화수소 및 물의 구성비는 약 1:1:5 일 수 있다. 예를 들면, 상기 세정용액의 온도는 약 75℃ 일수 있다. 예를 들면, 세정 시간은 약 10분 일 수 있다.Referring to FIG. 1B, an
도 1c를 참조하면, 상기 제 1 기판(10)의 상기 제 1 면(10a)상의 절연막(13)이 활성화될 수 있다. 예를 들어, 상기 제 1 기판(10)의 상기 절연막(13)이 플라즈마를 사용하여 활성화될 수 있다. 예를 들면, 상기 플라즈마는 산소 플라즈마가 될 수 있다. 상기 플라즈마는 고주파를 에너지원으로 하여 생성될 수 있다. 예를 들면, 상기 고주파 파워의 범위는 150~250 W일 수 있다. 상기 플라즈마는 대기압보다 낮은 압력에서 생성될 수 있다. 예를 들어, 상기 압력은 0.05 torr일 수 있다. 상기 제 1 기판(10)의 상기 제 1 면(10a)상의 상기 절연막(13)이 활성화되어 제 1 활성화 층(15)이 형성될 수 있다. Referring to FIG. 1C, the
도 1d를 참조하면, 제 3 면(20a) 및 상기 제 3 면(20a)에 대향하는 제 4 면(20b)을 포함하는 제 2 기판(20)이 제공된다. 상기 제 2 기판(20)은 쿼츠(quartz)기판일 수 있다. 상기 제 2 기판(20)의 표면의 불순물이 제거될 수 있다. 예를 들면,상기 표면의 불순물은 세정용액을 사용하여 제거될 수 있다. 상기 세정용액은 암모니아, 과산화수소 및 물의 혼합용액 일 수 있다. 예를 들면, 상기 세정용액을 구성하는 암모니아, 과산화수소 및 물의 구성비는 약 1:1:5 가 될 수 있다. 예를 들면, 상기 세정용액의 온도는 약 75℃ 일수 있다. 예를 들면, 상기 세정시간은 약 10분 일 수 있다. 상기 제 2 기판(20)의 상기 제 3 면(20a)이 플라즈마를 사용하여 활성화될 수 있다. 예를 들면, 상기 플라즈마는 산소 플라즈마일 수 있다. 상기 플라즈마는 고주파를 에너지원으로 하여 생성될 수 있다. 예를 들면, 상기 고주파 파워의 범위는 150~250 W일 수 있다. 상기 플라즈마는 대기압보다 낮은 압력에서 생성될 수 있다. 예를 들어, 상기 압력은 0.05 torr일 수 있다. 상기 제 2 기판(20)의 상기 제 3 면(20a)이 활성화되어 제 2 활성화 층(23)이 형성될 수 있다. Referring to FIG. 1d, a
도 1e를 참조하면, 상기 제 1 활성화 층(15)과 상기 제 2 활성화 층(23)이 접촉하여 초기접합 될 수 있다. 상기 제 1 및 제 2 활성화 층(15,23)들이 초기 접합 되어, 제 1 접합 층(14)이 형성될 수 있다. 상기 제 1 접합 층(14)은 상기 제 1 및 제 2 활성화 층(15,23)들이 수직으로 가압 되어 형성될 수 있다. 상기 제 1 접합 층(14) 내부에 보이드(void)(12)가 존재할 수 있다.Referring to FIG. 1E, the
도 1f를 참조하면, 상기 제 1 접합 층(14)이 열처리 될 수 있다. 이로 인해, 상기 보이드(void)(12)가 제거된 제 2 접합 층(18)을 갖는 접합기판이 형성될 수 있다. 상기 제 1 기판(10)의 상기 제 1 면(10a)과 상기 제 2 기판(20)의 제 3면(20a) 사이에 형성된 상기 제 2 접합 층(18)을 갖는 접합기판이 형성된다. Referring to FIG. 1F, the
도 1g 를 참조하면, 상기 접합기판은 그 목적에 맞도록 가공될 수 있다. 예를 들면, 상기 제 1 기판(10)의 상기 제 2 면(10b)상에 형성된 상부 절연막(13)을 제거할 수 있다. 상기 접합기판은 반도체 소자 제조공정에 사용될 수 있다. 예를 들면, 리소그라피(lithography) 공정으로 다양한 모양의 트렌치가 형성 될 수 있다. 상기 트렌치의 모양은 V형, U형, 사각형일 수 있다. Referring to FIG. 1G, the bonded substrate can be processed to suit its purpose. For example, the upper insulating
도 2a 및 도 2b 는 본 발명의 실시 예에 따른 반도체 기판 직접접합 장치를 설명하기 위한 도면들이다. 2A and 2B are views for explaining a semiconductor substrate direct bonding apparatus according to an embodiment of the present invention.
도 2a 및 도 2b를 참조하면, 도 1f의 열처리공정은 가열로(100) 내부에서 수행될 수 있다. 상기 가열로(100)는 상기 접합기판을 가열하는 제 1 히터(110) 및 상기 제 1 히터(110)를 둘러싸는 형태로 구성되는 제 2 히터(130)를 포함할 수 있다. 상기 가열로(100)의 내부는 대기압의 분위기를 가질 수 있다. Referring to FIGS. 2A and 2B, the heat treatment process of FIG. 1F may be performed inside the
도 2a를 참조하면, 상기 제 2 기판(20)의 제 4 면(20b)의 중앙부가 상기 제 1 히터 위에 위치할 수 있다. 상기 제 2 기판(20)은 상기 제 1 기판(10)에 비해 열팽창계수가 작을 수 있다. 상기 제 1 히터(110)로부터 열의 전달 방향은 방사형이 될 수 있다. 예를 들어, 상기 열은 상기 접합기판의 중앙부에서 가장자리로 전달될 수 있다. 방사형으로 전달되는 열에 의해서, 상기 초기접합시 생성되었던 보이드(12)가 제 1 기판(10)과 제 2 기판(20) 사이에서 초기접합된 기판의 외부로 빠져나갈 수 있다. 상기 열처리 공정으로 보이드(12)가 제거된 직접접합기판을 형성시킬 수 있다. Referring to FIG. 2A, a central portion of the
10: 제 1 기판
10a: 제 1 면
10b: 제 2 면
12: 보이드(void)
13: 절연막
14: 제 1 접합층
15: 제 1 활성화 층
18: 제 2 접합층
20: 제 2 기판
20a: 제 3 면
20b: 제 4 면
23: 제 2 활성화 층
100: 가열로
110: 제 1 히터
130: 제 2 히터10: first substrate
10a: first side
10b: second side
12: void
13: Insulating film
14: first bonding layer
15: first activation layer
18: second bonding layer
20: second substrate
20a: Third side
20b: fourth surface
23: Second activation layer
100: heating furnace
110: first heater
130: second heater
Claims (4)
상기 웨이퍼들의 접합표면들이 서로 맞닿게 하고, 수직으로 압력을 가하여 초기접합을 수행하는 것 및;
상기 초기 접합된 웨이퍼들 중 열팽창계수가 더 작은 웨이퍼의 중앙부를 선택적으로 가열하여 상기 웨이퍼들의 중앙부에서 가장자리로 열을 전달하여 접합하는 것을 포함하되, 상기 가열은 상기 초기접합이 수행된 이후에 시작되는 웨이퍼 접합방법.Activating the junction surfaces of the two wafers using plasma;
Performing an initial bonding by causing the bonding surfaces of the wafers to abut against each other and applying pressure vertically;
Selectively heating a center portion of the wafer having a smaller coefficient of thermal expansion among the initially bonded wafers to transfer heat from the central portion of the wafers to the edge to thereby bond the wafers to each other, wherein the heating is started after the initial bonding is performed Wafer bonding method.
상기 두 웨이퍼 접합표면들을 활성화 시킨 후, 각각의 웨이퍼들의 접합표면들은 제1 활성화층 및 제2 활성화층을 형성하는 것을 더 포함하는 웨이퍼 접합방법.The method according to claim 1,
Wherein after activating the two wafer bonding surfaces, the bonding surfaces of each of the wafers further comprise forming a first activation layer and a second activation layer.
상기 초기 접합을 수행하여, 제1 접합층을 형성하는 것을 더 포함하는 웨이퍼 접합방법.3. The method of claim 2,
And performing the initial bonding to form a first bonding layer.
상기 제1 접합층을 포함하는 웨이퍼들의 중앙부를 선택적으로 가열하여, 보이드가 제거된 제2 접합층을 형성하는 것을 더 포함하는 웨이퍼 접합방법.The method of claim 3,
Further comprising selectively heating a central portion of the wafers including the first bonding layer to form a void-removed second bonding layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100115537A KR101503027B1 (en) | 2010-11-19 | 2010-11-19 | Method of wafer bonding |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020100115537A KR101503027B1 (en) | 2010-11-19 | 2010-11-19 | Method of wafer bonding |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20120054252A KR20120054252A (en) | 2012-05-30 |
KR101503027B1 true KR101503027B1 (en) | 2015-03-18 |
Family
ID=46270155
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020100115537A KR101503027B1 (en) | 2010-11-19 | 2010-11-19 | Method of wafer bonding |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR101503027B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190105596A (en) * | 2017-01-26 | 2019-09-17 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | Laminated lens structure and manufacturing method thereof, and electronic device |
KR102586083B1 (en) | 2022-07-15 | 2023-10-05 | 성균관대학교산학협력단 | Wafer bonding method and wafer bonding system |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9412629B2 (en) | 2012-10-24 | 2016-08-09 | Globalfoundries Inc. | Wafer bonding for 3D device packaging fabrication |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010518639A (en) * | 2007-02-16 | 2010-05-27 | エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ | Method for joining two substrates |
-
2010
- 2010-11-19 KR KR1020100115537A patent/KR101503027B1/en not_active IP Right Cessation
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010518639A (en) * | 2007-02-16 | 2010-05-27 | エス. オー. アイ. テック シリコン オン インシュレーター テクノロジーズ | Method for joining two substrates |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20190105596A (en) * | 2017-01-26 | 2019-09-17 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | Laminated lens structure and manufacturing method thereof, and electronic device |
US11454746B2 (en) | 2017-01-26 | 2022-09-27 | Sony Semiconductor Solutions Corporation | Laminated lens structure and method of manufacturing the same, and electronic apparatus |
KR102459876B1 (en) * | 2017-01-26 | 2022-10-26 | 소니 세미컨덕터 솔루션즈 가부시키가이샤 | Laminated lens structure, manufacturing method thereof, and electronic device |
KR102586083B1 (en) | 2022-07-15 | 2023-10-05 | 성균관대학교산학협력단 | Wafer bonding method and wafer bonding system |
Also Published As
Publication number | Publication date |
---|---|
KR20120054252A (en) | 2012-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100709689B1 (en) | Surface finishing of soi substrates using an epi process | |
TWI402170B (en) | Method for bonding two substrates | |
CN101601123B (en) | Method of bonding two substrates | |
KR101335713B1 (en) | Process for producing laminated substrate and laminated substrate | |
JP5415129B2 (en) | Manufacturing method of bonded substrate | |
JP6049571B2 (en) | Method for manufacturing composite substrate having nitride semiconductor thin film | |
JP2009111381A (en) | Soi substrate with fine buried insulating layer | |
TWI567780B (en) | Method of manufacturing composite wafers | |
JP2009503907A (en) | Strained silicon on insulator (SSOI) structure with strained silicon layer with improved crystallinity | |
KR101503027B1 (en) | Method of wafer bonding | |
WO2007074551A1 (en) | Process for producing soi wafer and soi wafer | |
KR20120112533A (en) | Bonded wafer manufacturing method | |
WO2015093550A1 (en) | METHOD FOR MANUFACTURING SiC WAFER, METHOD FOR MANUFACTURING SiC SEMICONDUCTOR, AND GRAPHITE SILICON CARBIDE COMPOSITE SUBSTRATE | |
JP6371143B2 (en) | SiC wafer manufacturing method, SiC semiconductor manufacturing method, and graphite silicon carbide composite substrate | |
JP6351211B2 (en) | Layered bonding structure formed by reactive bonding of zinc metal and zinc peroxide | |
WO2010137682A1 (en) | Process for production of laminated wafer | |
KR101302071B1 (en) | A method for manufacturing a heterostructure aiming at reducing the tensile stress condition of the donor substrate | |
JP2009253184A (en) | Manufacturing method for laminated substrate | |
WO2014049414A1 (en) | Direct bonding process | |
WO2010137683A1 (en) | Process for production of soi substrate | |
JP2007194345A (en) | Method and device for manufacturing laminate substrate | |
JP6273322B2 (en) | Manufacturing method of SOI substrate | |
TWI628712B (en) | Soi substrate and manufacturing method thereof | |
TWI837774B (en) | Semiconductor device and method of manufacturing semiconductor device | |
JP5643488B2 (en) | Manufacturing method of SOI wafer having low stress film |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
AMND | Amendment | ||
E902 | Notification of reason for refusal | ||
AMND | Amendment | ||
E601 | Decision to refuse application | ||
AMND | Amendment | ||
X701 | Decision to grant (after re-examination) | ||
GRNT | Written decision to grant | ||
LAPS | Lapse due to unpaid annual fee |