KR101452587B1 - Methods and apparatus of wafer level package for heterogeneous integration technology - Google Patents

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Abstract

제1 기술로 제조된 제1 칩, 및 제1 기술과 상이한 제2 기술로 제조된 제2 칩을 포함하며, 제1 칩과 제2 칩을 봉지하는 몰딩 재료에 의해 함께 패키징되는 WLP 디바이스를 형성하기 위한 방법 및 장치가 개시된다. 제1 접속에 의해 제1 칩의 제1 컨택 패드에 접속되고 제2 접속에 의해 제2 칩의 제2 컨택 패드에 접속되는 포스트 패시베이션 상호접속(PPI) 라인이 몰딩 재료 상에 형성될 수 있으며, 제1 접속 및 제2 접속은 Cu 볼, Cu 비아, Cu 스터드 또는 다른 종류의 접속일 수 있다.A first chip made of the first technique and a second chip made of the second technique different from the first technique and forming a WLP device packaged together by a molding material that encapsulates the first chip and the second chip A method and apparatus are disclosed. A post passivation interconnect (PPI) line may be formed on the molding material that is connected to the first contact pad of the first chip by a first connection and to a second contact pad of the second chip by a second connection, The first connection and the second connection may be Cu balls, Cu vias, Cu studs or other types of connections.

Figure R1020120127860
Figure R1020120127860

Description

이종 집적 기술에 대한 웨이퍼 레벨 패키지의 방법 및 장치{METHODS AND APPARATUS OF WAFER LEVEL PACKAGE FOR HETEROGENEOUS INTEGRATION TECHNOLOGY}[0001] METHODS AND APPARATUS OF WAFER LEVEL PACKAGE FOR HETEROGENEOUS INTEGRATION TECHNOLOGY [0002]

본 발명은 반도체 분야에 관한 것이다. The present invention relates to the field of semiconductors.

반도체 디바이스는 개인용 컴퓨터, 휴대 전화, 디지털 카메라 및 기타 전자 기기와 같은 다양한 전자 응용제품에 사용되고 있다. 반도체 산업은 주어진 영역 안에 보다 많은 컴포넌트들이 집적될 수 있게 해주는 최소 피처 크기의 끊임없는 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있다. 점점 더 작아지는 이들 전자 컴포넌트는 또한 일부 응용제품에서 과거의 패키지보다 더 적은 면적을 이용하는 더 작은 패키지를 요구한다. Semiconductor devices are used in a variety of electronic applications such as personal computers, cell phones, digital cameras, and other electronic devices. The semiconductor industry continues to improve the integration density of various electronic components (e.g., transistors, diodes, resistors, capacitors, etc.) by the ever-decreasing minimum feature size that allows more components to be integrated within a given area . These smaller and smaller electronic components also require smaller packages that use less area than previous packages in some applications.

개발된 반도체 디바이스에 대한 한 유형의 소형 패키지로는 웨이퍼 레벨 패키지(WLP; wafer level package)가 있다. 이종 집적(heterogeneous integration)이라고 지칭될 수 있는 이종 기술(heterogeneous technology)로 제조된 집적 회로(IC; integrated circuit)들의 웨이퍼 레벨 패키지는 제조 비용을 감소시키면서 고성능 및 고밀도를 제공한다. 하이퍼 집적(hyper-integration)이라고도 불리는 이종 집적의 초기 응용은 마이크로프로세서, ASIC(application specific integrated circuits) 및 메모리에서 이루어졌다. 이종 집적의 다른 응용이 무선 주파수(RF), 아날로그, 광학, 및 MEMS에 대하여 개발되고 있으며, 디지털 CMOS, SiGe RF BiCMOS, 임의의 기존 또는 미래 기술과 같은 이종 기술로 제조된 IC들의 집적은 웨이퍼 레벨 "패키징될" 수 있다. One type of small package for the developed semiconductor device is a wafer level package (WLP). Wafer level packages of integrated circuits (ICs) fabricated with heterogeneous technology, which may be referred to as heterogeneous integration, provide high performance and high density while reducing manufacturing costs. Early applications of heterogeneous integration, also referred to as hyper-integration, have occurred in microprocessors, application specific integrated circuits (ASICs) and memories. Other applications of heterogeneous integration are being developed for radio frequency (RF), analog, optical, and MEMS, and the integration of ICs fabricated with heterogeneous technologies such as digital CMOS, SiGe RF BiCMOS, Can be "packaged ".

이종 집적 기술에 대한 많은 기존의 WLP 기술은 IC들을 수직 적층하는 것에 기초한다. 이러한 기술은 더 높은 높이를 요구할 수 있으며, 이는 어떤 상황에서는 적용가능하지 않을 수 있다. 따라서, 이종 집적 기술에 대한 다른 형태의 WLP 기술을 개발할 필요성이 있다.Many conventional WLP techniques for heterogeneous integrated technologies are based on vertical stacking of ICs. These techniques may require higher heights, which may not be applicable in some situations. Thus, there is a need to develop other forms of WLP technology for heterogeneous integration technologies.

제1 기술로 제조된 제1 칩, 및 제1 기술과 상이한 제2 기술로 제조된 제2 칩을 포함하며, 제1 칩과 제2 칩을 봉지하는 몰딩 재료에 의해 함께 패키징되는 WLP 디바이스를 형성하기 위한 방법 및 장치가 개시된다. 제1 접속에 의해 제1 칩의 제1 컨택 패드에 접속되고 제2 접속에 의해 제2 칩의 제2 컨택 패드에 접속되는 포스트 패시베이션 상호접속(PPI) 라인이 몰딩 재료 상에 형성될 수 있으며, 제1 접속 및 제2 접속은 Cu 볼, Cu 비아, Cu 스터드 또는 다른 종류의 접속일 수 있다.A first chip made of the first technique and a second chip made of the second technique different from the first technique and forming a WLP device packaged together by a molding material that encapsulates the first chip and the second chip A method and apparatus are disclosed. A post passivation interconnect (PPI) line may be formed on the molding material that is connected to the first contact pad of the first chip by a first connection and to a second contact pad of the second chip by a second connection, The first connection and the second connection may be Cu balls, Cu vias, Cu studs or other types of connections.

본 발명에 따라 이종 집적 기술에 대한 웨이퍼 레벨 패키지의 방법 및 장치를 제공할 수 있다. A method and apparatus for a wafer level package for heterogeneous integration techniques in accordance with the present invention can be provided.

본 개시 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1a 및 도 1b는 이종 기술로 제조된 집적 회로(IC)들에 대한 웨이퍼 레벨 패키지(WLP)의 실시예를 예시한다.
도 2a 내지 도 2h는 이종 기술로 제조된 집적 회로(IC)들에 대한 WLP 프로세스의 실시예의 방법을 예시한다.
도 3a 내지 도 3f는 이종 기술로 제조된 집적 회로(IC)들에 대한 WLP 프로세스의 다른 실시예의 방법을 예시한다.
상이한 도면에서의 대응하는 번호 및 부호는 달리 나타내지 않는 한 전반적으로 대응하는 부분을 지칭한다. 도면은 다양한 실시예의 관련 양상을 명확하게 예시하고자 도시된 것이며 반드시 축척대로 도시된 것은 아니다.
BRIEF DESCRIPTION OF THE DRAWINGS For a more complete understanding of the present disclosure and advantages thereof, reference is now made to the following description taken in conjunction with the accompanying drawings, in which:
Figures 1A and 1B illustrate an embodiment of a wafer level package (WLP) for integrated circuits (ICs) made with disparate technologies.
Figures 2A-2H illustrate a method of an embodiment of a WLP process for ICs fabricated with disparate techniques.
Figures 3A-3F illustrate a method of another embodiment of a WLP process for ICs fabricated with disparate technologies.
Corresponding numerals and signs in different drawings refer to generally corresponding parts unless otherwise indicated. The drawings are shown to clearly illustrate the relevant aspects of the various embodiments and are not necessarily drawn to scale.

본 개시의 실시예를 형성하고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 본 개시의 실시예는 광범위하게 다양한 구체적 상황에서 실시될 수 있는 수많은 적용 가능한 개념을 제공하는 것임을 알아야 한다. 설명되는 특정 실시예는 단지 본 개시를 형성하고 사용하기 위한 구체적 방식을 예시한 것이며, 본 개시의 범위를 한정하지 않는다. The formation and use of embodiments of the present disclosure will be described in detail below. It should be understood, however, that the embodiments of the present disclosure provide a number of applicable concepts that can be implemented in a wide variety of specific contexts. The specific embodiments described are merely illustrative of specific ways of forming and using the present disclosure and are not intended to limit the scope of the present disclosure.

웨이퍼 레벨 패키지(WLP; wafer level packages)는 일반적으로 고속, 고밀도 및 더 높은 핀 카운트(pin count)를 요구하는 집적 회로(IC)에 사용된다. WLP 스타일 반도체 디바이스는 칩 캐리어 기판 또는 인쇄 회로 보드(PCB; printed circuit board)를 향해 다이의 활성(active) 영역을 실장하는 것을 수반한다. 전도성 솔더 범프 또는 볼과 같은, 간단히 접속이라 불리는 복수의 접속 디바이스를 통해 전기적 및 기계적 상호접속이 달성된다. 솔더 범프는 활성 영역 상에 배치되는 범프 패드 또는 상호접속 포인트 또는 컨택 패드(contact pad) 상에 형성된다. 접속은 솔더 범프, 솔더 볼, Cu 스터드(stud), Cu 비아(via), 또는 2개의 물체 사이의 전기적 접속을 달성하기 위한 임의의 기타 유사한 접속 디바이스일 수 있다. 임의의 이들 접속 디바이스는 간단히 접속이라 불릴 수 있다. 컨택 패드는 상호접속 포인트, 범프 패드, 또는 접속을 이루는 임의의 기타 전도성 물체를 의미하는데 사용된다.Wafer level packages (WLP) are commonly used in integrated circuits (ICs) that require high speed, high density and higher pin counts. A WLP-style semiconductor device involves mounting an active area of the die toward a chip carrier substrate or a printed circuit board (PCB). Electrical and mechanical interconnections are achieved through a plurality of connection devices, simply referred to as a connection, such as conductive solder bumps or balls. The solder bumps are formed on bump pads or interconnect points or contact pads disposed on the active area. The connections may be solder bumps, solder balls, Cu studs, Cu vias, or any other similar connecting device for achieving electrical connection between two objects. Any of these connection devices can be simply referred to as a connection. A contact pad is used to mean an interconnect point, a bump pad, or any other conductive object making up the connection.

제1 기술로 제조된 제1 칩과 제2 기술로 제조된 제2 칩을 봉지하는(encapsulate) 몰딩 재료에 의해 함께 패키징된 제1 칩 및 제2 칩을 포함하는 WLP 디바이스를 형성하기 위한 방법 및 장치가 개시된다. 제1 접속에 의해 제1 칩의 제1 컨택 패드에 접속되며 제2 접속에 의해 제2 칩의 제2 컨택 패드에 접속되는 포스트 패시베이션 상호접속(PPI; post passivation interconnect) 라인이 몰딩 재료 상에 형성될 수 있으며, 제1 접속 및 제2 접속은 Cu 볼, Cu 비아, Cu 스터드, 또는 기타 종류의 접속일 수 있다. A method for forming a WLP device comprising a first chip and a second chip packaged together by a molding material encapsulating a first chip made with the first technique and a second chip made with the second technique and The device is initiated. A post passivation interconnect (PPI) line connected to the first contact pad of the first chip by a first connection and connected to a second contact pad of the second chip by a second connection is formed on the molding material And the first and second connections may be Cu balls, Cu vias, Cu studs, or other types of connections.

도 1a에서 단면도로 예시된 바와 같이, 이종 집적 기술의 예시적인 WLP 반도체 디바이스(500)는 제1 칩(101; 예컨대 CMOS 칩), 제2 칩(201; 예컨대 GaAs 칩), 제3 칩(301; 예컨대 SiGe 칩), 및 제4 칩(401; 예컨대 IPD(integrated passive device))을 포함한다. CMOS 칩은 프로세서 또는 메모리 칩일 수 있다. GaAs 칩은 이미지 센서와 같은 광전 소자 또는 전력 증폭기일 수 있다. SiGe 칩은 BiCMOS 파이프라인드(pipelined) A/D 컨버터일 수 있다. IPD는 저항, 인덕터 및 커패시터를 포함하는 집적 수동 회로일 수 있다. WLP 반도체 디바이스(500)는 지능형 무선 단말 집적 프로세서, 대용량 메모리, 이미지 센서, 및 WLP 디바이스에서의 RF/마이크로파 트랜시버일 수 있다. 1A, an exemplary WLP semiconductor device 500 of heterogeneous integration technology includes a first chip 101 (e.g., a CMOS chip), a second chip 201 (e.g., a GaAs chip), a third chip 301 (E.g., SiGe chip), and a fourth chip 401 (e.g., IPD (integrated passive device)). The CMOS chip may be a processor or a memory chip. The GaAs chip may be a photoelectric device such as an image sensor or a power amplifier. The SiGe chip may be a BiCMOS pipelined A / D converter. The IPD may be an integrated passive circuit including a resistor, an inductor and a capacitor. The WLP semiconductor device 500 may be an RF / microwave transceiver in an intelligent wireless terminal integration processor, a large memory, an image sensor, and a WLP device.

이종 기술을 이용한 칩의 수는 단지 예시 목적을 위한 것이며 비한정적이다. 이종 집적 기술의 WLP 반도체 디바이스(500)는 제1 기술로 제조된 제1 칩, 및 제2 기술로 제조된 제2 칩, 또는 임의의 기타 조합을 포함할 수 있다. 칩에 대한 기술, 이 용어는 칩의 트랜지스터의 크기, 칩을 제조하는데 사용된 웨이퍼의 크기, 트랜지스터에 대한 차이, 또는 당해 기술 분야에 사용된 임의의 기타 용어를 의미할 수 있다. 따라서, CMOS 칩, GaAs 칩, SiGe 칩, 및 IPD는 전부 상이한 기술로 제조된다. The number of chips using heterogeneous technology is for illustrative purposes only and is non-limiting. The WLP semiconductor device 500 of heterogeneous integration technology may include a first chip fabricated with the first technique and a second chip fabricated with the second technique, or any other combination. For a chip, the term may refer to the size of the transistor of the chip, the size of the wafer used to fabricate the chip, the difference to the transistor, or any other term used in the art. Thus, CMOS chips, GaAs chips, SiGe chips, and IPDs are all manufactured with different technologies.

도 1a에서는 도시되지 않았지만, 제1 칩(101)은 벌크 실리콘 기판 또는 실리콘 온 인슐레이터(silicon-on-insulator) 기판일 수 있는 기판 상에 형성되는 능동 및 수동 소자, 전도성 층, 및 유전체 층을 포함할 수 있다. Ⅲ족, Ⅳ족, 및 Ⅴ족 원소를 포함하는 기타 반도체 재료가 또한 기판에 사용될 수 있다. 제2 칩(201)은 반절연 GaAs 기판 상에 npn 바이폴라 트랜지스터를 포함할 수 있다. 제3 칩(301)은 베이스로서 게르마늄(Ge)을 포함하는 SiGe 이종접합 바이폴라 트랜지스터(HBT; heterojunction bipolar transistor)를 포함할 수 있다. SiGe Bi-CMOS 기술은 다양한 무선 이동 통신 컴포넌트 중에 무선 주파수(RF)/아날로그/디지털의 시스템을 제조하는데 적합한 기술일 수 있다. 제4 칩(401)은 저항, 인덕터, 및 커패시터를 포함하는 집적 수동 회로일 수 있다. Although not shown in FIG. 1A, the first chip 101 includes active and passive components, a conductive layer, and a dielectric layer formed on a substrate, which may be a bulk silicon substrate or a silicon-on-insulator substrate can do. Other semiconductor materials including Group III, Group IV, and Group V elements may also be used in the substrate. The second chip 201 may include an npn bipolar transistor on a semi-insulating GaAs substrate. The third chip 301 may include a SiGe heterojunction bipolar transistor (HBT) including germanium (Ge) as a base. SiGe Bi-CMOS technology can be a suitable technology for manufacturing radio frequency (RF) / analog / digital systems among various wireless mobile communication components. The fourth chip 401 may be an integrated passive circuit including a resistor, an inductor, and a capacitor.

도 1a는 제1 칩(101) 상의 제1 컨택 패드(102), 제2 칩(201) 상의 제2 컨택 패드(202), 제3 칩(301) 상의 제3 컨택 패드(302), 및 제4 칩(401) 상의 제4 컨택 패드(402)를 예시하고 있으며, 이들은 전부 하나 또는 복수의 솔더 볼/범프(508)에 접속되어 있다. 이들 컨택 패드들(102, 202, 302, 및 402)은 또한 서로 전기적으로 접속되어 있다. 칩들(101, 201, 301, 및 401)은 도 1a에는 도시되지 않은 복수의 솔더 볼/범프에 접속된 복수의 컨택 패드를 포함할 수 있다. 전도성 층이 제1 칩(101)의 표면 상에 제1 컨택 패드(102)로서 형성된다. 다른 컨택 패드들(202, 302, 및 402)이 마찬가지로 형성된다. 컨택 패드들(102, 202, 302, 및 402)은 전도성 패드라 불릴 수 있다. 컨택 패드들(102, 202, 302, 및 402)은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 은(Ag), 또는 기타 전기 전도성 재료로 제조될 수 있다. 컨택 패드들(102, 202, 302, 및 402)의 증착은 전해 도금, 스퍼터링, PVD, 또는 무전해 도금 공정을 사용한다. 컨택 패드들(102, 202, 302, 및 402)의 크기, 형상, 및 위치는 단지 설명을 위한 목적이며 한정하는 것이 아니다. 일반적으로, 제1 컨택 패드는 제1 기술로 제조된 제1 칩 상에 있을 수 있고, 제2 컨택 패드는 제2 기술로 제조된 제2 칩 상에 있을 수 있다. 이들 컨택 패드는 또한 서로 전기적으로 접속될 수 있다. 도시되지 않은 복수의 컨택 패드는 동일한 크기 또는 상이한 크기로 이루어질 수 있다. 1A shows a first contact pad 102 on a first chip 101, a second contact pad 202 on a second chip 201, a third contact pad 302 on a third chip 301, 4 chip 401, all of which are connected to one or a plurality of solder balls / bumps 508. These contact pads 102, 202, 302, and 402 are also electrically connected to each other. The chips 101, 201, 301, and 401 may include a plurality of contact pads connected to a plurality of solder balls / bumps not shown in FIG. 1A. A conductive layer is formed as the first contact pad 102 on the surface of the first chip 101. [ Other contact pads 202, 302, and 402 are similarly formed. Contact pads 102, 202, 302, and 402 may be referred to as conductive pads. The contact pads 102, 202, 302, and 402 may be formed of one or more materials selected from the group consisting of Al, Cu, Sn, Ni, Au, Ag, . Deposition of the contact pads 102, 202, 302, and 402 uses an electroplating, sputtering, PVD, or electroless plating process. The size, shape, and location of the contact pads 102, 202, 302, and 402 are for illustration purposes only and are not limiting. In general, the first contact pad may be on a first chip fabricated in the first technique, and the second contact pad may be on a second chip fabricated in the second technique. These contact pads may also be electrically connected to each other. The plurality of contact pads not shown may be the same size or different sizes.

구조적 지지 및 물리적 격리를 위해 제1 칩(101)의 표면 위에 그리고 제1 컨택 패드(102)의 상면 상에 패시베이션 층(103)이 형성될 수 있다. 패시베이션 층(103)은 USG(un-doped silicate glass), SiN(silicon nitride), SiO2(silicon dioxide), SiON(silicon oxynitride), PI(polyimide), BCB(benzocyclobutene), PBO(polybenzoxazole), 또는 기타 절연 재료로 제조될 수 있다. 제1 컨택 패드(102)를 노출시키도록 마스크 정의된 포토레지스트 에칭 공정을 사용하여 패시베이션 층(103)의 일부를 제거함으로써 패시베이션 층(103)의 개구가 만들어진다. 만들어진 개구의 크기, 형상, 및 위치는 단지 설명을 위한 목적이며 한정하는 것이 아니다. 마찬가지로, 구조적 지지 및 물리적 격리를 위해, 다른 칩들(201, 301, 및 401) 상에 각각 패시베이션 층(103)과 유사한 재료로 컨택 패드들(202, 302, 및 402)을 각각 노출시키는 개구를 갖는 패시베이션 층들(203, 303, 및 403)이 형성된다. 일반적으로, 제1 패시베이션 층은 제1 기술로 제조된 제1 칩 상의 제1 컨택 패드 상에 있을 수 있고, 제2 패시베이션 층은 제2 기술로 제조된 제2 칩 상의 제2 컨택 패드 상에 있을 수 있다. A passivation layer 103 may be formed on the surface of the first chip 101 and on the top surface of the first contact pad 102 for structural support and physical isolation. The passivation layer 103 may be formed of a material selected from the group consisting of un-doped silicate glass (USG), silicon nitride, silicon dioxide, silicon oxynitride (SiON), polyimide (PI), benzocyclobutene (BCB), polybenzoxazole And may be made of an insulating material. An opening in the passivation layer 103 is created by removing a portion of the passivation layer 103 using a mask defined photoresist etch process to expose the first contact pad 102. The size, shape, and position of openings made are for illustration purposes only and are not limiting. Likewise, for structural support and physical isolation, one may have openings that expose contact pads 202, 302, and 402, respectively, on a similar material to passivation layer 103 on different chips 201, 301, Passivation layers 203, 303, and 403 are formed. In general, the first passivation layer may be on a first contact pad on a first chip made with the first technique and the second passivation layer may be on a second contact pad on a second chip made with the second technique .

제1 컨택 패드(102) 위에 솔더 페이스트의 이산 블록을 증착하는데 고정밀 스텐실 머신이 사용될 수 있다. 제1 컨택 패드(102) 상에 증착된 솔더 페이스트는 작은 솔더 페이스트 브릭(104)을 형성한다. 마찬가지의 솔더 페이스트 브릭들(204, 304, 및 404)이 각각 컨택 패드들(202, 302, 및 402) 상에 동일한 형식으로 형성될 수 있다. 제1 컨택 패드(102) 상의 솔더 페이스트 브릭(104), 및 기타 솔더 페이스트 브릭들(204, 304, 및 404)을 형성한 후에, WLP 반도체 디바이스(500)는 리플로우 오븐으로 이동될 수 있고, 솔더를 리플로우시키도록 오븐 내에서 가열될 수 있다(즉, 솔더 페이스트 브릭으로부터 플럭스를 기화시켜 솔더 볼을 형성함). 리플로우 프로세스는, 리플로우된 솔더가 냉각되어 고화된 후에, 솔더 볼(105) 그리고 대응하는 제1 컨택 패드(102) 사이에 기계적 및 전기적 접속 둘 다를 생성한다. 마찬가지의 솔더 볼들(205, 305, 및 405)이 다른 칩들(201, 301, 및 401)에 대하여 형성될 수 있다. A high-precision stencil machine may be used to deposit the discrete block of solder paste over the first contact pad 102. The solder paste deposited on the first contact pad 102 forms a small solder paste brick 104. Similar solder paste bricks 204, 304, and 404 may be formed on the contact pads 202, 302, and 402, respectively, in the same fashion. After forming the solder paste brick 104 and other solder paste bricks 204, 304, and 404 on the first contact pad 102, the WLP semiconductor device 500 may be moved to a reflow oven, (I. E., Vaporizing the flux from the solder paste brick to form a solder ball) to reflow the solder. The reflow process creates both a mechanical and electrical connection between the solder ball 105 and the corresponding first contact pad 102 after the reflowed solder has cooled and solidified. Similar solder balls 205, 305, and 405 may be formed for the other chips 201, 301, and 401.

이종 기술로 제조된 칩들(101, 201, 301, 및 401)은 몰딩 공정에 의해 몰딩 재료(503)를 사용하여 수평으로 함께 패키징될 수 있다. 솔더 볼들(105, 205, 305, 및 405)에 접속된 자신의 컨택 패드들(102, 202, 302, 및 402)을 각각 각자의 패시베이션 층들(103, 203, 303, 및 403)과 함께 갖는 칩들(101, 201, 301, 및 401)은 예를 들어 에폭시 몰딩 컴파운드(EMC; epoxy molding compound)와 같은 몰딩 수지를 사용하여 수평으로 함께 몰딩된다. 몰딩 공정은 봉지(encapsulation) 공정으로 불릴 수 있다. 몰딩 재료(503)는 하나의 물리적 피스 안으로 칩들(101, 201, 301, 및 401)을 함께 봉지한다. 몰딩 재료(503)는 다이 부착 필름(DAF; die attach film)(502)의 층과 접촉한다. 몰딩 동작을 지원하도록 DAF(502) 아래에 캐리어 기판이 사용되었을 수 있고, 이는 도 1a에 도시된 구조로부터 이제 제거된다. The chips 101, 201, 301, and 401 manufactured using the heterogeneous technology can be packed horizontally together using the molding material 503 by a molding process. 203, 303, and 403 with their respective contact pads 102, 202, 302, and 402 connected to solder balls 105, 205, 305, and 405, (101, 201, 301, and 401) are molded together horizontally using a molding resin such as, for example, an epoxy molding compound (EMC). The molding process may be referred to as an encapsulation process. The molding material 503 encapsulates the chips 101, 201, 301, and 401 together into one physical piece. The molding material 503 is in contact with a layer of a die attach film (DAF) A carrier substrate may have been used below the DAF 502 to support the molding operation, which is now removed from the structure shown in FIG. 1A.

제1 폴리머 층(504)이 몰딩 재료(503) 상에 형성될 수 있다. 제1 폴리머 층(504)은 솔더 볼들(105, 205, 305, 및 405)을 노출시킬 개구를 형성하도록 패터닝될 수 있다. 제1 폴리머 층(504)의 패터닝은 포토리소그래피 기술을 포함할 수 있다. 제1 폴리머 층(504)은 에폭시, 폴리이미드, BCB(benzocyclobutene), PBO(polybenzoxazole) 등과 같은 폴리머로 형성될 수 있지만, 다른 상대적으로 연성인, 종종 유기 유전체 재료도 또한 사용될 수 있다. 바람직한 형성 방법은 스핀 코팅 또는 기타 일반적으로 사용되는 방법을 포함한다. 제1 폴리머 층(504)의 두께는 약 5 ㎛과 약 30 ㎛ 사이일 수 있다. 명세서 전반에 걸쳐 인용된 치수는 단지 예일 뿐이며, 집적 회로의 다운 스케일링에 따라 변할 것이다. A first polymer layer 504 may be formed on the molding material 503. The first polymer layer 504 may be patterned to form openings to expose the solder balls 105, 205, 305, and 405. Patterning of the first polymer layer 504 may include photolithography techniques. The first polymer layer 504 may be formed of a polymer such as epoxy, polyimide, benzocyclobutene (BCB), polybenzoxazole (PBO), etc., but other relatively soft, often organic dielectric materials may also be used. Preferred forming methods include spin coating or other commonly used methods. The thickness of the first polymer layer 504 may be between about 5 microns and about 30 microns. The dimensions quoted throughout the specification are merely exemplary and will vary with the downscaling of the integrated circuit.

제1 폴리머 층(504)의 컨투어(contour)에 이어서, 제1 폴리머 층(504) 상에 포스트 패시베이션 상호접속(PPI) 라인(505)을 형성하는데 금속 재료가 사용된다. PPI 라인(505)은 또한 제1 폴리머 층(504)의 개구를 채우며, 솔더 볼들(105, 205, 305 및 405)과 접촉한다. 따라서, PPI 라인(505)은 솔더 볼들(105, 205, 305, 및 405) 사이에 전기적 접속을 형성하며, 각각 컨택 패드들(102, 202, 302, 및 402)과 더 접속한다. PPI 라인(505)은 약 30 ㎛보다 작고, 보다 바람직하게는 약 2 ㎛와 약 10 ㎛ 사이의 두께를 갖는다. PPI 라인(505)은 구리 층의 상면 상에 니켈 함유 층(도시되지 않음)을 더 포함할 수 있다. 형성 방법은 도금, 무전해 도금, 스퍼터링, 화학적 기상 증착 방법 등을 포함한다. Following the contour of the first polymer layer 504, a metal material is used to form a post passivation interconnect (PPI) line 505 on the first polymer layer 504. The PPI line 505 also fills the openings of the first polymer layer 504 and contacts the solder balls 105, 205, 305 and 405. Thus, the PPI line 505 forms an electrical connection between the solder balls 105, 205, 305, and 405 and further connects with the contact pads 102, 202, 302, and 402, respectively. The PPI line 505 has a thickness of less than about 30 microns, more preferably between about 2 microns and about 10 microns. The PPI line 505 may further include a nickel-containing layer (not shown) on the upper surface of the copper layer. The forming method includes plating, electroless plating, sputtering, chemical vapor deposition, and the like.

제 2 폴리머 층(506)이 PPI 라인(505) 상에 형성될 수 있다. 제2 폴리머 층(506)은 솔더 볼(508)이 배치될 개구를 형성하도록 패터닝될 수 있다. 제2 폴리머 층(506)의 패터닝은 포토리소그래피 기술을 포함할 수 있다. 제2 폴리머 층(506)은 에폭시, 폴리이미드, BCB, PBO 등과 같은 폴리머로 형성될 수 있지만, 다른 상대적으로 연성인, 종종 유기 유전체 재료도 또한 사용될 수 있다. 바람직한 형성 방법은 스핀 코팅 또는 기타 일반적으로 사용되는 방법을 포함한다. A second polymer layer 506 may be formed on the PPI line 505. The second polymer layer 506 may be patterned to form openings in which the solder balls 508 are to be placed. Patterning of the second polymer layer 506 may include photolithography techniques. The second polymer layer 506 may be formed of a polymer such as epoxy, polyimide, BCB, PBO, etc., but other relatively soft, often organic dielectric materials may also be used. Preferred forming methods include spin coating or other commonly used methods.

제2 폴리머 층(506)의 개구 주변에 UBM 층(507)이 형성될 수 있다. UBM 층(507)은 구리 또는 구리 합금으로 형성될 수 있으며, 이는 은, 크롬, 니켈, 주석, 금, 및 이들의 조합을 포함할 수 있다. 니켈 층, 무연 프리솔더 층, 또는 이들의 조합과 같은 추가의 층이 구리 층 위에 형성될 수 있다. UBM 층(507)은 약 1 ㎛과 약 20 ㎛ 사이의 두께를 가질 수 있다. A UBM layer 507 may be formed around the opening of the second polymer layer 506. The UBM layer 507 may be formed of copper or a copper alloy, which may include silver, chromium, nickel, tin, gold, and combinations thereof. Additional layers such as a nickel layer, a lead-free pre-solder layer, or a combination thereof may be formed over the copper layer. The UBM layer 507 may have a thickness between about 1 [mu] m and about 20 [mu] m.

UBM 층(507) 상에 솔더 볼(508)이 실장될 수 있다. 당해 기술 분야에서 일반적으로 알려져 있는 바와 같이, 솔더 볼(508)은 주석, 납, 은, 구리, 니켈, 비스무스 등의 합금을 포함할 수 있다. 대안으로서, 솔더 볼(508) 대신에 구리 범프가 예를 들어 도금, 인쇄 등에 의해 UBM 층(507) 상에 형성될 수 있다. A solder ball 508 may be mounted on the UBM layer 507. As is generally known in the art, solder ball 508 may include alloys such as tin, lead, silver, copper, nickel, bismuth, and the like. Alternatively, instead of the solder ball 508, a copper bump may be formed on the UBM layer 507, for example by plating, printing, or the like.

제1 칩(101)에 대하여 솔더 볼(508)과 제1 컨택 패드(102) 사이의 접속이 UBM 층(507), PPI 라인(505), 솔더 볼(105)을 통해 제1 칩(101)의 상면 상의 제1 컨택 패드(102)에 이루어진다. 솔더 볼(508)과 다른 컨택 패드들(202, 302, 및 402) 사이의 접속이 마찬가지로 형성된다. 따라서 이종 기술의 칩들(101, 201, 301, 및 401)이 함께 패키징되고 서로 그리고 솔더 볼(508)에 전기적으로 접속되며, 이는 또한 도시되지 않은 인쇄 회로 보드(PCB)에 실장될 수 있다. The connection between the solder ball 508 and the first contact pad 102 with respect to the first chip 101 is connected to the first chip 101 through the UBM layer 507, the PPI line 505, the solder ball 105, To the first contact pad 102 on the upper surface of the first contact pad. The connection between the solder ball 508 and the other contact pads 202, 302, and 402 is likewise formed. Thus, the chips 101, 201, 301, and 401 of disparate technology are packaged together and electrically connected to each other and to the solder ball 508, which can also be mounted on a printed circuit board (PCB) not shown.

이종 기술의 칩들(101, 201, 301 및 401)은 함께 패키징될 수 있고 서로 전기적으로 접속될 수 있으며 상이한 수단에 의해 솔더 볼에 접속될 수 있다. 도 1b의 디바이스(600)는 컨택 패드들(102, 202, 302, 및 402)과 솔더 볼(508) 사이의 상이한 접속 메커니즘을 보여주는 다른 예시적인 실시예이다. 접속 메커니즘의 차이를 제외하고는, 도 1b의 다른 부분은 도 1a에 예시된 바와 본질적으로 동일하다. The chips 101, 201, 301 and 401 of heterogeneous technology can be packaged together and electrically connected to each other and connected to the solder ball by different means. The device 600 of FIG. 1B is another exemplary embodiment showing the different connection mechanisms between the contact pads 102, 202, 302, and 402 and the solder ball 508. Except for differences in connection mechanisms, the other parts of FIG. 1B are essentially the same as those illustrated in FIG. 1A.

도 1b에 예시된 바와 같이, 제1 칩(101)의 제1 컨택 패드(102)에 대한 솔더 볼(508)에의 접속은 제1 컨택 패드(102), Cu 비아(6051)를 통해 PPI 라인(505)으로 이루어지며, 이는 솔더 볼(508)이 위치되는 UBM 층(507)에 더 접속된다. Cu 비아(6051)는 PPI 라인(505)에 제1 컨택 패드(102)를 접속시키는 접속 또는 접속 디바이스이다. PPI 라인(505)은 솔더 볼(508)이 위치되는 UBM 층(507)과 더 접촉한다. 1B, the connection of the first chip 101 to the solder ball 508 with respect to the first contact pad 102 is accomplished via the first contact pad 102, the Cu via 6051, 505, which is further connected to the UBM layer 507 where the solder ball 508 is located. The Cu via 6051 is a connection or connection device that connects the first contact pad 102 to the PPI line 505. The PPI line 505 further contacts the UBM layer 507 where the solder ball 508 is located.

제2 칩(201) 상의 제2 컨택 패드(202)에 대한 솔더 볼(508)에의 접속은 상이한 방식으로 행해진다. 제2 컨택 패드(202)는 리플로우 프로세스에 의해 솔더 볼(6052)이 그 위에 형성되어 있는 솔더 페이스트 브릭(6042)에 접속된다. 솔더 볼(6052)은 솔더 볼(508)이 위치되는 UBM 층(507)에 접속되는 PPI 라인(505)에 더 접속된다. 솔더 볼(6052)은 제2 컨택 패드(202)를 PPI 라인(505)에 접속시키는 접속 또는 접속 디바이스이다. PPI 라인(505)은 솔더 볼(508)이 위치되는 UBM 층(507)과 더 접촉한다. The connection to the solder ball 508 for the second contact pad 202 on the second chip 201 is done in a different manner. The second contact pad 202 is connected to a solder paste brick 6042 on which a solder ball 6052 is formed by a reflow process. Solder ball 6052 is further connected to PPI line 505 which is connected to UBM layer 507 where solder ball 508 is located. The solder ball 6052 is a connection or connection device that connects the second contact pad 202 to the PPI line 505. The PPI line 505 further contacts the UBM layer 507 where the solder ball 508 is located.

제3 칩(301) 상의 제3 컨택 패드(302)에 대한 솔더 볼(508)에의 접속은 세 번째 방식으로 행해진다. Cu 스터드(6053)가 제3 칩(301) 상의 제3 컨택 패드(302)에 접속되며, 이는 솔더 볼(508)이 위치되는 UBM 층(507)에 접속되는 PPI 라인(505)에 더 접속된다. Cu 스터드(6053)는 제3 컨택 패드(302)를 PPI 라인(505)에 접속시키는 접속 또는 접속 디바이스이다. PPI 라인(505)은 솔더 볼(508)이 위치되는 UBM 층(507)과 더 접촉한다.Connection to the solder ball 508 for the third contact pad 302 on the third chip 301 is done in a third way. A Cu stud 6053 is connected to the third contact pad 302 on the third chip 301 which is further connected to the PPI line 505 which is connected to the UBM layer 507 where the solder ball 508 is located . The Cu stud 6053 is a connecting or connecting device that connects the third contact pad 302 to the PPI line 505. The PPI line 505 further contacts the UBM layer 507 where the solder ball 508 is located.

도 1b에 도시된 예는 제3 컨택 패드(302)가 솔더 볼(508)에 접속되는 방식과 마찬가지로 Cu 스터드(6054)를 사용하여 솔더 볼(508)에 접속되는 제4 컨택 패드(402)를 갖는다. The example shown in Figure 1B illustrates a fourth contact pad 402 that is connected to the solder ball 508 using a Cu stud 6054 in a manner similar to the way that the third contact pad 302 is connected to the solder ball 508 .

Cu 비아(6051), 솔더 볼(6052), 및 Cu 스터드(6053)는 도 1b에서 PPI 라인(505)에 접속하는데 사용된다. 일반적으로, PPI 라인(505)은 제1 접속에 의해 제1 칩 상의 제1 컨택 패드에 접속되고 제2 접속에 의해 제2 칩 상의 제2 컨택 패드에 접속될 수 있으며, Cu 비아, Cu 스터드, 및 솔더 볼은 접속의 예이다. 접속은 임의의 전도성 재료로 제조된 비아, 스터드, 볼, 또는 범프일 수 있다. 접속은 상이한 기술로 제조된 상이한 칩들에 대하여 상이할 수 있다. 당해 기술 분야에서 사용되거나 미래에 개발되는 더 많은 다른 접속이 존재할 수 있다. 접속은 정방형, 볼, 다이아몬드, 또는 어떤 다른 종류의 형상과 같은 다양한 종류의 형상으로 이루어질 수 있다. 접속은 구리, 주석 합금, 납, 은, 구리, 니켈, 비스무스 등과 같은 다른 전도성 재료로 제조될 수 있다. Cu via 6051, solder ball 6052, and Cu stud 6053 are used to connect to the PPI line 505 in FIG. 1B. Generally, the PPI line 505 can be connected to the first contact pad on the first chip by a first connection and to the second contact pad on the second chip by a second connection, and the Cu via, Cu stud, And solder balls are examples of connections. The connection may be a via, a stud, a ball, or a bump made of any conductive material. The connections may be different for different chips made with different technologies. There may be many other connections used in the art or developed in the future. The connection may be of various types such as square, ball, diamond, or any other kind of shape. The connections may be made of other conductive materials such as copper, tin alloys, lead, silver, copper, nickel, bismuth, and the like.

접속 디바이스 또는 접속으로서 Cu 비아, 솔더 볼, 또는 Cu 스터드를 사용하는 것의 선택은 칩에 대한 IO 핀의 수에 따라 좌우될 수 있다. 제1 칩(101)이 약 100보다 많은 수의 IP 핀을 갖는 경우, Cu 비아(6051)가 제1 컨택 패드(102)에 접속하기 위한 접속으로서 사용될 수 있다. 제2 칩(201)이 약 50 내지 100 범위의 수의 IP 핀을 갖는 경우, 제2 컨택 패드(202)에 접속하기 위한 접속으로서 솔더 볼(6052)이 사용될 수 있다. 제3 칩(301)이 약 50보다 작은 수의 IP 핀을 갖는 경우에는, 도 1b에 도시된 바와 같이 제3 컨택 패드(302)에 접속하기 위한 접속으로서 Cu 스터드가 사용될 수 있다. The choice of using Cu vias, solder balls, or Cu studs as connecting devices or connections may depend on the number of IO pins for the chip. If the first chip 101 has more than about 100 IP pins, the Cu via 6051 can be used as a connection for connecting to the first contact pad 102. [ If the second chip 201 has a number of IP pins in the range of about 50 to 100, the solder ball 6052 can be used as a connection for connecting to the second contact pad 202. If the third chip 301 has fewer than about 50 IP pins, a Cu stud may be used as the connection for connecting to the third contact pad 302 as shown in FIG. 1B.

접속은 상이한 크기 또는 상이한 형상을 가질 수 있다. Cu 비아는 약 10 ㎛보다 큰 높이 및 약 30 ㎛보다 큰 폭을 가질 수 있다. 솔더 볼 또는 Cu 볼은 약 30 ㎛보다 큰 높이 및 약 70 ㎛보다 큰 폭을 가질 수 있다 . Cu 스터드는 약 10 ㎛ 내지 20 ㎛의 높이 및 약 50 ㎛보다 큰 폭을 가질 수 있다. Cu 비아는 정방형 형상으로 이루어질 수 있다. 솔더 볼 또는 Cu 볼은 둥근 형상으로 이루어질 수 있다. Cu 스터드도 둥근 형상으로 이루어질 수 있다. 접속은 다른 방식으로도 만들어질 수 있다. 예를 들어, 솔더 볼 또는 Cu 볼은 스텐실을 통한 프리 솔더 페이스팅(pre-solder pasting)에 이어서 리플로우에 의해 만들어질 수 있으며, 이는 Cu 비아 또는 Cu 스터드에 대해서는 상이한 프로세스가 될 것이다. The connections may have different sizes or different shapes. Cu vias may have a height greater than about 10 microns and a width greater than about 30 microns. The solder ball or Cu ball may have a height greater than about 30 microns and a width greater than about 70 microns. The Cu stud may have a height of about 10 [mu] m to 20 [mu] m and a width of greater than about 50 [mu] m. The Cu via may have a square shape. The solder ball or the Cu ball may have a rounded shape. The Cu stud can also be formed in a round shape. Connections can also be made in other ways. For example, a solder ball or a Cu ball can be made by reflow followed by pre-solder pasting through a stencil, which will be a different process for Cu vias or Cu studs.

도 2a 내지 도 2h는 도 1a에 도시된 바와 같이 WLP 반도체 디바이스(500)를 조립하기 위한 WLP 프로세스의 실시예의 방법을 예시한다. 2A-2H illustrate a method of an embodiment of a WLP process for assembling a WLP semiconductor device 500 as shown in FIG. 1A.

도 2a에 예시된 바와 같이, 제1 칩(101), 제2 칩(201), 제3 칩(301), 및 제4 칩(401)을 포함하는 4개 칩이 제공된다. 제1 컨택 패드(102)는 제1 칩(101) 상에 있고, 제2 컨택 패드(202)는 제2 칩(201) 상에 있고, 제3 컨택 패드(302)는 제3 칩(301) 상에 있고, 제4 컨택 패드(402)는 제4 칩(401) 상에 있다. 구조적 지지 및 물리적 격리를 위해 패시베이션 층(103)이 제1 칩(101)의 표면 위에 그리고 제1 컨택 패드(102)의 상면 상에 형성될 수 있다. 제1 컨택 패드(102)를 노출시키도록 마스크 정의된 포토레지스트 에칭 공정을 사용하여 패시베이션 층(103)의 일부를 제거함으로써 패시베이션 층(103)의 개구가 만들어진다. 마찬가지로, 패시베이션 층들(203, 303, 및 403)이 구조적 지지 및 물리적 격리를 위해 다른 칩들(201, 301, 및 401) 상에 형성되며, 각각 컨택 패드들(202, 302, 및 402)을 노출시킬 개구를 갖는다.Four chips including a first chip 101, a second chip 201, a third chip 301, and a fourth chip 401 are provided, as illustrated in Fig. 2A. The first contact pad 102 is on the first chip 101 and the second contact pad 202 is on the second chip 201 while the third contact pad 302 is on the third chip 301, And the fourth contact pad 402 is on the fourth chip 401. A passivation layer 103 may be formed on the surface of the first chip 101 and on the top surface of the first contact pad 102 for structural support and physical isolation. An opening in the passivation layer 103 is created by removing a portion of the passivation layer 103 using a mask defined photoresist etch process to expose the first contact pad 102. Similarly, passivation layers 203,303, and 403 are formed on the other chips 201,301, and 401 for structural support and physical isolation, respectively, to expose contact pads 202,302, and 402 Opening.

도 2b에 예시된 바와 같이, 4개 칩들(101, 201, 301, 및 401)은 DAF(502)가 부착된 캐리어(501) 상에 배치된다. 칩들(101, 201, 301, 및 401)은 떨어져 있으며 DAF(502)의 표면 상에 배치된다. 캐리어(501)는 패키징 공정 동안의 지지 캐리어이며, 패키징이 완료되면 제거될 것이다. As illustrated in FIG. 2B, the four chips 101, 201, 301, and 401 are disposed on a carrier 501 with a DAF 502 attached thereto. The chips 101, 201, 301, and 401 are spaced apart and disposed on the surface of the DAF 502. Carrier 501 is a support carrier during the packaging process and will be removed once packaging is complete.

도 2c에 예시된 바와 같이, 제1 컨택 패드(102) 위에 솔더 페이스트의 이산 블록을 증착하는데 고정밀 스텐실 머신이 사용될 수 있다. 제1 컨택 패드(102) 상에 증착된 솔더 페이스트는 작은 솔더 페이스트 브릭(104)을 형성한다. 마찬가지의 솔더 페이스트 브릭들(204, 304, 및 404)이 각각 다른 칩들(201, 301, 및 401)에 대하여 동일한 형식으로 형성될 수 있다. As illustrated in FIG. 2C, a high-precision stencil machine may be used to deposit the discrete block of solder paste over the first contact pad 102. The solder paste deposited on the first contact pad 102 forms a small solder paste brick 104. Similar solder paste bricks 204, 304, and 404 may be formed in the same fashion for different chips 201, 301, and 401, respectively.

도 2d에 예시된 바와 같이, 제1 컨택 패드(102) 상의 솔더 페이스트 브릭(104) 및 다른 솔더 페이스트 브릭들(204, 304, 및 404)을 형성한 후에, WLP 반도체 디바이스(500)는 리플로우 오븐으로 이동되고, 솔더를 리플로우시키도록 오븐에서 가열될 수 있다(즉, 플럭스를 기화시켜 솔더 페이스트 브릭으로부터 솔더 볼을 형성함). 리플로우 프로세스는, 리플로우된 솔더가 냉각되어 고화된 후에, 솔더 볼(105)과 대응하는 제1 컨택 패드(102) 사이에 기계적 및 전기적 접속 둘 다를 생성한다. 마찬가지의 솔더 볼들(205, 305, 및 405)이 각각 칩들(201, 301, 및 401)에 대하여 형성될 수 있다. After forming the solder paste brick 104 and the other solder paste bricks 204, 304, and 404 on the first contact pad 102, as illustrated in Figure 2D, the WLP semiconductor device 500 is subjected to reflow Transferred to the oven, and heated in an oven to reflow the solder (i.e., vaporizing the flux to form a solder ball from the solder paste brick). The reflow process creates both a mechanical and electrical connection between the solder ball 105 and the corresponding first contact pad 102 after the reflowed solder has cooled and solidified. Similar solder balls 205, 305, and 405 may be formed for chips 201, 301, and 401, respectively.

도 2e에 예시된 바와 같이, 이종 기술로 제조된 칩들(101, 201, 301, 및 401)은 몰딩 공정에 의해 몰딩 재료(503)를 사용하여 수평으로 함께 패키징될 수 있다. 몰딩 공정은 봉지 공정으로 불릴 수 있다. 몰딩 재료(503)는 칩들(101, 201, 301 및 401)을 하나의 물리적 피스 안으로 함께 봉지한다 . 몰딩 재료(503)는 칩들의 쌍들 사이의 공간을 채우며, 각각의 칩 주변을 더 덮는다.As illustrated in FIG. 2E, the chips 101, 201, 301, and 401 manufactured with the heterogeneous technology can be packaged horizontally together using the molding material 503 by a molding process. The molding process may be referred to as a sealing process. The molding material 503 encapsulates the chips 101, 201, 301 and 401 together into one physical piece. The molding material 503 fills the space between pairs of chips and further covers the periphery of each chip.

도 2f에 예시된 바와 같이, 솔더 볼들(105, 205, 305, 및 405)을 덮는 몰딩 재료(503)는 PPI 층과 같은 다른 층에 대한 접속으로 사용될 솔더 볼들(105, 205, 305, 및 405)을 노출시키도록 그라인딩에 의해 박형화된다. 2F, the molding material 503 covering the solder balls 105,205, 305, and 405 may be solder balls 105,205, 305, and 405 to be used in connection to other layers, such as a PPI layer. Is thinned by grinding so as to expose it.

도 2g에 예시된 바와 같이, 몰딩 재료(503) 상에 제1 폴리머 층(504)이 형성될 수 있다. 제1 폴리머 층(504)은 솔더 볼들(105, 205, 305, 및 405)을 노출시킬 개구를 형성하도록 패터닝될 수 있다. 제1 폴리머 층(504)의 컨투어에 이어서, 제1 폴리머 층(504) 상에 포스트 패시베이션 상호접속(PPI) 라인(505)을 형성하는데 금속 재료가 사용된다. PPI 라인(505)은 또한 제1 폴리머 층(504)의 개구를 채우며 솔더 볼들(105, 205, 305, 및 405)과 접촉한다 . 따라서 PPI 라인(505)은 솔더 볼들(105, 205, 305, 및 405) 사이에 전기적 접속을 형성하며, 이는 각각 컨택 패드들(102, 202, 302, 및 402)과 더 접속한다. 제2 폴리머 층(506)이 PPI 라인(505)의 상면 상에 더 형성될 수 있다. As illustrated in FIG. 2G, a first polymer layer 504 may be formed on the molding material 503. The first polymer layer 504 may be patterned to form openings to expose the solder balls 105, 205, 305, and 405. Following the contour of the first polymer layer 504, a metal material is used to form a post passivation interconnect (PPI) line 505 on the first polymer layer 504. The PPI line 505 also fills the openings of the first polymer layer 504 and contacts the solder balls 105, 205, 305, and 405. Thus, the PPI line 505 forms an electrical connection between the solder balls 105, 205, 305, and 405, which further connects to the contact pads 102, 202, 302, and 402, respectively. A second polymer layer 506 may be further formed on the top surface of the PPI line 505. [

도 2h에 예시된 바와 같이, 제2 폴리머 층(506)은 솔더 볼(508)이 배치될 개구를 형성하도록 패터닝될 수 있다. 제2 폴리머 층(506)의 개구는 제1 폴리머 층(504)의 개구 바로 위에 있지 않을 수 있다. 제2 폴리머 층(506)의 개구 주변에 UBM 층(507)이 형성될 수 있다. UBM 층(507)에 대하여 다수의 서브층이 존재할 수 있다. 솔더 볼(508)은 제2 폴리머 층(506)의 각각의 개구에서 UBM 층(507) 상에 실장될 수 있다. 4개의 칩들(101, 201, 301, 및 401)이 패키징되고 솔더 볼(508)에 접속된 후에 캐리어(501)가 제거된다. As illustrated in Figure 2h, the second polymer layer 506 may be patterned to form an opening in which the solder ball 508 will be placed. The opening of the second polymer layer 506 may not be directly above the opening of the first polymer layer 504. A UBM layer 507 may be formed around the opening of the second polymer layer 506. There may be multiple sublayers for the UBM layer 507. A solder ball 508 may be mounted on the UBM layer 507 at each opening in the second polymer layer 506. After the four chips 101, 201, 301, and 401 are packaged and connected to the solder ball 508, the carrier 501 is removed.

도 3a 내지 도 3f는 도 1b에 도시된 바와 같이 WLP 반도체 디바이스(500)를 조립하기 위한 WLP 프로세스의 다른 실시예의 방법을 예시한다. 3A-3F illustrate a method of another embodiment of a WLP process for assembling a WLP semiconductor device 500 as shown in FIG. 1B.

도 3a에 예시된 바와 같이, 제1 칩(101), 제2 칩(201), 제3 칩(301), 및 제4 칩을 포함하는 4개 칩이 제공된다. 제1 컨택 패드(102)는 제1 칩(101) 상에 있고, 제2 컨택 패드(202)는 제2 칩(201) 상에 있고, 제3 컨택 패드(302)는 제3 칩(301) 상에 있고, 제4 컨택 패드(402)는 제4 칩(401) 상에 있다. 구조적 지지 및 물리적 격리를 위해 제1 칩(101)의 표면 위에 그리고 제1 컨택 패드(102)의 상면 상에 패시베이션 층(103)이 형성될 수 있다. 제1 컨택 패드(102)를 노출시키도록 패시베이션 층(103)의 일부를 제거함으로써 패시베이션 층(103)의 개구가 만들어진다. 마찬가지로, 패시베이션 층들(203, 303, 및 403)이 구조적 지지 및 물리적 격리를 위해 칩들(201, 301, 및 401) 상에 형성되며, 각각 컨택 패드들(202, 302, 및 402)을 노출시킬 개구를 갖는다.As illustrated in FIG. 3A, four chips including a first chip 101, a second chip 201, a third chip 301, and a fourth chip are provided. The first contact pad 102 is on the first chip 101 and the second contact pad 202 is on the second chip 201 while the third contact pad 302 is on the third chip 301, And the fourth contact pad 402 is on the fourth chip 401. A passivation layer 103 may be formed on the surface of the first chip 101 and on the top surface of the first contact pad 102 for structural support and physical isolation. An opening in the passivation layer 103 is created by removing a portion of the passivation layer 103 to expose the first contact pad 102. Similarly, passivation layers 203, 303, and 403 are formed on chips 201, 301, and 401 for structural support and physical isolation, .

도 3b에 예시된 바와 같이, 4개 칩들(101, 201, 301, 및 401)은 DAF(502)가 부착된 캐리어(501) 상에 배치된다. 칩들(101, 201, 301, 및 401)은 떨어져 있으며 DAF(502)의 표면 상에 배치된다. 캐리어(501)는 패키징 공정 동안의 지지 캐리어이며, 패키징이 완료되면 제거될 것이다. As illustrated in FIG. 3B, four chips 101, 201, 301, and 401 are disposed on a carrier 501 with a DAF 502 attached thereto. The chips 101, 201, 301, and 401 are spaced apart and disposed on the surface of the DAF 502. Carrier 501 is a support carrier during the packaging process and will be removed once packaging is complete.

도 3c에 예시된 바와 같이, 상이한 접속들이 칩 상에 형성된다. Cu 비아(6051)는 제1 컨택 패드(102) 상에 형성된 접속 또는 접속 디바이스이며, 이는 나중에 형성되는 PPI 라인에 제1 컨택 패드(102)를 접속시킬 것이다. Cu 스터드(6053 및 6054)는 컨택 패드들(302 및 402) 상에 형성되는 또다른 접속이며, 이는 나중에 형성되는 PPI 라인에 컨택 패드들(302 및 402)을 접속시킬 것이다. 제2 컨택 패드(202)는 리플로우 프로세스에 의해 솔더 볼(6052)이 그 위에 형성되는 솔더 페이스트 브릭(6042)에 접속된다. Cu 비아, Cu 스터드, 및 솔더 볼은 접속의 예이다. 당해 기술 분야에서 사용되거나 미래에 개발되는 더 많은 다른 접속들이 존재할 수 있다. 접속은 정방형, 볼, 다이아몬드, 또는 어떤 다른 종류의 형상과 같은 다양한 종류의 형상으로 이루어질 수 있다. 접속은 구리, 주석 합금, 납, 은, 구리, 니켈, 비스무스 등과 같은 상이한 전도성 재료로 만들어질 수 있다. As illustrated in Figure 3C, different connections are formed on the chip. The Cu via 6051 is a connection or connection device formed on the first contact pad 102, which will connect the first contact pad 102 to a later formed PPI line. Cu studs 6053 and 6054 are another connection formed on contact pads 302 and 402 which will connect contact pads 302 and 402 to a later formed PPI line. The second contact pad 202 is connected to the solder paste brick 6042 on which the solder ball 6052 is formed by a reflow process. Cu vias, Cu studs, and solder balls are examples of connections. There may be many other connections used in the art or developed in the future. The connection may be of various types such as square, ball, diamond, or any other kind of shape. The connections may be made of different conductive materials such as copper, tin alloys, lead, silver, copper, nickel, bismuth, and the like.

도 3d에 예시된 바와 같이, 이종 기술로 제조된 칩들(101, 201, 301, 및 401)은 몰딩 공정에 의해 몰딩 재료(503)를 사용하여 수평으로 함께 패키징될 수 있다. 몰딩 공정은 봉지 공정으로 불릴 수 있다. 몰딩 재료(503)는 칩들(101, 201, 301 및 401)을 하나의 물리적 피스 안으로 함께 봉지한다 . 몰딩 재료(503)는 칩들의 쌍들 사이의 공간을 채우며, 각각의 칩 주변을 더 커버한다.As illustrated in FIG. 3D, the chips 101, 201, 301, and 401 manufactured with the heterogeneous technology can be packaged horizontally together using the molding material 503 by a molding process. The molding process may be referred to as a sealing process. The molding material 503 encapsulates the chips 101, 201, 301 and 401 together into one physical piece. The molding material 503 fills the space between pairs of chips and further covers the perimeter of each chip.

도 3e에 예시된 바와 같이, Cu 비아(6051), 솔더 볼(6052), 및 Cu 스터드(6053 및 6054)를 덮는 몰딩 재료(503)는 PPI 층과 같은 다른 층에 대한 접속으로 사용될 Cu 비아(6051), 솔더 볼(6052), 및 Cu 스터드(6053 및 6054)를 노출시키도록 그라인딩에 의해 박형화된다. 3E, the molding material 503 covering the Cu via 6051, the solder ball 6052, and the Cu studs 6053 and 6054 may be formed from a Cu via (FIG. 3E) to be used as a connection to another layer such as a PPI layer 6051), solder balls 6052, and Cu studs 6053 and 6054.

도 3f에 예시된 바와 같이, 몰딩 재료(503) 상에 제1 폴리머 층(504)이 형성될 수 있다. 제1 폴리머 층(504)은 Cu 비아(6051), 솔더 볼(6052), 및 Cu 스터드(6053 및 6054)를 노출시킬 개구를 형성하도록 패터닝될 수 있다. 제1 폴리머 층(504)의 컨투어에 이어서, 제1 폴리머 층(504) 상에 포스트 패시베이션 상호접속(PPI) 라인(505)을 형성하는데 금속 재료가 사용된다. PPI 라인(505)은 또한 제1 폴리머 층(504)의 개구를 채우며 Cu 비아(6051), 솔더 볼(6052), 및 Cu 스터드(6053 및 6054)와 접촉한다 . 따라서 PPI 라인(505)은 Cu 비아(6051), 솔더 볼(6052), 및 Cu 스터드(6053 및 6054) 사이에 전기적 접속을 형성하며, 이는 각각 컨택 패드들(102, 202, 302, 및 402)을 더 접속시킨다. A first polymer layer 504 may be formed on the molding material 503, as illustrated in Figure 3f. The first polymer layer 504 may be patterned to form openings to expose Cu vias 6051, solder balls 6052, and Cu studs 6053 and 6054. Following the contour of the first polymer layer 504, a metal material is used to form a post passivation interconnect (PPI) line 505 on the first polymer layer 504. The PPI line 505 also fills the opening of the first polymer layer 504 and contacts the Cu via 6051, the solder ball 6052, and the Cu studs 6053 and 6054. The PPI line 505 thus forms an electrical connection between the Cu via 6051, the solder ball 6052 and the Cu studs 6053 and 6054, which is in contact with the contact pads 102, 202, 302, Lt; / RTI >

제2 폴리머 층(506)이 PPI 라인(505)의 상면 상에 더 형성될 수 있다. 제2 폴리머 층(506)은 솔더 볼(508)이 배치될 개구를 형성하도록 패터닝될 수 있다. 제2 폴리머 층(506)의 개구는 제1 폴리머 층(504)의 개구 바로 위에 있지 않을 수 있다. 제2 폴리머 층(506)의 개구 주변에 UBM 층(507)이 형성될 수 있다. UBM 층(507)에 대하여 다수의 서브층이 존재할 수 있다. 솔더 볼(508)은 제2 폴리머 층(506)의 각각의 개구에서 UBM 층(507) 상에 실장될 수 있다. 4개의 칩들(101, 201, 301, 및 401)이 패키징되고 솔더 볼(508)에 접속된 후에 캐리어(501)가 제거된다. A second polymer layer 506 may be further formed on the top surface of the PPI line 505. [ The second polymer layer 506 may be patterned to form openings in which the solder balls 508 are to be placed. The opening of the second polymer layer 506 may not be directly above the opening of the first polymer layer 504. A UBM layer 507 may be formed around the opening of the second polymer layer 506. There may be multiple sublayers for the UBM layer 507. A solder ball 508 may be mounted on the UBM layer 507 at each opening in the second polymer layer 506. After the four chips 101, 201, 301, and 401 are packaged and connected to the solder ball 508, the carrier 501 is removed.

본 개시 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의되는 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 여기에 다양한 변경, 치환 및 대안이 행해질 수 있다는 것을 이해하여야 한다. 또한, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하지 않는다. 당해 기술 분야에서의 통상의 지식을 가진 자라면, 본 개시로부터, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 추후에 개발될 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계가 본 개시에 따라 이용될 수 있다는 것을 용이하게 알 수 있을 것이다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하며, 다양한 청구항 및 실시예의 조합은 본 개시의 범위 내에 속한다.While this disclosure and its advantages have been described in detail, it should be understood that various changes, substitutions and alterations can be made herein without departing from the true spirit and scope of the present disclosure as defined by the appended claims. Further, the scope of the present application is not intended to be limited to the specific embodiments of the process, machine, manufacture, and materials compositions, means, methods and steps described in the specification. Those skilled in the art will readily appreciate from the present disclosure that there is a need for a process or machine that will be presently or later developed to perform substantially the same function or achieve substantially the same result as the corresponding embodiment described herein , Manufacturing, material composition, means, method, or step can be used in accordance with the present disclosure. Accordingly, the appended claims intend to include within their scope such processes, machines, manufacturing, material compositions, means, methods or steps. Furthermore, each claim constitutes an individual embodiment, and the various claims and combinations of embodiments are within the scope of this disclosure.

101, 201, 301, 401: 제1, 제2, 제3 및 제4 칩
102, 202, 302, 402: 제1, 제2, 제3 및 제4 컨택 패드
103, 203, 303, 403: 패시베이션 층
104, 204, 304, 404: 솔더 페이스트 브릭
105, 205, 305, 405: 솔더 볼
500: WLP 반도체 디바이스 502: 다이 부착 필름(DAF)
503: 몰딩 재료 504, 506: 제1 및 제2 폴리머 층
505: PPI 라인 507: UBM 층
508: 솔더 볼 6051: Cu 비아
6052: 솔더 볼 6053: Cu 스터드
101, 201, 301, 401: first, second, third and fourth chips
102, 202, 302, 402: first, second, third and fourth contact pads
103, 203, 303, 403: passivation layer
104, 204, 304, 404: solder paste brick
105, 205, 305, 405: solder balls
500: WLP semiconductor device 502: die attach film (DAF)
503: molding material 504, 506: first and second polymer layers
505: PPI line 507: UBM layer
508: Solder ball 6051: Cu via
6052: Solder ball 6053: Cu stud

Claims (10)

제1 컨택 패드를 가지며 제1 기술로 제조된 제1 칩;
제2 컨택 패드를 가지며 상기 제1 기술과 상이한 제2 기술로 제조되고, 상기 제1 칩의 측방향에 배치되는 제2 칩;
상기 제1 칩과 상기 제2 칩을 함께 봉지하는(encapsulate) 몰딩 재료; 및
제1 접속에 의해 상기 제1 컨택 패드에 접속되고 제2 접속에 의해 상기 제2 컨택 패드에 접속되는, 상기 몰딩 재료 상의 포스트 패시베이션 상호접속(PPI; post passivation interconnect) 라인을 포함하고,
상기 제1 접속은 제1 유형으로 이루어지고 상기 제2 접속은 상기 제1 유형과 상이한 제2 유형으로 이루어지며, 상기 제1 유형 및 상기 제2 유형 모두는 전도성 볼, 전도성 비아(via) 또는 전도성 스터드(stud)로 구성된 그룹으로부터 선택되는 것인 디바이스.
A first chip having a first contact pad and fabricated in a first technique;
A second chip having a second contact pad and made of a second technique different from the first technique, the second chip being disposed laterally of the first chip;
A molding material encapsulating the first chip and the second chip together; And
A post passivation interconnect (PPI) line on the molding material, the post passivation interconnect line being connected to the first contact pad by a first connection and to the second contact pad by a second connection,
Wherein the first connection is of a first type and the second connection is of a second type different from the first type, wherein both the first type and the second type are conductive balls, conductive vias or conductive And a stud.
청구항 1에 있어서, 상기 PPI 라인과 상기 제1 컨택 패드를 접속시키는 상기 제1 접속은 30 ㎛보다 큰 높이 및 70 ㎛보다 큰 폭을 갖는 Cu 볼인 것인 디바이스.The device of claim 1, wherein the first connection connecting the PPI line and the first contact pad is a Cu ball having a height greater than 30 microns and a width greater than 70 microns. 청구항 1에 있어서, 상기 PPI 라인과 상기 제1 컨택 패드를 접속시키는 상기 제1 접속은 10 ㎛보다 큰 높이 및 30 ㎛보다 큰 폭을 갖는 Cu 비아인 것인 디바이스.The device of claim 1, wherein the first connection connecting the PPI line and the first contact pad is a Cu via having a height greater than 10 microns and a width greater than 30 microns. 청구항 1에 있어서, 상기 PPI 라인과 상기 제1 컨택 패드를 접속시키는 상기 제1 접속은 10 ㎛ 내지 20 ㎛의 높이 및 50 ㎛보다 큰 폭을 갖는 Cu 스터드인 것인 디바이스.2. The device of claim 1, wherein the first connection connecting the PPI line and the first contact pad is a Cu stud having a height of 10 [mu] m to 20 [mu] m and a width greater than 50 [mu] m. 청구항 1에 있어서, 상기 PPI 라인 위의 폴리머 층의 개구 상에 형성되는, 상기 PPI 라인과 접촉하는 UBM(under bump metal) 층을 더 포함하는 디바이스. The device of claim 1, further comprising an under bump metal (UBM) layer in contact with the PPI line, formed on the opening of the polymer layer over the PPI line. 청구항 1에 있어서, 상기 몰딩 재료와 상기 PPI 라인 사이에 제1 폴리머 층을 더 포함하는 디바이스. The device of claim 1, further comprising a first polymer layer between the molding material and the PPI line. 청구항 1에 있어서, 상기 몰딩 재료 내에 봉지되고, 상기 제1 칩의 표면 상에 상기 제1 컨택 패드의 일부를 덮는 패시베이션 층을 더 포함하는 디바이스. The device of claim 1, further comprising a passivation layer encapsulated within the molding material and covering a portion of the first contact pad on a surface of the first chip. 디바이스의 형성 방법에 있어서,
제1 컨택 패드를 가지며 제1 기술로 제조된 제1 칩을 제공하는 단계;
제2 컨택 패드를 가지며 상기 제1 기술과 상이한 제2 기술로 제조되고, 상기 제1 칩의 측방향에 배치되는 제2 칩을 제공하는 단계;
상기 제1 컨택 패드 상에 제1 접속을 형성하고 상기 제2 컨택 패드 상에 제2 접속을 형성하는 단계로서, 상기 제1 접속은 제1 유형으로 이루어지고 상기 제2 접속은 상기 제1 유형과 상이한 제2 유형으로 이루어지며, 상기 제1 유형 및 상기 제2 유형 모두는 전도성 볼, 전도성 비아, 또는 전도성 스터드로 구성된 그룹으로부터 선택되는 것인 단계;
상기 제1 칩 및 상기 제2 칩을 몰딩 재료에 의해 함께 봉지하는 단계; 및
상기 몰딩 재료 상에 상기 제1 접속 및 상기 제2 접속에 접속되는 포스트 패시베이션 상호접속(PPI) 라인을 형성하는 단계를 포함하는 디바이스의 형성 방법.
In a device forming method,
Providing a first chip having a first contact pad and made of a first technique;
Providing a second chip having a second contact pad and made of a second technique different from the first technique and disposed laterally of the first chip;
Forming a first connection on the first contact pad and forming a second connection on the second contact pad, the first connection being of a first type and the second connection being of a first type, Wherein the first type and the second type are both selected from the group consisting of a conductive ball, a conductive via, or a conductive stud;
Encapsulating the first chip and the second chip together by a molding material; And
Forming a post passivation interconnect (PPI) line on the molding material that is connected to the first connection and the second connection.
청구항 8에 있어서,
상기 몰딩 재료와 상기 PPI 라인 사이에 제1 폴리머 층을 형성하는 단계를 더 포함하는 디바이스의 형성 방법.
The method of claim 8,
Further comprising forming a first polymer layer between the molding material and the PPI line.
제1 컨택 패드를 가지며 제1 기술로 제조된 제1 칩으로서, 상기 제1 컨택 패드 위에 상기 제1 컨택 패드를 노출시킬 개구를 갖는 제1 패시베이션 층을 갖는 제1 칩;
제2 컨택 패드를 가지며 상기 제1 기술과 상이한 제2 기술로 제조된 제2 칩으로서, 상기 제2 컨택 패드 위에 상기 제2 컨택 패드를 노출시킬 개구를 갖는 제2 패시베이션 층을 갖고, 상기 제1 칩의 측방향에 배치되는 제2 칩;
상기 제1 컨택 패드 상의 제1 접속 및 상기 제2 컨택 패드 상의 제2 접속으로서, 상기 제1 접속은 제1 유형으로 이루어지고 상기 제2 접속은 상기 제1 유형과 상이한 제2 유형으로 이루어지며, 상기 제1 유형 및 상기 제2 유형 모두는 전도성 볼, 전도성 비아 또는 전도성 스터드로 구성된 그룹으로부터 선택되는 것인 제1 접속 및 제2 접속;
상기 제1 접속 및 상기 제2 접속을 노출시키면서 상기 제1 칩과 상기 제2 칩을 함께 봉지하는 몰딩 재료;
상기 제1 접속을 노출시킬 제1 개구 및 상기 제2 접속을 노출시킬 제2 개구를 갖는, 상기 몰딩 재료 상의 폴리머 층; 및
상기 제1 개구에서 상기 제1 접속에 접속되고 상기 제2 개구에서 상기 제2 접속에 접속되는, 상기 폴리머 층 상의 포스트 패시베이션 상호접속(PPI) 라인을 포함하는 디바이스.
A first chip having a first contact pad and made with a first technique, the first chip having a first passivation layer over the first contact pad, the first passivation layer having an opening exposing the first contact pad;
A second chip having a second contact pad and made with a second technique different from the first technique, the second chip having a second passivation layer over the second contact pad, the second passivation layer having an opening exposing the second contact pad, A second chip disposed in a lateral direction of the chip;
A first contact on the first contact pad and a second contact on the second contact pad, the first connection being of a first type and the second connection being of a second type different from the first type, Wherein both the first type and the second type are selected from the group consisting of a conductive ball, a conductive via, or a conductive stud;
A molding material sealing the first chip and the second chip together while exposing the first connection and the second connection;
A polymer layer on the molding material having a first opening to expose the first connection and a second opening to expose the second connection; And
And a post passivation interconnect (PPI) line on the polymer layer, the post passivation interconnect (PPI) line being connected to the first connection at the first opening and to the second connection at the second opening.
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