KR101423330B1 - A single chip 3D and 2D graphics processor with embedded memory and multiple levels of power controls - Google Patents

A single chip 3D and 2D graphics processor with embedded memory and multiple levels of power controls Download PDF

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KR101423330B1
KR101423330B1 KR1020070065146A KR20070065146A KR101423330B1 KR 101423330 B1 KR101423330 B1 KR 101423330B1 KR 1020070065146 A KR1020070065146 A KR 1020070065146A KR 20070065146 A KR20070065146 A KR 20070065146A KR 101423330 B1 KR101423330 B1 KR 101423330B1
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Abstract

데이터 처리 장치 및 방법이 제공되며, 전력은 성능 카운터에 특징이 있는 내부 작업 부하에 기초하여 호스트 프로세서를 가진 피드백 루프에 의해 자동으로 제어된다. 호스트 프로세서는 내부 주파수들 또는 전압 레벨을 자동으로 조정하여 작업 부하를 매칭시킨다. 피드백 루프는 주파수 또는 전압을 튜닝하여 전력 낭비를 제어한다. A data processing apparatus and method is provided wherein power is automatically controlled by a feedback loop having a host processor based on an internal workload characterized by a performance counter. The host processor automatically adjusts internal frequencies or voltage levels to match the workload. The feedback loop controls power dissipation by tuning the frequency or voltage.

전력, 작업 부하, 호스트 프로세서, 전압 레벨 Power, workload, host processor, voltage level

Description

내장 메모리와 멀티 레벨 전력 컨트롤을 갖춘 단일 칩 삼차원 및 이차원 그래픽 프로세서{A single chip 3D and 2D graphics processor with embedded memory and multiple levels of power controls}A single chip 3D and 2D graphics processor with embedded memory and multi-level power control,

도 1은 본 발명의 실시예에 따른 시스템 블록도이다. 1 is a system block diagram in accordance with an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 회로 레벨 블록도이다. 2 is a circuit level block diagram according to an embodiment of the present invention.

도 3은 본 발명의 실시예에 따른 흐름도이다. 3 is a flow chart according to an embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명* Description of the Related Art [0002]

101: 호스트 프로세서 101: Host processor

102, 200: 그래픽 프로세서 102, 200: graphics processor

103, 220: 성능 피드백 데이터 103, 220: Performance feedback data

104, 221: 전력 조정 컨트롤 104, 221: Power adjustment control

201, 202: 클록 스케일링 회로 201, 202: clock scaling circuit

203-210: 클록 게이팅 회로 203-210: Clock Gating Circuit

211-218: 그래픽 프로세싱 회로 블록 211-218: Graphic Processing Circuit Block

본 발명은 일반적으로 컴퓨터 시스템 분야에 관한 것이며, 보다 구체적으로 그래픽 프로세서용 전력 컨트롤에 관한 것이다. FIELD OF THE INVENTION The present invention relates generally to the field of computer systems, and more specifically to power control for graphics processors.

다양한 크기와 형상을 가진 삼차원 및 이차원 그래픽 프로세서들은 통상적으로 최저 레벨일 때 클록 게이팅하도록 설계된다. 전력 소비를 줄이기 위해, 회로의 전체 블록에 대한 클록들이 절전 모드에서 턴오프된다. 절전 모드로부터 벗어나기를 트리거링하는 특정 상황이 되면, 이들 클록은 턴온되어 그래픽 처리 기능들을 수행한다. 회로 블록의 정적인 클록 제어와 큰 입도(large granularity)는 전력 소비를 감소시키면서 성능을 저하시킨다. 따라서 성능을 저하시키지 않고 절전(節電)을 위해 동적인 클록 또는 전압 제어와 미세 그레인 회로 클록 조정(fine grain circuitry clock adjustment)에 대한 요구가 있다. Three-dimensional and two-dimensional graphics processors of various sizes and shapes are typically designed to clock gates at the lowest level. To reduce power consumption, the clocks for the entire block of the circuit are turned off in the power save mode. When certain conditions trigger the escape from the power save mode, these clocks are turned on to perform graphics processing functions. Static clock control and large granularity of the circuit block reduce power consumption and degrade performance. Thus, there is a need for dynamic clock or voltage control and fine grain circuitry clock adjustment for power saving without sacrificing performance.

단일 칩 삼차원 및 이차원 그래픽 프로세서는 삼차원 및 이차원 그래픽들과, 이미지 스케일러와, 내장 메모리를 포함한다. 시스템 레벨일 때, 전력은 다음 기법으로 제어된다. 전력은 그래픽 프로세서 내의 성능 카운터들에 특징이 있는 내부 작업 부하에 기초하여 호스트 프로세서를 가진 피드백 루프에 의해 자동으로 제어된다. 호스트 프로세서는 내부 주파수들 및/또는 전압 레벨을 자동으로 실시간으로 동적으로 조정하여 작업 부하를 매칭시킨다. 피드백 루프는 주파수 또는 전압을 튜닝하여 전력 낭비를 제어할 수 있다. 클록 주파수 튜닝 외에도, 칩의 내부 또는 외부의 전압 레귤레이터도 동적인 전력 감소를 위해 전압 스케일링될 수 있다. 궁극적으로 전압은 블록을 필요로 하지 않는 경우에 완전하게 차단(shutdown) 될 수 있다. Single-chip three-dimensional and two-dimensional graphics processors include three-dimensional and two-dimensional graphics, an image scaler, and a built-in memory. At the system level, power is controlled by the following techniques. The power is automatically controlled by a feedback loop with the host processor based on an internal workload characterized by performance counters within the graphics processor. The host processor automatically dynamically adjusts the internal frequencies and / or voltage levels in real time to match the workload. The feedback loop can control power dissipation by tuning the frequency or voltage. In addition to clock frequency tuning, voltage regulators inside or outside the chip can be voltage scaled for dynamic power reduction. Ultimately, the voltage can be shut down completely if it does not require a block.

몇몇 예들에서, 칩 레벨일 때, 전력은 자동 블록 레벨 클록 게이팅에 의해 제어된다. 여기에서 회로 블록에 대한 작업 부하가 없을 때, 회로 블록에 대한 클록은 게이팅 오프될 수 있다. 다른 예들에서, 칩 레벨일 때, 전력은 버텍스 파이프와 픽셀 파이프의 독립적인 주파수 스케일링에 의해 제어될 수 있다. 블록 레벨보다 더 큰 입도 스케일링이 존재한다. 버텍스 파이프는 꼭지점과 다각형을 처리하는 회로 블록들의 집합체이다. 픽셀 파이프는 픽셀을 처리하는 회로 블록들의 집합체이다. 그래픽 프로세싱에서, 이들 두 그룹 중의 하나는 다른 시간에 프로세싱 시간을 지배한다. 더 적게 지배하는 그룹의 전압이 스케일링 다운될 수 있다. 또 다른 예들에서, 현재의 프로세싱 동작을 위해 사용되지 않는 일부 블록들의 전압이 완전하게 차단되어 모든 전력 소비(동적인 소비 및 정적인 소비)를 제거한다. 예를 들면, 이차원 애플리케이션을 실행할 때, 주요 삼차원 블록들이 성능 또는 기능의 손실 없이 차단될 수 있다. 일례로서, 전압 스케일링이 수행되는 경우, 인터페이스들도 그에 따라 설계되어야 한다. 전압 레벨 어댑터 또는 시프터(adapters or shifters)가 블록들 사이에서 사용되어야 한다. 전압을 블록에 대해 차단할 때, 바이패스 회로가 상류 및 하류의 블록이 서로 연동할 수 있도록 활성화되어야 한다. 다른 예로서, 차단 블록으로부터 출력되는 블록에 대한 입력이 비활성 또는 안정 상태로 비활성화되어야 한다. 이것은 마지막 값을 유지하도록 메모리들을 사용함으로써 또는 입력을 비활성 레벨로 강제하기 위해 셀들을 게이팅함으로써 달성될 수 있다.In some instances, at chip level, power is controlled by automatic block level clock gating. Here, when there is no workload on the circuit block, the clock for the circuit block can be gated off. In other examples, at the chip level, the power can be controlled by independent frequency scaling of the vertex pipe and the pixel pipe. There is granularity scaling greater than the block level. A vertex pipe is a collection of circuit blocks that process vertices and polygons. A pixel pipe is a collection of circuit blocks that processes pixels. In graphics processing, one of these two groups dominates the processing time at different times. The voltage of the less dominant group can be scaled down. In yet other examples, the voltage of some of the blocks that are not used for the current processing operation is completely blocked to eliminate all power consumption (dynamic consumption and static consumption). For example, when executing a two-dimensional application, the main three-dimensional blocks may be blocked without loss of performance or functionality. As an example, when voltage scaling is performed, interfaces must be designed accordingly. Voltage level adapters or shifters should be used between the blocks. When blocking the voltage to the block, the bypass circuit must be activated to allow the upstream and downstream blocks to interlock with each other. As another example, the input to the block output from the blocking block must be deactivated in an inactive or steady state. This can be accomplished by using memories to hold the last value or by gating cells to force the input to the inactive level.

칩은 성능 카운터로부터 출력된 성능 피드백 데이터를 호스트 프로세서로 출력한다. 호스트 프로세서는 시스템 성능 알고리즘을 사용해서 성능을 최적화하는 회로 블록들의 계층적 분류 기법(hierarchical grouping)을 결정한다. 호스트 프로세서는 절전 알고리즘을 사용해서 회로 블록들의 계층적 분류 기법의 적절한 클록 게이팅, 주파수 스케일링, 또는 전압 스케일링을 결정하여 다중 레벨의 저전력 컨트롤을 위해 전력 소비를 감소시킨다. The chip outputs the performance feedback data output from the performance counter to the host processor. The host processor uses the system performance algorithm to determine the hierarchical grouping of circuit blocks that optimize performance. The host processor uses power saving algorithms to determine appropriate clock gating, frequency scaling, or voltage scaling of the hierarchical classification scheme of circuit blocks to reduce power consumption for multiple levels of low power control.

도 1은 본 발명의 실시예에 따른 시스템 블록도이다. 단일 칩 삼차원 및 이차원 그래픽 프로세서(102)는 삼차원 및 이차원 그래픽들과, 이미지 스케일러와, 내장 메모리를 포함한다. 일례에서, 시스템 레벨일 때, 전력은 아래의 기법으로 제어된다. 전력은 그래픽 프로세서(102) 내의 성능 카운터들에 특징이 있는 내부 작업 부하(internal work load)에 기초하여 성능 피드백 데이터(103)를 수신하는 호스트 프로세서(101)를 가진 피드백 루프(103, 104)에 의해 자동으로 제어된다. 호스트 프로세서(101)는 내부 주파수들 또는 전압 레벨들을 자동으로 실시간으로 동적으로 조정하여 전력 조정 컨트롤(104)을 경유하여 작업 부하를 매칭시킨다. 피드백 루프는 그래픽 프로세서(102) 내에서 주파수 또는 전압을 튜닝하여 전력 낭비를 제어할 수 있다.1 is a system block diagram in accordance with an embodiment of the present invention. The single chip three-dimensional and two-dimensional graphics processor 102 includes three-dimensional and two-dimensional graphics, an image scaler, and a built-in memory. In one example, at the system level, the power is controlled by the technique below. Power is supplied to the feedback loop 103, 104 with the host processor 101 receiving the performance feedback data 103 based on an internal work load characteristic of the performance counters in the graphics processor 102 . The host processor 101 automatically dynamically adjusts the internal frequencies or voltage levels in real time to match the workload via the power adjustment control 104. The feedback loop can control power dissipation by tuning the frequency or voltage within the graphics processor 102.

도 2는 본 발명의 실시예에 따른 회로 레벨 블록도이다. 단일 칩 삼차원 및 이차원 호환성 그래픽 프로세서(200)는 클록 주파수를 조정하기 위한 클록 스케일링 회로(201, 202)와, 클록을 턴온 또는 턴오프시키기 위한 클록 게이팅 회로(203- 210)와, 전압 레벨들을 조정하기 위한 전압 스케일링 회로(222, 223)와, 그래픽 프로세싱 회로 블록(211-218)을 포함한다. 일부 예들에서, 칩 레벨일 때, 전력이 자동 블록 레벨 클록 게이팅에 의해 제어된다. 예를 들면, 회로 블록에 대한 작업 부하가 없을 때, 회로 블록에 대한 클록은 게이팅 오프될 수 있다. 시스템 레벨일 때, 칩(200)은 성능 카운터(219)로부터 출력된 성능 피드백 데이터(220)를 호스트 프로세서(도시 생략)로 출력한다. 호스트 프로세서는 시스템 성능 알고리즘을 사용해서 성능을 최적화하는 회로 블록들의 계층적 분류 기법(hierarchical grouping)을 결정한다. 호스트 프로세서는 절전 알고리즘을 사용해서 회로 블록들의 계층적 분류 기법의 적절한 클록 게이팅, 주파수 스케일링, 또는 전압 스케일링을 결정하여 다중 레벨의 저전력 컨트롤을 위해 전력 소비를 감소시킨다. 일례에서, 호스트 프로세서는 시스템 성능 알고리즘을 사용해서 버텍스 파이프(vertex pipe)와 픽셀 파이프를 구성하는 회로 블록들의 계층적 분류 기법을 결정한다. 버텍스 파이프는 회로 블록(211-214)을 포함한다. 픽셀 파이프는 회로 블록(215-218)을 포함한다. 버텍스 파이프는 꼭지점과 다각형을 처리하는 회로 블록들의 집합체이다. 픽셀 파이프는 픽셀을 처리하는 회로 블록들의 집합체이다. 그래픽 프로세싱에서, 이들 두 그룹 중의 하나는 다른 시간에 프로세싱 시간을 지배한다. 더 적게 지배하는 그룹의 주파수 또는 전압이 전체 시스템 성능을 저하시키지 않고 감소될 수 있다. 호스트 프로세서는 버텍스 파이프와 픽셀 파이프의 작업 부하를 나타내는 실시간 성능 피드백 데이터(220)에 따라 버텍스 파이프와 픽셀 파이프의 독립적인 주파수 또는 전압 스케일링을 실시간으로 동적으로 결정한다. 이것은 블 록 레벨보다 더 큰 입도 스케일링이다. 이것은 시스템 성능 알고리즘의 일례이다. 다른 예들에서, 전술한 실시예에 대해 다양한 변형 또는 변경이 이루어질 수 있다.2 is a circuit level block diagram according to an embodiment of the present invention. The single chip three-dimensional and two-dimensional compatible graphics processor 200 includes clock scaling circuits 201 and 202 for adjusting the clock frequency, clock gating circuits 203 and 210 for turning the clock on or off, Voltage scaling circuits 222 and 223, and graphics processing circuit blocks 211-218. In some instances, at chip level, power is controlled by automatic block level clock gating. For example, when there is no workload on a circuit block, the clock for the circuit block may be gated off. At the system level, the chip 200 outputs the performance feedback data 220 output from the performance counter 219 to a host processor (not shown). The host processor uses the system performance algorithm to determine the hierarchical grouping of circuit blocks that optimize performance. The host processor uses power saving algorithms to determine appropriate clock gating, frequency scaling, or voltage scaling of the hierarchical classification scheme of circuit blocks to reduce power consumption for multiple levels of low power control. In one example, the host processor uses a system performance algorithm to determine a hierarchical classification scheme of circuit blocks that make up a vertex pipe and a pixel pipe. The vertex pipe includes circuit blocks 211-214. The pixel pipe includes circuit blocks 215-218. A vertex pipe is a collection of circuit blocks that process vertices and polygons. A pixel pipe is a collection of circuit blocks that processes pixels. In graphics processing, one of these two groups dominates the processing time at different times. The frequency or voltage of the less dominant group can be reduced without degrading the overall system performance. The host processor dynamically determines in real time the independent frequency or voltage scaling of the vertex pipe and the pixel pipe in accordance with the real-time performance feedback data 220 indicating the workload of the vertex pipe and the pixel pipe. This is particle size scaling that is larger than the block level. This is an example of a system performance algorithm. In other instances, various modifications or changes can be made to the above-described embodiments.

다른 예들에서, 호스트 프로세서는 전력 조정 컨트롤(221)을 실시간으로 동적으로 결정해서 다중 레벨의 전압 컨트롤을 달성하기 위한 회로 블록(211-218)에 대해 클록 또는 전압을 조정(예컨대, 스케일링, 턴온, 턴오프, 등)한다. 호스트 프로세서는 이러한 조정이 이루어져서 성능 레벨을 유지하는 동안 성능 피드백 데이터를 감시한다. 예컨대, 원하는 전체 절전량에 따라 절전의 할당량이 회로 블록(211-218) 각각에 할당될 수 있다. 따라서 전력 조정 컨트롤들(221)의 다양한 제어 신호들이 각각의 회로 블록의 할당된 절전을 달성하도록 회로 블록(211-218)에 대해 클록을 스케일링할 수 있다. 다른 일부 예들에서, 전력 조정 컨트롤들(221)의 제어 신호들은 각각의 회로 블록의 할당된 절전을 달성하도록 회로 블록(211-218)에 대해 전압 레벨을 스케일링할 수 있다. 또 다른 예들에서, 전력 조정 컨트롤들(221)의 제어 신호들은 각각의 회로 블록의 할당된 절전을 달성하도록 하나 이상의 회로 블록(211-218)에 대해 클록 또는 전압을 턴오프시킬 수 있다. 이것은 절전 알고리즘의 일례이다. 위의 설명에 의해 다른 변경이 이루어질 수 있다는 것도 명백하고, 실시예들은 전술한 세부 사항에 한정되지 않는다. In other examples, the host processor may adjust the clock or voltage (e.g., scaling, turn-on, turn-off, etc.) to circuit blocks 211-218 to dynamically determine power adjust control 221 in real- Turn off, etc.). The host processor monitors the performance feedback data while such adjustment is made to maintain the performance level. For example, an amount of power save can be allocated to each of the circuit blocks 211-218 according to the total amount of power savings desired. Thus, various control signals of the power adjustment controls 221 can scale the clocks to the circuit blocks 211-218 to achieve the assigned power savings of each circuit block. In some other instances, the control signals of the power regulation controls 221 may scale the voltage level to the circuit blocks 211-218 to achieve the assigned power savings of each circuit block. In yet other examples, the control signals of the power adjustment controls 221 may turn off the clock or voltage for one or more of the circuit blocks 211-218 to achieve an assigned power saving of each circuit block. This is an example of a power saving algorithm. It is also evident that other modifications may be made by the foregoing description, and the embodiments are not limited to the details described above.

도 3은 본 발명의 실시예에 따른 흐름도이다. 이 흐름도는 프로세싱을 위한 방법을 보여준다. 여기에서 하나 이상의 프로세싱 블록의 계층적 분류 기법이 시스템 성능 알고리즘에 따라 1회 이상의 성능 측정으로부터 실시간으로 결정된다(단계 301). 예를 들면, 1회 이상의 성능 측정은 프로세싱 작업 부하, 예컨대 버텍스 프로세싱, 다각형 프로세싱, 픽셀 프로세싱 등을 나타낼 수 있다. 일례에서, 우세한 버텍스 프로세싱 작업 부하는 픽셀 프로세싱 작업 부하에 의해 요구되는 것보다 10배의 더 긴 프로세싱 시간을 요구할 수 있다. 다른 예에서, 픽셀 프로세싱 작업 부하가 우세할 수 있다. 버텍스 및 다각형 프로세싱에 연관된 다양한 회로가 버텍스 파이프로 분류될 수 있다. 이것은 시스템 성능 알고리즘의 일례이다. 다른 예에서, 전술한 실시예에 대해 다양한 변형 또는 변경이 이루어질 수 있다. 3 is a flow chart according to an embodiment of the present invention. This flow chart shows the method for processing. Here, the hierarchical classification scheme of one or more processing blocks is determined in real time from one or more performance measurements according to a system performance algorithm (step 301). For example, one or more performance measurements may indicate a processing workload, such as vertex processing, polygon processing, pixel processing, and the like. In one example, the predominant vertex processing workload may require 10 times longer processing time than required by the pixel processing workload. In another example, a pixel processing workload may predominate. Various circuits associated with vertex and polygon processing can be classified as vertex pipes. This is an example of a system performance algorithm. In other instances, various modifications or alterations may be made to the above-described embodiments.

이러한 계층적 분류 기법들에 대응하여, 하나 이상의 클록 신호 또는 전압 레벨이 절전 알고리즘에 따라 하나 이상의 성능 피드백 신호에 반응하여 실시간으로 조정(예컨대, 스케일링, 턴온, 턴오프, 등)될 수 있다(단계 302). 예를 들면, 하나 이상의 성능 피드백 신호는 픽셀 프로세싱 작업 부하에 비해 10배나 우세한 버텍스 프로세싱 작업 부하를 반영할 수 있다. 일부 예들에서, 픽셀 파이프에 대한 하나 이상의 클록이 픽셀 프로세싱을 2배 천천히 감소시키면서 스케일링 다운되거나 턴오프되어 전력 소비를 50%까지 감소시킬 수 있다. 다른 예들에서, 픽셀 파이프에 대한 하나 이상의 클록이 픽셀 프로세싱을 3배 천천히 감소시키면서 스케일링 다운되거나 턴오프되어 전력 소비를 30%까지 감소시킬 수 있다. 또 다른 예들에서, 픽셀 파이프에 대한 하나 이상의 클록과 하나 이상의 전압이 픽셀 프로세싱을 6배 천천히 감소시키면서 스케일링 다운되거나 턴오프되어 전력 소비를 15%까지 감소시킬 수 있다. 호스트 프로세서는 원하는 레벨의 절전에 따라 하나 이상의 클록 또는 전압에 대한 적절한 조정을 결정할 수 있다. 이것은 절전 알고리즘의 일례이다. 위의 설명에 의해 다른 변경이 이루어질 수 있다는 것도 명백하고, 실시 예들은 전술한 세부 사항에 한정되지 않는다.In response to these hierarchical classification techniques, one or more clock signals or voltage levels may be adjusted (e.g., scaled, turned on, turned off, etc.) in real time in response to one or more performance feedback signals in accordance with a power saving algorithm 302). For example, one or more performance feedback signals may reflect a vertex processing workload that is ten times superior to the pixel processing workload. In some instances, one or more clocks for a pixel pipe may be scaled down or turned off while reducing pixel processing by a factor of two to reduce power consumption by 50%. In other examples, one or more clocks for a pixel pipe may be scaled down or turned off while slowly decreasing pixel processing by three times to reduce power consumption by 30%. In yet other examples, one or more of the clocks and one or more voltages for the pixel pipe may be scaled down or turned off while slowly reducing the pixel processing by six times to reduce power consumption by 15%. The host processor may determine an appropriate adjustment for one or more clocks or voltages according to a desired level of power savings. This is an example of a power saving algorithm. It is also evident that other modifications may be made by the foregoing description, and the embodiments are not limited to the details described above.

이러한 조정을 통해 하나 이상의 데이터 프로세싱 블록이 하나 이상의 클록 신호들 또는 전압 레벨들에 반응하여 데이터를 처리한다(단계 303). 예를 들면, 우세한 버텍스 프로세싱 작업 부하는 클록 주파수들 또는 전압 레벨들의 조정에 앞서 픽셀 프로세싱 작업 부하에 의해 요구되는 것보다 10 배의 더 긴 프로세싱 시간을 요구할 수 있다. 조정에 후속하여 픽셀 프로세싱 작업 부하는 그 이전보다 6배의 더 긴 프로세싱 시간을 요구할 수 있지만, 여전히 버텍스 프로세싱 작업 부하에 의해 지배되고 있다. 따라서 전체 시스템 성능은 유지되면서 전력 소비는 원하는 레벨까지 감소될 수 있다. 그렇기 때문에 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 반응하여 실시간으로 발생하는 하나 이상의 성능 피드백 신호는 업데이트된 프로세싱 작업 부하를 반영한다(단계 304).With this adjustment, one or more data processing blocks process the data in response to one or more clock signals or voltage levels (step 303). For example, a predominantly vertex processing workload may require 10 times longer processing time than required by the pixel processing workload prior to adjustment of clock frequencies or voltage levels. Following adjustment, the pixel processing workload may require six times longer processing time than before, but is still dominated by the vertex processing workload. Thus, power consumption can be reduced to a desired level while maintaining overall system performance. Therefore, one or more performance feedback signals that occur in real time in response to one or more performance measurements of one or more data processing blocks reflect the updated processing workload (step 304).

본 발명의 일 실시예에서, 데이터 처리 장치는 하나 이상의 클록 신호 또는 전압 레벨을 조정하도록 동작할 수 있는 하나 이상의 클록 또는 전압 조정 회로와, 상기 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 데이터를 처리하도록 동작할 수 있는 하나 이상의 데이터 프로세싱 블록과, 상기 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 따라 실시간으로 동작할 수 있는 하나 이상의 성능 피드백 신호를 포함한다. 여기에서, 하나 이상의 클록 조정 회로는 하나 이상의 성능 피드백 신호에 반응하여 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있다. 바람직하게는 하나 이상의 데이터 프로세싱 블록의 계층적 분류 기법이 시스템 성능 알고리즘에 따라 1회 이상의 성능 측정으 로부터 실시간으로 결정된다. 하나 이상의 클록 또는 전압 레벨 조정 회로는 절전 알고리즘에 따라 하나 이상의 성능 피드백 신호에 반응하여 계층적 분류 기법으로 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있다. 이에 의해 전력 소비는 시스템 성능을 저하시키지 않고 최소로 된다. 선택적으로 시스템 성능 알고리즘과 절전 알고리즘은 외부 프로세서에서 수행된다. 선택적으로 외부 프로세서는 하나 이상의 하드웨어 회로를 포함한다. 선택적으로 외부 프로세서는 하나 이상의 소프트웨어 드라이버를 포함한다. In one embodiment of the invention, a data processing apparatus includes one or more clock or voltage adjustment circuits operable to adjust one or more clock signals or voltage levels, and a processor configured to process data in response to the one or more clock signals or voltage levels One or more data processing blocks capable of operating and one or more performance feedback signals capable of operating in real time in accordance with one or more performance measurements of the one or more data processing blocks. Here, the one or more clock adjustment circuits may be operable to adjust one or more clock signals or voltage levels in real time in response to one or more performance feedback signals. Preferably, the hierarchical classification scheme of one or more data processing blocks is determined in real time from one or more performance measurements according to a system performance algorithm. One or more clock or voltage level adjustment circuits may be operable to adjust one or more clock signals or voltage levels in real time in a hierarchical classification scheme in response to one or more performance feedback signals in accordance with a power saving algorithm. Whereby the power consumption is minimized without deteriorating the system performance. Optionally, the system performance algorithm and the power saving algorithm are performed in an external processor. Optionally, the external processor includes one or more hardware circuits. Optionally, the external processor includes one or more software drivers.

본 발명의 일 실시예에서, 컴퓨터 판독 매체는 전자 회로를 나타내는 하나 이상의 데이터 구조를 포함하며, 여기에서 하나 이상의 데이터 구조는 망 목록(net-list)를 구비하며, 전자 회로는 하나 이상의 클록 신호 또는 전압 레벨을 조정하도록 동작할 수 있는 하나 이상의 클록 또는 전압 레벨 조정 회로와, 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 데이터를 처리하도록 동작할 수 있는 하나 이상의 데이터 프로세싱 블록과, 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 따라 실시간으로 동작할 수 있는 하나 이상의 성능 피드백 신호를 구비한다. 여기에서 하나 이상의 클록 또는 전압 레벨 조정 회로는 하나 이상의 성능 피드백 신호에 반응하여 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있다.In one embodiment of the invention, a computer readable medium comprises one or more data structures representing electronic circuitry, wherein one or more data structures comprise a net-list, wherein the electronic circuitry comprises one or more clock signals or One or more data processing blocks operable to process data in response to one or more clock signals or voltage levels and one or more data processing blocks operable to process data in response to one or more clock signals or voltage levels; And one or more performance feedback signals capable of operating in real time according to one or more performance measurements. Wherein the one or more clock or voltage level adjustment circuits are operable to adjust one or more clock signals or voltage levels in real time in response to the one or more performance feedback signals.

본 발명의 일 실시예에서, 데이터 처리 방법은 하나 이상의 성능 피드백 신호에 따라 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하는 단계와, 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 하나 이상의 데이터 프로세싱 블록을 이용하여 데이터를 처리하는 단계와, 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 반응하여 하나 이상의 성능 피드백 신호를 실시간으로 발생시키는 단계를 포함한다. 바람직하게는 하나 이상의 데이터 프로세싱 블록의 계층적 분류 기법이 시스템 성능 알고리즘에 따라 1회 이상의 성능 측정으로부터 실시간으로 결정된다. 하나 이상의 클록 또는 전압 레벨 조정 회로는 절전 알고리즘에 따라 하나 이상의 성능 피드백 신호에 반응하여 계층적 분류 기법으로 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있다. 이에 의해 전력 소비는 시스템 성능을 저하시키지 않고 최소로 된다. 선택적으로 기본 데이터 프로세싱 블록은 시스템 성능 알고리즘에 따라 결정되며, 전력 소비는 기본 데이터 프로세싱 블록에 대응하는 클록 신호 또는 전압 레벨을 제외한 하나 이상의 클록 신호 또는 전압 레벨의 하나 이상의 주파수를 감소시킴으로써 감소된다.In one embodiment of the present invention, a data processing method includes adjusting in real time one or more clock signals or voltage levels according to one or more performance feedback signals, and adjusting one or more data processing blocks in response to one or more clock signals or voltage levels And generating one or more performance feedback signals in real time in response to one or more performance measurements of the one or more data processing blocks. Preferably, the hierarchical classification scheme of one or more data processing blocks is determined in real time from one or more performance measurements according to a system performance algorithm. One or more clock or voltage level adjustment circuits may be operable to adjust one or more clock signals or voltage levels in real time in a hierarchical classification scheme in response to one or more performance feedback signals in accordance with a power saving algorithm. Whereby the power consumption is minimized without deteriorating the system performance. Optionally, the basic data processing block is determined according to a system performance algorithm, and the power consumption is reduced by decreasing one or more clock signals or one or more frequencies of the voltage level, excluding the clock signal or voltage level corresponding to the basic data processing block.

본 발명의 일 실시예에서, 데이터 처리 장치의 설계 방법은 하나 이상의 클록 신호 또는 전압 레벨을 조정하도록 동작할 수 있는 하나 이상의 클록 또는 전압 레벨 조정 회로를 정의하는 단계와, 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 데이터를 처리하도록 동작할 수 있는 하나 이상의 데이터 프로세싱 블록을 정의하는 단계와, 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 따라 실시간으로 동작할 수 있는 하나 이상의 성능 피드백 신호를 정의하는 단계를 포함하며, 하나 이상의 클록 또는 전압 레벨 조정 회로는 하나 이상의 성능 피드백 신호에 반응하여 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있다. 바람직하게는 하나 이상의 데이터 프로세싱 블록의 계층적 분류 기 법이 시스템 성능 알고리즘에 따라 1회 이상의 성능 측정으로부터 실시간으로 결정된다. 하나 이상의 클록 또는 전압 레벨 조정 회로는 절전 알고리즘에 따라 하나 이상의 성능 피드백 신호에 반응하여 계층적 분류 기법으로 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있다. 이에 의해 전력 소비는 시스템 성능을 저하시키지 않고 최소로 된다.In one embodiment of the invention, a method of designing a data processing apparatus includes defining one or more clock or voltage level adjustment circuits operable to adjust one or more clock signals or voltage levels, Defining one or more data processing blocks capable of operating in real time in accordance with one or more performance measurements of one or more data processing blocks; Wherein the one or more clock or voltage level adjustment circuits are operable to adjust one or more clock signals or voltage levels in real time in response to the one or more performance feedback signals. Preferably, the hierarchical classifier method of one or more data processing blocks is determined in real time from one or more performance measurements according to a system performance algorithm. One or more clock or voltage level adjustment circuits may be operable to adjust one or more clock signals or voltage levels in real time in a hierarchical classification scheme in response to one or more performance feedback signals in accordance with a power saving algorithm. Whereby the power consumption is minimized without deteriorating the system performance.

본 발명의 일 실시예에서, 데이터 처리 장치의 테스트 방법은 하나 이상의 전력 조정 입력 신호에 따라 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하는 단계와, 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 하나 이상의 데이터 프로세싱 블록을 이용하여 데이터를 처리하는 단계와, 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 따라 실시간으로 하나 이상의 성능 피드백 신호를 발생시키는 단계를 포함하며, 하나 이상의 전력 조정 입력 신호는 테스트 패턴 검색 방법(test pattern look up method)에 의해 하나 이상의 성능 피드백 신호에 따라 외부 테스터(tester)로부터 발생된다. In one embodiment of the invention, a method of testing a data processing apparatus comprises adjusting in real time one or more clock signals or voltage levels in accordance with one or more power conditioning input signals, and adjusting one or more clock signals or voltage levels in response to one or more clock signals or voltage levels Processing one or more performance feedback signals in real time in accordance with one or more performance measurements of the one or more data processing blocks, wherein the one or more power adjustment input signals comprise a test pattern Is generated from an external tester according to one or more performance feedback signals by a test pattern look up method.

본 발명의 전술한 실시예들은 예시 형태와 설명 형태로서 제공되었다. 이들 실시예는 본 발명을 설명한 그대로의 형태에 한정하기 위한 것이 아니다. 특히 여기에 설명된 발명의 기능적인 실시는 하드웨어, 소프트웨어, 펌웨어 및/또는 기타 이용가능한 기능적인 구성요소 또는 구축 블록에서 균등하게 실시될 수 있다는 점과, 네트워크가 유선, 무선, 또는 유선과 무선의 조합으로 연결될 수 있다는 점이 고려된다. 위의 가르침에 비추어 볼 때 기타 변형례와 실시예도 가능하다. 따라서 본 발명의 범위는 상세한 설명의 설명에 의해 한정되는 것이 아니라 아래의 청 구범위에 의해 한정된다. The above-described embodiments of the present invention are provided as an example mode and a description mode. These embodiments are not intended to limit the invention to the precise form as described. In particular, the functional implementation of the invention described herein may be embodied equally within hardware, software, firmware, and / or other available functional components or building blocks, and may be implemented in other forms such as those in which a network is wired, wireless, It is considered that they can be connected in combination. Other variations and embodiments are possible in light of the above teachings. Accordingly, the scope of the present invention is not limited by the description of the detailed description, but is limited by the scope of the following description.

본 발명에 따르면, 하나 이상의 클록 또는 전압 레벨 조정 회로는 절전 알고리즘에 따라 하나 이상의 성능 피드백 신호에 반응하여 계층적 분류 기법으로 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있다. 이에 의해 전력 소비는 시스템 성능을 저하시키지 않고 최소로 된다. According to the present invention, one or more clock or voltage level adjustment circuits may be operable to adjust one or more clock signals or voltage levels in real time in a hierarchical classification scheme in response to one or more performance feedback signals in accordance with a power saving algorithm. Whereby the power consumption is minimized without deteriorating the system performance.

Claims (12)

클록 신호 또는 전압 레벨에 반응하여, 그래픽 데이터를 처리하도록 동작할 수 있는 다수의 데이터 프로세싱 블록;A plurality of data processing blocks operable to process graphics data in response to a clock signal or voltage level; 상기 각 데이터 프로세싱 블록에 입력되는 클록 신호 또는 전압 레벨을 각각 별도로 조정하도록 동작할 수 있는 하나 이상의 클록 또는 전압 레벨 조정 회로; 및,One or more clock or voltage level adjustment circuits operable to separately adjust the clock signal or voltage level input to each data processing block; And 상기 데이터 프로세싱 블록 각각에 대하여 1회 이상의 성능 측정에 따라 실시간으로 동작할 수 있는 하나 이상의 성능 피드백 신호를 포함하며,And one or more performance feedback signals capable of operating in real time according to one or more performance measurements for each of the data processing blocks, 상기 클록 또는 전압 레벨 조정 회로는 상기 성능 피드백 신호에 반응하여, 각 데이터 프로세싱 블록의 성능 측정에 따라 해당 데이터 프로세싱 블록에 입력되는 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있고,The clock or voltage level adjustment circuit may be operable in response to the performance feedback signal to adjust in real time the clock signal or voltage level input to the data processing block according to the performance measurement of each data processing block, 시스템 성능 알고리즘에 따라 상기 1회 이상의 성능 측정으로부터 상기 다수의 데이터 프로세싱 블록이 계층적으로 그룹핑되고, 상기 클록 또는 전압 레벨 조정 회로는 절전 알고리즘에 따라 상기 하나 이상의 성능 피드백 신호에 반응하여 계층적으로 그룹핑된 데이터 프로세싱 블록 별로 상기 클록 신호 또는 전압 레벨을 실시간으로 달리 조정하도록 동작할 수 있는 것을 특징으로 하는 데이터 처리 장치.Wherein the plurality of data processing blocks are hierarchically grouped from the one or more performance measurements in accordance with a system performance algorithm and wherein the clock or voltage level adjustment circuit is responsive to the one or more performance feedback signals to hierarchically group And to adjust the clock signal or voltage level differently in real time for each data processing block. 삭제delete 제 1 항에 있어서, The method according to claim 1, 상기 시스템 성능 알고리즘과 절전 알고리즘은 외부 프로세서에서 실행되는 것을 특징으로 하는 데이터 처리 장치. Wherein the system performance algorithm and the power saving algorithm are executed in an external processor. 제 3 항에 있어서, The method of claim 3, 상기 외부 프로세서는 하나 이상의 하드웨어 회로를 포함하는 것을 특징으로 하는 데이터 처리 장치. Wherein the external processor comprises one or more hardware circuits. 제 3 항에 있어서, The method of claim 3, 상기 외부 프로세서는 하나 이상의 소프트웨어 드라이버를 포함하는 것을 특징으로 하는 데이터 처리 장치. Wherein the external processor comprises one or more software drivers. 데이터 처리 방법을 수행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체로서,A computer-readable recording medium recording a program for performing a data processing method, 하나 이상의 성능 피드백 신호에 따라 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하는 단계,Adjusting one or more clock signals or voltage levels in real time in accordance with one or more performance feedback signals, 상기 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 다수의 데이터 프로세싱 블록을 이용하여 그래픽 데이터를 처리하는 단계와Processing graphical data using a plurality of data processing blocks in response to the one or more clock signals or voltage levels; 상기 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 반응하여 상기 하나 이상의 성능 피드백 신호를 실시간으로 발생시키는 단계를 포함하고,Generating the one or more performance feedback signals in real time in response to one or more performance measurements of the one or more data processing blocks, 시스템 성능 알고리즘에 따라 상기 1회 이상의 성능 측정으로부터 상기 다수의 데이터 프로세싱 블록이 계층적으로 그룹핑되고,Wherein the plurality of data processing blocks are hierarchically grouped from the one or more performance measurements according to a system performance algorithm, 상기 조정하는 단계는, 절전 알고리즘에 따라 상기 하나 이상의 성능 피드백 신호에 반응하여 계층적으로 그룹핑된 데이터 프로세싱 블록 별로 상기 클록 신호 또는 전압 레벨을 실시간으로 달리 조정하는 것을 특징으로 하는 데이터 처리 방법을 수행하는 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.Wherein the adjusting comprises adjusting the clock signal or voltage level in real time for each data processing block hierarchically grouped responsive to the one or more performance feedback signals according to a power saving algorithm A computer-readable recording medium on which a program is recorded. 하나 이상의 성능 피드백 신호에 따라 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하는 단계,Adjusting one or more clock signals or voltage levels in real time in accordance with one or more performance feedback signals, 상기 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 다수의 데이터 프로세싱 블록을 이용하여 그래픽 데이터를 처리하는 단계와Processing graphical data using a plurality of data processing blocks in response to the one or more clock signals or voltage levels; 상기 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 반응하여 상기 하나 이상의 성능 피드백 신호를 실시간으로 발생시키는 단계를 포함하고,Generating the one or more performance feedback signals in real time in response to one or more performance measurements of the one or more data processing blocks, 시스템 성능 알고리즘에 따라 상기 1회 이상의 성능 측정으로부터 상기 다수의 데이터 프로세싱 블록이 계층적으로 그룹핑되고,Wherein the plurality of data processing blocks are hierarchically grouped from the one or more performance measurements according to a system performance algorithm, 상기 조정하는 단계는, 절전 알고리즘에 따라 상기 하나 이상의 성능 피드백 신호에 반응하여 계층적으로 그룹핑된 데이터 프로세싱 블록 별로 상기 클록 신호 또는 전압 레벨을 실시간으로 달리 조정하는 것을 특징으로 하는 데이터 처리 방법.Wherein the adjusting comprises otherwise adjusting the clock signal or voltage level in real time for each data processing block hierarchically grouped responsive to the one or more performance feedback signals according to a power saving algorithm. 제 7 항에 있어서, 8. The method of claim 7, 상기 하나 이상의 데이터 프로세싱 블록의 계층적 분류 기법이 시스템 성능 알고리즘에 따라 상기 1회 이상의 성능 측정으로부터 실시간으로 결정되며, 상기 하나 이상의 클록 또는 전압 레벨 조정 회로는 절전 알고리즘에 따라 상기 하나 이상의 성능 피드백 신호에 반응하여 계층적 분류 기법으로 상기 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있으며, 이에 의해 전력 소비는 시스템 성능을 저하시키지 않고 최소로 되는 것을 특징으로 하는 데이터 처리 방법.Wherein the hierarchical classification scheme of the one or more data processing blocks is determined in real time from the one or more performance measurements in accordance with a system performance algorithm and wherein the one or more clock or voltage level adjustment circuits And responsively adjust the one or more clock signals or voltage levels in real time with a hierarchical classification scheme, whereby power consumption is minimized without degrading system performance. 제 8 항에 있어서, 9. The method of claim 8, 기본 데이터 프로세싱 블록은 상기 시스템 성능 알고리즘에 따라 결정되며, 상기 전력 소비는 상기 기본 데이터 프로세싱 블록에 대응하는 클록 신호 또는 전압 레벨을 제외한 하나 이상의 클록 신호 또는 전압 레벨의 하나 이상의 주파수를 감소시킴으로써 감소되는 것을 특징으로 하는 데이터 처리 방법. The basic data processing block is determined according to the system performance algorithm and the power consumption is reduced by decreasing one or more frequencies of one or more clock signals or voltage levels except for the clock signal or voltage level corresponding to the basic data processing block The data processing method comprising: 하나 이상의 클록 신호 또는 전압 레벨을 조정하도록 동작할 수 있는 하나 이상의 클록 또는 전압 레벨 조정 회로를 정의하는 단계, Defining one or more clock or voltage level adjustment circuits operable to adjust one or more clock signals or voltage levels, 상기 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 그래픽 데이터를 처리하도록 동작할 수 있는 다수의 데이터 프로세싱 블록을 정의하는 단계와 Defining a plurality of data processing blocks operable to process graphics data in response to the one or more clock signals or voltage levels; 상기 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 따라 실시간으로 동작할 수 있는 하나 이상의 성능 피드백 신호를 정의하는 단계를 포함하며, And defining one or more performance feedback signals capable of operating in real time in accordance with one or more performance measurements of the one or more data processing blocks, 상기 하나 이상의 클록 또는 전압 레벨 조정 회로는 상기 하나 이상의 성능 피드백 신호에 반응하여 상기 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있고,Wherein the one or more clock or voltage level adjustment circuits are operable to adjust the one or more clock signals or voltage levels in real time in response to the one or more performance feedback signals, 시스템 성능 알고리즘에 따라 상기 1회 이상의 성능 측정으로부터 상기 다수의 데이터 프로세싱 블록이 계층적으로 그룹핑되고,Wherein the plurality of data processing blocks are hierarchically grouped from the one or more performance measurements according to a system performance algorithm, 상기 하나 이상의 클록 또는 전압 레벨 조정 회로는, 절전 알고리즘에 따라 상기 하나 이상의 성능 피드백 신호에 반응하여 계층적으로 그룹핑된 데이터 프로세싱 블록 별로 상기 클록 신호 또는 전압 레벨을 실시간으로 달리 조정하는 것을 특징으로 하는 데이터 처리 장치의 설계 방법. Wherein the one or more clock or voltage level adjustment circuits differently adjusts the clock signal or voltage level in real time for each hierarchically grouped data processing block in response to the one or more performance feedback signals in accordance with a power saving algorithm. Method of design of processing apparatus. 제 10 항에 있어서, 11. The method of claim 10, 상기 하나 이상의 데이터 프로세싱 블록의 계층적 분류 기법이 시스템 성능 알고리즘에 따라 상기 1회 이상의 성능 측정으로부터 실시간으로 결정되며, 상기 하나 이상의 클록 또는 전압 레벨 조정 회로는 절전 알고리즘에 따라 상기 하나 이상의 성능 피드백 신호에 반응하여 계층적 분류 기법으로 상기 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하도록 동작할 수 있으며, 이에 의해 전력 소비는 시스템 성능을 저하시키지 않고 최소로 되는 것을 특징으로 하는 데이터 처리 장치의 설계 방법. Wherein the hierarchical classification scheme of the one or more data processing blocks is determined in real time from the one or more performance measurements in accordance with a system performance algorithm and wherein the one or more clock or voltage level adjustment circuits And responsively adjust the one or more clock signals or voltage levels in real time with a hierarchical classification scheme, whereby power consumption is minimized without degrading system performance. 하나 이상의 전력 조정 입력 신호에 따라 하나 이상의 클록 신호 또는 전압 레벨을 실시간으로 조정하는 단계, Adjusting one or more clock signals or voltage levels in real time in accordance with one or more power conditioning input signals, 상기 하나 이상의 클록 신호 또는 전압 레벨에 반응하여 하나 이상의 데이터 프로세싱 블록을 이용하여 데이터를 처리하는 단계와Processing data using one or more data processing blocks in response to the one or more clock signals or voltage levels, 상기 하나 이상의 데이터 프로세싱 블록의 1회 이상의 성능 측정에 따라 실시간으로 하나 이상의 성능 피드백 신호를 발생시키는 단계를 포함하며, Generating one or more performance feedback signals in real time in accordance with one or more performance measurements of the one or more data processing blocks, 상기 하나 이상의 전력 조정 입력 신호는 테스트 패턴 검색 방법에 의해 상기 하나 이상의 성능 피드백 신호에 따라 외부 테스터(tester)로부터 발생되는 것을 특징으로 하는 데이터 처리 장치의 테스트 방법.Wherein the at least one power adjustment input signal is generated from an external tester according to the at least one performance feedback signal by a test pattern search method.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11635911B2 (en) 2020-01-07 2023-04-25 SK Hynix Inc. Processing-in-memory (PIM) system and operating methods of the PIM system
TW202141290A (en) 2020-01-07 2021-11-01 韓商愛思開海力士有限公司 Processing-in-memory (pim) system and operating methods of the pim system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191017A (en) * 1997-12-26 1999-07-13 Nec Corp System and method for cpu clock control and recording medium where cpu clock control method and program are recorded
EP1324179A1 (en) * 2001-12-20 2003-07-02 Nokia Corporation Dynamic power control in integrated circuits
US20050044429A1 (en) * 2003-08-22 2005-02-24 Ip-First Llc Resource utilization mechanism for microprocessor power management
KR20060008983A (en) * 2003-05-07 2006-01-27 소니 가부시끼 가이샤 Frequency control apparatus, information processing apparatus and program

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191017A (en) * 1997-12-26 1999-07-13 Nec Corp System and method for cpu clock control and recording medium where cpu clock control method and program are recorded
EP1324179A1 (en) * 2001-12-20 2003-07-02 Nokia Corporation Dynamic power control in integrated circuits
KR20060008983A (en) * 2003-05-07 2006-01-27 소니 가부시끼 가이샤 Frequency control apparatus, information processing apparatus and program
US20050044429A1 (en) * 2003-08-22 2005-02-24 Ip-First Llc Resource utilization mechanism for microprocessor power management

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