KR101408619B1 - 커패시터 용량 편차 기반 물리적 복제 방지 기능 시스템 - Google Patents

커패시터 용량 편차 기반 물리적 복제 방지 기능 시스템 Download PDF

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충북대학교 산학협력단
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Abstract

본 발명의 물리적 복제 방지 기능 시스템은 2 이상의 물리적 복제 방지 기능(Physical Unclonable Function, PUF) 셀(Cell) 및 각 물리적 복제 방지 기능 셀의 동작을 제어하는 제어 신호를 발생시키기 위한 제어신호 발생부를 포함한다.
상기 각 물리적 복제 방지 기능 셀은, 상기 제어신호에 따라 동작하며, 2 이상의 커패시터가 병렬로 배치된 회로를 포함하는 전하 공유 회로, 상기 전하 공유 회로에서 커패시터들 중에서 일부 커패시터의 용량 차이를 검출하기 위한 비교기 및 입력 신호(Challenge)와 상기 비교기에서 출력된 신호에 대하여 논리적 배타 합(exclusive-OR) 연산을 수행하고, 그 결과인 출력신호(Response)를 출력하기 위한 논리적 배타 합(exclusive-OR) 게이트를 포함하여 이루어진다.
본 발명에 의하면 커패시터 용량 편차를 기반으로 하는 물리적 복제 방지 기능 셀을 구현함으로써, 전압, 온도 등의 외부 환경에 영향을 받지 않고, 신뢰성을 확보할 수 있는 안정적인 출력을 얻을 수 있는 효과가 있다.

Description

커패시터 용량 편차 기반 물리적 복제 방지 기능 시스템 {Physical unclonable function system based on capacitance variations}
본 발명은 물리적 복제 방지 기능(Physical Unclonable Function, PUF)에 관한 것으로서, 더욱 상세하게는 하나의 장치가 외부의 공격으로 비밀 키가 공개되었을 때, 공격당한 그 장치를 제외하고 다른 장치에서 공개된 비밀 키로 사용할 수 없도록 하는 물리적 복제 방지 기능 시스템에 관한 것이다.
정보통신 네트워크, 즉 인터넷 및 네트워크의 발전으로 보안의 중요성이 지속적으로 증가되고 있다. 또한, 인터넷 뱅킹，인터넷 쇼핑 및 공공기관의 증명서 등 네트워크상에서 금전 및 개인 정보가 거래되고 활용되기 때문에, 이와 같은 주요정보를 보호해야하는 보안 시스템이 요구되고 있다. 따라서 주민등록증과 지문처럼 개인 식별이 가능한 칩이 만들어질 필요가 있다.
보통 보안 기술은 소프트웨어 및 하드웨어를 이용하여 구성된다. 두 경우 모두 비밀 키를 사용하고 비밀 키를 안전하게 보관하여야 한다. 비밀 키가 외부의 공격으로 공개되었을 때 이 키는 다른 장치에서 그대로 사용될 수 있다. 이러한 경우에 대비한 보안 기술로서, 물리적 복제 방지 기능(Physical Unclonable Function, PUF)가 있다.
Physical Unclonable Function(PUF)는 물리적으로 복제가 불가능하도록 구현하여 보안 성능을 높이는 기술로서, 물리적 복제방지 기능을 수행한다. PUF는 인간의 지문처럼 각 소자 고유의 인식정보를 생성시키는 것이다. 고유 인식정보는 하나의 장치가 외부의 공격으로 비밀 키가 공개되더라도 공격당한 장치를 제외하고 다른 장치는 공개된 비밀 키를 사용할 수 없게 한다. PUF를 이용하면 지문의 효과를 각 소자마다 디지털 형식으로 제공할 수 있다.
PUF회로는 기존의 반도체 공정을 활용하여 작은 면적의 회로로 만들 수 있다. PUF 회로는 회로구조가 동일한 셀(cell) 들로 구성되고 같은 제조 공정으로 만들어지지만 제조 공정 편차에 따라 셀(cell) 들이 미세하게 서로 다른 값들을 출력한다. 이처럼, PUF 회로는 여러 셀들마다 미세한 차이를 검출하여 지문처럼 사용하는 것이다.
PUF 회로에 입력신호인 challenge bit를 입력하면 PUF 셀(cell) 각각은 고유한 response bit를 출력한다. 즉, PUF 회로에서는 같은 셀(cell) 회로를 반복하여 동일한 공정으로 제조하여도 다른 response 발생능력을 갖는 것이다. 이러한 성질이 PUF 회로에서 물리적인 복제불가의 특성을 갖게 한다.
기존의 PUF 회로는 작은 면적의 회로로 복제를 방지할 수 있는 특징이 있으나, PUF 특성상 구동 환경에 따라 한 개의 셀(cell)에서 반복되는 동일한 challenge bit에 대하여 상이한 값을 출력할 수 있다. 이렇게 일관성이 결여된 현상을 PUF의 신뢰성 문제라고 한다. 이러한 신뢰성 문제를 방지하기 위해 오류정정 기법을 PUF에 적용하는 연구가 병행되고 있다. 하지만 이로 인하여 회로 추가 문제 및 PUF 랜덤 특성 감소 등의 문제가 발생한다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 별도의 오류 정정기능 없이 PUF 고유의 기능을 수행할 수 있도록 하는 커패시터 용량 편차 기반 물리적 복제 방지 기능 시스템을 제공하는데 그 목적이 있다.
본 발명의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
이와 같은 목적을 달성하기 위한 본 발명의 물리적 복제 방지 기능 시스템은 2 이상의 물리적 복제 방지 기능(Physical Unclonable Function, PUF) 셀(Cell) 및 각 물리적 복제 방지 기능 셀의 동작을 제어하는 제어 신호를 발생시키기 위한 제어신호 발생부를 포함한다.
상기 각 물리적 복제 방지 기능 셀은, 상기 제어신호에 따라 동작하며, 2 이상의 커패시터가 병렬로 배치된 회로를 포함하는 전하 공유 회로, 상기 전하 공유 회로에서 커패시터들 중에서 일부 커패시터의 용량 차이를 검출하기 위한 비교기 및 입력 신호(Challenge)와 상기 비교기에서 출력된 신호에 대하여 논리적 배타 합(exclusive-OR) 연산을 수행하고, 그 결과인 출력신호(Response)를 출력하기 위한 논리적 배타 합(exclusive-OR) 게이트를 포함하여 이루어진다.
상기 제어신호 발생부는 CS1 신호, CS2 신호, CS3 신호 및 상기 비교기를 제어하는 신호인 SEN 신호를 포함하는 제어신호를 발생시키고, 상기 전하 공유 회로는, 게이트에 상기 CS1 신호가 입력되고, 제1 단자에 Vc 전압이 인가되는 제1 트랜지스터(M1), 게이트에 상기 CS1 신호가 입력되고, 제1 단자에 상기 Vc 전압이 인가되는 제2 트랜지스터(M2), 일단이 상기 제1 트랜지스터(M1)의 제2 단자에 연결되는 제1 커패시터(C1), 게이트에 상기 CS1 신호가 입력되고, 제1 단자가 상기 제1 커패시터(C1)의 타단에 연결되고, 제2 단자가 접지에 연결되는 제3 트랜지스터(M3), 일단이 상기 제2 트랜지스터(M2)의 제2 단자에 연결되는 제2 커패시터(C2), 게이트에 상기 CS1 신호가 입력되고, 제1 단자가 상기 제2 커패시터(C2)의 타단에 연결되고, 제2 단자가 접지에 연결되는 제4 트랜지스터(M4), 게이트에 상기 CS2 신호가 입력되고, 제1 단자가 상기 제1 커패시터(C1)의 일단에 연결되는 제5 트랜지스터(M5), 게이트에 상기 CS2 신호가 입력되고, 제1 단자가 상기 제2 커패시터(C2)의 일단에 연결되는 제6 트랜지스터(M6), 게이트에 상기 CS3 신호가 입력되고, 제1 단자가 상기 제5 트랜지스터(M5)의 제2 단자 및 상기 비교기의 제1 입력 단자에 연결되고, 제2 단자가 Vss 전압에 연결되는 제7 트랜지스터(M7), 게이트에 상기 CS3 신호가 입력되고, 제1 단자가 상기 제6 트랜지스터(M6)의 제2 단자 및 상기 비교기의 제2 입력 단자에 연결되고, 제2 단자가 상기 Vss 전압에 연결되는 제8 트랜지스터(M8), 일단이 상기 제5 트랜지스터(M5)의 제2 단자에 연결되고, 타단이 상기 제7 트랜지스터(M7)의 제2 단자에 연결되는 제3 커패시터(C3) 및 일단이 상기 제6 트랜지스터(M6)의 제2 단자에 연결되고, 타단이 상기 제8 트랜지스터(M8)의 제2 단자에 연결되는 제4 커패시터(C4)를 포함하여 이루어질 수 있다.
상기 제어신호 발생부는, 상기 물리적 복제 방지 기능 셀을 인에이블(enable) 시키기 위한 인에이블 신호(PUF En) 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 CS3 신호를 출력하기 위한 제1 지연부, 상기 CS3 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 CS1 신호를 출력하기 위한 제2 지연부, 상기 CS1 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 CS2 신호를 출력하기 위한 제3 지연부 및 상기 CS2 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 SEN 신호를 출력하기 위한 제4 지연부를 포함하여 이루어질 수 있다.
상기 비교기는 상기 제1 입력 단자에 입력되는 제1 전압(Vout1)과 상기 제2 입력 단자에 입력되는 제2 전압(Vout2)를 비교하여 출력 단자를 통해 출력값을 출력할 수 있다. 전압 소스 Vc 와 Vss는 각각 양(+)의 전압과 음(-)의 전압을 갖는다. 두 전압 소스의 크기는 절대값으로 Vss가 Vc보다 충분히 크다. 예를 들면 Vss의 크기가 |-1|V 일 때 Vc의 크기는 |0.1|V를 갖는다.
상기 제1 전압은,
Figure 112013003704406-pat00001
의 수학식으로 표현될 수 있다.
상기 제2 전압은,
Figure 112013003704406-pat00002
의 수학식으로 표현될 수 있다.
상기 비교기는 결과적으로 Vout1 - Vout2를 검출하게 된다.
본 발명에 의하면 커패시터 용량 편차를 기반으로 하는 물리적 복제 방지 기능 셀을 구현함으로써, 전압, 온도 등의 외부 환경에 영향을 받지 않고, 신뢰성을 확보할 수 있는 안정적인 출력을 얻을 수 있는 효과가 있다.
본 발명에 따른 커패시터를 이용한 물리적 복제 방지 기능에 의한 PUF는 스마트카드, RFID, 보안 키 등에 사용되어 높은 보안 수준을 유지할 수 있도록 한다. 따라서 현대의 인터넷 및 네트워크와 같이 온라인에서 이루어지는 정보의 안정성을 높이고 활용성을 높이는데 기여할 것으로 기대된다.
도 1은 본 발명의 일 실시예에 따른 물리적 복제 방지 기능(PUF) 시스템을 도시한 블록도이다.
도 2는 본 발명의 일 실시예에 따른 PUF 셀의 내부 구성을 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 제어신호 발생부의 내부 구성을 보여주는 블록도이다.
도 4는 본 발명의 일 실시예에 따른 제어 신호의 타이밍도이다.
이하, 첨부된 도면을 참조해서 본 발명의 실시예를 상세히 설명하면 다음과 같다. 우선 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가지도록 하고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. 또한, 명세서 전반에 걸쳐서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라, 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
본 발명은 커패시터 용량 편차 기반 물리적 복제 방지 기능(Physical Unclonable Function, PUF) 시스템에 관한 것이다.
도 1은 본 발명의 일 실시예에 따른 물리적 복제 방지 기능(PUF) 시스템을 도시한 블록도이다.
도 1을 참조하면, 본 발명의 PUF 시스템은 n 개의 PUF 셀로 구성된다.
본 발명의 물리적 복제 방지 기능(PUF) 시스템은 2 이상의 물리적 복제 방지 기능(Physical Unclonable Function, PUF) 셀(Cell)(100) 및 각 물리적 복제 방지 기능 셀의 동작을 제어하는 제어 신호를 발생시키기 위한 제어신호 발생부(200)를 포함한다.
각 물리적 복제 방지 기능 셀(100)은 제어신호에 따라 동작하며, 2 이상의 커패시터가 병렬로 배치된 회로를 포함하는 전하 공유 회로(110), 전하 공유 회로(110)에서 커패시터들 중에서 일부 커패시터의 용량 차이를 검출하기 위한 비교기(120) 및 입력 신호(Challenge)와 비교기(120)에서 출력된 신호에 대하여 논리적 배타 합(exclusive-OR) 연산을 수행하고, 그 결과인 출력신호(Response)를 출력하기 위한 논리적 배타 합(exclusive-OR) 게이트(130)를 포함하여 이루어진다.
본 발명의 PUF 시스템은 n개의 입력신호(Challenge)와 n개의 출력신호(Response)가 있고, 한 개의 인에이블(enable, En) 신호를 외부로부터 입력받는다.
입력신호(Challenge)는 PUF에 요구하는 지문정보의 발생을 유도한다. 인에이블(enable) 신호는 PUF회로의 가동을 시작시킨다.
본 발명의 PUF 시스템은 n개(PUF 셀 1, PUF 셀 2, ..., PUF 셀 n)의 PUF 셀(100)이 배치되어 있으며, 각 PUF 셀에는 입력 신호(Challenge)가 입력되고, 출력 신호(Response)가 출력된다.
예를 들어, PUF 시스템에서는 단일한 회로에 대하여 백만 개 이상의 입력 신호(challenge)를 가할 수 있고, 그 각각에 대하여 다른 출력신호(response)가 일관되게 출력되어야 한다. 한번 사용한 challenge-response pair는 대부분의 경우 악의적인 침입을 방지하기 위하여 재사용하지 않는다. 여기서 challenge-response pair의 확인과정은 PUF에 연결된 별도의 서버에 의하여 관리될 수 있다.
이제 각 PUF 셀을 구성하는 내부 회로에 대하여 상세히 설명하면 다음과 같다.
도 2는 본 발명의 일 실시예에 따른 PUF 셀의 내부 구성을 보여주는 블록도이다.
도 2를 참조하면, PUF 셀(100)은 전하 공유 회로(110), 비교기(120) 및 배타적 논리합(exclusive-OR) 게이트(130)를 포함하여 이루어진다.
전하 공유 회로(110)는 8개의 트랜지스터(M1~M8)와 4개의 커패시터(C1~C4)로 구성된다.
전하 공유 회로(110)에서 제1 트랜지스터(M1)는 게이트에 상기 CS1 신호가 입력되고, 제1 단자에 Vc 전압이 인가된다.
제2 트랜지스터(M2)는 게이트에 CS1 신호가 입력되고, 제1 단자에 Vc 전압이 인가된다.
제1 커패시터(C1)는 일단이 제1 트랜지스터(M1)의 제2 단자에 연결된다.
제3 트랜지스터(M3)는 게이트에 CS1 신호가 입력되고, 제1 단자가 제1 커패시터(C1)의 타단에 연결되고, 제2 단자가 접지에 연결된다.
제2 커패시터(C2)는 일단이 제2 트랜지스터(M2)의 제2 단자에 연결된다.
제4 트랜지지스터(M4)는 게이트에 CS1 신호가 입력되고, 제1 단자가 제2 커패시터(C2)의 타단에 연결되고, 제2 단자가 접지에 연결된다.
제5 트랜지스터(M5)는 게이트에 CS2 신호가 입력되고, 제1 단자가 제1 커패시터(C1)의 일단에 연결된다.
제6 트랜지스터(M6)는 게이트에 CS2 신호가 입력되고, 제1 단자가 제2 커패시터(C2)의 일단에 연결된다.
제7 트랜지스터(M7)는 게이트에 CS3 신호가 입력되고, 제1 단자가 제5 트랜지스터(M5)의 제2 단자 및 비교기(120)의 제1 입력 단자에 연결되고, 제2 단자가 Vss 전압에 연결된다.
제8 트랜지스터(M8)는 게이트에 CS3 신호가 입력되고, 제1 단자가 제6 트랜지스터(M6)의 제2 단자 및 비교기(120)의 제2 입력 단자에 연결되고, 제2 단자가 Vss 전압에 연결된다.
제3 커패시터(C3)는 일단이 제5 트랜지스터(M5)의 제2 단자에 연결되고, 타단이 제7 트랜지스터(M7)의 제2 단자에 연결된다.
제4 커패시터(C4)는 일단이 제6 트랜지스터(M6)의 제2 단자에 연결되고, 타단이 제8 트랜지스터(M8)의 제2 단자에 연결된다.
본 발명에서 트랜지스터 M1, M2, M3, M4, M5, M6, M7, M8의 크기는 모두 동일하게 설계된다. 커패시터의 크기는 C1과 C2가 같고, C3과 C4가 같도록 설계한다.
본 발명에서 커패시터 C1, C2는 C3, C4보다 충분히 크게 설계된다. 이는 C1과 C2에 저장된 전하의 크기 차이가 C3과 C4의 출력전압에서 큰 차이가 나타나도록 하기 위한 것이다. 커패시터 C3에 걸리는 전압과 C4에 걸리는 전압의 전압 차는 뒤에 연결된 비교기(120)를 통해 검출된다.
본 발명의 일 실시예에서 커패시터 C1과 C2는 DRAM에 사용되는 커패시터처럼 용량을 키우기 위해 표면이 거친 판을 사용하여 제작한다. 표면이 거친 판을 사용하여 커패시터를 제작함으로써 C1과 C2는 동일한 용량으로 설계되었지만 제작된 C1과 C2의 용량 편차가 크게 나타난다.
반면, 커패시터 C3과 C4는 표면이 거친 판이 아닌 평평한 판을 사용하여 편차가 발생하지 않도록 정밀하게 설계한다. 커패시터 C3과 C4는 C1과 C2와 비교하여 용량이 매우 작고 정밀하여 제작 후 발생하는 편차가 작기 때문에 C3과 C4의 편차를 무시할 수 있다.
비교기(120)는 감지 증폭기 또는 차동 증폭기를 이용하여 Vout1과 Vout2의 전압 값의 크기를 비교하여 출력한다.
본 발명에서 PUF 셀(100)의 구동을 위하여 일련의 제어신호가 필요하다.
본 발명에서 제어신호 발생부(200)는 CS1 신호, CS2 신호, CS3 신호 및 상기 비교기를 제어하는 신호인 SEN 신호를 포함하는 제어신호를 발생시킨다.
도 3은 본 발명의 일 실시예에 따른 제어신호 발생부의 내부 구성을 보여주는 블록도이다.
도 3에서는 제어신호 발생부(200)에서 PUF 셀(100)을 제어하기 위한 제어 신호를 생성하는 과정을 보여준다.
도 3을 참조하면, 각 제어신호는 지연부(210, 220, 230, 240)를 거쳐 발생된다.
각 지연부(210, 220, 230, 240)는 일정한 지연시간(δd)을 갖는다.
PUF 인에이블(En) 신호가 제1 지연부(210)에 입력되면 일정한 지연시간(δd)이 흐른 후 CS3 신호가 출력된다.
그리고, CS3 신호의 출력 후 제2 지연부(220)를 거쳐서 δd의 시간이 흐른 후 CS1 신호가 출력된다.
그리고, CS1 신호의 출력 후 제3 지연부(230)를 거쳐서 δd의 시간이 흐른 후 CS2 신호가 출력된다.
그리고, 마지막으로 CS2 신호의 출력 후 제4 지연부(240)를 거쳐서 δd시간이 흐른 후 SEN 신호가 출력된다.
도 4는 본 발명의 일 실시예에 따른 제어 신호의 타이밍도이다.
도 4를 참조하면, PUF 인에이블(En) 신호가 δt 만큼 유지되다가 δd 의 지연 후에 CS3 신호가 출력된다.
CS3 신호는 δt 만큼 유지되다가 δd 의 지연 후에 CS1 신호가 출력된다.
그리고, CS1 신호는 δt 만큼 유지되다가 δd 의 지연 후에 CS2 신호가 출력된다.
그리고, CS2 신호는 δt 만큼 유지되다가 δd 의 지연 후에 SEN 신호가 출력된다. 본 발명에서 SEN 신호는 t1만큼 충분한 시간이 유지되도록 하는 것이 바람직하다.
본 발명에서 도 2의 PUF 셀의 회로 동작을 상세히 설명하면 다음과 같다.
PUF 셀(100)은 도 3에서 설명한 제어 신호(PUF En, CS3, CS1, CS2, SEN)에 따라 동작한다.
PUF 셀(100)의 동작은 PUF En 신호가 발생하는 것을 시작으로 한다.
PUF En 신호 발생 후 δd만큼 시간이 흐른 후 CS3 신호가 발생한다. CS3 신호가 발생하면 M7과 M8이 켜진 상태가 된다.
M7과 M8이 켜진 상태가 됨으로써 커패시터 C3과 C4는 Vss로 방전된다. 즉, C3과 C4는 초기화 상태가 되는 것이다.
CS3 신호가 꺼지면, M7와 M8이 꺼진다. 그리고 δd 시간이 흐른 후 CS1 신호가 발생한다.
CS1 신호가 발생하면 M1과 M3, 그리고 M2와 M4가 켜지고 C1과 C2가 Vc 값으로 충전된다. Vc 값은 C1과 C3 그리고 C2와 C4의 크기의 비율만큼 충분히 작다.
CS1 신호가 꺼지면, M1과 M3 그리고 M2와 M4도 꺼진다. M3과 M4가 꺼지면 M3과 M4는 고유의 접합 커패시터가 된다. M3과 M4의 접합 커패시터는 매우 작다. 따라서 C1과 C2가 M3과 M4의 접합 커패시터와 직렬로 연결되어 그 값은 거의 0으로 수렴한다.
그 후 δd 시간이 흐르고 CS2 신호가 발생한다. CS2 신호가 발생하면 M5와 M6이 켜지고 C1의 전하가 C3으로 이동한다. 그리고 C2의 전하가 C4로 이동한다. 그리고 M5와 M6은 꺼진다.
결국, M5와 C3 사이의 노드에 걸리는 전압은 Vout1이고, M6와 C4 사이의 노드에 걸리는 전압은 Vout2가 된다.
전하의 이동이 완료된 후 Vout1과 Vout2를 수식으로 표현하면 다음과 같다.
Figure 112013003704406-pat00003
Figure 112013003704406-pat00004
비교기(120)는 Vout1과 Vout2의 전압 차이를 검출한다. 즉, 비교기(120)가 출력하는 값은 다음 수학식으로 된다.
Figure 112013003704406-pat00005
본 발명에서 커패시터 C1과 C2는 동일한 크기를 갖고 동일한 용량을 갖도록 설계된다. 하지만 편차가 크게 발생하도록 설계함으로써 실제 C1과 C2는 서로 다른 용량을 갖는다. 커패시터 C3과 C4는 C1과 C2와 비교하여 충분히 작다. 또한 C3과 C4는 아주 정밀하게 설계하여 제작된 C3과 C4의 용량은 편차가 매우 작기 때문에 Vout1과 Vout2의 전압 변화에 거의 영향을 주지 않는다.
따라서 커패시터 C1과 C2의 편차의 크기에 따라 Vout1과 Vout2가 발생하게 된다.
비교기(120)는 Vout1과 Vout2의 두 전압을 비교하여 1 또는 0을 출력하도록 한다.
비교기(120)에서 출력된 출력 값은 배타적 논리합 게이트(130)에 입력된다.
배타적 논리합 게이트(130)에서는 비교기(120)에서 출력된 출력값과 외부에서 주어진 challenge bit를 exclusive-OR 연산하여 response bit로 출력한다.
이상 본 발명을 몇 가지 바람직한 실시예를 사용하여 설명하였으나, 이들 실시예는 예시적인 것이며 한정적인 것이 아니다. 본 발명이 속하는 기술분야에서 통상의 지식을 지닌 자라면 본 발명의 사상과 첨부된 특허청구범위에 제시된 권리범위에서 벗어나지 않으면서 다양한 변화와 수정을 가할 수 있음을 이해할 것이다.
100 PUF 셀 110 전하공유회로
120 비교기 130 배타적 논리합 게이트
200 제어신호 발생부 210 제1 지연부
220 제2 지연부 230 제3 지연부
240 제4 지연부

Claims (5)

  1. 2 이상의 물리적 복제 방지 기능(Physical Unclonable Function, PUF) 셀(Cell); 및
    각 물리적 복제 방지 기능 셀의 동작을 제어하는 제어 신호를 발생시키기 위한 제어신호 발생부를 포함하되,
    상기 각 물리적 복제 방지 기능 셀은,
    상기 제어신호에 따라 동작하며, 2 이상의 커패시터를 포함하는 전하 공유 회로;
    상기 전하 공유 회로에서 커패시터들 중에서 일부 커패시터의 용량 차이를 검출하기 위한 비교기; 및
    입력 신호(Challenge)와 상기 비교기에서 출력된 신호에 대하여 논리적 배타 합(exclusive-OR) 연산을 수행하고, 그 결과인 출력신호(Response)를 출력하기 위한 논리적 배타 합(exclusive-OR) 게이트를 포함하여 이루어지는 것을 특징으로 하는 물리적 복제 방지 기능 시스템.
  2. 제1항에 있어서,
    상기 제어신호 발생부는 CS1 신호, CS2 신호, CS3 신호 및 상기 비교기를 제어하는 신호인 SEN 신호를 포함하는 제어신호를 발생시키고,
    상기 전하 공유 회로는,
    게이트에 상기 CS1 신호가 입력되고, 제1 단자에 Vc 전압이 인가되는 제1 트랜지스터(M1);
    게이트에 상기 CS1 신호가 입력되고, 제1 단자에 상기 Vc 전압이 인가되는 제2 트랜지스터(M2);
    일단이 상기 제1 트랜지스터(M1)의 제2 단자에 연결되는 제1 커패시터(C1);
    게이트에 상기 CS1 신호가 입력되고, 제1 단자가 상기 제1 커패시터(C1)의 타단에 연결되고, 제2 단자가 접지에 연결되는 제3 트랜지스터(M3);
    일단이 상기 제2 트랜지스터(M2)의 제2 단자에 연결되는 제2 커패시터(C2);
    게이트에 상기 CS1 신호가 입력되고, 제1 단자가 상기 제2 커패시터(C2)의 타단에 연결되고, 제2 단자가 접지에 연결되는 제4 트랜지스터(M4);
    게이트에 상기 CS2 신호가 입력되고, 제1 단자가 상기 제1 커패시터(C1)의 일단에 연결되는 제5 트랜지스터(M5);
    게이트에 상기 CS2 신호가 입력되고, 제1 단자가 상기 제2 커패시터(C2)의 일단에 연결되는 제6 트랜지스터(M6);
    게이트에 상기 CS3 신호가 입력되고, 제1 단자가 상기 제5 트랜지스터(M5)의 제2 단자 및 상기 비교기의 제1 입력 단자에 연결되고, 제2 단자가 Vss 전압에 연결되는 제7 트랜지스터(M7);
    게이트에 상기 CS3 신호가 입력되고, 제1 단자가 상기 제6 트랜지스터(M6)의 제2 단자 및 상기 비교기의 제2 입력 단자에 연결되고, 제2 단자가 상기 Vss 전압에 연결되는 제8 트랜지스터(M8);
    일단이 상기 제5 트랜지스터(M5)의 제2 단자에 연결되고, 타단이 상기 제7 트랜지스터(M7)의 제2 단자에 연결되는 제3 커패시터(C3); 및
    일단이 상기 제6 트랜지스터(M6)의 제2 단자에 연결되고, 타단이 상기 제8 트랜지스터(M8)의 제2 단자에 연결되는 제4 커패시터(C4)를 포함하여 이루어지는 것을 특징으로 하는 물리적 복제 방지 기능 시스템.
  3. 제2항에 있어서,
    상기 제어신호 발생부는,
    상기 물리적 복제 방지 기능 셀을 인에이블(enable) 시키기 위한 인에이블 신호(PUF En) 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 CS3 신호를 출력하기 위한 제1 지연부;
    상기 CS3 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 CS1 신호를 출력하기 위한 제2 지연부;
    상기 CS1 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 CS2 신호를 출력하기 위한 제3 지연부; 및
    상기 CS2 신호가 입력되면, 정해진 지연시간(δd)을 지연시킨 후 상기 SEN 신호를 출력하기 위한 제4 지연부를 포함하여 이루어지는 것을 특징으로 하는 물리적 복제 방지 기능 시스템.
  4. 제3항에 있어서,
    상기 비교기는 상기 제1 입력 단자에 입력되는 제1 전압(Vout1)과 상기 제2 입력 단자에 입력되는 제2 전압(Vout2)를 비교하여 출력 단자를 통해 출력값을 출력하는 것을 특징으로 하는 물리적 복제 방지 기능 시스템.
  5. 제4항에 있어서,
    상기 비교기가 출력하는 값은
    Figure 112013003704406-pat00006

    의 수학식으로 표현되는 것을 특징으로 하는 물리적 복제 방지 기능 시스템.
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