KR101405098B1 - Digital tuner - Google Patents

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KR101405098B1 KR1020080007411A KR20080007411A KR101405098B1 KR 101405098 B1 KR101405098 B1 KR 101405098B1 KR 1020080007411 A KR1020080007411 A KR 1020080007411A KR 20080007411 A KR20080007411 A KR 20080007411A KR 101405098 B1 KR101405098 B1 KR 101405098B1
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Abstract

본 발명은 디지털 튜너에 관한 것이다.

본 발명의 실시 예는 입력되는 고주파신호로부터 선택된 채널을 선국하여 중간주파수로 변환 출력하는 엠오피엘엘 집적회로와, 상기 엠오피엘엘 집적회로에서 출력되는 중간주파수를 수정발진기를 이용하여 아날로그/디지털 변환하고 트랜스포트 스트림으로 출력하는 복조집적회로에서 상기 수정발진기로부터 발생되는 고조파가 상기 엠오피엘엘 집적회로의 중간주파수에 함유되고, 원하는 채널의 중간주파수가 선국되면 상기 고조파 성분이 함유된 중간주파수의 비트에러율이 소정의 에러율 이하인가 여부를 판단하여 상기 소정의 에러율 이하가 아니면, 상기 엠오피엘엘 집적회로의 내부 발진기의 발진주파수를 소정의 주파수로 이동하여 줌으로써, 상기 고조파에 의한 방해를 받지 않게 되어 수신 성능을 개선할 수 있게 되는 것이다.

Figure R1020080007411

튜너, 비트에러율, 고조파

The present invention relates to a digital tuner.

An embodiment of the present invention provides an integrated circuit comprising: an integrated circuit for selecting a channel from an input high frequency signal and converting the selected channel into an intermediate frequency; and an analog / digital conversion A harmonic generated from the crystal oscillator is contained in an intermediate frequency of the integrated circuit, and when an intermediate frequency of a desired channel is tuned, an intermediate frequency bit contained in the harmonic component If the error rate is less than or equal to the predetermined error rate, if the error rate is not lower than the predetermined error rate, the oscillation frequency of the internal oscillator of the Amplifier integrated circuit is shifted to a predetermined frequency, The performance can be improved.

Figure R1020080007411

Tuner, bit error rate, harmonics

Description

디지털 튜너{DIGITAL TUNER} Digital tuner {DIGITAL TUNER}

도 1은 종래 디지털 튜너의 고조파 성분 파형도FIG. 1 is a graph showing harmonic component waveforms of a conventional digital tuner

도 2는 본 발명의 일실시 예에 따른 디지털 튜너의 블록도2 is a block diagram of a digital tuner according to an embodiment of the present invention.

도 3은 본 발명의 일실시 예에 따른 디지털 튜너의 플로우챠트3 is a flow chart of a digital tuner according to an embodiment of the present invention.

도 4는 본 발명의 일실시 예에 따른 디지털 튜너의 고조파 성분 파형도4 is a graph showing harmonic component waveforms of a digital tuner according to an embodiment of the present invention

*도면의 주요부분에 대한 부호의 설명*Description of the Related Art [0002]

21; 고주파증폭기 22; 엠오피엘엘 집적회로21; A high frequency amplifier 22; Maopel EL integrated circuit

23; 중간주파수필터 24; 소우필터23; Intermediate frequency filter 24; Sow filter

25; 중간주파수증폭기 26; 복조집적회로25; An intermediate frequency amplifier 26; Demodulation integrated circuit

본 발명은 디지털 튜너에 관한 것이다.The present invention relates to a digital tuner.

일반적으로 디지털 튜너는 안테나를 통해 입력되는 고주파신호의 이득을 고주파증폭기(RF AMP)를 통해서 조절 증폭하고, 상기 증폭된 고주파신호는 상기 수신하고자 하는 중간주파수를 출력하는 엠오피엘엘 집적회로(MOPLL IC)에 입력되어 내부 발진기(OSC)의 발진주파수와 믹서(MIX)로 혼합하여 중간주파수(IF)로 변환 출력 하게 된다.In general, a digital tuner adjusts and amplifies a gain of a high-frequency signal input through an antenna through a high-frequency amplifier (RF AMP), and the amplified high-frequency signal is amplified by an MOPLL IC And is mixed with the oscillation frequency of the internal oscillator OSC by a mixer MIX and converted into an intermediate frequency IF.

상기 변환 출력되는 중간주파수(IF)는 중간주파수필터(IF FILTER)를 통해서 중간주파수의 인접 채널주파수를 필터링 한 후, 소우필터(SAW)를 통해서 불필요한 중간주파수를 제거하고 중간주파수 증폭기(IF AMP)를 통해서 이득을 증폭하여 복조집적회로(DEMOD IC)에 입력하며, 상기 복조집적회로(DEMOD IC)에서는 내부에서 샘플링을 통한 아날로그/디지털 변환 과정과 에러수정블록(FORWARD ERROR COLLECTION BLOCK)를 거쳐 트랜스포트 스트림 형태로 출력하게 된다.The converted intermediate frequency IF is obtained by filtering an adjacent channel frequency of an intermediate frequency through an IF filter and then removing an unnecessary intermediate frequency through a saw filter SAW, The demodulation integrated circuit (DEMOD IC) amplifies the gain through the analog-to-digital conversion process and the error correction block (FORWARD ERROR COLLECTION BLOCK) And output in stream form.

이와 같이 입력되는 고주파신호로부터 수신하고자 하는 채널신호를 선택해 내는 상기 디지털 튜너의 엠오피엘엘 집적회로(MOPLL IC)는 내부 믹서(MIX)에서 F IF = F OSC - F RF 로 채널을 선택하게 된다.The MOPLL IC of the digital tuner for selecting a channel signal to be received from the input high frequency signal selects a channel from the internal mixer MIX with FIF = FOSC - F RF.

그리고 상기 복조집적회로(DEMOD IC)에서는 아날로그/디지털 변환을 위한 샘플링을 위해 수정발진기(X-TAL; 16MHZ)를 이용하여 기준 발진주파수를 발생하게 되는데, 이때 발생되는 기준 발진주파수는 기준발진주파수 이외에 고조파 성분(Fh;방해신호)을 발생하게 되고, 상기 고조파 성분(Fh)은 상기 엠오피엘엘 집적회로(MOPLL IC)의 입력단으로 유기되게 된다.In the demodulation integrated circuit (DEMOD IC), a reference oscillation frequency is generated using a crystal oscillator (X-TAL; 16 MHz) for sampling for analog / digital conversion. A harmonic component Fh is generated and the harmonic component Fh is induced to the input terminal of the MOPLL IC.

따라서 상기 엠오피엘엘 집적회로(MOPLL IC)에 유기되는 고조파 성분(Fh)은 수신되는 고주파신호(F RF)에 함유된 고주파 하모닉(Fh RF) = 고조파 성분(Fh) + 고주파(F RF)가 되고, 상기 고주파 하모닉(Fh RF)은 발진기의 발진주파수(OSC)와 혼합되어 중간주파수(IF)를 출력하게 되는데, 이때 출력되는 중간주파수(IF)는 믹서(MIX)에서는 발진기의 발진주파수(OSC) - 고주파 하모닉(Fh RF) = 고조파 중간주 파수(Fh IF)를 출력하게 되어 도 1에 도시한 바와 같이, 상기 수신하고자 하는 채널의 중간주파수(IF)의 출력 인밴드(IN BAND) 내에 존재하게 된다.Therefore, the harmonic component Fh induced in the MOPLL IC can be expressed by the following equation: Hh RF = Hh + F RF contained in the received high frequency signal F RF = The mixer MIX mixes the oscillation frequency OSC of the oscillator and outputs the intermediate frequency IF to the mixer MIX. ) - high frequency harmonic (Fh RF) = harmonic intermediate frequency (Fh IF), and is present in the band (IN BAND) which is the output of the intermediate frequency (IF) of the channel to be received as shown in FIG. .

그러므로 상기 고조파 성분(Fh)이 함유된 중간주파수(Fh IF)는 수신하고자 하는 원래의 신호와 함께 복조집적회로(DEMOD IC)에 유입되어 복조되게 되므로 튜너의 수신 성능을 저하하게 되는 문제점이 있다.Therefore, the intermediate frequency (Fh IF) containing the harmonic component (Fh) is introduced into the demodulation integrated circuit (DEMOD IC) together with the original signal to be received and demodulated, thereby deteriorating the reception performance of the tuner.

본 발명의 실시 예는 디지털 튜너의 수신 감도 성능을 개선한다.Embodiments of the present invention improve the receiver sensitivity performance of the digital tuner.

본 발명의 실시 예는 입력되는 고주파신호의 이득을 조절 증폭하는 고주파증폭기; 상기 증폭된 고주파신호를 혼합하여 수신하고자 하는 중간주파수로 변환 출력하는 엠오피엘엘 집적회로; 상기 출력되는 중간주파수로부터 인접 채널주파수를 필터링하는 제 1 필터; 상기 필터링된 중간주파수로부터 불필요한 주파수를 제거하는 제 2 필터; 상기 불필요한 주파수가 제거된 중간주파수의 이득을 증폭하는 중간주파수 증폭기; 원하는 채널의 중간주파수가 록킹 되었는가를 판단하여 상기 중간주파수가 록킹 되었으면, 상기 중간주파수의 비트에러율을 판단하고 상기 비트에러율 판단에 따라 상기 엠오피엘엘 집적회로의 내부 발진기의 발진주파수를 이동하는 복조집적회로를 포함한다.An embodiment of the present invention relates to a high frequency amplifier for adjusting and amplifying a gain of an input high frequency signal; An Amplifier integrated circuit for mixing and amplifying the amplified high frequency signal to an intermediate frequency to be received; A first filter for filtering an adjacent channel frequency from the output intermediate frequency; A second filter for removing unwanted frequencies from the filtered intermediate frequency; An intermediate frequency amplifier for amplifying the gain of the intermediate frequency from which the unnecessary frequency is removed; Wherein the control unit determines whether the intermediate frequency of the desired channel is locked and determines whether the intermediate frequency is locked by determining a bit error rate of the intermediate frequency and shifting the oscillation frequency of the internal oscillator of the Amplifier integrated circuit according to the bit error rate determination Circuit.

이하 첨부되는 도면에 의거 본 발명을 상세히 설명하면 다음과 같다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2는 본 발명의 일실시 예에 따른 디지털 튜너의 수신감도 개선장치의 블록도 이고, 도 3은 본 발명의 일실시 예에 따른 디지털 튜너의 수신감도 개선장치 의 플로우챠트 이며, 도 4는 본 발명의 일실시 예에 따른 디지털 튜너의 수신감도 개선장치의 고조파 성분 파형도 이다.FIG. 2 is a block diagram of an apparatus for improving the reception sensitivity of a digital tuner according to an embodiment of the present invention, FIG. 3 is a flowchart of an apparatus for improving reception sensitivity of a digital tuner according to an embodiment of the present invention, 6 is a waveform diagram of a harmonic component of an apparatus for improving the reception sensitivity of a digital tuner according to an embodiment of the present invention.

고주파증폭기(21)는 입력되는 고주파신호의 이득을 조절 증폭하게 된다.The high-frequency amplifier 21 adjusts and amplifies the gain of the input high-frequency signal.

엠오피엘엘 집적회로(22)는 내부의 위상고정루프(PLL), 믹서(MIXER), 발진기(OSC)를 포함한다.The Amplifier integrated circuit 22 includes an internal phase locked loop (PLL), a mixer, and an oscillator (OSC).

상기 엠오피엘엘 집적회로(22)는 상기 고주파증폭기(21)에서 입력된 고주파신호를 상기 발진기(OSC)의 발진주파수와 혼합하여 수신하고자 하는 채널의 중간주파수(IF)로 변환 출력하게 된다.The MoppiLL integrated circuit 22 mixes the high frequency signal input from the high frequency amplifier 21 with the oscillation frequency of the oscillator OSC to convert the high frequency signal into an intermediate frequency IF of a channel to be received.

중간주파수필터(23)는 상기 엠오피엘엘 집적회로(22)에서 출력되는 중간주파수의 인접 채널주파수를 필터링 하게 된다.The intermediate frequency filter 23 filters the adjacent channel frequency of the intermediate frequency outputted from the Mppiel integrated circuit 22.

소우필터(24)는 상기 중간주파수 필터(23)에서 인접 채널주파수가 필터링 된 중간주파수로부터 불필요한 주파수를 제거하게 된다.The soot filter 24 removes unnecessary frequencies from the intermediate frequency at which the adjacent channel frequency is filtered in the intermediate frequency filter 23. [

중간주파수증폭기(25)는 상기 소우필터(24)에서 출력되는 중간주파수의 이득을 조절 증폭하여 출력하게 된다.The intermediate frequency amplifier 25 adjusts and amplifies the gain of the intermediate frequency output from the saw filter 24 and outputs the adjusted gain.

복조집적회로(26)는 상기 중간주파수증폭기(25)에서 출력되어 입력되는 중간주파수를 샘플링하여 아날로그/디지털신호로 변환 출력하고, 내부에 전진에러수정(FEC)블록을 통해서 트랜스포트 스트림을 출력하게 된다.The demodulation integrated circuit 26 samples the intermediate frequency outputted from the intermediate frequency amplifier 25, converts it into an analog / digital signal, and outputs a transport stream through a forward error correction (FEC) block do.

또한 상기 복조집적회로(26)는 원하는 채널의 중간주파수가 록킹되었는가를 판단하여, 상기 중간주파수가 록킹 되었으면, 비트에러율(BER)체크 블록에서 중간주파수의 비트에러율(BER)을 판단하고, 상기 비트에러율(BER) 판단에 따라 상기 엠 오피엘엘 집적회로(22)의 내부 발진기(OSC)의 발진주파수를 이동하게 된다.In addition, the demodulation integrated circuit 26 determines whether the intermediate frequency of the desired channel is locked, determines a bit error rate (BER) of the intermediate frequency in a bit error rate (BER) check block if the intermediate frequency is locked, The oscillation frequency of the internal oscillator (OSC) of the integrated circuit 22 is shifted according to the error rate (BER) determination.

상기 중간주파수의 비트에러율(BER)판단은 선국된 중간주파수의 비트에러율이 소정의 에러율(2×10-4 ) 이하로 판단한다. 여기서, 상기 비트 에러율(2×10-4)은 화면상에 화소가 모자이크 형상으로 깨짐이 발생 되는 에러율이다.The determination of the bit error rate (BER) of the intermediate frequency determines that the bit error rate of the selected intermediate frequency is less than or equal to a predetermined error rate (2 × 10 -4 ). Here, the bit error rate (2 x 10 -4 ) is an error rate at which a pixel is distorted in a mosaic shape on the screen.

상기 엠오피엘엘 집적회로(22)의 발진기(OSC)의 발진주파수 이동은 상기 중간주파수의 비트에러율(BER)을 판단시 상기 비트에러율(BER)이 소정의 에러율(2×10-4 ) 이하가 아니면, 상기 발진기(OSC)의 발진주파수를 상기 위상고정루프(PLL)의 발진주파수(62.5KHZ)를 ±1 스텝(N)씩 소정의 스텝(N+1)으로 이동하게 된다.The oscillation frequency shift of the oscillator OSC of the Amplifier integrated circuit 22 is determined by determining the bit error rate (BER) of the intermediate frequency to be less than or equal to a predetermined error rate (2 10 -4 ) Otherwise, the oscillation frequency of the oscillator OSC is shifted by ± 1 step (N) to the predetermined step (N + 1) by the oscillation frequency (62.5KHZ) of the PLL (PLL).

상기 위상고정루프(PLL)의 1스텝 발진주파수는 62.5KHZ 이다.The one-step oscillation frequency of the phase locked loop (PLL) is 62.5 kHz.

상기 발진기(OSC)의 발진주파수의 이동은 3 스텝 이하로 하게 된다.The oscillation frequency of the oscillator (OSC) is shifted to three steps or less.

상기와 같이 구성되는 본 발명은 안테나를 통해 입력되는 고주파신호가 고주파증폭기(21)를 통해서 이득이 조절 증폭되고, 엠오피엘엘 집적회로(22)를 통해서 내부 발진기(OSC)의 발진주파수와 믹서(MIX)로 혼합하여 중간주파수(IF)로 변환 출력되게 된다.In the present invention configured as described above, a high-frequency signal input through an antenna is amplified and amplified through a high-frequency amplifier 21, and an oscillation frequency of an internal oscillator (OSC) and a mixer MIX) and converted to an intermediate frequency (IF).

상기 중간주파수는 중간주파수필터(23)를 통해서 중간주파수의 인접 채널주파수를 필터링되고, 소우필터(24)를 통해서 불필요한 중간주파수가 제거된 후 중간주파수 증폭기(25)를 통해서 이득을 증폭되어 복조집적회로(26)에 입력되게 된다.The intermediate frequency is filtered through the intermediate frequency filter 23 to remove the intermediate channel frequency of the intermediate frequency, the unnecessary intermediate frequency is removed through the saw filter 24, the gain is amplified through the intermediate frequency amplifier 25, And is input to the circuit 26.

이때 상기 복조집적회로(26)에서는 원하는 채널의 중간주파수가 록킹(locking) 되었는가를 판단하게 된다(단계31). At this time, the demodulation integrated circuit 26 determines whether the intermediate frequency of the desired channel is locked (step 31).

이어서 원하는 채널의 중간주파수가 록킹이 되었으면, 중간주파수의 비트에러율(BER)이 소정의 에러율(2×10-4 ) 이하인가를 판단하게 되고(단계32), 이때 상기 비트에러율(BER)이 소정의 에러율(2×10-4 ) 이하이면 비트에러율(BER) 특성이 양호한 것으로 판단하여 상기 복조집적회로(26)에서는 입력된 중간주파수에 대하여 내부에서 샘플링을 통한 아날로그 디지털 변환 과정과 전진에러수정(FEC)블록을 거쳐 트랜스포트 스트림 형태로 출력하게 된다.Then, when the intermediate frequency of the desired channel is locked, it is determined whether the bit error rate (BER) of the intermediate frequency is less than or equal to a predetermined error rate (2 × 10 -4 ) (step 32) the error rate (2 × 10 -4) or less when the bit error rate (BER) characteristics are favorable is determined that the demodulation IC 26. the analog-to-digital conversion process and the modified forward error by sampling inside with respect to the input intermediate frequency ( FEC) block in the form of a transport stream.

그러나 상기 비트에러율(BER)이 소정의 에러율 (2×10-4 )이하가 아니면, 상기 복조집적회로(26)에서는 엠오피엘엘 집적회로(22)의 내부 발진기(OSC)의 발진주파수를 상기 위상고정루프(PLL)의 1 스텝 발진주파수(62.5KHZ)만큼 도 4의 점선으로 도시한 바와 같이, ±1 스텝(N) 이동하고(단계33). 상기 스텝(N)에 ±1 스텝을 더한 후(단계34), 상기 스텝(N)이 3 스텝이동이 완료되었는가를 판단하여(단계35), 상기 스텝(N)이 3스텝 까지 이동이 완료되지 않았으면, 상기 발진기(OSC)의 발진주파수가 ±1 스텝씩 이동된 중간주파수의 비트에러율(BER)이 소정의 에러율 2×10-4 이하 인가를 판단하게 된다.However, if the bit error rate (BER) is not equal to or less than a predetermined error rate (2 10 -4 ), the demodulation integrated circuit 26 sets the oscillation frequency of the internal oscillator (OSC) (Step 33) by ± 1 step (N) as shown by the dotted line in Figure 4 by the one step oscillation frequency (62.5KHZ) of the fixed loop (PLL). Step N is incremented by one step (step 34), and the step N judges whether the three-step movement has been completed (step 35). If the step N is completed , It is determined that the bit error rate (BER) of the intermediate frequency at which the oscillation frequency of the oscillator OSC is shifted by one step is equal to or smaller than a predetermined error rate of 2 × 10 -4 .

이때 상기 비트에러율(BER)이 소정의 에러율(2×10-4 ) 이하이면 비트에러율(BER) 특성이 양호한 것으로 판단하여 상기 복조집적회로(26)에서는 입력된 중간주파수에 대하여 내부에서 샘플링을 통한 아날로그/디지털 변환 과정과 전진에러수정(FEC)블록을 거쳐 트랜스포트 스트림 형태로 출력하게 된다.At this time, if the bit error rate (BER) is equal to or less than a predetermined error rate (2 10 -4 ), it is determined that the bit error rate (BER) characteristic is good and the demodulation integrated circuit 26 performs sampling And output in the form of a transport stream through an analog / digital conversion process and a forward error correction (FEC) block.

반면에 상기 비트에러율(BER)이 소정의 에러율(2×10-4 ) 이하가 아니면, 상기 복조집적회로(26)에서는 다시 엠오피엘엘 집적회로(22)의 내부 발진기(OSC)의 발진주파수를 상기 위상고정루프(PLL)의 1 스텝 발진주파수(62.5KHZ)만큼 도 4의 점선으로 도시한 바와 같이, ±1 스텝(N) 더 이동하고(단계32). 상기 스텝(N)에 ±1 스텝을 더한 후(단계34), 상기 스텝(N)이 3 스텝까지 이동이 완료되었는가를 판단하여(단계35), 상기 스텝(N)이 3 스텝까지 이동이 완료될 때까지 비트에러율을 판단하게 된다.On the other hand, if the bit error rate (BER) is not less than the predetermined error rate (2 × 10 -4 ), the demodulation integrated circuit 26 again outputs the oscillation frequency of the internal oscillator (OSC) (Step 32) by ± 1 step (N) as indicated by the dotted line in Fig. 4 by the one-step oscillation frequency (62.5KHZ) of the phase locked loop (PLL). It is determined whether or not the step N has completed the movement to the third step (step 35) after the step N is added to the step N (step 34) The bit error rate is determined.

이때 상기 발진기(OSC)의 발진주파수를 상기 위상고정루프(PLL)의 1 스텝 발진주파수(62.5KHZ)씩 ±3 스텝까지 이동해도 상기 중간주파수의 비트에러율(BER)이 소정의 에러율(2×10-4 ) 이하가 아니면 다른 원인에 의한 에러로 판단하게 된다.At this time, even if the oscillation frequency of the oscillator (OSC) is shifted by ± 3 steps by one step oscillation frequency (62.5KHZ) of the phase locked loop (PLL), the bit error rate (BER) -4 ) or less, it is determined that the error is caused by another cause.

본 발명은 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시 예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시 예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the embodiments disclosed in the present invention are intended to illustrate rather than limit the scope of the present invention, and the scope of the technical idea of the present invention is not limited by these embodiments. The scope of protection of the present invention should be construed according to the following claims, and all technical ideas falling within the scope of the same shall be construed as falling within the scope of the present invention.

이상에서 설명한 바와 같이 본 발명은 입력되는 고주파신호로부터 선택된 채널을 선국하여 중간주파수로 변환 출력하는 엠오피엘엘 집적회로와, 상기 엠오피엘엘 집적회로에서 출력되는 중간주파수를 수정발진기를 이용하여 아날로그/디지털 변환하고 트랜스포트 스트림으로 출력하는 복조집적회로에서 상기 수정발진기로부터 발생되는 고조파성분이 상기 엠오피엘엘 집적회로의 중간주파수에 함유되고, 원하는 채널의 중간주파수가 선국되면 상기 고조파가 함유된 중간주파수의 비트에러율이 소정의 에러율 이하인가 여부를 판단하여 상기 소정의 에러율 이하가 아니면, 상기 엠오피엘엘 집적회로의 내부 발진기의 발진주파수를 소정의 주파수로 이동하여 줌으로써, 상기 고조파에 의한 방해를 받지 않게 되어 수신 성능을 개선할 수 있게 되는 것이다.As described above, according to the present invention, there is provided an integrated circuit comprising: an integrated circuit for selecting and outputting a selected channel from an input high frequency signal to an intermediate frequency; and an analog / And a harmonic component generated from the quartz crystal oscillator is contained in an intermediate frequency of the integrated circuit, and when an intermediate frequency of a desired channel is selected, an intermediate frequency And if the error rate is not lower than the predetermined error rate, the oscillation frequency of the internal oscillator of the Amplifier integrated circuit is shifted to a predetermined frequency so as not to be disturbed by the harmonics So that the reception performance can be improved. A.

Claims (4)

입력되는 고주파신호의 이득을 조절 증폭하는 고주파증폭기;A high frequency amplifier for amplifying and amplifying a gain of an input high frequency signal; 상기 증폭된 고주파신호를 혼합하여 수신하고자 하는 중간주파수로 변환 출력하는 엠오피엘엘 집적회로;An Amplifier integrated circuit for mixing and amplifying the amplified high frequency signal to an intermediate frequency to be received; 출력되는 상기 중간주파수로부터 인접 채널주파수를 필터링하는 제 1 필터;A first filter for filtering an adjacent channel frequency from the output intermediate frequency; 상기 필터링된 중간주파수로부터 불필요한 주파수를 제거하는 제 2 필터;A second filter for removing unwanted frequencies from the filtered intermediate frequency; 상기 불필요한 주파수가 제거된 중간주파수의 이득을 증폭하는 중간주파수 증폭기;An intermediate frequency amplifier for amplifying the gain of the intermediate frequency from which the unnecessary frequency is removed; 원하는 채널의 중간주파수가 록킹 되었는가를 판단하여, 상기 중간주파수가 록킹 되었으면 상기 중간주파수의 비트에러율을 판단하고, 록킹된 중간주파수의 비트에러율이 2×10-4 이하가 아니면 상기 엠오피엘엘 집적회로의 내부 발진기의 발진주파수를 상기 엠오피엘엘 집적회로 내의 위상고정루프의 1 스텝 발진주파수만큼 이동하는 복조집적회로를 포함하는 디지털 튜너.To determined whether the intermediate frequency of the desired channel locking, the intermediate frequency is locked if the determined bit error rate of the intermediate frequency, and the bit error rate of the locking an intermediate frequency less than or equal to 2 × 10 -4 El emoh the PLL integrated circuit And a demodulation integrated circuit for shifting the oscillation frequency of the internal oscillator of the phase locked loop by a one-step oscillation frequency of the phase locked loop in the integrated circuit. 삭제delete 제 1 항에 있어서, The method according to claim 1, 상기 위상고정루프의 1 스텝 발진주파수는 62.5KHZ 인 디지털 튜너.Wherein the one-step oscillation frequency of the phase locked loop is 62.5 kHz. 제 1 항에 있어서, The method according to claim 1, 상기 발진기의 발진주파수의 이동은 3 스텝 이하인 디지털 튜너.Wherein the movement of the oscillation frequency of the oscillator is not more than 3 steps.
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