KR101324517B1 - Memory device - Google Patents

Memory device Download PDF

Info

Publication number
KR101324517B1
KR101324517B1 KR1020120085095A KR20120085095A KR101324517B1 KR 101324517 B1 KR101324517 B1 KR 101324517B1 KR 1020120085095 A KR1020120085095 A KR 1020120085095A KR 20120085095 A KR20120085095 A KR 20120085095A KR 101324517 B1 KR101324517 B1 KR 101324517B1
Authority
KR
South Korea
Prior art keywords
region
insulating
conductive
conductive layer
inverter
Prior art date
Application number
KR1020120085095A
Other languages
Korean (ko)
Inventor
김영옥
Original Assignee
넷솔 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 넷솔 주식회사 filed Critical 넷솔 주식회사
Priority to KR1020120085095A priority Critical patent/KR101324517B1/en
Application granted granted Critical
Publication of KR101324517B1 publication Critical patent/KR101324517B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

A memory device according to the embodiment of the present invention comprises a first conduction region formed in a first conduction layer and a second conduction region; and a first insulation region of which dielectric constant is different from the dielectric constant of an external insulation region insulating the first conduction region and the second conduction region and insulating the first conduction layer from other conduction layers.

Description

메모리 장치 {Memory device}[0001]

본 발명은 메모리 장치에 관한 것으로, 특히 고집적화에 따른 불량을 방지할 수 있는 메모리 장치에 관한 것이다.The present invention relates to a memory device, and more particularly, to a memory device capable of preventing a defect due to high integration.

메모리 장치는 고집적화의 요구에 따라 스케일링 다운(scaling down)되어 메모리 셀의 게이트 및 액티브 면적이 줄어들어, 메모리 셀 노드의 스토리지 커패시턴스(storage capacitance, 혹은 전하량)가 감소되고 있다. 이에 따라, 반도체 칩 내부의 구성물질에 포함된 방사성 물질에 의해 오작동이 야기되는 소프트성 불량(SER: Soft Error Rate)이 점점 문제화 되고 있다. Memory devices are scaled down in accordance with the demand for high integration to reduce gate and active areas of memory cells, thereby reducing storage capacitances or charge amounts of memory cell nodes. Accordingly, a soft error rate (SER), in which a malfunction is caused by a radioactive material included in a component inside a semiconductor chip, is becoming more and more problematic.

본 발명이 이루고자 하는 기술적 과제는 고집적화에 따른 불량을 방지할 수 있는 메모리 장치를 제공하는 것에 있다.SUMMARY OF THE INVENTION The present invention has been made in an effort to provide a memory device capable of preventing a defect due to high integration.

본 발명의 실시예에 따른 메모리 장치는, 제1 전도층에 형성되는 제1 전도 영역 및 제2 전도 영역; 및 상기 제1 전도 영역 및 상기 제2 전도 영역을 절연시키고, 상기 제1 전도층을 다른 전도층과 절연시키는 외부 절연 영역과 유전율이 다른 제1 절연 영역을 구비한다. In an embodiment, a memory device may include a first conductive region and a second conductive region formed in a first conductive layer; And a first insulating region having a dielectric constant different from an external insulating region which insulates the first conductive region and the second conductive region and insulates the first conductive layer from another conductive layer.

상기 제1 절연 영역의 유전율은 상기 외부 절연 영역의 유전율보다 높을 수 있다. The dielectric constant of the first insulating region may be higher than that of the external insulating region.

상기 제1 절연 영역은 상기 외부 절연 영역을 형성하는 옥사이드 막질의 유전 상수보다 큰, 하이-케이(High-k) 막질로 형성될 수 있다. The first insulating region may be formed of a high-k film, which is larger than the dielectric constant of the oxide film forming the external insulating region.

상기 외부 절연 영역은, 상기 제1 전도층의 인접한 하부 전도층에 형성될 수 있다. The outer insulating region may be formed in an adjacent lower conductive layer of the first conductive layer.

상기 외부 절연 영역은, 상기 제1 전도층의 인접한 상부 전도층에 형성될 수 있다. The outer insulating region may be formed in an adjacent upper conductive layer of the first conductive layer.

상기 외부 절연 영역은, 상기 제1 전도층의 인접한 하부 전도층 및 상부 전도층에 형성될 수 있다. The outer insulation region may be formed in an adjacent lower conductive layer and an upper conductive layer of the first conductive layer.

상기 메모리 장치는 SRAM(Static Random Access Memory)일 수 있다. The memory device may be a static random access memory (SRAM).

상기 메모리 장치의 메모리 셀은 제1 인버터, 제2 인버터, 및 각각, 상기 제1 인버터의 출력 및 상기 제2 인버터의 출력과 비트 라인 및 상보 비트 라인에 연결되는 제1 패스 트랜지스터 및 제2 패스 트랜지스터를 포함하고, 상기 제1 전도층은, 상기 제1 인버터의 출력과 상기 제1 패스 트랜지스터를 연결하는 제1 내부 라인 및 상기 제2 인버터와 상기 제2 패스 트랜지스터를 연결하는 제2 내부 라인을 포함할 수 있다. The memory cells of the memory device may include a first inverter, a second inverter, and a first pass transistor and a second pass transistor connected to bit lines and complementary bit lines with an output of the first inverter and an output of the second inverter, respectively. Wherein the first conductive layer includes a first internal line connecting the output of the first inverter and the first pass transistor and a second internal line connecting the second inverter and the second pass transistor. can do.

상기 제1 절연 영역은 상기 외부 절연 영역을 형성하는 옥사이드 막질의 유전 상수보다 큰, 하이-케이(High-k) 막질로, 상기 제1 내부 라인 및 상기 제2 내부 라인 사이에 형성될 수 있다. The first insulating region is a high-k film, which is larger than a dielectric constant of an oxide film forming the outer insulating region, and may be formed between the first inner line and the second inner line.

본 발명의 실시예에 따른 메모리 장치의 제조 방법은, 실리콘 기판 상에 액티브 영역과 필드 영역을 형성하는 단계; 상기 액티브 영역과 상기 필드 영역의 상부에 폴리 실리콘을 적층하고 포토 마스킹(photo masking) 및 에칭(etching)을 수행하여 게이트를 형성하는 단계; 상기 게이트의 상부에 제1 절연막을 적층하고 평탄화하는 단계; 상기 제1 절연막의 상부에, 상기 제1 절연막과 유전율이 상이한 제2 절연막을 적층하는 단계; 및 상기 제1 절연막과 같은 레이어에 컨택을 형성하고 상기 제2 절연막과 같은 레이어에 전도 라인을 형성하는 단계를 구비한다. A method of manufacturing a memory device according to an embodiment of the present invention includes forming an active region and a field region on a silicon substrate; Stacking polysilicon on the active region and the field region and forming a gate by performing photo masking and etching; Stacking and planarizing a first insulating film on the gate; Stacking a second insulating film having a dielectric constant different from that of the first insulating film on the first insulating film; And forming a contact on the same layer as the first insulating film and forming a conductive line on the same layer as the second insulating film.

상기 제1 절연막은 옥사이드 막질로 형성되고, 상기 제2 절연막은 상기 옥사이드 막질의 유전 상수보다 큰, 하이-케이(High-k) 막질로 형성될 수 있다. The first insulating film may be formed of an oxide film, and the second insulating film may be formed of a high-k film, which is larger than the dielectric constant of the oxide film.

상기 컨택 및 상기 전도 라인을 형성하는 단계는, 상기 제2 절연막 상부에서 포토 마스킹 및 에칭을 수행하는 단계; 상기 제2 절연막 상부에서 수행된 에칭으로 형성된 상기 컨택 및 상기 전도 라인에 대한 영역에 전도체를 적층하는 단계; 및 상기 제2 절연막 상부에서 평탄화를 수행하는 단계를 구비할 수 있다. The forming of the contact and the conductive line may include performing photo masking and etching on the second insulating layer; Depositing a conductor in a region for the contact and the conductive line formed by etching performed on the second insulating film; And planarization may be performed on the second insulating layer.

상기 필드 영역 상의 상기 제2 절연막을 제거하는 단계를 더 포함할 수 있다. The method may further include removing the second insulating layer on the field region.

상기 컨택 및 상기 전도 라인을 형성하는 단계는, 상기 컨택 및 상기 전도 라인을 동시에 형성하는 듀얼 다마신(dual damascene) 공정으로 수행될 수 있다. The forming of the contact and the conductive line may be performed by a dual damascene process of simultaneously forming the contact and the conductive line.

상기 메모리 장치는 SRAM(Static Random Access Memory)이고, 상기 SRAM은 제1 인버터, 제2 인버터, 제1 패스 트랜지스터 및 제2 패스 트랜지스터를 포함하는 메모리 셀을 구비하고, 상기 전도 라인은, 상기 제1 인버터의 출력과 상기 제1 패스 트랜지스터를 연결하는 제1 내부 라인 및 상기 제2 인버터와 상기 제2 패스 트랜지스터를 연결하는 제2 내부 라인일 수 있다. The memory device is a static random access memory (SRAM), the SRAM includes a memory cell including a first inverter, a second inverter, a first pass transistor, and a second pass transistor, and the conductive line is the first line. It may be a first internal line connecting the output of the inverter and the first pass transistor and a second internal line connecting the second inverter and the second pass transistor.

본 발명의 실시예에 따른 메모리 장치에 의하면 메모리 셀의 스케일링 다운에도 불구하고, 메모리 셀의 스토리지 커패시턴스의 감소를 방지함에 따라, 메모리 셀의 소프트성 불량 문제를 해결할 수 있는 장점이 있다. According to the memory device according to the embodiment of the present invention, in spite of scaling down of the memory cell, the reduction in storage capacitance of the memory cell is prevented, thereby having an advantage of solving the problem of poor softness of the memory cell.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 실시예에 따른 메모리 장치의 일부를 나타내는 도면이다.
도 2 내지 도 4는 각각, 도 1과 다른 구조로 구현되는 본 발명의 실시예에 따른 메모리 장치의 일부를 나타내는 도면이다.
도 5는 본 발명의 실시예에 따른 메모리 장치의 일부를 나타내는 회로도이다.
도 6 및 도 7은 각각, 도 5의 메모리 장치를 나타내는 평면도 및 단면도이다.
도 8은 도 7의 커플링 커패시터에 대한 밀러 효과를 설명하기 위한 도면이다.
도 9는 본 발명의 실시예에 따른 메모리 장치의 제조 방법에서 하이-케이 막질을 형성하는 단계를 나타내는 도면이다.
도 10은 도 9의 다음 단계로, 듀얼 다마신 공정을 통해 배선과 컨택홀이 듀얼 다마신 공정을 통해 형성된 형상을 나타내는 도면이다. BRIEF DESCRIPTION OF THE DRAWINGS A brief description of each drawing is provided to more fully understand the drawings recited in the description of the invention.
1 is a diagram illustrating a portion of a memory device according to an embodiment of the present invention.
2 to 4 are diagrams illustrating portions of a memory device according to an exemplary embodiment of the present invention, each having a structure different from that of FIG. 1.
5 is a circuit diagram illustrating a portion of a memory device according to an exemplary embodiment of the present invention.
6 and 7 are plan and cross-sectional views respectively illustrating the memory device of FIG. 5.
FIG. 8 is a diagram for describing a Miller effect on the coupling capacitor of FIG. 7.
9 is a diagram illustrating a step of forming a high-k film in a method of manufacturing a memory device according to an embodiment of the present invention.
FIG. 10 is a diagram illustrating a shape in which wirings and contact holes are formed through a dual damascene process through a dual damascene process as a next step of FIG. 9.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Embodiments of the present invention are provided to more fully describe the present invention to those skilled in the art, and the following embodiments may be modified in various other forms, The present invention is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be more thorough and complete, and will fully convey the concept of the invention to those skilled in the art.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an," and "the" include plural forms unless the context clearly dictates otherwise. Also, " comprise " and / or " comprising " when used herein should be interpreted as specifying the presence of stated shapes, numbers, steps, operations, elements, elements, and / And does not preclude the presence or addition of one or more other features, integers, operations, elements, elements, and / or groups. As used herein, the term " and / or " includes any and all combinations of one or more of the listed items.

본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 영역 또는 부위를 지칭할 수 있다. Although the terms first, second, etc. are used herein to describe various elements, regions and / or regions, it should be understood that these elements, components, regions, layers and / Do. These terms are not intended to be in any particular order, up or down, or top-down, and are used only to distinguish one member, region or region from another member, region or region. Thus, the first member, region or region described below may refer to a second member, region or region without departing from the teachings of the present invention.

이하, 본 발명의 실시예들은 본 발명의 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing embodiments of the present invention. In the figures, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.

도 1은 본 발명의 실시예에 따른 메모리 장치의 일부를 나타내는 도면이다. 1 is a diagram illustrating a portion of a memory device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 제1 전도층(CDL1)에 형성되는 제1 전도 영역(CDA1), 제2 전도 영역(CDA2) 및 제1 절연 영역(ISO1)을 구비한다. 제1 전도 영역(CDA1) 및 제2 전도 영역(CDA2)은 메탈 성분으로 형성될 수 있다. 제1 절연 영역(ISO1)은 절연체로 형성되어, 제1 전도 영역(CDA1) 및 제2 전도 영역(CDA2)을 절연시킨다. 제1 전도층(CDL1), 제1 전도 영역(CDA1), 제2 전도 영역(CDA2) 및 제1 절연 영역(ISO1) 각각에 대한 구체적인 예는 후술된다. Referring to FIG. 1, a memory device MDEV according to an embodiment of the present invention may include a first conductive region CD1, a second conductive region CD2 and a first insulating region formed in the first conductive layer CDL1. ISO1). The first conductive region CD1 and the second conductive region CD2 may be formed of a metal component. The first insulating region ISO1 is formed of an insulator to insulate the first conductive region CD1 and the second conductive region CD2 from each other. Specific examples of each of the first conductive layer CDL1, the first conductive region CD1, the second conductive region CD2, and the first insulating region ISO1 will be described later.

도 1에서는 제1 전도 영역(CDA1), 제2 전도 영역(CDA2) 및 제1 절연 영역(ISO1)이 제1 전도층(CDL1)의 제1 면(예를 들어, 제1 방향(D1) 기준으로 상부면)에 2차원적으로 구비되는 것으로 도시하였으나, 이에 한정되는 것은 아니다. 예를 들어, 제1 전도 영역(CDA1), 제2 전도 영역(CDA2) 및 제1 절연 영역(ISO1)은 제1 전도층(CDL1)의 내부에 3차원적으로 구비되거나, 제1 전도층(CDL1)의 제1 면(예를 들어, 제1 방향(D1) 기준으로 상부면) 또는 제2 면(예를 들어, 제1 방향(D1) 기준으로 하부면)과 접하여 3차원적으로 구비될 수 있다. 또한, 제1 전도 영역(CDA1), 제2 전도 영역(CDA2) 및 제1 절연 영역(ISO1)은 서로 다른 두께로 구비될 수도 있다. In FIG. 1, the first conductive region CD1, the second conductive region CD2, and the first insulating region ISO1 are based on a first surface of the first conductive layer CDL1 (eg, in a first direction D1). Although illustrated as being provided in two dimensions on the upper surface), but is not limited thereto. For example, the first conductive region CD1, the second conductive region CD2, and the first insulating region ISO1 may be three-dimensionally provided inside the first conductive layer CDL1, or the first conductive layer CD1 may be formed. 3D may be provided in contact with the first surface (for example, the upper surface in the first direction D1) or the second surface (for example, the lower surface in the first direction D1) of the CDL1. Can be. In addition, the first conductive region CD1, the second conductive region CD2, and the first insulating region ISO1 may have different thicknesses.

계속해서 도 1을 참조하면, 제1 절연 영역(ISO1)의 유전율(ε1)은 제1 전도층을 다른 전도층과 절연시키는 외부 절연 영역(ISO2)의 유전율(ε2)과 다르다(ε1 ≠ ε2). 예를 들어, 제1 절연 영역(ISO1)의 유전율(ε1)이 외부 절연 영역(ISO2)의 유전율(ε2)보다 높을 수 있다(ε1 > ε2). 특히, 외부 절연 영역(ISO2)이 옥사이드 막질로 형성되는 경우, 제1 절연 영역(ISO1)은 옥사이드 막질의 유전 상수보다 큰, 예를 들어, 유전 상수 k가 4 이상인 하이-케이 막질(high dielectric constant k)로 형성될 수 있다. High-k 막질은 강유전체 막질로, 예를 들어, 제1 절연 영역(ISO1)은 유전 상수 k가 7.1인 Si3N4(실리콘 질화막) 막질일 수 있다. 다만, 본 발명의 실시예에 따른 High-k 막질은 상기의 예로 한정되는 것은 아니다.1, the dielectric constant ε1 of the first insulating region ISO1 is different from the dielectric constant ε2 of the external insulating region ISO2 that insulates the first conductive layer from another conductive layer (ε1 ≠ ε2). . For example, the dielectric constant ε1 of the first insulating region ISO1 may be higher than the dielectric constant ε2 of the external insulating region ISO2 (ε1> ε2). In particular, when the external insulating region ISO2 is formed of an oxide film, the first insulating region ISO1 has a high dielectric constant that is larger than the dielectric constant of the oxide film, for example, the dielectric constant k is 4 or more. k). The high-k film is a ferroelectric film, for example, the first insulating region ISO1 may be a Si 3 N 4 (silicon nitride film) film having a dielectric constant k of 7.1. However, the high-k film quality according to the embodiment of the present invention is not limited to the above examples.

이렇듯, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 제1 전도 영역(CDA1) 및 제2 전도 영역(CDA2) 사이의 절연을 하이-케이 막질의 제1 절연 영역(ISO1)에 의함에 따라, 제1 전도 영역(CDA1) 및 제2 전도 영역(CDA2) 사이에 형성되는 커패시터의 커패시턴스를 증가시킬 수 있다. As such, the memory device MDEV according to the exemplary embodiment of the present invention may provide insulation between the first conductive region CD1 and the second conductive region CD2 by the first insulating region ISO1 having a high-k film quality. The capacitance of the capacitor formed between the first conductive region CD1 and the second conductive region CD2 may be increased.

도 2 내지 도 4는 각각, 도 1과 다른 구조로 구현되는 본 발명의 실시예에 따른 메모리 장치의 일부를 나타내는 도면이다. 2 to 4 are diagrams illustrating portions of a memory device according to an exemplary embodiment of the present invention, each having a structure different from that of FIG. 1.

도 1 내지 도 3를 참조하면, 도 1의 외부 절연 영역(ISO2)은 제1 방향(D1)으로 제1 전도층(CDL1)의 하부에 형성된 반면, 도 2의 외부 절연 영역(ISO2)은, 제1 방향(D1)으로 제1 전도층(CDL1)의 상부에 형성될 수 있다. 또한, 도 3의 외부 절연 영역(ISO2, ISO3)은, 제1 방향(D1)으로 제1 전도층(CDL1)의 상부 및 하부에 함께 형성될 수 있다. 1 to 3, the outer insulating region ISO2 of FIG. 1 is formed below the first conductive layer CDL1 in the first direction D1, whereas the outer insulating region ISO2 of FIG. It may be formed on the first conductive layer CDL1 in the first direction D1. In addition, the external insulating regions ISO2 and ISO3 of FIG. 3 may be formed together on the upper and lower portions of the first conductive layer CDL1 in the first direction D1.

이렇듯, 본 발명의 실시예에 따른 제1 전도층(CDL1)의 제1 절연 영역(ISO1)은 제1 전도층(CDL1)의 상부 및/또는 하부에 위치하는 외부 절연 영역(ISO2)과 그 형성되는 유전율이 상이할 수 있다. 이상에서, 외부 절연 영역(ISO2)은 도시의 편의를 위해 독자적으로 형성되는 것으로 도시되었다. 그러나, 도 4에 도시되는 바와 같이, 외부 절연 영역(ISO2)은 제1 전도층(CDL1) 이외의 다른 전도층(CDLu, CDLd) 상에 형성될 수도 있다. As such, the first insulating region ISO1 of the first conductive layer CDL1 according to the embodiment of the present invention is formed of the external insulating region ISO2 located above and / or below the first conductive layer CDL1. The permittivity may be different. In the above, the external insulating region ISO2 is shown as being formed independently for the convenience of illustration. However, as shown in FIG. 4, the outer insulating region ISO2 may be formed on the conductive layers CDLu and CDLd other than the first conductive layer CDL1.

도 5는 본 발명의 실시예에 따른 메모리 장치의 일부를 나타내는 회로도이고, 도 6 및 도 7은 각각, 도 5의 메모리 장치를 나타내는 평면도 및 단면도이다.5 is a circuit diagram illustrating a part of a memory device according to an exemplary embodiment of the present invention, and FIGS. 6 and 7 are plan and cross-sectional views illustrating the memory device of FIG. 5, respectively.

도 5 내지 도 7을 참조하면, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 SRAM(Static Random Access Memory)일 수 있다. 예를 들어, 발명의 실시예에 따른 메모리 장치(MDEV)가 에스램(SRAM)인 경우, 워드라인(WL), 비트라인(BL) 및 상보 비트라인(BLB)에 연결되는 메모리 셀(MCEL)이 구비될 수 있다. 특히, 도 5 내지 도 7은 각 메모리 셀(MCEL)에 6개의 트랜지스터(T1~T6)를 포함하는 예를 도시한다. 5 to 7, a memory device MDEV according to an embodiment of the present invention may be a static random access memory (SRAM). For example, when the memory device MDEV is an SRAM, the memory cell MCEL is connected to the word line WL, the bit line BL, and the complementary bit line BLB. It may be provided. In particular, FIGS. 5 to 7 show an example in which six transistors T1 to T6 are included in each memory cell MCEL.

6T SRAM의 메모리 셀(MCEL)은 데이터가 저장되는 래치부(LAT), 및 각각 비트라인(BL) 및 상보 비트라인(BLB)에 일단이 연결되고, 타 단이 래치부(LAT)에 연결되며 게이트가 워드라인(WL)에 연결되는 패스 트랜지스터(T5, T6)들을 포함한다. The memory cell MCEL of the 6T SRAM has one end connected to a latch part LAT storing data and one end connected to a bit line BL and a complementary bit line BLB, and the other end connected to a latch part LAT. The gate includes pass transistors T5 and T6 connected to the word line WL.

이하에서는, 래치부(LAT)는 제1 인버터(IVT1) 및 제2 인버터(IVT2)의 입력단이 각각 패스 트랜지스터(T6, T5)의 일 단과 연결되는 노드(셀 노드)를 각각 노드 A 및 노드 B라 한다. 그리고, 각각 패스 트랜지스터(T5, T6)와 노드 B 및 노드 A를 연결하는 제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2)일 수 있다. Hereinafter, the latch unit LAT includes nodes A and B, in which input terminals of the first inverter IVT1 and the second inverter IVT2 are connected to one end of the pass transistors T6 and T5, respectively. It is called. The first interconnection line ILI1 and the second interconnection line ILI2 may be connected to the pass transistors T5 and T6, and the node B and the node A, respectively.

제1 인버터(IVT1) 및 제2 인버터(IVT2)의 트랜지스터(T1~T4)는 각각, 도 6의 액티브 영역(AARE1, AARE2) 및 게이트 라인(GTL1, GTL2)으로 구현될 수 있다. 제1 액티브 영역(AARE1)에는 전원 전압 컨택(VCCC)을 통해 전원 전압 라인(VCCL)의 전원 전압이 인가되고, 제2 액티브 영역(AARE2)에는 접지 전압 컨택(VSSC)을 통해 접지 전압 라인(VSSL)의 접지 전압이 인가될 수 있다. The transistors T1 to T4 of the first inverter IVT1 and the second inverter IVT2 may be implemented as the active regions AARE1 and AARE2 and the gate lines GTL1 and GTL2 of FIG. 6, respectively. The power supply voltage of the power supply voltage line VCCL is applied to the first active region AARE1 through the power supply voltage contact VCCC, and the ground voltage line VSSL is connected to the second active region AARE2 through the ground voltage contact VSSC. ) May be applied.

일반적인 SRAM의 고집적화를 위해 셀 디자인 룰(cell design rule)이 감소하고 있어, 게이트 및 액티브 면적이 줄어듦에 따라, 셀 노드의 스토리지 커패시턴스가 감소되고 있다. 즉 셀 노드에 차지(charge)될 수 있는 전하의 양이 감소되고, 이에 따라 웰(NW 또는 PW) 상에 발생되는 전자-홀쌍에 의한 노드의 전압 변화가 민감하게 된다.As cell design rules are reduced for high integration of general SRAMs, as the gate and active areas are reduced, the storage capacitance of the cell node is reduced. That is, the amount of charge that can be charged to the cell node is reduced, and thus the voltage change of the node due to the electron-hole pair generated on the well NW or PW is sensitive.

예를 들어, 공정 상에서 알파 파티클(Alpha Particle)이 웰(WEL) 내부로 유입되면, 알파 파티클의 궤적을 따라, 웰(NW 또는 PW) 상에는 전자-홀쌍이 다수 발생하고, 그 쌍에 의한 노드 전압의 변화로 인해 메모리 셀의 소프트성 불량(SER: Soft Error Rate)이 야기될 수 있다. 이는 메모리 셀이 저장하고 있는 데이터 값의 변화를 의미하므로, 메모리 장치(MDEV)의 신뢰성에 지대한 문제를 야기할 수 있다. For example, when alpha particles are introduced into the well WEL in the process, a plurality of electron-hole pairs are generated on the well NW or PW along the trajectory of the alpha particles, and the node voltage by the pair is generated. Due to this change, a soft error rate (SER) of the memory cell may be caused. Since this means a change in the data value stored in the memory cell, it may cause a serious problem in the reliability of the memory device MDEV.

스토리지 노드의 커패시턴스는 도 7의 제1 컨택(CT1)과 웰(NW) 사이에 형성되는 정션(junction)의 커패시터(Cj)와, 제1 내부연결 라인(ILI1) 및 제2 내부연결 라인(ILI2) 사이에 형성되는 인터커넥션 커패시터(Ci)의 커패시턴스에 의해 결정될 수 있다. 본 발명의 실시예에 따른 메모리 장치(MDEV)는 특히, 인터커넥션 커패시터(Ci)의 커패시턴스를 증가시켜, 셀 디자인 룰 감소에 따른 소프트성 불량을 방지하고자 한다. 이에 대하여 자세히 설명한다. The capacitance of the storage node includes the capacitor Cj of the junction formed between the first contact CT1 and the well NW of FIG. 7, the first interconnection line ILI1, and the second interconnection line ILI2. It can be determined by the capacitance of the interconnect capacitor (Ci) formed between. In particular, the memory device MDEV according to an embodiment of the present invention increases the capacitance of the interconnect capacitor Ci, thereby preventing softness defects caused by cell design rule reduction. This will be described in detail.

계속해서 도 5 내지 도 7을 참조하면, 본 발명의 실시예에 따른 제1 내부 라인(ILI1) 및 제2 내부 라인(ILI2)의 사이에 제1 절연 영역(ISO1)을, 제2 절연 영역(ISO2)의 유전율(또는 유전 상수)보다 큰 막질로 형성함으로써, 인터커넥션 커패시터(Ci)의 커패시턴스를 실질적으로 향상시킬 수 있다. 예를 들어, 인터커넥션 커패시터(Ci)가 형성되는 제1 절연 영역(ISO1)를 유전율이 높은 막질로 형성함으로써, 밀러 효과(Miller Effect)에 의해, 인터커넥션 커패시터(Ci)의 실제 커패시턴스보다 약 2배 가량 증가된 효과를 나타낼 수 있다.5 to 7, the first insulating region ISO1 is disposed between the first inner line ILI and the second inner line ILI2 according to the embodiment of the present invention. By forming the film quality larger than the dielectric constant (or dielectric constant) of ISO2), it is possible to substantially improve the capacitance of the interconnect capacitor Ci. For example, by forming the first insulating region ISO1 on which the interconnect capacitor Ci is formed with a high dielectric constant, the Miller effect results in about 2 times the actual capacitance of the interconnect capacitor Ci. The effect can be doubled.

도 8은 도 7의 커플링 커패시터에 대한 밀러 효과를 설명하기 위한 도면이다. FIG. 8 is a diagram for describing a Miller effect on the coupling capacitor of FIG. 7.

도 8을 참조하면, Vo = AvVi의 전압 이득을 갖는 회로에서 입력단과 출력단 사이에 있는 임피던스 Z는 전압 이득에 반비례하는 형태로 나타내어 진다. 도 8의 임피던스 Z에 흐르는 전류 Ii는 전압 증폭기로는 전류가 흐르지 아니하므로, 다음의 수학식 1로 나타내어 질 수 있다. Referring to FIG. 8, in a circuit having a voltage gain of Vo = AvVi, an impedance Z between an input terminal and an output terminal is represented in a form inversely proportional to the voltage gain. Since the current Ii flowing in the impedance Z of FIG. 8 does not flow through the voltage amplifier, it may be represented by Equation 1 below.

[수학식 1][Equation 1]

Ii = (Vi - Vo)/Z = Vi(1-Av)/ZIi = (Vi-Vo) / Z = Vi (1-Av) / Z

이 경우, 입력단에서 바라본 입력 임피던스 Zin은 다음의 수학식 2로 나타내어 질 수 있다. In this case, the input impedance Zin seen from the input terminal may be represented by Equation 2 below.

[수학식 2]&Quot; (2) "

Zin = Vi/Ii = ViZ/Vi(1-Av) = Z/(1-Av)Zin = Vi / Ii = ViZ / Vi (1-Av) = Z / (1-Av)

OP 앰프를 이용한 반전 증폭기를 설계한 경우, Av가 음수(Av< 0)이므로, 수학식 2의 분모 1-Av는 1보다 큰 양수의 값을 갖는다. 본 발명의 실시예와 같이, 임피던스 Z가 커패시터인 경우, 임피던스 Z 및 입력 임피던스 Zin은 다음의 수학식 3으로 나타내어 질 수 있다. When an inverting amplifier using an OP amplifier is designed, Av is negative (Av <0), so the denominator 1-Av of Equation 2 has a positive value greater than one. As in the embodiment of the present invention, when impedance Z is a capacitor, impedance Z and input impedance Zin may be represented by Equation 3 below.

[수학식 3]&Quot; (3) &quot;

Z = 1/jωC Z = 1 / jωC

Zin = 1/jωC(1-Av) = 1/jωCeff Zin = 1 / jωC (1-Av) = 1 / jωC eff

Ceff = C(1-Av), Av< 0C eff = C (1-Av), Av <0

따라서, 본 발명의 실시예에 따른 인터커넥션 커패시터(Ci)에 의한 실질적인 커패시턴스 Ceff는 원래의 커패시턴스 C보다 (1-Av)배만큼 증가될 수 있다. 예를 들어, Av가 -1인 경우, 인터커넥션 커패시터(Ci)의 실질적인 커패시턴스 Ceff는 원래의 커패시턴스 C보다 2배로 커질 수 있다. 이에 따라, 본 발명의 실시예에 따른 반도체 장치는 셀 노드 커패시턴스의 감소를 보완함으로써, 소프트성 에러를 방지할 수 있다. Therefore, the actual capacitance C eff by the interconnect capacitor Ci according to the embodiment of the present invention can be increased by (1-Av) times the original capacitance C. For example, if Av is -1, the actual capacitance C eff of the interconnect capacitor Ci can be twice as large as the original capacitance C. Accordingly, the semiconductor device according to the embodiment of the present invention can prevent the softness error by compensating the reduction of the cell node capacitance.

다시 도 7을 참조하면, 본 발명의 실시예에 따른 제1 내부 라인(ILI1) 및 제2 내부 라인(ILI2)의 사이에 제1 절연 영역(ISO1)은 전술된 하이-k 막질일 수 있다. 예를 들어, 제2 절연 영역(ISO2)이 유전 상수 k가 3.9인 옥사이드 막질로 형성되는 경우, 제1 절연 영역(ISO1)의 유전 상수 k는 4 이상일 수 있다. 도 7의 제1 절연 영역(ISO1)은 제1 내부 라인(ILI1) 및 제2 내부 라인(ILI2)의 사이에 형성되는 것과 함께, 제2 내부 라인(ILI2)과 접지전압 라인(VSSL) 사이에도 형성될 수 있다. 그리고, 도 7에는 도시되지 아니하였으나, 도 6에 도시되는 바와 같이, 제1 절연 영역(ISO1)은 제1 내부 라인(ILI1)과 접지전압 라인(VSSL) 사이에도 형성될 수 있다.Referring back to FIG. 7, the first insulating region ISO1 may be the high-k film described above between the first internal line ILI and the second internal line ILI2 according to an exemplary embodiment of the present invention. For example, when the second insulating region ISO2 is formed of an oxide film having a dielectric constant k of 3.9, the dielectric constant k of the first insulating region ISO1 may be 4 or more. The first insulating region ISO1 of FIG. 7 is formed between the first inner line ILI1 and the second inner line ILI2, and also between the second inner line ILI2 and the ground voltage line VSSL. Can be formed. Although not shown in FIG. 7, as shown in FIG. 6, the first insulating region ISO1 may be formed between the first internal line ILI1 and the ground voltage line VSSL.

도 7의 제1 내부 라인(ILI1) 및 제2 내부 라인(ILI2)은 각각 도 1의 제1 전도 영역(CDA1) 및 제2 전도 영역(CDA2)일 수 있고, 도 5 내지 도 7의 제1 내부 라인(ILI1), 제2 내부 라인(ILI2) 및 제1 절연 영역(ISO1)이 형성되는 제1 전도층(CDL1)은 도 1의 제1 전도층(CDL1)일 수 있다. 그리고, 도 7의 게이트(G)가 형성되는 폴리 레이어인 제2 전도층(CDL2)은 도 4의 전도층 CDLd일 수 있다. 이 경우, 제2 전도층(CDL2) 상의 제2 절연 영역(ISO2)은 도 1의 제2 절연 영역(ISO2)일 수 있다. The first inner line ILI1 and the second inner line ILI2 of FIG. 7 may be the first conductive region CD1 and the second conductive region CD2 of FIG. 1, respectively. The first conductive layer CDL1 on which the inner line ILI1, the second inner line ILI2, and the first insulating region ISO1 are formed may be the first conductive layer CDL1 of FIG. 1. In addition, the second conductive layer CDL2, which is a poly layer on which the gate G of FIG. 7 is formed, may be the conductive layer CDLd of FIG. 4. In this case, the second insulating region ISO2 on the second conductive layer CDL2 may be the second insulating region ISO2 of FIG. 1.

도 9는 본 발명의 실시예에 따른 메모리 장치의 제조 방법에서 하이-케이 막질을 형성하는 단계를 나타내는 도면이다. 도 9의 (a)의 라인 C-C'에 대한 단면이 도 9의 (b)이다. 그리고, 도 9의 제1 절연막(ISO2)은 도 1의 외부 절연 영역(ISO2)이고, 도 9의 제2 절연막(ISO1)은 도 1의 제1 절연 영역(ISO1)일 수 있음을 알려둔다. 9 is a diagram illustrating a step of forming a high-k film in a method of manufacturing a memory device according to an embodiment of the present invention. A cross section taken along the line C-C 'of FIG. 9A is FIG. 9B. The first insulating layer ISO2 of FIG. 9 may be the external insulating region ISO2 of FIG. 1, and the second insulating layer ISO1 of FIG. 9 may be the first insulating region ISO1 of FIG. 1.

도 9를 참조하면, 본 발명의 실시예에 따른 메모리 장치의 제조 방법은 먼저, 웰(NW, PW) 상에 트랜지스터가 형성되는 액티브 영역(P+, N+)과 소자간에 전기적 절연 역할을 수행하는 필드 영역(STI)을 형성한다(①). 액티브 영역(P+, N+)과 필드 영역(STI)의 상부에 폴리 실리콘을 적층하고 포토 마스킹(photo masking) 및 에칭(etching)을 수행하여 게이트(G)를 형성한다(②). 포토 마스킹 및 에칭은 일반적인 반도체 공정에 해당하므로 이에 대한 구체적인 설명은 생략한다. Referring to FIG. 9, a method of manufacturing a memory device according to an exemplary embodiment of the present invention may first include a field for electrically insulating a device between active regions P + and N + where transistors are formed on wells NW and PW. An area STI is formed (1). The gate G is formed by stacking polysilicon on the active regions P + and N + and the field region STI and performing photo masking and etching (②). Since photo masking and etching correspond to a general semiconductor process, a detailed description thereof will be omitted.

그리고 게이트(G)의 상부에 제1 절연막(ISO2)을 적층하고 평탄화한다(③). 게이트(G)의 상부에 제1 절연막(ISO2)을 적층하는 때에, 게이트(G)의 두께로 인해 도 9의 (b)의 라인 L1 상부에 점선으로 표시된 부분과 같이, 제1 절연막(ISO2)이 필요 이상으로 적층될 수 있다. 이를 평탄화를 통해, 제1 절연막(ISO2)은 라인 L1과 같이 평탄하게 연마될 수 있다. 본 발명의 실시예에 따른 메모리 장치의 제조 방법은 특히, CMP(Chemical Mechanical Polishing) 공정을 통해 평탄화를 수행할 수 있다. CMP 공정은 평면상을 회전 또는 편심 운동하는 연마 테이블 표면에 연마 패드를 붙이고 여기에 연마제가 포함된 슬러리를 공급하면서, 웨이퍼 표면을 마찰시켜 평탄화를 수행하는 공정이다. The first insulating layer ISO2 is stacked and planarized on the gate G (3). When the first insulating film ISO2 is stacked on the gate G, the first insulating film ISO2 is formed as shown by a dotted line on the upper part of the line L1 of FIG. 9B due to the thickness of the gate G. This may be laminated more than necessary. By planarization, the first insulating layer ISO2 may be polished evenly as in the line L1. In particular, in the method of manufacturing the memory device according to the embodiment of the present invention, planarization may be performed through a chemical mechanical polishing (CMP) process. The CMP process is a process of attaching a polishing pad to a polishing table surface rotating or eccentrically moving on a plane and supplying a slurry containing an abrasive thereto, thereby rubbing the wafer surface to perform planarization.

다음으로, 제1 절연막(ISO2)의 상부에, 제1 절연막(ISO2)과 유전율이 상이한 제2 절연막(ISO1)을 적층한다(④). 전술한 바와 같이, 제2 절연막(ISO1)은 하이-k 막질로, 유전 상수 k가 3.9인 옥사이드 막질로 형성되는 제1 절연막(ISO2)보다 유전 상수 k가 큰(예를 들어, 유전 상수 k > 4) 막질일 수 있다. 예를 들어, 제2 절연막(ISO1)은 유전 상수 k=7.1인 Si3N4(실리콘 질화막) 막질일 수 있다. Next, a second insulating film ISO1 having a dielectric constant different from that of the first insulating film ISO2 is laminated on the first insulating film ISO2 (4). As described above, the second insulating film ISO1 is a high-k film and has a larger dielectric constant k than the first insulating film ISO2 formed of an oxide film having a dielectric constant k of 3.9 (eg, the dielectric constant k> 4) may be membrane; For example, the second insulating film ISO1 may be a Si 3 N 4 (silicon nitride film) film having a dielectric constant k = 7.1.

도 10은 도 9의 하이-케이 막질의 형성 후의 듀얼 다마신(dual damascene) 공정을 나타내는 도면이다. FIG. 10 is a diagram illustrating a dual damascene process after formation of the high-k film of FIG. 9.

도 10을 참조하면, 본 발명의 실시예에 따른 메모리 장치의 제조 방법은 도 9의 제2 절연막(ISO1)을 적층하는 단계(④)를 수행한 후, 점선 표시된 바와 컨택(CT1, CT2) 및 전도 라인(ILI1, ILI2, VSSL)을 형성한다(⑤, ⑥). 예를 들어, 컨택(CT1, CT2) 및 전도 라인(ILI1, ILI2, VSSL)을 형성하는 단계(⑤, ⑥)는, 제2 절연막(ISO1)의 상부에서 포토 마스킹 및 에칭을 수행하는 단계, 제2 절연막(ISO1)의 상부에서 수행된 에칭으로 형성된 컨택(CT1, CT2) 및 전도 라인(ILI1, ILI2, VSSL)에 전도체를 적층하는 단계(⑥) 및 제2 절연막(ISO1) 상부에서 평탄화를 수행하는 단계를 구비할 수 있다. Referring to FIG. 10, in the method of manufacturing a memory device according to an embodiment of the present invention, after performing the step (4) of stacking the second insulating layer ISO1 of FIG. 9, the dotted lines and the contacts CT1 and CT2 and Form conduction lines ILI1, ILI2, VSSL (⑤, ⑥). For example, the forming of the contacts CT1 and CT2 and the conductive lines ILI1, ILI2, and VSSL may include performing photo masking and etching on the second insulating layer ISO1. 2 Laminating a conductor (6) on the contacts CT1 and CT2 and the conductive lines ILI1, ILI2 and VSSL formed by the etching performed on the insulating film ISO1 and planarization on the second insulating film ISO1. It may be provided with a step.

포토 마스킹, 에칭 및 평탄화에 대한 구체적인 사항은 전술된 바와 같다. 다만, 본 발명의 실시예에 따른 컨택(CT1, CT2) 및 전도 라인(ILI1, ILI2, VSSL)을 형성하는 단계(⑤, ⑥)는 먼저, 제2 절연막 상부에서 컨택(CT1, CT2) 영역에 대해 1차적으로 포토 마스킹 및 에칭을 수행하고, 제1 내부 라인(ILI1) 및 제2 내부 라인(ILI2) 사이의 제2 절연막(ISO1), 및 제2 내부 라인(ILI2) 및 접지 전압 라인(VSSL) 사이의 제2 절연막(ISO1)의 상부에 2차적으로 포토 마스킹 및 에칭을 수행할 수 있다. 예를 들어, 본 발명의 실시예에 따른 컨택(CT1, CT2) 및 전도 라인(ILI1, ILI2, VSSL)을 형성하는 단계(⑤, ⑥)는 컨택(CT1, CT2), 및 컨택(CT1, CT2)과 연결되는 전도 라인(ILI1, VSSL)을 동시에 형성하는 듀얼 다마신(dual damascene) 공정으로 수행될 수 있다.Details regarding photo masking, etching and planarization are as described above. However, forming the contacts CT1 and CT2 and the conductive lines ILI1, ILI2 and VSSL according to the embodiment of the present invention, first, in the contact CT1 and CT2 regions on the second insulating film, is performed. Photomasking and etching are performed on the second insulating film, and the second insulating film ISO1 between the first inner line ILI and the second inner line ILI2, and the second inner line ILI2 and the ground voltage line VSSL Photomasking and etching may be performed on the second insulating layer ISO1 between the second and second layers. For example, forming the contacts CT1 and CT2 and the conduction lines ILI1, ILI2 and VSSL according to an embodiment of the present invention may include the contacts CT1 and CT2, and the contacts CT1 and CT2. ) May be performed by a dual damascene process that simultaneously forms conductive lines ILI and VSSL.

그리고, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 도 11의 (e)에 도시되는 바와 같이, 메모리 장치(MDEV)의 RC 지연을 방지하기 위해, 페리 영역(Logic 영역) 상의 제2 절연막(ISO1)을 제거할 수 있다(점선 부분). 셀 영역과 페리 영역은 도 11의 (a) 내지 (d)와 같이, 포토 마스킹의 패턴을 제외하고는 동일한 공정으로 형성될 수 있다. 도 11의 (a) 내지 (d)는 각각, 전술된 평탄화된 제1 절연막(ISO2) 상부에 제2 절연막(ISO1)을 형성하는 단계, 컨택(CT1, CT2)을 형성하는 단계, 전도 라인(ILI1, ILI2, VSSL)을 에칭 하는 단계 및 전도 라인(ILI1, ILI2, VSSL)을 형성하는 단계를 나타낸다. In addition, as shown in FIG. 11E, the memory device MDEV according to the embodiment of the present invention has a second insulating layer on a ferry region (Logic region) to prevent RC delay of the memory device MDEV. (ISO1) can be removed (dashed line). The cell region and the ferry region may be formed by the same process except for a pattern of photo masking as shown in FIGS. 11A to 11D. (A) to (d) of FIG. 11 respectively include forming the second insulating film ISO1 on the planarized first insulating film ISO2, forming the contacts CT1 and CT2, and conducting lines ( Etching ILI1, ILI2, VSSL) and forming conducting lines ILI1, ILI2, VSSL.

그런데, RC 지연은 저항 R 및 커패시턴스 C의 곱으로 나타내어 지는 전류 또는 신호의 지연으로, 커패시턴스가 커지면 충전량이 커지기 때문에 지연이 커질 수 있다. 따라서, 본 발명의 실시예에 따른 메모리 장치(MDEV)는 신호의 지연이 이슈될 수 있는 페리 영역 상에는 도 11의 (e)와 같이 제2 절연막(ISO1)을 제거함으로써, 셀 영역 상의 스토리지 노드에는 충분한 커패시턴스를 확보하면서 메모리 장치의 성능 열화를 방지할 수 있다. 도 11의 (f)는 제2 절연막(ISO1)의 상부에 다른 외부 절연 영역이 형성되는 단계를 나타낸다. 이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.However, the RC delay is a delay of the current or signal represented by the product of the resistance R and the capacitance C, and the delay may increase because the charge amount increases as the capacitance increases. Accordingly, the memory device MDEV according to the embodiment of the present invention removes the second insulating layer ISO1 from the ferry region where a signal delay may occur, as shown in FIG. It is possible to prevent the deterioration of the performance of the memory device while ensuring sufficient capacitance. FIG. 11F illustrates a step in which another external insulating region is formed on the second insulating layer ISO1. As described above, optimal embodiments have been disclosed in the drawings and the specification. Although specific terms are employed herein, they are used for purposes of describing the present invention only and are not used to limit the scope of the present invention. Therefore, those skilled in the art will appreciate that various modifications and equivalent embodiments are possible without departing from the scope of the present invention. Accordingly, the true scope of the present invention should be determined by the technical idea of the appended claims.

메모리 장치....MDEV 제1 전도층....CDL1
제1 전도 영역....CDA1 제2 전도 영역....CDA2 제1 절연 영역....ISO1Memory device .... MDEV first conductive layer .... CDL1
First conducting area .... CDA1 Second conducting area .... CDA2 First insulating area .... ISO1

Claims (15)

제1 전도층에 형성되는 제1 전도 영역 및 제2 전도 영역; 및
상기 제1 전도 영역 및 상기 제2 전도 영역을 절연시키고, 상기 제1 전도층을 다른 전도층과 절연시키는 외부 절연 영역과 유전율이 다른, 제1 절연 영역을 구비하고,
메모리 장치는 SRAM(Static Random Access Memory)이고,
상기 메모리 장치의 메모리 셀은 제1 인버터, 제2 인버터, 및 각각, 상기 제1 인버터의 출력 및 상기 제2 인버터의 출력과 비트 라인 및 상보 비트 라인에 연결되는 제1 패스 트랜지스터 및 제2 패스 트랜지스터를 포함하고,
상기 제1 전도층은, 상기 제1 인버터의 출력과 상기 제1 패스 트랜지스터를 연결하는 제1 내부 라인 및 상기 제2 인버터와 상기 제2 패스 트랜지스터를 연결하는 제2 내부 라인을 포함하는 것을 특징으로 하는 메모리 장치. A first conductive region and a second conductive region formed in the first conductive layer; And
A first insulating region having a dielectric constant different from an external insulating region which insulates the first conductive region and the second conductive region and insulates the first conductive layer from another conductive layer,
The memory device is a static random access memory (SRAM),
The memory cells of the memory device may include a first inverter, a second inverter, and a first pass transistor and a second pass transistor connected to bit lines and complementary bit lines with an output of the first inverter and an output of the second inverter, respectively. Including,
The first conductive layer may include a first internal line connecting the output of the first inverter and the first pass transistor and a second internal line connecting the second inverter and the second pass transistor. Memory device. 제1 항에 있어서,
상기 제1 절연 영역의 유전율은 상기 외부 절연 영역의 유전율보다 높은 것을 특징으로 하는 메모리 장치. The method according to claim 1,
The dielectric constant of the first insulating region is higher than the dielectric constant of the external insulating region. 제1 항에 있어서,
상기 제1 절연 영역은 상기 외부 절연 영역을 형성하는 옥사이드 막질의 유전 상수보다 큰, 하이-케이(High-k) 막질로 형성되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
And the first insulating region is formed of a high-k film, which is larger than a dielectric constant of an oxide film forming the external insulating region. 제1 항에 있어서,
상기 외부 절연 영역은, 상기 제1 전도층의 인접한 하부 전도층에 형성되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
And the outer insulating region is formed in an adjacent lower conductive layer of the first conductive layer. 제1 항에 있어서,
상기 외부 절연 영역은, 상기 제1 전도층의 인접한 상부 전도층에 형성되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
And the outer insulating region is formed in an adjacent upper conductive layer of the first conductive layer. 제1 항에 있어서,
상기 외부 절연 영역은, 상기 제1 전도층의 인접한 하부 전도층 및 상부 전도층에 형성되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
And the outer insulating region is formed in an adjacent lower conductive layer and upper conductive layer of the first conductive layer. 삭제delete 삭제delete 제1 항에 있어서,
상기 제1 절연 영역은 상기 외부 절연 영역을 형성하는 옥사이드 막질의 유전 상수보다 큰, 하이-케이(High-k) 막질로, 상기 제1 내부 라인 및 상기 제2 내부 라인 사이에 형성되는 것을 특징으로 하는 메모리 장치. The method according to claim 1,
The first insulating region is a high-k film, which is larger than a dielectric constant of an oxide film forming the outer insulating region, and is formed between the first inner line and the second inner line. Memory device. 웰(well) 상에 액티브 영역과 필드 영역을 형성하는 단계;
상기 액티브 영역과 상기 필드 영역의 상부에 폴리 실리콘을 적층하고 포토 마스킹(photo masking) 및 에칭(etching)을 수행하여 게이트를 형성하는 단계;
상기 게이트의 상부에 제1 절연막을 적층하고 평탄화하는 단계;
상기 제1 절연막의 상부에, 상기 제1 절연막과 유전율이 상이한 제2 절연막을 적층하는 단계; 및
상기 제1 절연막과 같은 레이어에 컨택을 형성하고 상기 제2 절연막과 같은 레이어에 전도 라인을 형성하는 단계를 구비하고,
메모리 장치는 SRAM(Static Random Access Memory)이고,
상기 SRAM은 제1 인버터, 제2 인버터, 제1 패스 트랜지스터 및 제2 패스 트랜지스터를 포함하는 메모리 셀을 구비하고,
상기 전도 라인은, 상기 제1 인버터의 출력과 상기 제1 패스 트랜지스터를 연결하는 제1 내부 라인 및 상기 제2 인버터와 상기 제2 패스 트랜지스터를 연결하는 제2 내부 라인인 것을 특징으로 하는 메모리 장치의 제조 방법. Forming an active region and a field region on a well;
Stacking polysilicon on the active region and the field region and forming a gate by performing photo masking and etching;
Stacking and planarizing a first insulating film on the gate;
Stacking a second insulating film having a dielectric constant different from that of the first insulating film on the first insulating film; And
Forming a contact on the same layer as the first insulating film and forming a conductive line on the same layer as the second insulating film,
The memory device is a static random access memory (SRAM),
The SRAM includes a memory cell including a first inverter, a second inverter, a first pass transistor, and a second pass transistor,
The conductive line may include a first internal line connecting the output of the first inverter and the first pass transistor and a second internal line connecting the second inverter and the second pass transistor. Manufacturing method. 제10 항에 있어서,
상기 제1 절연막은 옥사이드 막질로 형성되고,
상기 제2 절연막은 상기 옥사이드 막질의 유전 상수보다 큰, 하이-케이(High-k) 막질로 형성되는 것을 특징으로 하는 메모리 장치의 제조 방법.The method of claim 10,
The first insulating film is formed of an oxide film,
And the second insulating film is formed of a high-k film material having a larger dielectric constant than that of the oxide film material. 제10 항에 있어서,
상기 컨택 및 상기 전도 라인을 형성하는 단계는,
상기 제2 절연막 상부에서 포토 마스킹 및 에칭을 수행하는 단계;
상기 제2 절연막 상부에서 수행된 에칭으로 형성된 상기 컨택 및 상기 전도 라인에 대한 영역에 전도체를 적층하는 단계; 및
상기 제2 절연막 상부에서 평탄화를 수행하는 단계를 구비하는 것을 특징으로 하는 메모리 장치의 제조 방법.The method of claim 10,
Forming the contact and the conductive line,
Performing photo masking and etching on the second insulating film;
Depositing a conductor in a region for the contact and the conductive line formed by etching performed on the second insulating film; And
And planarizing the upper portion of the second insulating layer. 제12 항에 있어서,
상기 필드 영역 상의 상기 제2 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치의 제조 방법. 13. The method of claim 12,
And removing the second insulating film on the field region. 제10 항에 있어서,
상기 컨택 및 상기 전도 라인을 형성하는 단계는, 상기 컨택 및 상기 전도 라인을 동시에 형성하는 듀얼 다마신(dual damascene) 공정으로 수행되는 것을 특징으로 하는 메모리 장치의 제조 방법.The method of claim 10,
The forming of the contact and the conductive line may be performed by a dual damascene process of simultaneously forming the contact and the conductive line. 삭제delete
KR1020120085095A 2012-08-03 2012-08-03 Memory device KR101324517B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020120085095A KR101324517B1 (en) 2012-08-03 2012-08-03 Memory device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020120085095A KR101324517B1 (en) 2012-08-03 2012-08-03 Memory device

Publications (1)

Publication Number Publication Date
KR101324517B1 true KR101324517B1 (en) 2013-11-08

Family

ID=49856521

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020120085095A KR101324517B1 (en) 2012-08-03 2012-08-03 Memory device

Country Status (1)

Country Link
KR (1) KR101324517B1 (en)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723597B2 (en) * 2002-07-09 2004-04-20 Micron Technology, Inc. Method of using high-k dielectric materials to reduce soft errors in SRAM memory cells, and a device comprising same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6723597B2 (en) * 2002-07-09 2004-04-20 Micron Technology, Inc. Method of using high-k dielectric materials to reduce soft errors in SRAM memory cells, and a device comprising same

Similar Documents

Publication Publication Date Title
TWI784180B (en) Three dimensional memory device having embedded dynamic random access memory units
US9911744B2 (en) Methods and apparatus for SRAM cell structure
TW521428B (en) Semiconductor memory device
US11616077B2 (en) 3D NAND memory device and method of forming the same
CN100563010C (en) Semiconductor structure
CN108022927B (en) Memory device
US20100006912A1 (en) Planar Metal-Insulator-Metal Circuit Element and Method for Planar Integration of Same
TW201349460A (en) Apparatus and system of fin field effect transistor
CN110581138B (en) Semiconductor element and manufacturing method thereof
CN103247618B (en) Meander line resistor structure
US20080116496A1 (en) Integrating a DRAM with an SRAM having butted contacts and resulting devices
CN103247595B (en) Adjustable meander line resistor
US11640962B2 (en) Semiconductor structure
JP2023526446A (en) Three-dimensional (3D) memory device and method
US10727237B2 (en) Semiconductor structure
US6974987B2 (en) Semiconductor device
KR101324517B1 (en) Memory device
US8736015B2 (en) Integrated circuit structure and method of forming the same
WO2022047644A1 (en) On-chip capacitor structures in semiconductor devices
TWI779374B (en) Method for forming on-chip capacitor structures in semiconductor devices
KR101329995B1 (en) Memory device
TW202137499A (en) Semiconductor device and method for fabricating the same
KR101036158B1 (en) Method for manufacturing sram and logic merged device
CN118116890A (en) Semiconductor device with penetrating piece structure
CN112635474A (en) Three-dimensional NAND memory and preparation method thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20161021

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20171020

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20191021

Year of fee payment: 7