KR101297397B1 - 반도체 소자구조의 형성 방법, 및 반도체 소자 - Google Patents

반도체 소자구조의 형성 방법, 및 반도체 소자 Download PDF

Info

Publication number
KR101297397B1
KR101297397B1 KR1020127004064A KR20127004064A KR101297397B1 KR 101297397 B1 KR101297397 B1 KR 101297397B1 KR 1020127004064 A KR1020127004064 A KR 1020127004064A KR 20127004064 A KR20127004064 A KR 20127004064A KR 101297397 B1 KR101297397 B1 KR 101297397B1
Authority
KR
South Korea
Prior art keywords
semiconductor layer
strained
layer
ion implantation
heterojunction
Prior art date
Application number
KR1020127004064A
Other languages
English (en)
Other versions
KR20120027548A (ko
Inventor
토모히사 미즈노
Original Assignee
각고우호우진 가나가와 다이가쿠
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 각고우호우진 가나가와 다이가쿠 filed Critical 각고우호우진 가나가와 다이가쿠
Publication of KR20120027548A publication Critical patent/KR20120027548A/ko
Application granted granted Critical
Publication of KR101297397B1 publication Critical patent/KR101297397B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78651—Silicon transistors
    • H01L29/78654—Monocrystalline silicon transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/782—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element
    • H01L21/786—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, each consisting of a single circuit element the substrate being other than a semiconductor body, e.g. insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78618—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device characterised by the drain or the source properties, e.g. the doping structure, the composition, the sectional shape or the contact structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78684—Thin film transistors, i.e. transistors with a channel being at least partly a thin film having a semiconductor body comprising semiconductor materials of Group IV not being silicon, or alloys including an element of the group IV, e.g. Ge, SiN alloys, SiC alloys

Abstract

본 발명의 과제는, 반도체 소자의 성능을 향상시킬 수 있는 반도체 소자구조의 형성 방법, 및 성능이 향상된 반도체 소자를 제공하는 것이다.
본 발명에 따른 반도체 소자구조의 형성 방법은, 피복층(30)이 일부에 실시된 변형 반도체층(20)을 절연 산화막(40) 위에 가지는 기판(50)의 면상에서 이온 주입을 실시하고, 피복층(30)으로 차폐된 변형 반도체층(21)의 변형 상태를 유지하는 한편, 피복층(30)로 차폐되지 않은 변형 반도체층(20)의 변형 상태를 완화시켜 완화 반도체층(23,25)으로 변화시킴으로써, 변형 상태를 유지한 변형 반도체층(21)과 완화 반도체층(23,25)과의 사이에 헤테로 접합을 형성하는 헤테로 접합 형성 공정을 포함하는 것을 특징으로 한다.

Description

반도체 소자구조의 형성 방법, 및 반도체 소자{METHOD FOR FORMING A SEMICONDUCTOR ELEMENT STRUCTURE AND SEMICONDUCTOR ELEMENT}
본 발명은, 반도체 소자구조의 형성 방법, 및 반도체 소자에 관한 것이다.
MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)은 LSI 중에서 가장 일반적으로 사용되고 있는 전계 효과 트랜지스터의 일종이다.
도 8은, 종래의 n형 MOSFET(900)의 개략적인 구성도이다. n형 MOSFET(900)은, 완화 SiGe로 구성되는 소스(910) 및 드레인(930)과 변형 Si로 구성되는 채널(920)을 구비하고, SiGe층과 Si층과의 사이에 헤테로 접합이 형성되어 있다(특허문헌1 참조). 또한, 채널(920) 위에는 게이트 절연막(941)을 통하여 게이트 전극(943)이 형성되어 있다. 이러한 n형 MOSFET은, 게이트(940)의 게이트 전극(943)에 소정의 전압을 인가하면 초고속으로 동작할 수 있을 것이라 기대되고 있다.
1. 공표 특허 2007-520086호 공보
그러나, 종래의 n형 MOSFET(900)에서는, 특히 소스(910) 중의 Ge원자가 채널(920)로 확산되어 소스(910)와 채널(920)과의 사이의 헤테로 구조의 경사화로 인해 성능이 저하된다.
본 발명은, 이상의 실정을 감안하여 이루어진 것으로서, 반도체 소자의 성능을 향상시킬 수 있는 반도체 소자구조의 형성 방법, 및 성능이 향상된 반도체 소자를 제공하는 것을 목적으로 한다.
본 발명자는 헤테로 접합을, 동일한 소재의 변형층과 완화층 사이에 형성 함으로써, 이질물(異質物) 원자의 확산에 의한 제문제를 해소할 수 있음을 찾아내고 본 발명을 완성하기에 이르렀다. 구체적으로, 본 발명은 이하와 같은 것을 제공한다.
(1) 피복층이 일부에 실시된 변형 반도체층을 절연 산화막 위에 가지는 기판의 면상(面上)으로부터 이온 주입을 실시하고, 상기 피복층으로 차폐된 변형 반도체층의 변형 상태를 유지하는 한편, 상기 피복층으로 차폐되지 않은 변형 반도체층의 변형 상태를 완화시켜 완화 반도체층으로 변화시킴으로써, 상기 변형 상태를 유지한 상기 변형 반도체층과 상기 완화 반도체층 사이에 헤테로 접합을 형성한 헤테로 접합 형성 공정을 포함하는 반도체 소자구조의 형성 방법.
(1)의 발명에 따르면, 피복층이 일부에 실시된 변형 반도체층을 절연 산화막 위에 가지는 기판의 면상으로부터 이온 주입을 실시함으로써, 헤테로 접합이, 동일한 반도체 소재로 구성되는 변형 반도체층과 완화 반도체층 사이에 형성된다. 이로 인해, 이질물 원자의 확산에 의한 제문제가 해소되어 반도체 소자의 성능을 향상시킬 수 있다.
(2) 상기 피복층은 상기 반도체의 산화물로 구성되는 산화막을 가지는 (1)에 기재된 형성 방법.
(3) 상기 피복층은 상기 산화막을 피복하는 게이트 전극을 더 가지는 (2)에 기재된 형성 방법.
(2) 또는 (3)의 발명에 따르면, 형성된 반도체 소자구조 중 적어도 게이트 부분은, 게이트 전극을 형성함으로써 또는 그대로 반도체 소자에서 사용할 수 있다. 이 때문에, 반도체 소자구조의 유용성을 향상시킬 수 있다.
(4) 상기 피복층은, 상기 변형 반도체층보다 높거나 또는 낮은 열팽창율의 소재로 이루어진 단층 구조를 구비하는 (1) 내지 (3)의 어느 하나에 기재된 형성 방법.
(5) 상기 이온 주입은, 도펀트를 제외한 원소를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 (1) 내지 (4)의 어느 하나에 기재된 형성 방법.
(6) 상기 이온 주입은, 상기 절연 산화막 및 상기 변형 반도체층을 구성하는 원소를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 (1) 내지 (5)의 어느 하나에 기재된 형성 방법.
(5) 또는 (6)의 발명에 따르면, 반도체층의 특성이 이온 주입에 의해 악영향을 받는 것이 억제되므로, 반도체 소자의 성능을 균질화할 수 있다.
(7) 상기 변형 반도체층은, Si 또는 SiGe로 구성되는 (1) 내지 (6)의 어느 하나에 기재된 형성 방법.
(8) 상기 변형 반도체층은, 인장 변형 Si, 또는 압축 변형 SiGe로 구성되는 (7)에 기재된 형성 방법.
(8)의 발명에 따르면, 변형 반도체층을 인장 변형 Si로 구성함으로써 n-MOS용의 반도체 소자구조를, 압축 변형 SiGe로 구성 함으로써 p-MOS용의 반도체 소자구조를 각각 형성할 수 있다.
(9) 상기 이온 주입은, O, Si 및 Ge로 이루어진 군에서 선택되는 1종 이상의 원소를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 (7) 또는 (8)에 기재된 형성 방법.
(10) 상기 이온 주입은, H, He, Li, Be 및 C로 이루어진 군에서 선택되는 1종 이상의 원소를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 (7) 또는 (8)에 기재된 형성 방법.
(11) 상기 이온 주입 후에 실시하는 아닐 공정을 더 포함하는 (1) 내지 (10)의 어느 하나에 기재된 형성 방법.
이온 주입시의 에너지에 의해 반도체층에 큰 손상이 발생되고, 반도체 소자로서의 기능에 악영향이 남을 수 있다.
그러나 (11)의 발명에 따르면, 이온 주입 후에 아닐을 실시함으로써 반도체층의 손상이 회복되어 반도체 소자의 기능 저하를 억제할 수 있다.
(12) 상기 이온 주입은, 상기 변형 반도체층의 표면에 대하여 직교하는 방향에서 소정 각도를 이루는 방향으로 이루어지는 (1) 내지 (11)의 어느 하나에 기재된 형성 방법.
(12)의 발명에 의하면, 소정 각도의 대소에 따라서, 반도체층 중에서 피복층으로 피복된 개소로부터 드레인측의 소정 거리만 이온 주입으로부터 차폐되어 완화가 회피된다. 이로 인해, 반도체 소자의 드레인측의 헤테로 접합이 채널과의 경계로부터 멀어지고, 그 결과, 채널과 드레인의 경계에서의 밴드 오프셋이 저감되므로, 동작이 더욱 고속화 될 것이라 기대할 수 있다.
(13) 상기 소정 각도에 따라서, 이온을 주입하는 에너지를 조절하는 공정을 더 포함하는 (12)에 기재된 형성 방법.
(14) 이온의 반동(recoil) 에너지 분포의 피크가, 상기 변형 반도체층과 상기 절연 산화막의 계면에 이론적으로 위치하도록 에너지를 조절하는 (1) 내지 (13)의 어느 하나에 기재된 형성 방법.
적어도 이론적으로, 이온의 반동 에너지 분포의 피크가 변형 반도체층과 절연 산화막의 계면에 위치하므로, 변형 반도체층으로부터 완화 반도체층으로의 전위가 효율적으로 이루어져 헤테로 접합을 보다 확실하게 형성할 수 있다. 또한, 반도체층에서의 반동 에너지가 피크보다 작아지기 때문에, 반도체층의 손상을 억제 할 수 있다.
(15) 상기 변형 반도체층, 또는 상기 완화층 및 상기 변형층에, 불순물을 도프(dope)함으로써, 소스 및 드레인을 형성하는 공정을 더 포함하는 (1) 내지 (14)의 어느 하나에 기재된 형성 방법.
(16) MOSFET의 제조공정에서의 소스 확산층 및 드레인 확산층에 이용되는 이온을 주입하는 공정 전에, 상기 헤테로 접합 형성 공정을 실시하는 (1) 내지 (15)의 어느 하나에 기재된 형성 방법.
(17) 반도체층과, 이 반도체층의 소정 개소상에 위치하는 게이트 절연막을 구비하고,
상기 반도체층은, 상기 소정 개소의 일부 또는 전부를 포함하고 동시에 상기 게이트 절연층으로 피복 되지 않은 개소에 소정 거리만큼 연장되는 변형층과, 상기 변형층을 사이에 두고 위치하는 완화층을 가지는 반도체 소자.
(18) 상기 반도체층이 Si 또는 SiGe로 구성되는 (17)에 기재된 반도체 소자.
(19) 상기 변형 반도체층은, 인장 변형 Si, 또는 압축 변형 SiGe로 구성되는 (18)에 기재된 반도체 소자.
(20) 소스측의 헤테로 접합면과 채널과의 거리가, 드레인측의 헤테로 접합면과 채널과의 거리보다 짧은 (17) 내지 (19)의 어느 하나에 기재된 반도체 소자.
본 발명에 따르면, 피복층이 일부에 실시된 변형 반도체층을 절연 산화막 위에 가지는 기판의 면상으로부터 이온 주입을 실시함으로써, 동일한 반도체소재로 구성되는 변형 반도체층과 완화 반도체층 사이에 헤테로 접합이 형성된다. 이 때문에, 이질물 원자의 확산에 의한 제문제가 해소되어 반도체 소자의 성능을 향상시킬 수 있다.
도 1은, 본 발명의 일 실시형태에 따른 반도체 소자구조의 형성 방법의 순서를 나타내는 도면이다.
도 2는, 본 발명의 다른 실시형태에 따른 반도체 소자구조의 형성 방법의 순서를 나타내는 도면이다.
도 3은, 피복층이 변형 반도체층보다 높은 열팽창율의 소재로 이루어진 단층 구조를 구비하는 양태에서의 완화율의 분포를 나타내는 그래프이다.
도 4는, 상기 실시형태에 따른 형성 방법이 가지는 헤테로 접합 형성 공정의 이온 주입에서의 반동 에너지 및 이온 밀도의 분포를 나타내는 그래프이다.
도 5는, 상기 실시형태에 따른 형성 방법이 가지는 헤테로 접합 형성 공정의 이온 주입에 이용되는 원자의 종류와, 반동 에너지의 분포와의 관계를 나타내는 그래프이다.
도 6은, 상기 헤테로 접합 형성 공정 전(A), 및 후(B)의 반도체층의 라만 시프트(Raman shift)의 변화를 나타내는 그래프이다.
도 7은, 상기 헤테로 접합 형성 공정의 이온 주입에서의 반동 에너지와, 소스 및 채널의 경계에서의 밴드 오프셋과의 관계를 나타내는 그래프이다.
도 8은, 종래예에 따른 반도체 소자의 개략적인 구성도이다.
이하, 본 발명의 실시형태에 대하여, 도면을 참조하면서 설명한다.
도 1은, 본 발명의 일 실시형태에 따른 반도체 소자구조의 형성 방법의 순서를 나타내는 도면이다. 이러한 제조 방법에서는, 피복층(30)이 일부에 실시된 변형 반도체층(20)을 절연 산화막(40) 위에 가지는 기판(50)에 대하여, 변형 반도체층(20)의 면상으로부터 이온 주입을 하고(A), 피복층(30)으로 차폐된 변형 반도체층(21)의 변형 상태를 유지하는 한편, 피복층(30)으로 차폐되지 않은 변형 반도체층의 변형 상태를 완화시켜 완화 반도체층(23,25)으로 변화시킴으로써, 변형 상태를 유지한 변형 반도체층(21)과 완화 반도체층(23,25)과의 사이에 헤테로 접합을 형성한다(B).
이에 따라 결정구조가 다른 완화 반도체층(23)과 변형 반도체층(21)과의 경계에서, 밴드갭(ΔEc 또는 ΔEv)이 발생되므로, 완화 반도체층(23) 및 변형 반도체층(21)은 반도체 소자에서의 소스 및 채널로서 기능할 수 있다. 여기서, 헤테로 접합은 종래와 달리, 동일한 반도체 소재로 구성되는 변형 반도체층(21)과 완화 반도체층(23,25) 사이에 형성되어 있기 때문에, 이질물 원자의 확산에 의한 제문제가 해소되어 반도체 소자의 성능을 향상시킬 수 있다.
본 명세서에서, 「반도체 소자구조」란, 반도체 소자의 일부 또는 전부를 구성하는 구조를 가리키며, 예를 들면 트랜지스터의 소스 및 채널을 구성하는 구조, 그리고 드레인 및/또는 게이트를 구성하는 구조를 가리킨다.
피복층(30)이, 변형 반도체층(20)을 구성하는 반도체의 산화물(예를 들면, SiO2)로 구성되는 산화막(31)을 가지는 양태는, 상기 방법에 의해 트랜지스터의 소스 및 채널뿐만 아니라 게이트 절연막을 포함하는 구조가 형성되기 때문에, 반도체 소자구조의 유용성을 향상시킬 수 있다. 이 경우, 피복층(30)은 이온을 차폐할 수 있는 부재를 더 구비할 필요가 있는데, 이러한 부재는 산화막(31)을 피복하는 게이트 전극(33)인 것이 바람직하다. 이에 따라 게이트 절연막 및 게이트 전극의 쌍방을 포함하는 구조가 형성되므로, 반도체 소자구조의 유용성을 더욱 향상시킬 수 있다. 게이트 전극의 소재는 특별히 한정되지 않으며, 예를 들면 다결정 Si일 수 있다.
단, 피복층은 변형 반도체층보다 높거나 또는 낮은 열팽창율의 소재로 이루어진 단층 구조를 구비할 수 있다. 이러한 양태에서는, 헤테로 접합 형성 공정후에 가열을 하면(예를 들면 후술하는 아닐 공정), 피복층이 변형 반도체층보다 줄거나 또는 늘어나, 그만큼 변형 반도체층을 완화시키거나 또는 완화 반도체층을 변형시킬 수 있다. 이에 따라 완화 반도체층과 변형 반도체층과의 경계에서의 밴드갭(ΔEc 또는 ΔEv)을 보다 크게 할 수 있다. 도 3은, 피복층이 변형 반도체층보다 높은 열팽창율의 소재로 이루어진 단층 구조를 구비하는 양태에서의 완화율의 분포를 나타내는 그래프이다. 피복층을 SiO2 단층으로 함으로써 아닐 공정시에 피복층이 변형 반도체층(Si층)보다 줄어들기 때문에, 완화 반도체층이 피복층으로 피복된 개소까지 연장되어 있다. 이에 따라, 88.5meV의 밴드갭 ΔEc가 실현되었다. 측정은, 종래 주지의 라만 분광에 의한 변형 분포 측정법에 따라 실시하였다.
이온 주입을 실시하는 변형 반도체층(20), 절연 산화막(40), 및 기판(50)은, 특별히 한정되지 않으나, 예를 들면 기판에 고농도의 산소 이온을 주입한 후, 아닐(열처리)을 실시하고, 변형 반도체층(20) 및 기판(50) 사이에 있는 절연 산화막(40)으로서의 매립 산화막을 형성함으로써 제조된다. 이러한 경우에는, 변형 반도체층(20) 및 기판(50)은 동일한 성분으로 구성되고, 절연 산화막(40)은 변형 반도체층(20) 및 기판(50)을 구성하는 성분의 산화물(예를 들면 SiO2)로 구성된다. 단, 이에 한정되지 않으며, 절연 산화막(40)을 실시한 기판(50)의 절연 산화막(40)측을 변형 반도체층(20)에 부착하여 일체화하고, 기판(50)-절연산화막(40)-변형반도체층(20)의 구조를 형성할 수도 있다. 여기서, 변형 반도체층(20) 및 기판(50)의 소재는 특별히 한정되지 않으나, Si로 구성되는 것이 바람직하다. 또한, Si로 구성되는 변형 반도체층(20)에 Ge이온 주입 등을 하여, 변형 반도체층(20)을 SiGe로 구성할 수도 있다.
특히, 변형 반도체층(20)은 인장 변형 Si 또는 압축 변형 SiGe로 구성되는 것이 바람직하다. 변형 반도체층(20)이 인장 변형 Si로 구성되면, n-MOS용의 반도체 소자구조를 형성 할 수 있고, 변형 반도체층(20)이 압축 변형 SiGe로 구성되면, p-MOS용의 반도체 소자구조를 형성할 수 있다. 즉 전자의 경우, 전도대 오프셋 ΔEc가 변형 반도체층(21)과 완화 반도체층(23)과의 경계에(도 1(B) 상측), 후자의 경우, 가전자대 오프셋 ΔEv가 변형 반도체층(21)과 완화 반도체층(23)과의 경계에 (도 1(B) 하측)에 각각 존재하기 때문에, 적절한 불순물(전자의 경우, 붕소 등의 III가의 물질, 후자의 경우, 인 등의 V가의 물질)의 이온을 주입 함으로써, 완화 반도체층(23)이 소스, 변형 반도체층(21)이 채널, 완화 반도체층(25)이 드레인으로서 기능할 수 있다. 특별히 한정되지 않으나, 이들의 n-MOS 및 p-MOS를 상보적으로 배치하여 조합함으로써 CMOS(Complementary Metal Oxide Semiconductor)를 제조할 수 있다.
주입하는 이온은, 주입 가능한 것이면 특별히 한정되지 않으나, 변형 반도체층(20) 및 절연 산화막(40)에 머무르는 이온이 반도체 성능에 부여하는 영향을 저감할 수 있다는 점에서, 도펀트를 제외한 원소, 혹은 절연 산화막(40) 및 변형 반도체층(20)을 구성하는 원소를 주성분으로 하고, 또는 이들 원소로 이루어지는 것이 바람직하다. 예를 들면 상술한 바와 같이 변형 반도체층(20)이 Si 또는 SiGe로 구성되고, 절연 산화막(40)이 SiO2로 구성되는 경우에는, O, Si 및 Ge로 이루어진 군에서 선택되는 1종 이상의 원소를 주성분으로 하고 또는 이 원소로 이루어진 이온을 주입하는 것이 바람직하다.
그런데, 완화 반도체층(23,25)으로의 변화(전위)는, 이온 주입의 영향으로 변형 반도체층(20)이 절연 산화막(40)과의 계면(도 1(B) 중, 점선으로 둘러싸인 부분)에서 절연 산화막(40)으로부터 미끄러짐으로써 발생한다고 생각된다. 따라서, 이러한 현상을 발생시키기 위해서는, 변형 반도체층(20)과 절연 산화막(40)과의 계면에서의 이온의 반동 에너지가, 적어도 변형 반도체층(20)과 절연 산화막(40) 사이의 결합 에너지에서 변형 반도체층(20)의 탄성에너지를 뺀 값보다도 클 필요가 있다.
특히, 전위를 효율적으로 발생시킨다는 점, 및 변형 반도체층(20) 중의 반동 에너지를 피크보다 작게 하여 변형 반도체층(20)의 손상을 억제할 수 있다는 점에서, 이온의 반동 에너지 분포의 피크가 변형 반도체층(20)과 절연 산화막(40)과의 계면에 이론적으로 위치하도록 에너지를 조절하는 것이 바람직하다. 여기서, 반동 에너지 분포의 피크가 계면에 이론적으로 위치하도록 에너지를 조절한다고 하는 것은, 변형 반도체층(20)의 구성 성분, 막두께 등을 고려하여 이론적으로 피크가 계면에 위치하도록 산출된 에너지로 이온의 가속 에너지를 조절하는 것을 가리키며, 반드시 실제의 반동 에너지 분포의 피크가 계면에 위치하는 것을 가리키는 것은 아니다.
도 4는, 이온 주입에 있어서의 반동 에너지 및 이온밀도의 분포를 나타내는 그래프이다. 상기 그래프는, 가속 에너지가 60keV이고, 변형 반도체층(20)이 Si로 구성되는 두께 60nm의 막이며, 절연 산화막(40)이 SiO2로 구성된다는 조건을 토대로, 시뮬레이션 소프트웨어 「SRIM」 을 이용하여 얻은 것이다. 도 4 중의 실선은 두께 방향에 관한 O+이온 1개당의 반동 에너지의 분포를 나타내고, 파선은 두께 방향에 관한 O+이온 밀도의 분포를 나타내며, BOX는 매립 산화막(절연 산화막의 일례)을 나타낸다. 상기 시뮬레이션 결과에 의하면, 반동 에너지 분포의 피크는 이온 밀도 분포의 피크가 위치하는 깊이의 0.6배 깊이에 위치하는 경향이 있다는 것을 알았다. 따라서, 이온 밀도 분포의 피크가, 표면으로부터 계면까지의 깊이의 1/0.6배의 깊이에 위치하도록 가속 에너지를 조절함으로써 반동 에너지 분포의 피크를, 변형 반도체층(20)과 절연 산화막(40)과의 계면에 이론적으로 위치시킬 수 있다. 이러한 경향은 상기 조건에 한정되지 않고 일반적으로 성립되는 것이다.
이렇게 이온 주입을 하면, 반동 에너지에 따라서 변형 반도체층(20)에 손상이 발생되고, 반도체 소자로서의 기능에 악영향이 남을 수 있다. 그래서, 이온 주입 후에 아닐을 실시하는 것이 바람직하고, 이로 인해 변형 반도체층(20)의 손상이 회복되고, 반도체 소자의 기능 저하를 억제할 수 있다. 아닐은, 로내 가열이나 열선 처리 등의 종래 공지의 방법을 따라 실시할 수 있다.
또한, 반동 에너지에 따른 변형 반도체층(20)의 손상은, H, He, Li, Be 및 C로 이루어진 군에서 선택되는 1종 이상의 원소를 주성분으로 하는 또는 이와 같은 원소로 이루어진 이온을 주입함으로써 억제할 수 있다. 도 5는 헤테로 접합 형성 공정의 이온 주입에 이용되는 원자의 종류와, 반동 에너지의 분포와의 관계를 나타내는 그래프이다. 도 5에 나타낸 바와 같이, 이온 주입하는 이온의 원자량이 작아짐에 따라 반동 에너지의 피크치가 거의 동일함에도 불구하고, 그 분포가 급격해져 반가폭(Half Width)을 작게 할 수 있으며, 표면 반도체층 및 매립 산화막(절연 산화막의 일례)에 가하는 반동 에너지가 작아진다는 것을 알 수 있다.
도 1로 되돌아가, 이온 주입 후에 형성되는 헤테로 접합은, 변형 반도체층(21)과 완화 반도체층(23) 사이뿐만 아니라, 변형 반도체층(21)과 완화 반도체층(25) 사이에도 형성된다. 이 때문에, 반도체 소자에서의 채널과 드레인 사이에 에너지 장벽(도 1(B)에 나타낸 (α)부분)이 개재되게 되어, 동작의 고속화가 방해 받을 우려가 있다. 그래서, 도 2(A)에 나타낸 바와 같이, 이온 주입은 변형 반도체층(20)의 표면에 대해서 직교하는 방향에서 소정 각도(θ)를 이루는 방향으로 실시하는 것이 바람직하다. 소정 각도(θ)의 대소에 따라서, 변형 반도체층(20) 중 피복층(30)으로 피복된 개소로부터 드레인측(도 2에서의 우측)으로 소정 거리만큼 이온 주입으로부터 차폐되어 완화가 회피된다. 이로 인해 반도체 소자에서의 드레인측의 헤테로 접합이 채널과의 경계로부터 멀어지고, 에너지 장벽이 저감되어 (도 2(B)에 나타낸 γ부분), 그 결과, 채널과 드레인과의 경계에서의 밴드 오프셋이 저감되기(도 2(B)에 나타낸 β부분) 때문에, 동작이 더욱 고속화될 것을 기대할 수 있다.
소정 각도(θ)는, 너무 작으면 상기 효과를 충분히 얻을 수 없다는 점을 고려하여 적절히 설정될 수 있다. 또한, 소정 각도(θ)의 값에 따라서, 이온을 주입하는 에너지를 조절하는 공정을 더 포함하는 것이 바람직하다. 이에 따라 임의의 소정 각도(θ)에서, 충분한 반동 에너지를 변형 반도체층(20)과 절연 산화막(40)과의 계면에 제공할 수 있다.
이와 같이 하여 형성되는 반도체 소자구조의 반도체층(20A')에 대하여, 소스 확산층 및 드레인 확산층에 이용되는 이온을 주입 함으로써, 반도체 소자(MOSFET)를 제조할 수 있다. 이러한 반도체 소자는, 반도체층(20A')과, 상기 반도체층(20A')의 소정의 개소상에 위치하는 게이트 절연막 및 게이트 전극을 포함하는 피복층(30)을 구비하고, 반도체층(20A')은, 소정 개소의 일부 또는 전부를 포함하고 동시에 게이트 절연층으로 피복되지 않은 개소로 소정 거리만큼 연장되는 변형층(21A)과, 변형층(21A)을 사이에 두고 위치하는 완화층(23A, 25A)을 가진다(도 2(B) 참조). 바꾸어 말하면, 소스측(도 2(B)의 좌측)의 헤테로 접합면과 채널과의 거리가, 드레인측의 헤테로 접합면과 채널과의 거리보다 짧다. 이러한 반도체 소자는, 드레인에서의 에너지 장벽이 저감되고 (γ부분), 더욱이 채널과 드레인의 경계에서의 밴드오프셋이 저감되기(β부분) 때문에, 동작이 더욱 고속화 될 것이라 기대할 수 있는 것이다.
상술한 바와 같이, 반도체층(20A')은, Si 또는 SiGe로 구성되는 것이 바람직하고, 보다 바람직하게는 인장 변형 Si, 또는 압축 변형 SiGe로 구성된다. 상술한 헤테로 접합 형성에 이용되는 이온 주입은, 종래 주지의 방법으로 실시할 수 있으며, 예를 들면 중전류 이온 주입장치를 사용할 수 있다.
본 발명은 상기 실시형태로 한정되는 것은 아니고, 본 발명의 목적을 달성할 수 있는 범위에서의 변형, 개량 등은 본 발명에 포함되는 것이다.
[실시예]
도 1에 나타낸 기판(변형 반도체층(20) 및 기판(50)은 Si로, 절연 산화막(40)은 SiO2로 구성된다. 피복층(30)은 SiO2층 위에 Si층이 배치된 구성을 가진다. 변형 반도체층(20)의 두께는 60nm)에 대하여, 이온 주입기를 이용하여, O+이온을 도스량 2×1015cm-2, 가속 에너지 60keV로, 변형 반도체층(20)에 직교하는 방향으로 주입하였다. 그 후, 기판에 대하여 950℃에서 30분간에 걸쳐 로 아닐 처리를 실시하였다.
라만 산란 분광기를 이용하여, 이온 주입을 실시하기 전의 변형 반도체층(20), 및 로 아닐 처리후의 변형 반도체층(20)의 라만 시프트를 얻었다. 이들의 결과를 도 6(A), (B)에 각각 나타낸다. 이온 주입 전에는 515cm-1 부근에 보이던 인장 변형 Si(도 6(A)의 SSOI)의 피크가, 이온 주입 후에는 520cm-1 부근의 완화 Si의 피크에 접근되어 있었다(도 6(B)). 이에 따라, 상기 이온 주입을 통하여 변형 반도체층이 완화 반도체층으로 변화된 것을 확인하였다.
다음으로, 이온 주입을, 가속 에너지를 60keV로 고정하고, 혹은 도스량을 2×1015cm-2로 고정하고, 반동 에너지를 다양하게 변경하여 실시하여, 각각 형성된 소스 및 채널의 경계에서의 밴드오프셋을 라만 시프트로부터 평가하였다. 또한, 변형 반도체층(20)에 Ge이온을 주입하고 아닐 처리한 기판에 대하여, 가속 에너지를 25keV로 고정하고, 혹은 도스량을 2×1015cm-2로 고정하고, 반동 에너지를 다양하게 변경하여 실시하여, 각각 형성된 소스 및 채널의 경계에서의 밴드오프셋을, 라만 시프트로부터 평가하였다. 얻은 밴드오프셋과, 반동 에너지와의 관계를 도 7에 나타낸다. 라만 시프트로부터의 밴드오프셋의 평가는, 「C.K.Maiti, Strained silicon heterostructures, IEE, 2001」의 지견 등에 근거하였다.
도 7에 나타낸 바와 같이, 반동 에너지를 조절함으로써 n-MOS 및 p-MOS의 쌍방 모두 밴드오프셋을 조절할 수 있음이 확인되었다. 덧붙여서 본실시예에서는, 반동 에너지를 최적화함으로써, n-MOS에서 70meV이하, p-MOS에서 160meV 이하의 밴드오프셋을 얻을 수 있다는 것을 알았다.
20 변형 반도체층
21 변형 반도체층
23, 25 완화 반도체층
30 피복층
40 절연 산화막
50 기판

Claims (20)

  1. 피복층이 일부에 실시된 변형 반도체층을 절연 산화막 위에 가지는 기판의 면상에서 이온 주입을 실시하고,
    상기 피복층으로 차폐된 변형 반도체층의 변형 상태를 유지하는 한편, 상기 피복층으로 차폐되지 않은 변형 반도체층의 변형 상태를 완화시켜 완화 반도체층으로 변화시킴으로써,
    상기 변형 상태를 유지한 상기 변형 반도체층과 상기 완화 반도체층과의 사이에 헤테로 접합을 형성하는 헤테로 접합 형성 공정을 포함하되,
    소스측의 헤테로 접합면과 채널과의 거리가, 드레인측의 헤테로 접합면과 채널과의 거리보다 짧은 것을 특징으로 하는 반도체 소자구조의 형성 방법.
  2. 제 1항에 있어서,
    상기 피복층은 상기 반도체의 산화물로 구성되는 산화막을 가지는 것을 특징으로 하는 형성 방법.
  3. 제 2항에 있어서,
    상기 피복층은 상기 산화막을 피복하는 게이트 전극을 더 가지는 것을 특징으로 하는 형성 방법.
  4. 제 1항에 있어서,
    상기 피복층은, 상기 변형 반도체층보다 높거나 또는 낮은 열팽창율의 소재로 이루어지는 단층 구조를 구비하는 것을 특징으로 하는 형성 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 이온 주입은, 도펀트를 제외한 원소를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 것을 특징으로 하는 형성 방법.
  6. 제 1항 내지 제 4항 중 어느 한 항에 있어서,
    상기 이온 주입은, 상기 절연 산화막 및 상기 변형 반도체층을 구성하는 원소중 적어도 하나를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 것을 특징으로 하는 형성 방법.
  7. 제 1항에 있어서,
    상기 변형 반도체층은, Si 또는 SiGe로 구성되는 것을 특징으로 하는 형성 방법.
  8. 제 7항에 있어서,
    상기 변형 반도체층은, 인장 변형 Si, 또는 압축 변형 SiGe로 구성되는 것을 특징으로 하는 형성 방법.
  9. 제 7항 또는 제 8항에 있어서,
    상기 이온 주입은, O, Si 및 Ge로 이루어진 군에서 선택되는 1종 이상의 원소를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 것을 특징으로 하는 형성 방법.
  10. 제 7항 또는 제 8항에 있어서,
    상기 이온 주입은, H, He, Li, Be 및 C로 이루어진 군에서 선택되는 1종 이상의 원소를 주성분으로 하는 또는 이 원소로 이루어진 이온의 주입인 것을 특징으로 하는 형성 방법.
  11. 제 1항 또는 제 4항에 있어서,
    상기 이온 주입 후에 실시하는 아닐 공정을 더 포함하는 것을 특징으로 하는 형성 방법.
  12. 제 1항에 있어서,
    상기 이온 주입은, 상기 변형 반도체층의 표면에 대하여 직교하는 방향에서 소정 각도를 이루는 방향으로 실시하는 것을 특징으로 하는 형성 방법.
  13. 제 12항에 있어서,
    상기 소정 각도에 따라서, 이온을 주입하는 에너지를 조절하는 공정을 더 포함하는 것을 특징으로 하는 형성 방법.
  14. 제 1항에 있어서,
    이온의 반동 에너지 분포의 피크가, 상기 변형 반도체층과 상기 절연 산화막과의 계면에 이론적으로 위치하도록 이온 주입 에너지를 조절하는 것을 특징으로 하는 형성 방법.
  15. 제 1항에 있어서,
    상기 변형 반도체층, 또는 상기 완화 반도체층 및 상기 변형 반도체층에, 불순물을 도프함으로써, 소스 및 드레인을 형성하는 공정을 더 포함하는 것을 특징으로 하는 형성 방법.
  16. 제 1항에 있어서,
    MOSFET의 제조공정에서의 소스 확산층 및 드레인 확산층에 이용하는 이온을 주입하는 공정 전에, 상기 헤테로 접합 형성 공정을 실시하는 것을 특징으로 하는 형성 방법.
  17. 반도체층과, 상기 반도체층의 소정의 개소 상에 위치하는 게이트 절연막을 구비하고,
    상기 반도체층은, 상기 소정 개소의 일부 또는 전부를 포함하고 동시에 상기 게이트 절연막에 피복 되어 있지 않은 개소에 소정 거리만큼 연장되는 변형층과, 상기 변형층을 사이에 두고 위치하는 완화층을 가지는 반도체 소자에 있어서,
    상기 변형층과 상기 완화층 사이에 헤테로 접합이 형성되고,
    소스측의 헤테로 접합면과 채널과의 거리가, 드레인측의 헤테로 접합면과 채널과의 거리보다 짧은 것을 특징으로 하는 반도체 소자.
  18. 제 17항에 있어서,
    상기 반도체층은, Si 또는 SiGe로 구성되는 것을 특징으로 하는 반도체 소자.
  19. 제 18항에 있어서,
    상기 반도체층은, 인장 변형 Si, 또는 압축 변형 SiGe로 구성되는 것을 특징으로 하는 반도체 소자.
  20. 삭제
KR1020127004064A 2009-09-09 2010-09-08 반도체 소자구조의 형성 방법, 및 반도체 소자 KR101297397B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JPJP-P-2009-208652 2009-09-09
JP2009208652 2009-09-09
PCT/JP2010/065397 WO2011030782A1 (ja) 2009-09-09 2010-09-08 半導体素子構造の形成方法、及び半導体素子

Publications (2)

Publication Number Publication Date
KR20120027548A KR20120027548A (ko) 2012-03-21
KR101297397B1 true KR101297397B1 (ko) 2013-08-19

Family

ID=43732451

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020127004064A KR101297397B1 (ko) 2009-09-09 2010-09-08 반도체 소자구조의 형성 방법, 및 반도체 소자

Country Status (5)

Country Link
US (1) US8941092B2 (ko)
JP (1) JP5700563B2 (ko)
KR (1) KR101297397B1 (ko)
TW (1) TWI520182B (ko)
WO (1) WO2011030782A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA2670597A1 (en) * 2006-12-05 2008-06-12 Don Martin Improved tape backup method using a secure data parser

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060040503A1 (en) * 2004-08-17 2006-02-23 Sun-Jay Chang Process for fabricating a strained channel MOSFET device
US20060091490A1 (en) 2004-11-03 2006-05-04 Hung-Wei Chen Self-aligned gated p-i-n diode for ultra-fast switching
US20080124858A1 (en) * 2006-08-07 2008-05-29 Bich-Yen Nguyen Selective stress relaxation by amorphizing implant in strained silicon on insulator integrated circuit
US20080277734A1 (en) 2007-05-08 2008-11-13 Micron Technology, Inc. Implantation processes for straining transistor channels of semiconductor device structures and semiconductor devices with strained transistor channels

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4607429A (en) * 1985-03-29 1986-08-26 Rca Corporation Method of making a charge-coupled device image sensor
JP2786307B2 (ja) * 1990-04-19 1998-08-13 三菱電機株式会社 電界効果トランジスタ及びその製造方法
JP3193845B2 (ja) * 1995-05-24 2001-07-30 シャープ株式会社 半導体装置及びその製造方法
JP3383154B2 (ja) * 1996-06-20 2003-03-04 株式会社東芝 半導体装置
JP3645390B2 (ja) * 1997-01-17 2005-05-11 株式会社東芝 半導体装置およびその製造方法
US6326667B1 (en) * 1999-09-09 2001-12-04 Kabushiki Kaisha Toshiba Semiconductor devices and methods for producing semiconductor devices
WO2003001671A2 (en) * 2001-06-21 2003-01-03 Amberwave Systems Corporation Improved enhancement of p-type metal-oxide-semiconductor field-effect transistors
US7335545B2 (en) * 2002-06-07 2008-02-26 Amberwave Systems Corporation Control of strain in device layers by prevention of relaxation
KR100544957B1 (ko) * 2003-09-23 2006-01-24 동부아남반도체 주식회사 시모스 이미지 센서의 제조방법
JP4892976B2 (ja) * 2004-01-08 2012-03-07 日本電気株式会社 Ｍｉｓ型電界効果トランジスタ
US8159048B2 (en) 2004-01-30 2012-04-17 Triquint Semiconductor, Inc. Bipolar junction transistor geometry
US7288443B2 (en) * 2004-06-29 2007-10-30 International Business Machines Corporation Structures and methods for manufacturing p-type MOSFET with graded embedded silicon-germanium source-drain and/or extension
US7138309B2 (en) * 2005-01-19 2006-11-21 Sharp Laboratories Of America, Inc. Integration of biaxial tensile strained NMOS and uniaxial compressive strained PMOS on the same wafer
US7585792B2 (en) * 2005-02-09 2009-09-08 S.O.I.Tec Silicon On Insulator Technologies Relaxation of a strained layer using a molten layer
US20080315317A1 (en) * 2007-06-22 2008-12-25 Chartered Semiconductor Manufacturing Ltd. Semiconductor system having complementary strained channels
JP2009152391A (ja) * 2007-12-20 2009-07-09 Fujitsu Microelectronics Ltd 半導体装置の製造方法及び半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060040503A1 (en) * 2004-08-17 2006-02-23 Sun-Jay Chang Process for fabricating a strained channel MOSFET device
US20060091490A1 (en) 2004-11-03 2006-05-04 Hung-Wei Chen Self-aligned gated p-i-n diode for ultra-fast switching
US20080124858A1 (en) * 2006-08-07 2008-05-29 Bich-Yen Nguyen Selective stress relaxation by amorphizing implant in strained silicon on insulator integrated circuit
US20080277734A1 (en) 2007-05-08 2008-11-13 Micron Technology, Inc. Implantation processes for straining transistor channels of semiconductor device structures and semiconductor devices with strained transistor channels

Also Published As

Publication number Publication date
US20120168818A1 (en) 2012-07-05
US8941092B2 (en) 2015-01-27
KR20120027548A (ko) 2012-03-21
JPWO2011030782A1 (ja) 2013-02-07
WO2011030782A1 (ja) 2011-03-17
JP5700563B2 (ja) 2015-04-15
TW201123273A (en) 2011-07-01
TWI520182B (zh) 2016-02-01

Similar Documents

Publication Publication Date Title
US8247285B2 (en) N-FET with a highly doped source/drain and strain booster
US6597016B1 (en) Semiconductor device and method for fabricating the same
KR101137155B1 (ko) 리트로그레이드 탄소 프로파일을 가지는 저결함 ｓｉ：ｃ 층
KR101605150B1 (ko) 스트레인 유도 합금 및 그레이드형 도펀트 프로파일을 포함하는 인 시츄 형성되는 드레인 및 소스 영역들
EP1820211B1 (en) Gate engineered fermi-fets with strained silicon channel and manufacturing method
US6740913B2 (en) MOS transistor using mechanical stress to control short channel effects
US7825003B2 (en) Method of doping field-effect-transistors (FETs) with reduced stress/strain relaxation and resulting FET devices
US20060151832A1 (en) Semiconductor transistor having a stressed channel
US20070235802A1 (en) Method to control source/drain stressor profiles for stress engineering
JPH08330587A (ja) 集積回路を製造するための方法、ならびにチャネル領域からおよびフィールド領域から隣接するソースおよびドレイン領域へのボロンの拡散および偏析を補充するための方法
KR20110046501A (ko) 향상된 보론 구속을 갖는, 임베드된 ｓｉ/ｇｅ 물질을 구비한 트랜지스터
US20060172511A1 (en) In situ formed halo region in a transistor device
US8361868B2 (en) Transistor with longitudinal strain in channel induced by buried stressor relaxed by implantation
TWI556320B (zh) 半導體設備製造中低的熱預算方案
Togo et al. Phosphorus doped SiC source drain and SiGe channel for scaled bulk FinFETs
US7867861B2 (en) Semiconductor device employing precipitates for increased channel stress
US5920103A (en) Asymmetrical transistor having a gate dielectric which is substantially resistant to hot carrier injection
US7691714B2 (en) Semiconductor device having a dislocation loop located within a boundary created by source/drain regions and a method of manufacture therefor
CN102468165B (zh) 晶体管及其制造方法
KR101297397B1 (ko) 반도체 소자구조의 형성 방법, 및 반도체 소자
US9059201B2 (en) Transistor with longitudinal strain in channel induced by buried stressor relaxed by implantation
O'Neill et al. SiGe virtual substrate N-channel heterojunction MOSFETs
KR100760912B1 (ko) 반도체 소자 및 그 제조 방법
JP2010219426A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee