KR101187400B1 - 반도체장치 - Google Patents

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Abstract

제조 시 이외에 데이터 추기(追記)가 가능하고, 재기입에 의한 위조를 방지할 수 있는 불휘발성 유기 메모리 및 이 유기 메모리를 가지는 반도체장치를 제공하는 것을 목적으로 한다. 본 발명은, 반도체장치가, 제1 방향으로 연장된 복수의 비트선과, 제1 방향과 수직인 제2 방향으로 연장된 복수의 워드선과, 비트선과 워드선의 교차부들 중 하나에 제공된 메모리 셀을 복수 가지는 메모리 셀 어레이와, 메모리 셀 내에 제공된 기억 소자를 포함하고, 기억 소자는 비트선과 유기 화합물층과 워드선을 포함하고, 유기 화합물층은 무기 화합물과 유기 화합물이 혼합된 층을 가지는 것을 특징으로 한다.
메모리 셀, 기억 소자, 유기 화합물층, 비트선, 워드선

Description

반도체장치{Semiconductor device}
본 발명은 유기 화합물을 포함하는 기억 회로 및 그러한 기억 회로를 가지는 반도체장치에 관한 것이다.
근년, 개개의 대상물에 ID(개체 식별 번호)를 부여함으로써, 그 대상물의 이력 등의 정보를 명확하게 하고, 생산?관리 등에 유용한 개체 인식 기술이 주목받고 있다. 그 중에서도, 비접촉으로 데이터의 송수신이 가능한 반도체장치의 개발이 진행되고 있다. 이와 같은 반도체장치로서 특히, 무선 칩(ID 태그(tag), IC 태그, IC 칩, RF(Radio Frequency) 태그, 무선 태그, 전자 태그, RFID(Radio Frequency Identification)로도 불림)이 기업, 시장 등에서 도입되기 시작하고 있다.
이미 실용화되고 있는 이들 반도체장치의 상당수는, Si 기판 등의 반도체 기판을 사용한 회로(IC(Integrated Circuit) 칩이라고도 불림)와 안테나를 가지고, 이 IC 칩은 기억 회로(메모리라고도 부름)와 제어 회로 등으로 구성되어 있다. 특히 많은 데이터를 기억할 수 있는 기억 회로를 구비함으로써, 보다 고기능이며 부가가치가 높은 반도체장치의 제공이 가능하게 된다. 또한, 이들 반도체장치는 저비용으로 제작하는 것이 요구되고 있고, 근년, 제어 회로와 기억 회로에 유기 화합 물을 사용한 유기 TFT나 유기 메모리의 개발이 활발히 행해지고 있다(문헌 1: 일본국 공개특허공고 2004-47791호 공보)
반도체장치에 제공되는 일반적인 기억 회로로서, DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), FeRAM(Ferroelectric Random Access Memory), 마스크 ROM(Read Only Memory), EPROM(Electrically Programmable Read Only Memory), EEPROM(Electrically Erasable and Programmale Read Only Memory), 플래시 메모리 등을 들 수 있다. 이들 중, 휘발성 기억 회로인 DRAM 및 SRAM의 경우에는, 전원을 오프하면 데이터가 소거되어 버리기 때문에, 전원을 온 할 때마다 데이터를 기입할 필요가 있다. FeRAM은 불휘발성 기억 회로이지만, 강유전체층을 포함하는 용량 소자를 사용하고 있기 때문에, 제작 공정의 수가 증가하게 된다. 마스크 ROM은 간단한 구조이지만, 제조 공정에서 데이터를 기입할 필요가 있어, 제조 후에 데이터를 추기(追記)할 수 없다. EPROM, EEPROM, 플래시 메모리는 불휘발성 기억 회로이지만, 2개의 게이트 전극을 가진 소자를 사용하고 있기 때문에, 제작 공정이 증가하게 된다.
한편, 유기 화합물을 사용한 기억 회로는, 한 쌍의 전극 사이에 유기 화합물을 제공하여 기억 소자부를 형성하는데, 유기 화합물층을 두껍게 형성한 경우, 전류가 흐르기 어려워져 구동 전압이 상승한다. 반대로, 구동 전압을 낮추기 위해 유기 화합물층을 얇게 형성한 경우, 전극간의 단락(短絡)이나 응력 인가에 의해 기억 회로가 물리적 손상되기 쉬워지고, 그 결과, 반도체장치의 신뢰성의 저하를 초래할 우려가 있다.
상기 문제를 감안하여, 본 발명은, 제조 시 이외에 데이터 추기가 가능하고, 재기입에 의한 위조를 방지할 수 있는 불휘발성 유기 메모리와 그러한 유기 메모리를 가지는 반도체장치를 제공하는 것을 목적으로 한다. 또한, 본 발명의 다른 목적은, 신뢰성이 높고 저렴한 반도체를 제공하는데 있다.
상기 목적을 달성하기 위해, 본 발명에서는 이하의 수단을 강구한다.
본 발명의 반도체장치는, 제1 방향으로 연장된 복수의 비트선; 제1 방향과 다른(예를 들어, 제1 방향에 수직인) 제2 방향으로 연장된 복수의 워드선; 비트선과 워드선과의 교차부에 제공된 메모리 셀을 복수 가지는 메모리 셀 어레이; 및 메모리 셀 내에 제공된 기억 소자를 포함하고, 기억 소자는 비트선과, 유기 화합물층과, 워드선을 포함하고, 적어도 비트선과 유기 화합물층이 서로 접하여 있고, 또한, 유기 화합물층과 워드선이 서로 접하여 있으며, 유기 화합물층은 무기 화합물과 유기 화합물이 혼합된 층을 가지고 있다.
본 발명의 반도체장치는, 제1 방향으로 연장된 복수의 비트선; 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선; 비트선과 워드선과의 교차부에 제공된 메모리 셀을 복수 가지는 메모리 셀 어레이; 및 메모리 셀 내에 제공된 기억 소자를 포함하고, 기억 소자는 비트선과, 유기 화합물층과, 워드선을 포함하고, 적어도 비트선과 유기 화합물층이 서로 접하여 있고, 또한, 유기 화합물층과 워드선이 서로 접하여 있으며, 유기 화합물층은 무기 화합물과 제1 유기 화합물이 혼합된 층과, 제2 유기 화합물을 함유하는 층을 가지는 적층 구조이다.
상기 구성에서, 안테나로서 기능하는 도전층이 제공될 수도 있다.
상기 구성에서, 안테나로서 기능하는 도전층이 비트선 또는 워드선과 동일 층에 제공될 수도 있다.
상기 구성에서, 비트선, 유기 화합물층, 및 워드선이 적층될 수도 있다.
상기 구성에서, 비트선과 워드선이 동일 평면에 배치될 수도 있고, 유기 화합물층이 비트선과 워드선 사이에 제공될 수도 있다.
본 발명의 반도체장치는, 제1 방향으로 연장된 복수의 비트선; 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선; 비트선과 워드선으로 둘러싸인 메모리 셀을 복수 가지는 메모리 셀 어레이를 포함하고, 각각의 메모리 셀은 트랜지스터와 그 트랜지스터에 전기적으로 접속된 기억 소자를 포함하고, 이 기억 소자는 제1 도전층과, 유기 화합물층과, 제2 도전층을 포함하고, 적어도 제1 도전층과 유기 화합물층이 서로 접하여 있고, 또한, 유기 화합물층과 제2 도전층이 서로 접하여 있으며, 유기 화합물층은 무기 화합물과 제1 유기 화합물이 혼합된 층을 가지고 있다.
본 발명의 반도체장치는, 제1 방향으로 연장된 복수의 비트선; 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선; 비트선과 워드선으로 둘러싸인 메모리 셀을 복수 가지는 메모리 셀 어레이를 포함하고, 각각의 메모리 셀은 트랜지스터와 그 트랜지스터에 전기적으로 접속된 기억 소자를 포함하고, 이 기억 소자는 제1 도전층과, 유기 화합물층과, 제2 도전층을 포함하고, 적어도 제1 도전층과 유기 화합물층이 서로 접하여 있고, 또한, 유기 화합물층과 제2 도전층이 서로 접하여 있으며, 유기 화합물층은 무기 화합물과 제1 유기 화합물이 혼합된 층과, 제2 유기 화합물을 함유하는 층을 가지는 적층 구조이다.
상기 구성에서, 안테나로서 기능하는 도전층이 제공될 수도 있다.
상기 구성에서, 안테나로서 기능하는 도전층이 제1 도전층 또는 제2 도전층과 동일 층에 제공될 수도 있다.
상기 구성에서, 제1 도전층, 유기 화합물층, 및 제2 도전층이 적층될 수도 있다.
상기 구성에서, 제1 도전층과 제2 도전층이 동일 평면에 배치될 수도 있고, 유기 화합물층이 제1 도전층과 제2 도전층 사이에 제공될 수도 있다.
상기 구성에서, 트랜지스터는 유기(有機) 트랜지스터일 수도 있다.
상기 구성에서, 트랜지스터는 유리 기판 또는 가요성 기판 위에 제공될 수도 있다.
상기 구성에서, 무기 화합물은 금속 산화막 또는 금속 질화막일 수도 있다.
상기 구성에서, 유기 화합물은 전자 수송 재료 또는 정공 수송 재료로 형성될 수도 있다.
본 발명의 반도체장치 제작방법은, 기판 위에, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터를 형성하는 공정; 제1 트랜지스터에 전기적으로 접속되는 제1 도전층과, 제2 트랜지스터에 전기적으로 접속되는 제2 도전층을 형성하는 공정; 제1 도전층 및 제2 도전층의 단부를 덮도록 절연층을 선택적으로 형성하는 공정; 제1 도전층에 전기적으로 접속하도록 안테나로서 기능하는 도전층을 형성하는 공정; 안테나로서 기능하는 도전층을 형성한 후에 제2 도전층을 덮도록 유기 화합물층을 형성하는 공정; 및 유기 화합물층을 덮도록 제3 도전층을 형성하는 공정을 포함한다.
상기 방법에서, 안테나로서 기능하는 도전층은 스크린 인쇄법 또는 액적 토출법에 의해 제공되는 도전성 페이스트를 가열함으로써 형성될 수 있다.
본 발명의 반도체장치 제작방법은, 기판 위에, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터를 형성하는 공정; 제1 트랜지스터에 전기적으로 접속되는, 안테나로서 기능하는 제1 도전층과, 제2 트랜지스터에 전기적으로 접속되는 제2 도전층을 형성하는 공정; 제1 도전층 및 제2 도전층의 단부를 덮도록 절연층을 선택적으로 형성하는 공정; 제2 도전층을 덮도록 유기 화합물층을 형성하는 공정; 및 유기 화합물층을 덮도록 제3 도전층을 형성하는 공정을 포함한다.
상기 방법에서, 안테나로서 기능하는 제1 도전층과, 제2 도전층은 스퍼터링법 또는 CVD법에 의해 형성될 수 있다.
상기 방법에서, 유기 화합물층은 무기 화합물과 유기 화합물이 혼합된 층으로 형성될 수도 있다.
또한, 유기 화합물층에서의 무기 화합물과 유기 화합물을 혼합하여 형성된 층의 구체적인 예로서, 금속 산화물 또는 금속 질화물과 유기 화합물을 혼합하여 형성된 층을 들 수 있다. 이 밖에도, 금속 산화물 또는 금속 질화물과 유기 화합물을 혼합하여 형성된 층과, 유기 화합물로 된 층과의 적층 구조로 유기 화합물층을 형성할 수도 있다. 또한, 유기 화합물은 전자 수송 재료 또는 정공 수송 재료일 수도 있다. 이 밖에도, 캐리어를 수송할 수 있는 재료라면 어떠한 것이라도 사용할 수 있다.
본 발명에 의하면, 칩 제조시 이외에 데이터 기입(추기)이 가능하고, 재기입에 의한 위조를 방지할 수 있는 반도체장치가 제공될 수 있다. 또한, 기억 소자부에 포함되는 유기 화합물층에 유기 화합물과 무기 화합물을 혼합한 층을 부가함으로써, 데이터의 기입이나 판독 시의 구동 전압의 증가를 수반하지 않고 층을 두껍게 형성할 수 있기 때문에, 신뢰성이 높은 반도체장치가 제공될 수 있다. 또한, 본 발명에 의하면, 미세한 구조를 가진 기억 회로를 가지는 반도체장치를 저렴하게 제작하는 것이 가능하게 된다.
도 1(A)～도 1(C)는 본 발명의 반도체장치 및 그의 구동방법의 일례를 설명하는 도면.
도 2(A)～도 2(E)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
도 3(A) 및 도 3(B)는 본 발명의 반도체장치에 레이저에 의해 데이터를 기입하는 예를 설명하는 도면.
도 4(A)～도 4(C)는 본 발명의 반도체장치 및 그의 구동방법의 일례를 설명하는 도면.
도 5(A)～도 5(C)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
도 6(A) 및 도 6(B)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
도 7(A) 및 도 7(B)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
도 8(A)～도 8(C)는 본 발명의 반도체장치의 사용 형태를 설명하는 도면.
도 9는 본 발명의 반도체장치의 사용 형태를 설명하는 도면.
도 10(A)～도 10(H)는 본 발명의 반도체장치의 사용 형태를 설명하는 도면.
도 11(A)～도 11(C)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
도 12(A)～도 12(C)는 본 발명의 반도체장치 제작공정을 설명하는 도면.
도 13(A) 및 도 13(B)는 본 발명의 반도체장치 제작공정을 설명하는 도면.
도 14(A) 및 도 14(B)는 본 발명의 반도체장치 제작공정을 설명하는 도면.
도 15(A) 및 도 15(B)는 본 발명의 반도체장치 제작공정을 설명하는 도면.
도 16은 본 발명의 반도체장치 제작공정을 설명하는 도면.
도 17은 본 발명의 반도체장치에서의 기억 소자의 I-V 특성의 측정도.
도 18(A) 및 도 18(B)는 본 발명의 반도체장치에 기억된 데이터의 판독을 설명하는 도면.
도 19(A) 및 도 19(B)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
도 20(A)～도 20(C)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
도 21(A) 및 도 21(B)는 본 발명의 반도체장치의 구성예를 설명하는 도면.
본 발명의 실시형태 및 실시예에 대하여 도면을 사용하여 이하에 설명한다. 그러나, 본 발명은 이하의 설명에 한정되지 않고, 본 발명의 취지 및 그 범위로부터 벗어남이 없이 그의 형태 및 상세한 것을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해된다. 따라서, 본 발명은 이하에 나타내는 실시형태 및 실시 예의 기재 내용에 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 본 발명의 구성에서, 같은 것을 가리키는 부호는 다른 도면 간에 공통하여 사용하는 경우가 있다.
[실시형태 1]
본 실시형태에서는, 반도체장치의 구성, 특히, 유기 화합물을 함유하는 층(이하, 유기 화합물층이라고도 표기함)이 한 쌍의 도전층 사이에 형성된 구조(이하에서는, 이 구조를 가지는 부분을 "유기 메모리 소자"라고도 기재함)의 일 예에 대하여 도면을 참조하여 설명한다.
도 1(A)는 유기 화합물층을 포함하는 기억 회로(이하, 유기 메모리라고도 기재함)의 일 구성예를 나타낸다. 이 기억 회로는, 유기 메모리 소자를 포함하는 메모리 셀(21)이 매트릭스 형상으로 배치된 메모리 셀 어레이(22); 열(列) 디코더(26a)와 판독 회로(26b)와 셀렉터(26c)를 포함하는 비트선 구동회로(26); 행(行) 디코더(24a)와 레벨 시프터(24b)를 포함하는 워드선 구동회로(24); 기입 회로를 포함하고 외부와의 교신을 행하는 인터페이스(23)를 포함하고 있다. 또한, 여기서 나타내는 기억 회로(16)의 구성은 어디까지나 일례이고, 센스 증폭기, 출력 회로, 버퍼 등의 다른 회로를 가지고 있어도 좋고, 기입 회로를 비트선 구동회로에 제공하여도 좋다.
메모리 셀(21)은, 비트선(Bx)(1≤x≤m)을 구성하는 제1 도전층과, 유기 화합물층과, 워드선(Wy)(1≤y≤n)을 구성하는 제2 도전층과의 적층 구조를 가지는 유기 메모리 소자를 포함한다. 유기 화합물층은 제1 도전층과 제2 도전층 사이에서 단 층 구조 또는 적층 구조를 가질 수 있다.
도 2(A)～도 2(E)는 메모리 셀 어레이(22)의 상면 구조와 단면 구조의 일례를 나타낸다. 도 2(A)는 메모리 셀 어레이(22)의 상면 구조를 나타내고, 도 2(B)는 도 2(A)의 A-B선에서의 단면 구조를 나타내고, 도 2(D)는 도 2(A)의 C-D선에서의 단면 구조를 나타내고 있다.
메모리 셀 어레이(22)는, 절연 표면을 가지는 기판(30) 위에, 제1 방향으로 연장된 제1 도전층(27)과, 제1 도전층(27)을 덮는 유기 화합물층(29)과, 제1 방향과 다른 제2 방향(예를 들어, 수직인 방향)으로 연장된 제2 도전층(28)을 가지고 있다. 또한, 메모리 셀(21)은 제1 도전층(27)과 제2 도전층(28)과의 교차부에 제공되어 있다. 또한, 제1 도전층(27)과 유기 화합물층(29)과 제2 도전층(28)과의 적층 구조에 의해 유기 메모리 소자(80)가 형성된다. 여기서는, 보호막으로서 기능하는 절연층(34)을 제2 도전층(28)을 덮도록 형성한다(도 2(B)).
또한, 인접하는 각각의 메모리 셀 사이에서 횡 방향으로의 전계의 영향이 우려되는 경우에는, 각 메모리 셀에 제공된 유기 화합물층을 분리하기 위해, 각 메모리 셀 사이에 절연층(33)을 형성하여도 좋다(도 2(C)). 즉, 각 메모리 셀에 유기 화합물층을 선택적으로 제공하여도 좋다.
또한, 제1 도전층(27)을 덮는 유기 화합물층(29)을 제공하는데 있어서는, 제1 도전층(27)들 사이의 단차에 의해 생기는 유기 화합물층(29)의 단절(斷切)이나 각 메모리 셀 간에 있어서의 횡 방향으로의 전계의 영향을 방지하기 위해, 제1 도전층(27)들 사이에 절연층(37)을 형성하여도 좋다(도 2(D)). 또한, 절연층(37)은 테이퍼 형상으로 형성되는 것이 바람직하다. 그 후, 제1 도전층(27) 및 절연층(37)을 덮도록 유기 화합물층(29)을 형성한다.
상기 구성에서, 기판(30)으로서는, 유리 기판이나 가요성 기판 외에, 석영 기판, 실리콘 기판, 금속 기판, 스테인리스 강 기판 등을 사용할 수 있다. 가요성 기판이란, 구부릴 수가 있는 기판을 말하는 것으로, 예를 들어, 폴리카보네이트, 폴리아릴레이트, 폴리에테르 술폰 등으로 형성된 플라스틱 기판 등을 들 수 있다. 또한, 그 밖에도, Si 기판 등의 반도체 기판 위에 형성된 전계효과 트랜지스터(FET)의 상방이나, 유리 기판 등의 기판 위에 형성된 박막트랜지스터(TFT)의 상방에 메모리 셀 어레이(22)를 형성할 수 있다.
또한, 제1 도전층(27)과 제2 도전층(28)은 금(Au), 은(Ag), 백금(Pt), 니켈(Ni), 텅스텐(W), 크롬(Cr), 몰리브덴(Mo), 철(Fe), 코발트(Co), 구리(Cu), 팔라듐(Pd), 탄소(C), 알루미늄(Al), 망간(Mn), 티탄(Ti), 탄탈(Ta) 등으로부터 선택된 원소 또는 이 원소를 복수 함유하는 합금으로 이루어지는 단층 또는 적층 구조를 가질 수도 있다. 상기 원소를 복수 함유한 합금으로서는, 예를 들어, Al과 Ti와 C를 함유한 합금, Al과 Ni을 함유한 합금, Al과 C를 함유한 합금, Al과 Ni와 C를 함유한 합금 또는 Al과 Mo를 함유한 합금 등을 사용할 수 있다.
제1 도전층(27) 및 제2 도전층(28)은, 증착법, 스퍼터링법, CVD법, 인쇄법 또는 액적 토출법을 사용하여 형성될 수 있다. 여기서는, 이들 중 어느 하나의 방법을 사용하여 제1 도전층(27) 및 제2 도전층(28)을 형성할 수 있다. 또는, 제1 도전층(27)과 제2 도전층(28)은 다른 방법을 사용하여 형성하여도 좋다. 또한, 액 적 토출법은, 도전성, 절연성 또는 반도체성을 가지는 재료를 함유한 조성물의 액적(도트라고도 함)을 선택적으로 토출(분사)하여, 임의의 장소에 도전체, 절연체 또는 반도체를 형성하는 방법이며, 그 방식에 따라서는 잉크젯법이라고도 불리고 있다.
본 실시형태에서, 유기 메모리에의 데이터의 기입은 전기적 작용 또는 광학적 작용에 의해 행해진다. 광학적 작용에 의해 데이터 기입을 행하는 경우, 제1 도전층(27)과 제2 도전층(28) 중 어느 하나 또는 양쪽 모두가 투광성을 가지도록 형성된다. 투광성을 가지는 도전층은 투명한 도전성 재료를 사용하여 형성되거나, 또는, 투명한 도전성 재료가 아니어도 광을 투과할 수 있는 두께로 형성할 수 있다. 투명한 도전성 재료로서는, 산화 인듐 주석(ITO), 산화 아연(ZnO), 산화 인듐 아연(IZ0), 갈륨을 첨가한 산화 아연(GZO), 그 외의 투광성 산화물 도전 재료를 사용하는 것이 가능하다. ITO 및 산화 규소를 함유하는 산화 인듐 주석이나, 산화 규소를 함유하는 산화 인듐에 2～20%의 산화 아연(ZnO)을 혼합한 것을 사용하여도 좋다.
유기 화합물층(29)은 유기 화합물과 무기 화합물을 혼합하여 이루어지는 층을 가지고 있다. 유기 화합물층(29)은 유기 화합물과 무기 화합물과의 혼합층을 단층으로 형성하여도 좋고, 복수의 층을 적층시켜 형성하여도 좋다. 또한, 유기 화합물과 무기 화합물과의 혼합층과 다른 유기 화합물로 이루어지는 층을 적층시켜 형성하여도 좋다. 이 경우, 이 혼합층에 함유되는 유기 화합물 재료는 다른 유기 화합물로 이루어지는 층에 함유되는 유기 화합물 재료와 같은 것을 사용하여도 좋고, 다른 것을 사용하여도 좋다.
무기 화합물로서는, 유기 화합물로부터 전자를 받기 쉬운 무기 화합물 재료 또는 유기 화합물에 전자를 주기 쉬운 무기 화합물 재료라면 어느 것이라도 좋고, 다양한 금속 산화물, 금속 질화물 또는 금속 산화질화물을 사용할 수 있다.
전자를 받기 쉬운 무기 화합물 재료로서는, 주기표 4족 내지 12족 중 어느 하나에 속하는 천이 금속의 금속 산화물, 금속 질화물 또는 금속 산화질화물을 사용할 수 있다. 구체적으로는, 티탄 산화물(TiOx), 지르코늄 산화물(ZrOx), 바나듐 산화물(VOx), 몰리브덴 산화물(MoOx), 텅스텐 산화물(WOx), 탄탈 산화물(TaOx), 하프늄 산화물(HfOx), 니오브 산화물(NbOx), 코발트 산화물(CoOx), 레늄 산화물(ReOx), 루테늄 산화물(RuOx), 아연 산화물(ZnO), 니켈 산화물(NiOx), 구리 산화물(CuOx) 등을 사용할 수 있다. 또한, 여기서는 구체적인 예로서 산화물을 예로 들었지만, 물론 이들의 질화물이나 산화질화물을 사용하여도 좋다.
전자를 주기 쉬운 무기 화합물 재료로서는, 알칼리 금속 산화물, 알칼리토류 금속 산화물, 희토류 금속 산화물, 알칼리 금속 질화물, 알칼리토류 금속 질화물, 희토류 금속 질화물을 사용할 수 있다. 구체적으로는, 리튬 산화물(LiOx), 스트론튬 산화물(SrOx), 바륨 산화물(BaOx), 에르븀 산화물(ErOx), 나트륨 산화물(NaOx), 리튬 질화물(LiNx), 마그네슘 질화물(MgNx), 칼슘 질화물(CaNx), 이트륨 질화물(YNx), 랜탄 질화물(LaNx) 등을 사용할 수 있다.
또한, 상기 재료 외에도, 무기 화합물로서, 알루미늄 산화물(AlOx), 갈륨 산화물(GaOx), 규소 산화물(Si0x), 게르마늄 산화물(GeOx), 인듐 주석 산화물(ITO) 등을 사용하여도 좋다.
유기 화합물로서는, 정공 수송성이 높은 유기 화합물 재료나 전자 수송성이 높은 유기 화합물 재료를 사용하는 것이 바람직하다.
정공 수송성이 높은 유기 화합물 재료로서는, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-비페닐(약칭 : α-NPD)이나 4,4'-비스[N-(3-메틸페닐)-N-페닐-아미노]-비페닐(약칭 : TPD)이나 4,4'4''-트리스(N,N-디페닐-아미노)-트리페닐아민(약칭 : TDATA), 4,4',4''-트리스[N-(3-메틸페닐)-N-페닐-아미노]-트리페닐아민(약칭 : MTDATA), 또는 4,4'-비스(N-(4-(N,N-디-m-톨릴아미노)페닐)-N-페닐아미노)비페닐(약칭 : DNTPD) 등의 방향족 아민계(즉, 벤젠환-질소의 결합을 가짐)의 화합물이나, 프탈로시아닌(약칭 : H2Pc), 구리 프탈로시아닌(약칭 : CuPc), 또는 바나딜 프탈로시아닌(약칭 : VOPc) 등의 프탈로시아닌 화합물을 사용할 수 있다. 여기에 언급한 물질은, 주로 10-6 ㎠/Vs 이상의 정공 이동도를 가지는 물질이다. 그러나, 전자 수송성보다 정공 수송성이 높은 물질이라면, 상기한 물질 이외의 것을 사용하여도 좋다. 또한, 유기 화합물과 무기 화합물과의 혼합층을 형성하는 경우에는, 정공 수송성이 높은 유기 화합물 재료와 전자를 받기 쉬운 무기 화합물 재료를 혼합하는 것이 바람직하다. 이러한 구성으로 함으로써, 본래 내재적인 캐리어를 거의 갖지 않는 유기 화합물에 많은 정공 캐리어가 발생하여, 극히 우수한 정공 주입성/수송성을 나타낸다. 그 결과, 유기 화합물층은 우수한 도전성을 가질 수 있다.
전자 수송성이 높은 유기 화합물 재료로서는, 트리스(8-퀴놀리놀라토)알루미 늄(약칭 :Alq3), 트리스(4-메틸-8-퀴놀리놀라토)알루미늄(약칭 : Almq3), 비스(10-하이드록시벤조[h]-퀴놀리나토)베릴륨(약칭 : BeBq2), 비스(2-메틸-8-퀴놀리놀라토)-4-페닐페놀라토-알루미늄(약칭 : BAlq) 등, 퀴놀린 골격 또는 벤조퀴놀린 골격을 가지는 금속 착체 등으로 된 재료를 사용할 수 있다. 또한, 이 외에, 비스[2-(2-하이드록시페닐)벤조옥사졸레이트]아연(약칭 : Zn(BOX)2), 비스[2-(2-하이드록시페닐)벤조티아졸레이트]아연(약칭 : Zn(BTZ)2) 등의, 옥사졸계 또는 티아졸계 배위자를 가지는 금속 착체 등의 재료도 사용할 수 있다. 또한, 금속 착체 이외에도, 2-(4-비페니릴)-5-(4-tert-부틸페닐)-1,3,4-옥사디아졸(약칭 : PBD), 1,3-비스[5-(p-tert-부틸페닐)-1,3,4-옥사디아졸-2-일]벤젠(약칭 : OXD-7), 3-(4-tert-부틸페닐)-4-페닐-5-(4-비페닐릴)-1,2,4-트리아졸(약칭 : TAZ), 3-(4-tert-부틸페닐)-4-(4-에틸페닐)-5-(4-비페닐릴)-1,2,4-트리아졸(약칭 : p-EtTAZ), 바소페난트롤린(약칭 : BPhen), 바소큐프로인(약칭 : BCP) 등을 사용할 수 있다. 여기에 언급한 물질은, 주로 10-6 ㎠/Vs 이상의 전자 이동도를 가지는 물질이다. 그러나, 정공 수송성보다 전자 수송성이 높은 물질이라면, 상기한 물질 이외의 것을 사용하여도 좋다. 또한, 유기 화합물과 무기 화합물과의 혼합층을 형성하는 경우에는, 전자 수송성이 높은 유기 화합물 재료와 전자를 주기 쉬운 무기 화합물 재료를 혼합하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 캐리어를 거의 갖지 않는 유기 화합물에 많은 전자 캐리어가 발생하여, 극히 뛰어난 전자 주입성/수송성을 나타낸 다. 그 결과, 유기 화합물층은 뛰어난 도전성을 가질 수 있다.
또한, 유기 화합물층(29)이 금속 산화물 또는 금속 질화물 중에서 선택된 화합물과 정공 수송성이 높은 화합물로 형성되는 경우, 입체 장해(steric hindrance)가 큰(평면 구조가 아니라, 공간적인 확대를 가지는 구조를 가지는) 화합물을 첨가하여도 좋다. 입체 장해가 큰 화합물로서는, 5,6,11,12-테트라페닐테트라센(약칭 : 루브렌)이 바람직하다. 이것 이외에, 헥사페닐벤젠, t-부틸페릴렌, 9,10-디(페닐)안트라센, 쿠마린 545T 등도 사용할 수 있다. 이 외에, 덴드리머 등도 유효하다.
또한, 유기 화합물층(29)이 금속 산화물 또는 금속 질화물 중에서 선택된 화합물과 전자 수송성이 높은 화합물로 형성되는 경우, 이 전자 수송성이 높은 물질에 한층 더 전자를 공여할 수 있는 전자 공여 재료로서, 리튬(Li), 세슘(Cs) 등의 알칼리 금속, 마그네슘(Mg), 칼슘(Ca), 스트론튬(Sr) 등의 알칼리토류 금속, 에르븀, 이테르븀 등의 희토류 금속, 또는 그들의 산화물이나 할로겐화물 등의 화합물 등을 첨가하여도 좋다.
유기 화합물층(29)은 증착법, 전자빔 증착법, 스퍼터링법 등을 사용하여 형성될 수 있다. 또한, 유기 화합물과 무기 화합물을 함유하는 혼합층은 각각의 재료를 동시에 성막함으로써 형성될 수 있고, 예를 들어, 저항 가열 증착에 의한 공증착법, 전자빔 증착에 의한 공증착법, 저항 가열 증착과 전자빔 증착에 의한 공증착법, 저항 가열 증착과 스퍼터링에 의한 성막, 전자빔 증착과 스퍼터링에 의한 성막 등, 동종 또는 이종 방법을 조합하여 형성할 수 있다. 또한, 3 종류 이상의 재 료를 함유하는 층을 형성하는 경우도 마찬가지로 상기 방법들을 조합하여 행할 수 있다.
또한, 다른 형성 방법으로서, 스핀 코팅법, 졸-겔(sol-gel)법, 인쇄법 또는 액적 토출법 등을 사용하여도 좋고, 상기 방법과 이들을 조합하여 유기 화합물층(29)을 형성하여도 좋다. 유기 화합물층(29)이 복수의 층으로 형성되는 경우, 예를 들어, 유기 화합물과 무기 화합물과의 혼합층과, 유기 화합물로 이루어지는 층과의 적층 구조로 형성되는 경우에는, 각층마다 다른 성막 방법을 사용하여 형성하여도 상관없다.
이와 같이, 유기 화합물층(29)에 유기 화합물과 무기 화합물과의 혼합층을 형성함으로써, 유기 화합물층(29)을 두껍게 형성한 경우에도 저항의 증가를 억제 할 수 있다. 따라서, 데이터 기입 또는 판독 시의 구동 전압의 증가를 수반하지 않고, 한 쌍의 도전층 사이에 끼워진 유기 화합물층을 두껍게 형성하여 도전층들 사이의 거리를 크게 할 수 있다. 그 결과, 유기 메모리 소자에서의 도전층 간의 단락이나, 외력에 의한 메모리 셀의 손상을 방지하여, 유기 메모리를 포함하는 반도체장치의 신뢰성을 향상시킬 수 있다.
또한, 상기 구성과는 다른 구성으로서, 제1 도전층(27)과 유기 화합물층(29) 사이 또는 제2 도전층(28)과 유기 화합물층(29) 사이에, 정류성을 가지는 소자를 제공하여도 좋다(도 2(E)). 정류성을 가지는 소자는 대표적으로는, 단락키(Schottky) 다이오드, PN 접합을 가지는 다이오드, PIN 접합을 가지는 다이오드, 또는 게이트 전극과 드레인 전극을 접속한 트랜지스터이다. 물론, 다른 구성의 다 이오드라도 상관없다. 여기서는, 제1 도전층과 유기 화합물층 사이에, 반도체층(44, 45)을 포함하는 PN 접합 다이오드를 제공한 경우를 나타낸다. 반도체층(44, 45) 중 하나는 N형 반도체이고, 다른 하나는 P형 반도체이다. 이와 같이, 정류 작용을 가지는 소자를 제공함으로써, 메모리 셀의 선택성과 판독 및 기입 동작의 마진을 향상시킬 수 있다.
또한, 도 2(A)～도 2(E)에는 기판(30) 위에 유기 메모리 소자를 복수 포함한 기억 소자부를 형성하는 예를 나타냈지만, 이것에 한정되지 않고, 기판(30) 위에 박막트랜지스터(79)(TFT)를 형성하고 그 위에 복수의 유기 메모리 소자를 포함하는 기억 소자부(77)를 형성하여도 좋고(도 19(A)), 또는 기판(30)으로서 Si 기판 등의 반도체 기판이나 SOI 기판을 사용하여 이 기판 위에 전계효과 트랜지스터(78)(FET)를 형성하고, 그 위에 기억 소자부(77)을 형성하여도 좋다(도 19(B)). 또한, 여기서는, 기억 소자부(77)를 박막트랜지스터(79) 또는 전계효과 트랜지스터(78) 위에 형성하는 예를 나타냈지만, 기억 소자부(77)와 박막트랜지스터(79) 또는 전계효과 트랜지스터(78)를 서로 부착시켜 형성하여도 좋다. 이 경우, 기억 소자부(77)와 박막트랜지스터(79) 또는 전계효과 트랜지스터(78)는 다른 공정으로 제작되고, 그 후, 도전성 필름 등을 사용하여 서로 부착함으로써 형성될 수 있다. 또한, 박막트랜지스터(79) 또는 전계효과 트랜지스터(78)의 구성은 공지의 것이라면 어떠한 구성을 사용하여도 좋다.
다음에, 유기 메모리에 데이터를 기입하는 동작에 대하여 설명한다. 데이터 기입은 광학적 작용 또는 전기적 작용에 의해 행하는데, 먼저, 전기적 작용에 의해 데이터 기입을 행하는 경우에 대하여 설명한다(도 1(A)). 또한, 기입은 메모리 셀의 전기 특성을 변화시킴으로써 행하는데, 여기서는, 메모리 셀의 초기 상태(전기적 작용을 가하지 않은 상태)를 데이터 "0", 전기 특성을 변화시킨 상태를 데이터 "1"로 한다.
메모리 셀(21)에 데이터 "1"을 기입하는 경우, 먼저, 인터페이스(23)를 통하여 행(行) 디코더(24a), 열(列) 디코더(26a) 및 셀렉터(26c)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 행 디코더(24a)에 의해, 메모리 셀(21)에 접속된 워드선(W3)에 소정의 전압(V2)을 인가한다. 또한, 열 디코더(26a)와 셀렉터(26c)에 의해, 메모리 셀(21)에 접속된 비트선(B3)을 판독 회로(26b)에 접속한다. 그리고, 판독 회로(26b)로부터 비트선(B3)에 기입 전압(V1)을 출력한다. 이렇게 하여, 이 메모리 셀(21)에 포함되는 제1 도전층과 제2 도전층 사이에는 전위 Vw = V1-V2를 인가한다. 전위(Vw)를 적절히 선택함으로써, 이들 도전층 사이에 제공된 유기 화합물층(29)을 물리적 또는 전기적으로 변화시켜, 데이터 "1"의 기입을 행한다. 구체적으로는, 판독 동작 전압에서, 데이터 "1"의 상태에서의 제1 도전층과 제2 도전층 사이의 전기 저항이 데이터 "0"의 상태에서와 비교하여 대폭 작아지도록 변경될 수 있다. 예를 들어, (V1, V2) = (O V, 5～15 V) 또는 (3～5 V, -12～-2 V)의 범위에서 전압을 적절히 선택하면 좋다. 전위(Vw)는 5～15 V, 또는 -5～-15 V로 하면 좋다. 또한, 이 경우, 유기 화합물층을 끼우고 제공된 한 쌍의 도전층 사이의 거리가 변화하는 경우가 있다.
또한, 선택되지 않은 워드선 및 선택되지 않은 비트선은, 이들에 접속되는 메모리 셀에 데이터 "1"이 기입되지 않도록 제어된다. 예를 들어, 비선택 워드선 및 비선택 비트선을 부유 상태로 하면 좋다. 메모리 셀에 포함되는 제1 도전층과 제2 도전층 사이는, 다이오드 특성과 같은 선택성을 확보할 수 있는 특성을 가질 필요가 있다.
한편, 메모리 셀(21)에 데이터 "0"을 기입하는 경우에는, 메모리 셀(21)에는 전기적 작용을 가하지 않는 것이 필요하다. 회로 동작에서는, 예를 들어, 데이터 "1"을 기입하는 경우와 마찬가지로, 행 디코더(24a), 열 디코더(26a) 및 셀렉터(26c)에 의해 메모리 셀(21)을 선택하지만, 판독 회로(26b)로부터 비트선(B3)에의 출력 전위를, 선택된 워드선(W3)의 전위 또는 비선택 워드선의 전위와 동일한 정도로 하고, 메모리 셀(21)에 포함되는 제1 도전층과 제2 도전층 사이에, 메모리 셀(21)의 전기 특성을 변화시키지 않는 정도의 전압(예를 들어, -5～5 V)을 인가하면 좋다.
다음에, 광학적 작용에 의해 데이터를 기입하는 경우에 대하여 설명한다(도 3(A) 및 도 3(B)).
도 3(A)에 도시된 바와 같이, 광학적 작용을 가하여 데이터를 기입하는 경우, 투광성을 가지는 도전층(여기서는 제2 도전층(28)으로 함)측으로부터, 유기 메모리 소자에 포함된 유기 화합물층(29)에 레이저광을 조사한다. 여기서는, 소망의 부분의 유기 메모리 소자에 포함된 유기 화합물층(29)에 선택적으로 레이저광을 조사하여 이 유기 화합물층(29)을 파괴한다. 파괴된 유기 화합물층은 탄화하여 절연화하기 때문에, 제1 도전층과 제2 도전층 사이의 전기 저항이, 파괴되지 않은 다른 유기 메모리 소자의 저항과 비교하여 대폭으로 커지게 된다. 이와 같이, 유기 화합물층(29)을 끼우고 제공된 2개의 도전층 사이의 전기 저항이 레이저광의 조사에 의해 변화하는 현상을 이용하여 데이터 기입을 행한다. 예를 들어, 레이저광을 조사하지 않은 유기 화합물층을 포함하는 유기 메모리 소자를 "0"의 데이터로 하는 경우, "1"의 데이터를 기입할 때는, 소망의 부분의 유기 메모리 소자에 포함된 유기 화합물층에 선택적으로 레이저광을 조사하여 파괴함으로써 전기 저항을 크게 한다.
레이저광을 조사하는 경우, 유기 메모리 소자의 전기 저항의 변화는 메모리 셀(21)의 크기에 좌우되지만, ㎛ 또는 nm 사이즈의 직경으로 집광시킨 레이저광의 조사에 의해 실현된다. 예를 들어, 직경이 1 ㎛의 레이저 빔이 10 m/sec의 선속도로 통과할 때, 하나의 메모리 셀(21)에 포함된 유기 메모리 소자에 레이저광이 조사되는 시간은 100 nsec가 된다. 100 nsec라는 짧은 시간 내에 상(相)을 변화시키기 위해서는, 레이저 파워는 10 mW, 파워 밀도는 10 kW/㎟으로 하면 좋다. 또한, 레이저광을 유기 메모리 소자에 선택적으로 조사하는 경우는, 펄스 레이저 조사 장치를 사용하는 것이 바람직하다.
여기서, 레이저 조사 장치의 일례에 대하여 도 3(B)를 사용하여 설명한다. 레이저 조사 장치(1001)는, 레이저광을 조사할 때의 각종 제어를 행하는 컴퓨터(1002)(이하, PC(1002)로 나타냄)와, 레이저광을 출력하는 레이저 발진기(1003)와, 레이저 발진기(1003)의 전원(1004)과, 레이저광을 감쇠시키기 위한 광학계(ND 필터)(1005)와, 레이저광의 강도를 변조하기 위한 음향 광학 변조기(Acousto-Optic Modulator : AOM)(1006)와, 레이저광의 단면을 축소하기 위한 렌즈 및 광로를 변경하기 위한 미러 등을 포함하는 광학계(1007)와, X축 스테이지 및 Y축 스테이지를 가지는 이동 기구(1009)와, PC로부터 출력되는 제어 데이터를 디지털-아날로그 변환하는 D/A 변환기(1010)와, D/A 변환기로부터 출력되는 아날로그 전압에 따라 음향 광학 변조기(1006)를 제어하는 드라이버(1011)와, 이동 기구(1009)를 구동하기 위한 구동 신호를 출력하는 드라이버(1012)와, 피조사물 상에 레이저광의 초점을 맞추기 위한 오토포커싱 기구(1013)를 구비하고 있다.
레이저 발진기(1003)로서는, 자외광, 가시광, 또는 적외광을 발진하는 것이 가능한 레이저 발진기를 사용할 수 있다. 레이저 발진기로서는, KrF, ArF, XeCl, Xe 등의 엑시머 레이저 발진기, He, He-Cd, Ar, He-Ne, HF 등의 기체 레이저 발진기, YAG, GdVO4, YVO4, YLF, YAlO3 등의 결정에 Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm을 도핑한 결정을 사용한 고체 레이저 발진기, GaN, GaAs, GaAlAs, InGaAsP 등을 사용한 반도체 레이저 발진기를 사용할 수 있다. 또한, 고체 레이저 발진기에 있어서는, 기본파나 제2 고조파 내지 제5 고조파를 적용하는 것이 바람직하다.
다음에, 레이저 조사 장치를 사용한 조사 방법에 대하여 도 3(A)를 참조하여 설명한다. 유기 화합물층(29)이 형성된 기판(30)이 이동 기구(1009)에 장착되면, PC(1002)는 카메라(도시되지 않음)에 의해, 레이저광을 조사할 유기 화합물층(29)의 위치를 검출한다. 다음에, PC(1002)는 검출한 위치 데이터에 기초하여 이동 기구(1009)를 이동시키기 위한 이동 데이터를 생성한다.
이 후, PC(1002)가 드라이버(1011)를 통하여 음향 광학 변조기(1006)의 출력광량을 제어함으로써, 레이저 발진기(1003)로부터 출력된 레이저광을 광학계(1005)에 의해 감쇠시킨 다음, 음향 광학 변조기(1006)에 의해 소정의 광량이 되도록 광량을 제어한다. 한편, 음향 광학 변조기(1006)로부터 출력된 레이저광의 광로 및 빔 스폿 형상이 광학계(1007)에 의해 변화되고, 그 레이저광이 렌즈에 의해 집광된 후, 기판(30)에 조사된다.
이 때, PC(1002)가 생성한 이동 데이터에 따라, 이동 기구(1009)를 X 방향 및 Y 방향으로 이동 제어한다. 이 결과, 소정의 장소에 레이저광이 조사되고, 레이더광의 광 에너지 밀도가 열 에너지에 변환되어, 기판(30) 위에 형성된 유기 화합물층에 선택적으로 레이저광을 조사할 수 있다. 또한, 여기서는 이동 기구(1009)를 이동시켜 레이저광 조사를 행하는 예를 나타내고 있지만, 광학계(1007)를 조정함으로써 레이저광을 X 방향 및 Y 방향으로 이동시켜도 좋다.
다음에, 유기 메모리로부터 데이터를 판독하는 동작에 대하여 설명한다(도 1(A)～도 1(C)). 데이터 판독은, 메모리 셀에 포함된 제1 도전층과 제2 도전층 사이의 전기 특성이, 데이터 "0"을 가지는 메모리 셀과 데이터 "1"을 가지는 메모리 셀에서 상이한 현상을 이용하여 행한다. 예를 들어, 데이터 "0"을 가지는 메모리 셀을 구성하는 제1 도전층과 제2 도전층 사이의 실효적인 전기 저항(이하, 줄여서 메모리 셀의 전기 저항이라고 한다)이 판독 전압에서 R0이고, 데이터 "1"을 가지는 메모리 셀의 전기 저항이 판독 전압에서 R1인 것으로 하고(R1＜＜R0), 전기 저항의 차이를 이용하여 판독하는 방법을 설명한다. 판독 회로(26b)에 대해서는, 판독 부분의 구성으로서, 예를 들어, 도 1(B)에 나타내는 저항 소자(46)와 차동 증폭기(47)를 사용한 회로를 생각할 수 있다. 저항 소자(46)는 저항값(Rr)(R1＜Rr＜R0)을 가진다. 저항 소자(46) 대신에 트랜지스터(48)를 사용하여도 좋고, 차동 증폭기 대신에 클록드(clocked) 인버터(49)를 사용하는 것도 가능하다(도 1(C)). 클록드 인버터(49)에는, 판독을 행할 때 Hi, 행하지 않을 때 Lo가 되는, 신호 또는 반전 신호가 입력된다. 물론, 회로 구성은 도 1(B) 및 도 1(C)에 한정되지 않는다.
메모리 셀(21)로부터 데이터를 판독하는 경우, 먼저, 인터페이스(23)를 통하여 행 디코더(24a), 열 디코더(26a) 및 셀렉터(26c)에 의해 메모리 셀(21)을 선택한다. 구체적으로는, 행 디코더(24a)에 의해, 메모리 셀(21)에 접속된 워드선(Wy)에 소정의 전압(Vy)을 인가한다. 또한, 열 디코더(26a)와 셀렉터(26c)에 의해, 메모리 셀(21)에 접속된 비트선(Bx)을 판독 회로(26b)의 단자(P)에 접속한다. 그 결과, 단자(P)의 전위(Vp)는, Vy와 V0를 저항 소자(46)(저항값: Rr)와 메모리 셀(21)(저항값: R0 또는 R1)에 의한 저항 분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(21)이 데이터 "0"을 가지는 경우에는, Vp0 = Vy+(V0-Vy)*R0/(R0+Rr)이 된다. 또한, 메모리 셀(21)이 데이터 "1"을 가지는 경우에는, Vp1 = Vy+(V0-Vy)*R1/(R1+Rr)이 된다. 그 결과, 도 1(B)에서는, Vref를 Vp0와 Vp1 사이가 되도록 선택함으로써, 또는 도 1(C)에서는 클록드 인버터의 변화점을 Vp0와 Vp1 사이가 되도록 선택함으로써, 데이터 "0"/"1"에 따라 Lo/Hi(또는 Hi/Lo)의 출력 전위(Vout)가 출력되어, 판독이 행해질 수 있다.
예를 들어, 차동 증폭기를 Vdd = 3 V로 동작시키고, Vy = 0 V, V0 = 3 V, Vref = 1.5 V로 한다. 만약, R0/Rr = Rr/R1 = 9로 하면, 메모리 셀의 데이터가 "0"인 경우, Vp0 = 2.7 V가 되어 Vout으로서 Hi가 출력되고, 메모리 셀의 데이터가 "1"인 경우, Vp1 = 0.3 V가 되어 Vout으로서 Lo가 출력된다. 이렇게 하여, 메모리 셀의 판독이 행해질 수 있다.
상기 방법에 따르면, 유기 메모리 소자의 전기 저항의 상태가, 저항값의 상위와 저항 분할을 이용하여 전압값으로 판독된다. 물론, 판독 방법은 이 방법에 한정되지 않는다. 예를 들어, 전기 저항의 차이를 이용하는 것 이외에, 전류값의 차이를 이용하여 판독을 행하여도 상관없다. 또한, 메모리 셀의 전기 특성이, 데이터 "0"과 데이터 "1"에서 스레시홀드 전압이 다른 다이오드 특성을 가지는 경우에는, 스레시홀드 전압의 차이를 이용하여 판독을 행하여도 좋다.
상기한 바와 같이, 본 실시형태에서 나타내는 유기 메모리는, 한 쌍의 도전층 사이에 유기 화합물층이 제공된 단순한 구성을 가지기 때문에, 제작 공정이 단순하고, 저렴한 반도체장치를 제공할 수 있다. 또한, 본 실시형태에서 나타내는 유기 메모리는 불휘발성 메모리이기 때문에, 데이터를 보유하기 위한 전지를 내장할 필요가 없고, 소형, 박형, 경량의 반도체장치를 제공할 수 있다. 또한, 유기 화합물층(29)으로서 불가역적인 재료를 사용함으로써, 데이터 기입(추기)은 가능하지만, 데이터의 재기입은 행할 수 없다. 따라서, 이 유기 메모리를 사용함으로써, 위조를 방지하고, 보안을 확보한 반도체장치를 제공할 수 있다.
[실시형태 2]
본 실시형태에서는, 실시형태 1과는 다른 구성을 가지는 반도체장치에 대하여 설명한다. 구체적으로는, 기억 회로의 구성이 액티브 매트릭스형인 경우를 나타낸다.
도 4(A)는 본 실시형태의 유기 메모리의 일 구성예를 나타낸다. 이 기억 회로는, 메모리 셀(221)이 매트릭스 형상으로 배치된 메모리 셀 어레이(222), 열 디코더(226a)와 판독 회로(226b)와 셀렉터(226c)를 가지는 비트선 구동회로(226), 행 디코더(224a)와 레벨 시프터(224b)를 가지는 워드선 구동회로(224), 기입 회로 등을 가지고, 외부와의 교신을 행하는 인터페이스(223)를 포함하고 있다. 또한, 여기서 나타내는 기억 회로(216)의 구성은 어디까지나 일례이고, 센스 증폭기, 출력 회로, 버퍼 등의 다른 회로를 가지고 있어도 좋고, 기입 회로를 비트선 구동회로에 제공하여도 좋다.
메모리 셀(221)은, 비트선(Bx)(1≤x≤m)을 구성하는 제1 배선과, 워드선(Wy)(1≤y≤n)을 구성하는 제2 배선과, 트랜지스터(240)와, 기억 소자(241)를 가진다. 기억 소자(241)는 한 쌍의 도전층 사이에 유기 화합물층이 끼워진 구조를 가진다.
다음에, 상기 구성을 가지는 메모리 셀 어레이(222)의 상면도와 단면도의 일례에 대하여 도 5(A)～도 5(C)를 사용하여 설명한다. 또한, 도 5(A)는 메모리 셀 어레이(222)의 상면도의 일례를 나타내고, 도 5(B)는 도 5(A)의 a-b선에서의 단면도 및 비트선 구동회로(226)에 포함된 CMOS 회로의 단면 구조를 나타내고 있다.
메모리 셀 어레이(222)는, 절연 표면을 가진 기판(230) 위에 스위칭 소자로서 기능하는 복수의 트랜지스터(240)와, 이 트랜지스터(240) 각각에 접속된 복수의 기억 소자(241)(이하, 유기 메모리 소자(241)라고도 기재함)를 가지고 있다(도 5(A) 및 도 5(B)). 각각의 유기 메모리 소자(241)는 제1 도전층(243)과, 제2 도전층(245)과, 유기 화합물층(244)을 가지고 있고, 유기 화합물층(244)은 제1 도전층(243)과 제2 도전층(245) 사이에 끼워져 있다. 여기서는, 인접하는 각각의 메모리 셀(221) 사이에 절연층(249)이 제공되고, 제1 도전층과 절연층(249) 위에 유기 화합물층(244) 및 제2 도전층(245)이 적층하여 제공되어 있다(도 5(B)).
또한, 도 5(B)에서는, 제1 도전층(243)은 소자 형성층(251)에 제공된 각각의 트랜지스터(240)의 소스 또는 드레인 전극으로서의 기능도 겸하고 있지만, 소스 또는 드레인 전극과는 별도로 제1 도전층(243)을 형성하여도 좋다(도 5(C)). 이 구조는, 예를 들어, 제1 도전층(243)을 ITO 등의 투광성 재료로 형성하는 경우 등, 트랜지스터의 소스 및 드레인 전극과 제1 도전층(243)을 상이한 재료로 형성하는 경우에 유효하다. 또한, 상기 구성에서, 유기 화합물층(244)은 전면(全面)에 형성된 예를 나타내고 있지만, 각 메모리 셀에만 유기 화합물층(244)을 선택적으로 형성하여 좋다. 이 경우, 예를 들어, 액적 토출법이나 그라비아 인쇄법이나 스크린 인쇄법 등을 사용하여 유기 화합물층(244)을 선택적으로 형성함으로써 재료의 사용 효율을 향상시키는 것이 가능하다.
또한, 각 트랜지스터(240)의 소스 전극 및 드레인 전극을 덮도록 보호막으로서 절연층(250)을 형성하고, 이 절연층(250) 위에 제1 도전층(243)을 형성하는 구성으로 할 수도 있다(도 11(A)～도 11(C)). 이 경우, 제1 도전층(243)을 덮도록 전면에 유기 화합물층(244)을 형성하여도 좋다(도 11(B)). 또한, 인접하는 각각의 메모리 셀 사이에서 유기 화합물층(244)의 단절이나 횡 방향으로의 전계의 영향이 우려되는 경우에는, 각 메모리 셀에 형성된 유기 메모리 소자에 포함되는 유기 화합물층을 분리하기 위해 절연층(249)을 형성하여도 좋다(도 11(C)). 또한, 도 11(C)에서는, 각 메모리 셀에 선택적으로 유기 화합물층(244)을 형성한 예를 나타내었지만, 도 5(C)에 나타낸 바와 같이, 전면에 유기 화합물층(244)을 형성한 구성으로 하여도 좋다.
이와 같이, 절연층(250)을 제공하여 기억 소자부를 형성함으로써, 제1 도전층을 자유롭게 배치할 수 있다. 즉, 도 5(A)～도 5(C)의 구성에서는, 각 트랜지스터(240)의 소스 전극 또는 드레인 전극을 피한 영역에 기억 소자(241)를 형성할 필요가 있었지만, 상기 구성으로 함으로써, 예를 들어, 소자 형성층(251)에 제공된 트랜지스터(240)의 상방에 기억 소자(241)를 형성하는 것이 가능하게 된다. 그 결과, 기억 회로(216)를 보다 고집적화하는 것이 가능하게 된다(도 11(A)).
또한, 상기 구성과는 다른 구성으로서, 제1 도전층과 제2 도전층을 동일한 층에 배치하여 기억 소자부를 형성할 수도 있다. 이 경우의 일 구성예에 대하여 도 20(A)～도 20(C)를 사용하여 설명한다.
도 5(A)～도 5(C) 또는 도 11(A)～도 11(C)에서는, 제1 도전층과 제2 도전층 사이에 유기 화합물층(244)을 끼우고 적층시킴으로써 기억 소자부를 형성하였지만, 여기서는, 제1 도전층(243)과 제2 도전층(245)을 동일한 층에 형성하여 횡 방향으로 유기 화합물층(244)을 끼움으로써 기억 소자부를 형성한다(도 20(A) 및 도 20(B)). 이 경우, 제1 도전층은 트랜지스터(240)의 소스 또는 드레인 전극으로서의 기능을 가지고, 제2 도전층(245)도 소스 또는 드레인 전극과 동일한 층에 형성되어 있다. 제1 도전층(243)과 제2 도전층(245)이 같은 재료를 사용하여 형성할 수 있는 경우는, 제1 도전층(243) 및 제2 도전층(245)을 동시에 형성할 수 있기 때문에, 제작 공정의 수를 줄일 수 있다.
또는, 각 트랜지스터(240)의 소스 전극 및 드레인 전극을 덮도록 보호막으로서 절연층(250)을 형성하고, 이 절연층(250) 위에 제1 도전층(243) 및 제2 도전층(245)을 형성하는 구성으로 할 수도 있다(도 20(C)). 이 구조는, 예를 들어, 제1 도전층(243)을 ITO 등의 투광성 재료로 형성하는 경우 등, 트랜지스터의 소스 및 드레인 전극과 제1 도전층(243)을 다른 재료로 형성하는 경우에 유효하다. 또한, 절연층(250)을 제공하여 기억 소자부를 형성함으로써 제1 도전층 및 제2 도전층을 자유롭게 배치할 수 있기 때문에, 더욱 집적화된 기억 소자부를 형성할 수 있다. 이 경우에도, 제1 도전층(243)과 제2 도전층(245)을 동일한 재료로 동시에 형성함으로써, 제작 공정의 수를 줄일 수가 있다.
또한, 도 20(A)～도 20(C)의 구성에서, 제1 도전층(243)과 제2 도전층(245)은 반드시 동일한 층에 형성될 필요는 없다. 예를 들어, 도 20(C)의 구성에서, 제2 도전층(245)을 유기 화합물층(244)의 상방에 형성하고, 제1 도전층(243)과 제2 도전층(245) 사이에 유기 화합물층(244)을 마련한 채 제1 도전층(243)과 제2 도전층(245)을 비스듬한 방향으로 배치하는 구성으로 하여도 좋다. 이러한 구성으로 함으로써, 제1 전극 위에 먼지 등의 오염물이 있는 경우에도, 그 오염물이 기억 소자부에 영향을 미치는 것을 방지할 수 있다.
상기한 구성에서, 트랜지스터는 스위칭 소자로서 기능할 수 있는 것이라면, 어떠한 구성으로 형성하여도 좋다. 예를 들어, Si 기판 등의 반도체 기판 위에 직접 트랜지스터를 형성하여도 좋고, 유리 기판이나 가요성 기판 위에 박막트랜지스터를 형성하여도 좋고, 이 트랜지스터를 구성하는 반도체층을 유기 화합물로 형성하는 유기 트랜지스터로 형성하여도 좋다. 트랜지스터(240)를 유기 트랜지스터로 형성한 경우의 일례를 도 21(A)에 나타낸다. 기판(230) 위에 소스 전극 또는 드레인 전극이 되는 도전층을 덮도록 유기 재료를 함유하는 층(270)이 형성되고, 유기 재료를 함유하는 층(270)의 상방에 게이트 절연막(272)을 사이에 두고 게이트 전극(271)이 형성되어 있다. 유기 재료를 함유하는 층(270)은 각 트랜지스터(240)의 채널 영역으로서 기능하고, 소스 전극 또는 드레인 전극이 되는 한쪽 도전층은 제1 도전층(243)으로서 기능한다.
또한, 본 실시형태에서는, 절연성을 가지는 기판 위에 플래이너형 박막트랜지스터를 형성한 예를 나타내고 있지만, 스태거형이나 역스태거형 등의 구조로 트랜지스터를 형성하는 것도 가능하다(도 21(B)). 또한, 박막트랜지스터의 구조로서 상기한 구조에 한정되지 않고, 채널 영역이 1개 형성되는 단일 게이트 구조이어도 좋고, 채널 영역이 2개 형성되는 이중 게이트 구조 또는 3개 형성되는 삼중 게이트 구조 등의 멀티게이트 구조를 사용할 수도 있다. 또한, 채널 영역의 상하에 절연막을 사이에 두고 2개의 게이트 전극이 배치된 듀얼 게이트형으로 하여도 좋다.
또한, 트랜지스터에 포함되는 반도체층의 구조도 어떠한 것을 사용하여도 좋 고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함함)을 형성하여도 좋고, p채널형과 n채널형 중의 어느 것으로 형성하여도 좋다. 또한, 게이트 전극의 측면과 접하도록 절연층(사이드월(sidewall))을 형성하여도 좋고, 소스 영역과 드레인 영역과 게이트 전극에 실리사이드층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐 몰리브덴, 코발트, 백금 등을 사용할 수 있다.
제1 도전층(243)과 제2 도전층(245)은 실시형태 1에서 설명한 재료 및 형성 방법을 사용하여 마찬가지로 형성될 수 있다.
광학적 작용에 의해 데이터를 기입하는 경우, 제1 도전층(243)과 제2 도전층(245) 중의 어느 한쪽 또는 양쪽 모두가 상기 실시형태에서 나타낸 투광성을 가지는 도전성 재료로 형성되거나, 또는 광을 투과하는 두께로 형성된다. 전기적 작용에 의해 데이터를 기입하는 경우, 제1 도전층(243)과 제2 도전층(245)에 사용하는 재료에 특별히 제약은 없다.
또한, 유기 화합물층(244)은 실시형태 1에서 나타낸 유기 화합물층과 같은 재료 및 형성 방법을 사용하여 형성될 수 있다.
또한, 제1 도전층(243)과 유기 화합물층(244) 사이 또는 제2 도전층(245)과 유기 화합물층(244) 사이에, 정류성을 가지는 소자를 형성하여도 좋다. 정류성을 가지는 소자는 대표적으로는, 단락키 다이오드, PN 접합을 가지는 다이오드, PIN 접합을 가지는 다이오드, 또는 게이트 전극과 드레인 전극을 접속한 트랜지스터이다. 물론, 다른 구성의 다이오드라도 상관없다. 이와 같이, 정류 작용을 가지는 소자를 제공함으로써, 메모리 셀의 선택성을 향상하고, 판독 및 기입 동작의 마진 을 향상시킬 수 있다.
다음에, 기억 회로(216)에 데이터를 기입하는 동작에 대하여 설명한다(도 4(A)～도 4(C)).
먼저, 전기적 작용에 의해 데이터를 기입하는 동작에 대하여 설명한다. 또한, 기입은 메모리 셀의 전기 특성을 변화시킴으로써 행해지는데, 메모리 셀의 초기 상태(전기적 작용을 가하지 않은 상태)를 데이터 "0", 전기 특성을 변화시킨 상태를 데이터 "1"로 한다.
여기서는, n번째 행 m번째 열의 메모리 셀(221)에 데이터를 기입하는 경우에 대하여 설명한다. 메모리 셀(221)에 데이터 "1"을 기입하는 경우, 먼저, 인터페이스(223)를 통하여 행 디코더(224a), 열 디코더(226a) 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택한다. 구체적으로는, 행 디코더(224a)에 의해, 메모리 셀(221)에 접속된 워드선(Wn)에 소정의 전압(V22)을 인가한다. 또한, 열 디코더(226a)와 셀렉터(226c)에 의해, 메모리 셀(221)에 접속된 비트선(Bm)을 판독 회로(226b)에 접속한다. 그리고, 판독 회로(226b)로부터 비트선(B3)에 기입 전압(V21)을 출력한다.
이렇게 하여, 메모리 셀에 포함된 트랜지스터(240)를 온 상태로 하고, 유기 메모리 소자(241)에 공통 전극 및 비트선을 전기적으로 접속하고, 대략 Vw = Vcom-V21의 전압을 인가한다. 전위(Vw)를 적절히 선택함으로써, 이 도전층 사이에 형성된 유기 화합물층(29)을 물리적 또는 전기적으로 변화시켜, 데이터 "1"의 기입을 행한다. 구체적으로는, 판독 동작 전압에서, 데이터 "1"의 상태에서의 제1 도전층 과 제2 도전층 사이의 전기 저항이 데이터 "0"의 상태에서의 전기 저항과 비교하여 대폭으로 작아지도록 변화시키면 좋고, 또는 단지 단락시켜도 좋다. 또한, 전압은 (V21, V22, Vcom) = (5～15 V, 5～15 V, 0 V) 또는 (-12～0 V, -12～0 V, 3～5 V)의 범위에서 적절히 선택하면 좋다. 전위(Vw)는 5～15 V, 또는 -5～-15 V로 하면 좋다. 또한, 이 경우에, 유기 화합물층을 끼우고 제공된 한 쌍의 도전층 사이의 거리가 변화하는 경우가 있다.
또, 비선택 워드선 및 비선택 비트선은 이들 각각에 접속되는 메모리 셀에 데이터 "1"이 기입되지 않도록 제어된다. 구체적으로는, 비선택 워드선에는 접속되는 메모리 셀의 트랜지스터를 오프 상태로 하는 전위(예를 들어, 0 V)를 인가하고, 비선택 비트선은 부유 상태로 하거나, Vcom과 동일한 정도의 전위를 비선택 비트선에 인가하면 좋다.
한편, 메모리 셀(221)에 데이터 "0"을 기입하는 경우에는, 메모리 셀(221)에는 전기적 작용을 가하지 않는 것이 필요하다. 회로 동작에서, 예를 들어, 데이터 "1"을 기입하는 경우와 마찬가지로, 인터페이스(223)를 통하여 행 디코더(224a), 열 디코더(226a) 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택하지만, 판독 회로(226b)로부터 비트선(B3)으로의 출력 전위를 Vcom과 동일한 정도로 하거나, 비트선(B3)을 부유 상태로 한다. 그 결과, 유기 메모리 소자(241)에는 작은 전위(예를 들어, -5～5 V)가 인가되거나, 전압이 인가되지 않기 때문에, 전기 특성이 변화하지 않고, 데이터 "0"의 기입이 실현된다.
다음에, 광학적 작용에 의해 데이터를 기입하는 경우에 대하여 설명한다. 이 경우, 레이저 조사 장치에 의해, 투광성을 가지는 도전층(여기서는 제2 도전층(245)으로 함)측으로부터, 유기 메모리 소자(241)에 포함된 유기 화합물층(244)에 레이저광을 조사한다.
유기 화합물층(244)에 선택적으로 레이저광을 조사함으로써, 유기 화합물층(244)이 산화 또는 탄화하여 절연화한다. 그렇게 하면, 레이저광이 조사된 유기 메모리 소자(241)에서의 제1 도전층(243)과 제2 도전층(245) 사이의 저항값은 증가하고, 레이저광이 조사되지 않는 유기 메모리 소자(241)에서의 제1 도전층(243)과 제2 도전층(245) 사이의 저항값은 변화하지 않는다.
다음에, 전기적 작용에 의해 데이터를 판독하는 동작에 대하여 설명한다. 데이터의 판독은, 유기 메모리 소자(241)의 전기 특성이, 데이터 "0"을 가지는 메모리 셀과 데이터 "1"을 가지는 메모리 셀에서 다른 것을 이용하여 행한다. 예를 들어, 데이터 "0"을 가지는 메모리 셀에 포함된 기억 소자의 전기 저항이 판독 전압에서 R0, 데이터 "1"을 가지는 메모리 셀에 포함된 기억 소자의 전기 저항이 판독 전압에서 R1로 하고(R1＜＜R0), 전기 저항의 차이를 이용하여 판독하는 방법을 설명한다. 판독 회로(226b)에 대해서는, 판독 부분의 구성으로서, 예를 들어, 도 4(B)에 나타내는 저항 소자(246)와 차동 증폭기(247)를 사용한 비트선 구동회로(226)를 생각할 수 있다. 저항 소자는 Rr(R1＜Rr＜R0)의 저항값을 가진다. 저항 소자(246) 대신에 트랜지스터(248)를 사용하여도 좋고, 차동 증폭기 대신에 클록드 인버터(249)를 사용하는 것도 가능하다(도4(C)). 물론, 회로 구성은 도 4(B) 및 도 4(C)에 한정되지 않는다.
n번째 행 m번째 열의 메모리 셀(221)로부터 데이터를 판독하는 경우, 먼저, 인터페이스(223)를 통하여 행 디코더(224a), 열 디코더(226a) 및 셀렉터(226c)에 의해 메모리 셀(221)을 선택한다. 구체적으로는, 행 디코더(224a)에 의해, 메모리 셀(221)에 접속된 워드선(Wn)에 소정의 전압(V24)을 인가하여, 트랜지스터(240)를 온 상태로 한다. 또한, 열 디코더(226a)와 셀렉터(226c)에 의해, 메모리 셀(221)에 접속된 비트선(Bm)을 판독 회로(226b)의 단자(P)에 접속한다. 그 결과, 단자(P)의 전위(Vp)는 Vcom과 V0를 저항 소자(246)(저항값: Rr)와 유기 메모리 소자(241)(저항값: R0 또는 R1)에 의한 저항 분할에 의해 결정되는 값이 된다. 따라서, 메모리 셀(221)이 데이터 "0"을 가지는 경우에는, Vp0 = Vcom+(V0-Vcom)*R0/(R0+Rr)가 된다. 또한, 메모리 셀(221)이 데이터 "1"을 가지는 경우에는, Vp1 = Vcom+(V0-Vcom)*R1/(R1+Rr)가 된다. 그 결과, 도 4(B)에서는, Vref를 Vp0와 Vp1 사이가 되도록 선택함으로써, 또는 도 4(C)에서는, 클록드 인버터의 변화점을 Vp0와 Vp1 사이가 되도록 선택함으로써, 데이터 "0"/"1"에 따라, Lo/Hi(또는 Hi/Lo)의 출력 전위(Vout)가 출력되어, 판독이 행해질 수 있다.
예를 들어, 차동 증폭기를 Vdd = 3 V로 동작시키고, Vcom = 0 V, V0 = 3 V, Vref = 1.5 V로 한다. 만일, R0/Rr = Rr/R1 = 9로 하고, 트랜지스터(240)의 온 저항을 무시할 수 있다고 하면, 메모리 셀의 데이터가 "0"인 경우, Vp0 = 2.7 V가 되어 Vout으로서 Hi가 출력되고, 메모리 셀의 데이터가 "1"인 경우, Vp1 = 0.3 V가 되어 Vout으로서 Lo가 출력된다. 이렇게 하여, 메모리 셀로부터의 판독이 행해질 수 있다.
상기 방법에 따르면, 유기 메모리 소자(241)의 저항값의 차이와 저항 분할을 이용하여 전압값에 의해 판독을 행하고 있다. 물론, 판독 방법은 이 방법에 한정되지 않는다. 예를 들어, 전기 저항의 차이를 이용하는 방법 이외에, 전류값의 차이를 이용하여 판독을 행하여도 상관없다. 또한, 메모리 셀의 전기 특성이, 데이터 "0"과 데이터 "1"에서 스레시홀드 전압이 다른 다이오드 특성을 가지는 경우에는, 스레시홀드 전압의 차이를 이용하여 판독을 행하여도 상관없다.
다음에, 전기적 작용에 의해 기억 소자부의 데이터를 판독하는 경우의 일례에 대하여 도 18(A) 및 도 18(B)를 참조하여 설명한다.
도 18(A)는, 기억 소자부에 데이터 "0"이 기입된 때의 기억 소자의 전류-전압 특성(951)과, 기억 소자부에 데이터 "1"이 기입된 때의 기억 소자의 전류-전압 특성(952)과, 저항 소자(246)의 전류-전압 특성(953)을 나타내고 있다. 여기서는 도 18(B)에 도시된 바와 같이 저항 소자(246)로서 트랜지스터를 사용한 경우를 설명한다. 또한, 데이터를 판독할 때의 동작 전압으로서 제1 도전층(243)과 제2 도전층(245) 사이에 3 V를 인가하는 경우에 대하여 설명한다.
도 18(A) 및 도 18(B)에서, 데이터 "0"이 기입된 기억 소자부를 가지는 메모리 셀에서는, 기억 소자부의 전류-전압 특성(951)과 트랜지스터의 전류-전압 특성(953)과의 교차점(954)이 동작점이 되고, 이 때의 노드(α)의 전위는 V1(V)이 된다. 노드(α)의 전위는 차동 증폭기(247)에 공급되고, 이 차동 증폭기(247)에서, 상기 메모리 셀에 기억된 데이터가 "0"으로 판별된다.
한편, 데이터 "1"이 기입된 기억 소자부를 가지는 메모리 셀에서는, 기억 소 자부의 전류-전압 특성(952)과 트랜지스터의 전류-전압 특성(953)과의 교차점(955)이 동작점이 되고, 이 때의 노드(α)의 전위는 V2(V)(V1＞V2)가 된다. 노드(α)의 전위는 차동 증폭기(247)에 공급되고, 이 차동 증폭기(247)에서, 상기 메모리 셀에 기억된 데이터가 "1"로 판별된다.
이와 같이, 기억 소자(241)의 저항값에 따라 저항 분할된 전위를 판독함으로써, 메모리 셀에 기억된 데이터를 판별할 수 있다.
본 실시형태에서는, 유기 화합물과 무기 화합물을 혼합한 층을 사용하여 유기 화합물층을 형성함으로써, 유기 화합물층의 결정화를 억제할 수가 있고, 저항의 증가를 수반하지 않고 유기 화합물층을 두껍게 형성하는 것이 가능하게 된다. 그 때문에, 기판 위에 먼지나 오염물 등에 기인하는 요철이 있는 경우에도, 유기 화합물층의 후막화에 의해 요철의 영향을 거의 받지 않는다. 따라서, 요철에 기인하는 단락 등의 불량을 방지할 수 있다. 또한, 유기 메모리를 가요성 기판 위에 탑재하는 경우에도, 기억 소자의 층을 두껍게 형성함으로써, 휨 등의 물리적 응력에 대항할 수 있다.
또한, 본 실시형태는 상기 실시형태들과 자유롭게 조합하여 실시될 수 있다.
[실시형태 3]
본 실시형태에서는, 상기 실시형태와는 다른 반도체장치의 예에 대하여 도면을 사용하여 설명한다.
본 실시형태에서 나타내는 반도체장치는, 비접촉으로 데이터의 판독과 기입이 가능한 것을 특징으로 하고 있다. 데이터 전송 방식은, 한 쌍의 코일을 대향으로 배치하여 상호 유도에 의해 교신하는 전자(電磁) 결합 방식, 유도 전자계에 의해 교신하는 전자 유도 방식, 전파를 사용하여 교신하는 전파 방식의 3개로 크게 구분될 수 있지만, 어느 방식을 사용하여도 좋다. 또한, 데이터의 전송에 사용하는 안테나는 2가지 방법으로 제공될 수 있고, 한가지 방법은 복수의 소자, 유기 메모리 소자 등이 제공된 기판 위에 안테나를 제공하는 것이고, 다른 한가지 방법은 복수의 소자, 유기 메모리 소자 등이 제공된 기판에 단자부를 형성하고, 이 단자부에 다른 기판 위에 제공된 안테나를 접속하는 것이다.
먼저, 복수의 소자, 유기 메모리 소자 등이 제공된 기판 위에 안테나를 제공하는 경우의 반도체장치의 구성예에 대하여 도 6(A) 및 도 6(B)를 사용하여 설명한다.
도 6(A)는 패시브 매트릭스형으로 구성되는 유기 메모리 소자를 가지는 반도체장치를 나타내고 있고, 기판(350) 위에, 트랜지스터(451)를 포함하는 소자 형성층(351)이 제공되고, 이 소자 형성층(351)의 상방에 기억 소자부(352)와 안테나부(353)가 제공되어 있다. 또한, 여기서는 소자 형성층(351)의 상방에 기억 소자부(352) 또는 안테나부(353)를 제공한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(352) 또는 안테나부(353)를 소자 형성층(351)의 하방이나 동일한 층에 형성하는 것도 가능하다.
기억 소자부(352)에 포함되는 복수의 유기 메모리 소자는 각각, 제1 도전층(361)과 유기 화합물층(362)과 제2 도전층(363)이 적층하여 형성되고, 제2 도전층(363)을 덮도록 보호막으로서 기능하는 절연층(366)이 형성되어 있다. 또한, 유기 화합물층(362)은 제1 도전층(361)을 덮도록 전면에 형성되어도 좋지만, 인접하는 메모리 셀에서 횡 방향으로의 전계의 영향이 우려되는 경우에는, 각 메모리 셀에 유기 화합물층을 분리하기 위한 절연층(364)을 형성하여도 좋다. 또한, 기억 소자부(352)는 상기 실시형태들에서 나타낸 재료 또는 제작 방법을 사용하여 형성될 수 있다.
또한, 기억 소자부(352)에서, 상기 실시형태들에서 나타낸 바와 같이, 제1 도전층(361)과 유기 화합물층(362)과의 사이 또는 유기 화합물층(362)과 제2 도전층(363)과의 사이에, 정류성을 가지는 소자를 형성하여도 좋다. 정류성을 가지는 소자도 앞에서 설명한 것을 사용하는 것이 가능하다.
안테나부(353)에는, 안테나로서 기능하는 도전층(355)이 형성되어 있다. 여기서는, 도전층(355)이 제1 도전층(361)과 동일한 층에 제공되어 있고, 동일한 재료를 사용하여 도전층(355)과 제1 도전층(361)을 형성하여도 좋다. 도전층(355)은 절연층(364)이나 절연층(366) 위에 형성될 수도 있다. 도전층(355)이 절연층(364) 위에 제공되는 경우, 도전층(355)을 제2 도전층(363)과 동일한 재료를 사용하여 형성할 수도 있다.
도전층(355)의 재료로서는, 금(Au), 백금(Pt), 니켈(Ni), 텅스텐(W), 몰리브덴(Mo), 코발트(Co), 구리(Cu), 알루미늄(Al), 망간(Mn), 티탄(Ti) 등으로부터 선택된 원소 또는 이 원소를 복수 함유하는 합금을 사용할 수 있다. 또한, 도전층(355)의 형성 방법으로는, 증착법, 스퍼터링법, CVD법, 스크린 인쇄나 그라비아 인쇄 등의 각종 인쇄법 또는 액적 토출법을 사용할 수 있다.
소자 형성층(351)에 포함되는 트랜지스터(451)들 각각은 p채널형 TFT이나 n채널형 TFT 또는 이들을 조합한 CMOS 회로로 형성될 수 있다. 또한, 트랜지스터(451)에 포함되는 반도체층의 구조도 어떠한 것을 사용하여도 좋고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함함)을 형성하여도 좋고, p채널형과 n채널형 중의 어느 것으로 형성하여도 좋다. 또한, 게이트 전극의 측면과 접하도록 절연층(사이드월)을 형성하여도 좋고, 소스 영역과 드레인 영역과 게이트 전극에 실리사이드층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 사용할 수 있다.
또한, 소자 형성층(351)에 포함되는 트랜지스터(451)들 각각은, 반도체층을 유기 화합물로 형성하는 유기 트랜지스터로 형성하여도 좋다. 이 경우, 유기 트랜지스터로 이루어지는 소자 형성층(351)이 기판(350)으로서 플라스틱 기판 등의 가요성을 가지는 기판 위에 직접 인쇄법이나 액적 토출법으로 형성될 수 있다. 또한, 이 때, 상기한 바와 같이, 기억 소자부(352)도 인쇄법이나 액적 토출법 등을 사용하여 형성함으로써 보다 저비용으로 반도체장치를 제작하는 것이 가능하게 된다.
도 6(B)는 액티브 매트릭스형 유기 메모리를 가지는 반도체장치의 일례를 나타낸다. 또한, 도 6(B)에 대해서는, 도 6(A)와 다른 부분에 대하여 설명한다.
도 6(B)에 나타내는 반도체장치에서는, 기판(350) 위에, 트랜지스터(451, 354)를 포함하는 소자 형성층(351)이 제공되고, 이 소자 형성층(351)의 상방에 기억 소자부(356)와 안테나부(353)가 제공되어 있다. 여기서는, 트랜지스터(451)와 동일한 층에, 기억 소자부(356)의 스위칭 소자로서 기능하는 트랜지스터(354)를 제공하고, 소자 형성층(351)의 상방에 기억 소자부(356)와 안테나부(353)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 트랜지스터(354)를 소자 형성층(351)의 상방이나 하방에 형성하여도 좋고, 기억 소자부(356)와 안테나부(353)를 소자 형성층(351)의 하방이나 동일한 층에 형성하는 것도 가능하다.
기억 소자부(356)는 제1 도전층(371)과 유기 화합물층(372)과 제2 도전층(373)이 적층하여 형성되어 있고, 제2 도전층(373)을 덮도록 보호막으로서 절연층(376)이 형성되어 있다. 여기서는, 제1 도전층(371)의 단부를 덮도록 절연층(374)이 형성되고, 유기 화합물층(372)이 각 메모리 셀에 선택적으로 형성되어 있지만, 유기 화합물층(372)이 제1 도전층(371) 및 절연층(374)을 덮도록 전면에 형성되어도 좋다. 또한, 기억 소자부(356)는 상기 실시형태들에서 나타낸 재료 또는 제작 방법을 사용하여 형성될 수 있다. 또한, 기억 소자부(356)에서도, 상기한 바와 같이, 제1 도전층(371)과 유기 화합물층(372)과의 사이 또는 유기 화합물층(372)과 제2 도전층(373)과의 사이에, 정류성을 가지는 소자를 마련하여도 좋다.
안테나부(353)에 제공된 도전층(355)은 제1 도전층(371)과 동일한 층에 형성되어도 좋고, 절연층(374) 또는 절연층(376) 위에 형성되어도 좋다. 도전층(355)을 제1 도전층(371) 또는 제2 도전층(373)과 동일한 층에 형성하는 경우에는, 이 도전층(355)을 제1 도전층(371) 또는 제2 도전층(373)과 같은 재료를 사용하여 동일 공정에서 형성할 수도 있다.
소자 형성층(351)에 제공된 트랜지스터(354)는 기억 소자부(356)로의 데이터의 기입 또는 판독을 행하는 경우에 스위칭 소자로서 기능한다. 그 때문에, 트랜지스터(354)는 p채널형 또는 n채널형의 구성을 가지는 것이 바람직하다. 또한, 트랜지스터(354)에 포함되는 반도체층의 구조는 어떠한 구성으로 하여도 좋고, 예를 들어, 불순물 영역(소스 영역, 드레인 영역, LDD 영역을 포함)을 형성하여도 좋고, p채널형과 n채널형 중의 어느 것으로 형성하여도 좋다. 또한, 게이트 전극의 측면과 접하도록 절연층(사이드월)을 형성하여도 좋고, 소스 영역과 드레인 영역과 게이트 전극에 실리사이드층을 형성하여도 좋다. 실리사이드층의 재료로서는, 니켈, 텅스텐, 몰리브덴, 코발트, 백금 등을 사용할 수 있다.
또한, 소자 형성층(351), 기억 소자부(356), 안테나부(353)는 증착법, 스퍼터링법, CVD법, 인쇄법 또는 액적 토출법 등을 사용하여 형성될 수 있다. 또한, 각 장소에 따라 다른 방법을 사용하여 형성하여도 상관없다. 예를 들어, 고속 동작이 필요하게 되는 트랜지스터(451)는 기판 위에 형성된 Si 등의 반도체층을 결정화시켜 형성되고, 그 후, 스위칭 소자로서 기능하는 트랜지스터(354)를 소자 형성층(351)의 상방에 인쇄법이나 액적 토출법을 사용하여 유기 트랜지스터로서 형성할 수 있다.
또한, 도 6(B)에 나타내는 기억 소자(356)는, 제1 도전층(371)을 도 11(B) 및 도 11(C)에 나타내는 바와 같이 절연층을 통하여 소자 형성층(351)의 트랜지스터의 소스 또는 드레인 전극에 접속하는 구성을 가지지만, 물론, 제1 도전층(371)을 도 5(B) 및 도 5(C)에 나타내는 바와 같이 트랜지스터의 소스 또는 드레인 전극과 동일한 층에 형성하는 것도 가능하다.
다음에, 복수의 소자 및 기억 소자가 형성된 기판에 단자부를 형성하고, 이 단자부에 다른 기판에 형성된 안테나를 접속하여 형성하는 경우의 반도체장치의 구성예를 도 7(A) 및 도 7(B)를 사용하여 설명한다. 또한, 도 7(A) 및 도 7(B)에 대해서는, 도 6(A) 및 도 6(B)와 다른 부분에 관하여 설명한다.
도 7(A)는 패시브 매트릭스형 유기 메모리를 가지는 반도체장치를 나타내고 있고, 기판(350) 위에 소자 형성층(351)이 형성되고, 이 소자 형성층(351)의 상방에 기억 소자부(352)가 형성되고, 기판(365) 위에 형성된 안테나부(357)가 소자 형성층에 접속하도록 제공되어 있다. 여기서는, 소자 형성층(351)의 상방에 기억 소자부(352) 또는 안테나부(353)가 제공된 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(352)를 소자 형성층(351)의 하방이나 동일한 층에 마련하고, 또는 안테나부(353)를 소자 형성층(351)의 하방에 마련하는 것도 가능하다.
기억 소자부(352)는 제1 도전층(361)과 유기 화합물층(362)과 제2 도전층(363)이 적층하여 형성되어 있다. 또한, 유기 화합물층(362)의 단절이나 인접하는 메모리 셀에서 횡 방향으로의 전계의 영향이 우려되는 경우에는, 도 6(A)에 나타낸 것과 같이 각 메모리 셀마다 유기 화합물층을 분리하기 위한 절연층을 형성하여도 좋다. 또한, 기억 소자부(352)는 상기 실시형태들에서 나타낸 재료 또는 제작 방법을 사용하여 형성될 수 있다.
또한, 소자 형성층(351)과 기억 소자부(352)를 포함하는 기판이, 안테나부(357)가 형성된 기판(365)에, 접착성을 가지는 수지(375)에 의해 부착되어 있다. 그리고, 소자 형성층(351)과 도전층(358)은 수지(375) 중에 함유된 도전성 미립 자(359)를 통하여 전기적으로 접속되어 있다. 또는, 은 페이스트, 구리 페이스트, 카본 페이스트 등의 도전성 접착제나 땜납 접합에 의해, 소자 형성층(351)과 기억 소자부(352)를 포함하는 기판과 안테나부(357)가 형성된 기판(365)을 부착하여도 좋다.
도 7(B)는 실시형태 2에 나타낸 유기 메모리가 형성된 반도체장치를 나타내고, 기판(350) 위에, 트랜지스터(451, 354)를 포함하는 소자 형성층(351)이 형성되고, 이 소자 형성층(351)의 상방에 기억 소자부(352)가 형성되고, 기판(365) 위에 형성된 안테나부(357)가 소자 형성층에 접속하도록 형성되어 있다. 여기서는, 소자 형성층(351)에서 트랜지스터(451)와 동일한 층에 트랜지스터(354)를 형성하고, 소자 형성층(351)의 상방에 안테나부(353)를 형성한 경우를 나타내고 있지만, 이 구성에 한정되지 않고, 기억 소자부(352)를 소자 형성층(351)의 하방이나 동일한 층에 마련하고, 또는 안테나부(353)를 소자 형성층(351)의 하방에 마련하는 것도 가능하다.
기억 소자부(356)는 제1 도전층(371)과 유기 화합물층(372)과 제2 도전층(373)이 적층하여 형성되어 있다. 또한, 인접하는 메모리 셀에서 횡 방향으로의 전계의 영향이 우려되는 경우에는, 도 6(B)에 나타낸 바와 같이 각 메모리 셀에서 유기 화합물층을 분리하기 위해 절연층을 형성하여도 좋다. 기억 소자부(356)는 상기 실시형태들에서 나타낸 재료 또는 제작 방법을 사용하여 형성될 수 있다.
또한, 도 7(B)에서도, 소자 형성층(351)과 기억 소자부(356)를 포함하는 기판이 도전성 미립자(359)를 함유한 수지(375)에 의해 안테나부(357)가 형성된 기판 에 부착된다.
이와 같이 하여, 유기 메모리 및 안테나를 구비한 반도체장치가 형성될 수 있다. 또한, 본 실시형태에서는, 기판(350) 위에 박막트랜지스터를 형성하여 소자 형성층을 형성할 수도 있고, 기판(350)으로서 Si 기판 등의 반도체 기판을 사용하고, 이 기판 위에 전계효과 트랜지스터(FET)를 형성함으로써 소자 형성층을 형성하여도 좋다. 또한, 기판(350)으로서 SOI 기판을 사용하고, 그 위에 소자 형성층을 형성하여도 좋다. 이 경우, SOI 기판은 웨이퍼의 부착에 의한 방법이나 산소 이온을 Si 기판 내에 주입하여 기판 내부에 절연층을 형성하는 SIMOX로 불리는 방법을 사용하여 형성하여도 좋다.
본 실시형태에 나타낸 유기 메모리를 구비한 반도체장치에서, 유기 메모리의 기억 소자부는 유기 화합물과 무기 화합물을 혼합한 층으로 형성되기 때문에, 저항 증가를 수반하지 않고 층을 두껍게 형성할 수 있다. 그 때문에, 반도체장치를 가요성 기판 위에 형성한 경우에도, 휨 등의 물리적 힘에 대항할 수 있다. 또한, 기판 위에 먼지나 오염물에 기인하는 요철이 있는 경우에도, 유기 화합물층의 후막화에 의해 요철의 영향을 거의 받지 않는다. 따라서, 요철에 기인하는 메모리 셀의 단락 등의 불량을 방지할 수 있다.
또한, 본 실시형태는 상기 실시형태와 자유롭게 조합하여 실시될 수 있다.
[실시형태 4]
본 실시형태에서는, 박막트랜지스터, 기억 소자 및 안테나를 포함하는 본 발명의 반도체장치의 제작방법에 대하여 도면을 참조하여 설명한다.
먼저, 기판(701)의 일 표면 위에 박리층(702)을 형성한다(도 12(A)). 기판(701)은, 유리 기판, 석영 기판, 금속 기판이나 스테인리스 강 기판의 일 표면에 절연층을 형성한 것, 본 공정의 처리 온도에 견딜 수 있는 내열성이 있는 플라스틱 기판 등을 사용할 수도 있다. 이러한 기판(701)의 경우, 그의 면적이나 형상에 큰 제한이 없기 때문에, 기판(701)으로서, 예를 들어, 한 변의 길이가 1 미터 이상인 사각형 형상의 기판을 사용하면, 생산성을 현격히 향상시킬 수 있다. 이러한 이점은 원형의 실리콘 기판을 사용하는 경우와 비교하면 큰 우위점이다. 또한, 본 공정에서는, 박리층(702)을 기판(701)의 전면에 형성하고 있지만, 필요에 따라, 기판(701)의 전면에 박리층을 형성한 후에, 포토리소그래피법에 의해 선택적으로 에칭하여, 박리층(702)을 선택적으로 형성하여도 좋다. 또한, 기판(701)에 접하도록 박리층(702)을 형성하고 있지만, 필요에 따라, 기판(701)에 접하도록 하지막으로서 절연층을 형성하고, 이 절연층에 접하도록 박리층(702)을 형성하여도 좋다.
박리층(702)은, 공지의 수단(스퍼터링법이나 플라즈마 CVD법 등)을 사용하여, 텅스텐(W) 몰리브덴(Mo), 티탄(Ti), 탄탈(Ta), 니오브(Nb), 니켈(Ni), 코발트(Co), 지르코늄(Zr), 아연(Zn), 루테늄(Ru), 로듐(Rh), 납(Pb), 오스뮴(0s), 이리듐(Ir), 규소(Si)로부터 선택된 원소 또는 상기 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 이루어지는 층을 단층 또는 적층하여 형성된다. 규소를 함유하는 층의 결정 구조는 비정질, 미(微)결정, 다결정 중의 어느 구조라도 좋다.
박리층(702)이 단층 구조인 경우, 예를 들어, 텅스텐층, 몰리브덴층 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 형성한다. 또는, 텅스텐의 산화물 또 는 산화질화물을 함유하는 층, 몰리브덴의 산화물 또는 산화질화물을 함유하는 층 또는 텅스텐과 몰리브덴의 혼합물의 산화물 또는 산화질화물을 함유하는 층을 형성한다. 또한, 텅스텐과 몰리브덴의 혼합물이란, 예를 들어, 텅스텐과 몰리브덴의 합금에 상당한다. 또한, 텅스텐의 산화물은 산화 텅스텐이라고 표기하는 일이 있다.
박리층(702)이 적층 구조인 경우, 제1 층으로서, 텅스텐층, 몰리브덴층 또는 텅스텐과 몰리브덴의 혼합물을 함유하는 층을 형성하고, 제2 층으로서, 텅스텐의 산화물, 질화물, 산화질화물 또는 질화산화물, 몰리브덴의 산화물, 질화물, 산화질화물 또는 질화산화물, 또는 텅스텐과 몰리브덴의 혼합물의 산화물, 질화물, 산화질화물 또는 질화산화물을 형성한다.
또한, 박리층(702)으로서, 텅스텐을 함유하는 층과 텅스텐의 산화물을 함유하는 층의 적층 구조를 형성하는 경우, 텅스텐을 함유하는 층을 형성하고, 그 상층에, 산화규소를 함유하는 층을 형성함으로써, 텅스텐층과 산화규소층과의 계면에, 텅스텐의 산화물이 형성되도록 하여도 좋다. 이것은, 텅스텐의 질화물, 산화질화물 및 질화산화물을 함유하는 층을 형성하는 경우에도 마찬가지이고, 이 경우, 텅스텐을 함유하는 층을 형성한 후, 그 위에, 질화규소층, 산화질화규소층, 질화산화규소층을 형성하면 좋다. 텅스텐의 산화물은 WOx로 나타내어지고, x는 2～3이다. x가 2인 경우, WO2이고, x가 2.5인 경우, W2O5이고, x가 2.75인 경우, W4O11이고, x가 3인 경우, W03인 경우 등이 있다. 텅스텐의 산화물을 형성함에 있어서, 상기 x의 값에 특별히 제약은 없고, 에칭 레이트 등을 기초하여, 어느 산화물을 형성할지를 정하면 된다. 또한, 에칭 레이트로서 가장 좋은 것은, 산소 분위기 하에서 스퍼터링법에 의해 형성되는 텅스텐의 산화물을 함유하는 층(W0x, O＜x＜3)이다. 따라서, 제작 시간의 단축을 위해, 박리층으로서, 산소 분위기 하에서 스퍼터링법에 의해 텅스텐의 산화물을 함유하는 층을 형성하면 좋다.
다음에, 박리층(702)을 덮도록, 하지가 되는 절연층(703)을 형성한다. 이 절연층(703)은, 공지의 수단(스퍼터링법이나 플라즈마 CVD법 등)에 의해, 규소의 산화물 또는 규소의 질화물을 함유하는 층을 단층 또는 적층으로 형성된다. 규소의 산화물이란, 규소(Si)와 산소(O)를 함유하는 물질이고, 산화규소, 산화질화규소, 질화산화규소 등이 해당한다. 규소의 질화물이란, 규소와 질소(N)를 함유하는 물질이고, 질화규소, 산화질화규소, 질화산화규소 등이 해당한다. 하지가 되는 절연층이 2층 구조인 경우, 예를 들어, 제1 층으로서 질화산화규소층을 형성하고, 제2 층으로서 산화질화규소층을 형성하면 좋다. 하지가 되는 절연층이 3층 구조인 경우, 제1 층의 절연층으로서 산화규소층을 형성하고, 제2 층의 절연층으로서 질화산화규소층을 형성하고, 제3 층의 절연층으로서 산화질화규소층을 형성하면 좋다. 또는, 제1 층의 절연층으로서 산화질화규소층을 형성하고, 제2 층의 절연층으로서 질화산화규소층을 형성하고, 제3 층의 절연층으로서 산화질화규소층을 형성하면 좋다. 하지가 되는 절연층은 기판(701)으로부터의 불순물의 침입을 방지하는 블로킹막으로서 기능한다.
다음에, 절연층(703) 위에 비정질 반도체층(704)(예를 들어, 비정질 규소를 함유하는 층)을 형성한다. 비정질 반도체층(704)은 공지의 수단(스퍼터링법, LPCVD법, 플라즈마 CVD법 등)에 의해, 25～200 nm(바람직하게는 30～150 nm)의 두께로 형성된다. 계속하여, 비정질 반도체층(704)을 공지의 결정화법(레이저 결정화법, RTA 또는 퍼니스 어닐로를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법, 결정화를 조장하는 금속 원소를 사용하는 열 결정화법과 레이저 결정화법을 조합한 방법 등)에 의해 결정화하여, 결정질 반도체층을 형성한다. 그 후, 얻어진 결정질 반도체층을 소망의 형상으로 에칭하여, 결정질 반도체층(706～710)을 형성한다(도 12(B)).
결정질 반도체층(706～710)의 제작 공정의 일례를 이하에 간단히 설명한다. 먼저, 플라즈마 CVD법에 의해 비정질 반도체층을 66 nm의 막 두께로 형성한다. 다음에, 결정화를 조장하는 금속 원소인 니켈을 함유하는 용액을 비정질 반도체층 위에 보유시킨 후, 비정질 반도체층에 탈수소화 처리(500℃, 1시간)와 열 결정화의 처리(550℃, 4시간)를 행하여, 결정질 반도체층을 형성한다. 그 후, 필요에 따라 결정질 반도체층에 레이저광을 조사하고, 포토리소그래피법을 행하여 결정질 반도체층(706～710)을 형성한다. 레이저 결정화법으로 결정질 반도체층을 형성하는 경우, 연속 발진 또는 펄스 발진 기체 레이저 또는 고체 레이저를 사용한다. 기체 레이저로서는, 엑시머 레이저, YAG 레이저, YVO4 레이저, YLF 레이저, YAlO3 레이저, 유리 레이저, 루비 레이저, Ti:사파이어 레이저 등을 사용한다. 고체 레이저로서는, Cr, Nd, Er, Ho, Ce, Co, Ti 또는 Tm이 도핑된 YAG, YVO4, YLF, YAlO3 등의 결정을 사용한 레이저를 사용한다.
또한, 결정화를 조장하는 금속 원소를 사용하여 비정질 반도체층의 결정화를 행하면, 저온에서 단시간에 결정화가 가능하게 되고, 결정의 방향이 균일하게 된다는 이점이 있는 한편, 금속 원소가 결정질 반도체층에 잔존하기 때문에 오프 전류가 상승하고, 특성이 안정되지 않는다는 결점이 있다. 그래서, 결정질 반도체층 위에 게터링 사이트로서 기능하는 비정질 반도체층을 형성하면 좋다. 게터링 사이트가 되는 비정질 반도체층에는, 인이나 아르곤 등의 불순물 원소를 함유시킬 필요가 있기 때문에, 적합하게는, 아르곤을 고농도로 함유시키는 것이 가능한 스퍼터링법으로 형성하면 좋다. 그 후, 가열처리(RTA법이나, 어닐노를 사용한 열 어닐 등)를 행하여, 비정질 반도체층 중으로 금속 원소를 확산시키고, 이어서, 이 금속 원소를 함유한 비정질 반도체층을 제거한다. 그렇게 하면, 결정질 반도체층 중의 금속 원소의 함유량을 저감 또는 제거할 수 있다.
다음에, 결정질 반도체층(706～710)을 덮도록 게이트 절연막(705)을 형성한다. 게이트 절연막(705)은, 공지의 수단(플라즈마 CVD법이나 스퍼터링법 등)에 의해, 규소의 산화물 또는 규소의 질화물을 함유하는 층을 단층 또는 적층으로 형성된다. 구체적으로는, 산화규소를 함유하는 층, 산화질화규소를 함유하는 층, 또는 질화산화규소를 함유하는 층을 단층 또는 적층하여 형성한다.
다음에, 게이트 절연막(705) 위에 제1 도전층과 제2 도전층을 적층 형성한다. 제1 도전층은 공지의 수단(플라즈마 CVD법이나 스퍼터링법 등)에 의해 20～100 nm의 두께로 형성된다. 제2 도전층은 공지의 수단에 의해 100～400 nm의 두께로 형성된다. 제1 도전층과 제2 도전층은 탄탈(Ta), 텅스텐(W), 티탄(Ti), 몰리브덴(Mo), 알루미늄(Al), 구리(Cu), 크롬(Cr), 니오브(Nb) 등으로부터 선택된 원소 또는 이 원소를 주성분으로 하는 합금 재료 또는 화합물 재료로 형성된다. 또는, 인 등의 불순물 원소를 도핑한 다결정 규소로 대표되는 반도체 재료를 사용하여도 좋다. 제1 도전층과 제2 도전층의 조합으로서, 예를 들어, 질화 탄탈(TaN)층과 텅스텐(W)층, 질화 텅스텐(WN)층과 텅스텐층, 질화 몰리브덴(MoN)층과 몰리브덴(Mo)층 등을 사용할 수 있다. 텅스텐이나 질화 탄탈 등은 내열성이 높기 때문에, 제1 도전층과 제2 도전층을 형성한 후에, 열 활성화를 목적으로 한 가열처리를 행할 수 있다. 또한, 2층 구조가 아니라, 3층 구조를 이용하는 경우에는, 몰리브덴층과 알루미늄층과 몰리브덴층의 적층 구조를 채용하면 좋다.
다음에, 포토리소그래피법을 사용하여 레지스트 마스크를 형성하고, 게이트 전극과 게이트선을 형성하기 위한 에칭 처리를 행하여, 게이트 전극으로서 기능하는 도전층(게이트 전극이라고 부르기도 함)(716～725)을 형성한다.
다음에, 포토리소그래피법에 의해 다른 레지스트 마스크를 형성하고, 결정질 반도체층(706, 708～710)에, 이온 도핑법 또는 이온 주입법에 의해, n형을 부여하는 불순물 원소를 저농도로 첨가하여, n형 불순물 영역(711, 713～715)과 채널 영역(780, 782～784)을 형성한다. n형을 부여하는 불순물 원소로서는, 주기율표의 15족에 속하는 원소를 사용하면 좋고, 예를 들어, 인(p) 또는 비소(As)를 사용한다.
다음에, 포토리소그래피법에 의해 다른 레지스트 마스크를 형성하고, 결정질 반도체층(707)에, p형을 부여하는 불순물 원소를 첨가하여, p형 불순물 영역(712)과 채널 영역(781)을 형성한다. p형을 부여하는 불순물 원소로서는, 예를 들어, 붕소(B)를 사용한다.
다음에, 게이트 절연막(705)과 도전층(716～725)을 덮도록 절연층을 형성한다. 이 절연층은 공지의 수단(플라즈마 CVD법이나 스퍼터링법 등)에 의해, 규소, 규소의 산화물 또는 규소의 질화물의 무기 재료를 함유하는 층이나, 유기 수지 등의 유기 재료를 함유하는 층을 단층 또는 적층하여 형성한다. 그 다음, 절연층을 수직 방향을 주체로 한 이방성 에칭에 의해 선택적으로 에칭하여, 도전층(716～725)의 측면에 접하는 절연층(사이드월이라고도 불림)(739～743)을 형성한다(도 12(C) 참조). 또한, 절연층(739～743)의 제작과 동시에, 절연층(705)을 에칭하여 절연층(734～738)을 형성한다. 절연층(739～743)은 후에 LDD(Lightly Doped drain) 영역을 형성할 때의 도핑용 마스크로서 사용된다.
다음에, 포토리소그래피법에 의해 형성한 레지스트로 된 마스크와 절연층(739～743)을 마스크로서 사용하여, 결정질 반도체층(706, 708～710)에, n형을 부여하는 불순물 원소를 첨가하여, 제1 n형 불순물 영역(LDD 영역이라고도 부름)(727, 729, 731, 733)과 제2 n형 불순물 영역(726, 728, 730, 732)을 형성한다. 제1 n형 불순물 영역(727, 729, 731, 733)이 포함하는 불순물 원소의 농도는, 제2 n형 불순물 영역(726, 728, 730, 732)의 불순물 원소의 농도보다 낮다. 상기 공정을 거쳐, N형 박막트랜지스터(744, 746～748)와 P형 박막트랜지스터(745)가 완성된다.
또한, LDD 영역을 형성할 때에는, 사이드월의 절연층을 마스크로 사용하면 좋다. 사이드월의 절연층을 마스크로 사용하는 방법은 LDD 영역의 폭의 제어가 용이하고, 또한, LDD 영역을 확실히 형성할 수 있다.
다음에, 박막트랜지스터(744～748)를 덮도록 절연층을 단층 또는 적층으로 형성한다(도 13(A)). 박막트랜지스터(744～748)를 덮는 절연층은, 공지의 수단(SOG(Spin on Glass)법, 액적 토출법 등)에 의해, 규소의 산화물이나 규소의 질화물 등의 무기 재료, 폴리이미드, 폴리아미드, 벤조시클로부텐, 아크릴, 에폭시, 실록산 등의 유기 재료를 사용하여 단층 또는 적층으로 형성된다. 실록산 재료란, Si-O-Si 결합을 함유하는 재료에 상당한다. 실록산은, 규소(Si)와 산소(O)와의 결합으로 골격 구조가 구성된다. 치환기로서, 적어도 수소를 함유하는 유기기(예를 들어, 알킬기, 방향족 탄화수소)가 사용된다. 치환기로서, 플루오로기를 사용할 수도 있다. 또는, 치환기로서, 적어도 수소를 함유하는 유기기와 플루오로기를 사용하여도 좋다. 예를 들어, 박막트랜지스터(744～748)를 덮는 절연층이 3층 구조인 경우, 제1 층의 절연층(749)으로서, 산화규소를 함유하는 층을 형성하고, 제2 층의 절연층(750)으로서, 수지를 함유하는 층을 형성하고, 제3 층의 절연층(751)으로서, 질화규소를 함유하는 층을 형성하면 좋다.
또한, 절연층(749～751)을 형성하기 전, 또는 절연층(749～751) 중 하나 또는 복수의 박막을 형성한 후에, 반도체층의 결정성의 회복이나 반도체층에 첨가된 불순물 원소의 활성화, 반도체층의 수소화를 목적으로 한 가열처리를 행하면 좋다. 이 가열처리에는, 열 어닐법, 레이저 어닐법 또는 RTA법 등을 적용하면 좋다.
다음에, 포토리소그래피법에 의해 절연층(749～751)을 에칭하여, n형 불순물 영역(726, 728～732) 및 p형 불순물 영역(785)을 노출시키는 콘택트 홀을 형성한다. 계속하여, 이 콘택트 홀을 충전하도록 도전층을 형성하고, 이 도전층을 패터닝하여, 소스 배선과 드레인 배선으로서 기능하는 도전층(752～761)을 형성한다.
도전층(752～761)은, 공지의 수단(플라즈마 CVD법이나 스퍼터링법 등)에 의해, 티탄(Ti), 알루미늄(Al), 네오디뮴(Nd)으로부터 선택된 원소, 또는 이 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 단층 또는 적층으로 형성된다. 알루미늄을 주성분으로 하는 합금 재료란, 예를 들어, 알루미늄을 주성분으로 하여 니켈을 함유하는 재료, 또는, 알루미늄을 주성분으로 하여 니켈과, 탄소와 규소 중의 어느 하나 또는 모두를 함유하는 합금 재료에 상당한다. 도전층(752～761) 각각은, 예를 들어, 배리어층과 알루미늄-규소(Al-Si)층과 배리어층의 적층 구조, 배리어층과 알루미늄-규소(Al-Si)층과 질화 티탄(TiN)층과 배리어층의 적층 구조를 채용하면 좋다. 또한, 배리어층이란, 티탄, 티탄의 질화물, 몰리브덴, 또는 몰리브덴의 질화물을 사용하여 형성된 박막에 상당한다. 알루미늄이나 알루미늄-규소는 저항값이 낮고, 저렴하기 때문에, 도전층(752～761)을 형성하는 재료로서 최적이다. 또한, 상층과 하층의 배리어층을 형성하면, 알루미늄이나 알루미늄-규소의 힐록의 발생을 방지할 수 있다. 또한, 환원성이 높은 원소인 티탄을 사용하여 배리어층을 형성하면, 결정질 반도체층 위에 얇은 자연 산화막이 발생하였다고 하여도, 이 자연 산화막을 환원하여, 결정질 반도체층과 양호한 콘택트를 취할 수 있다.
다음에, 도전층(752～761)을 덮도록 절연층(762)을 형성한다(도 13(B)). 이 절연층(762)은, 공지의 수단(SOG법, 액적 토출법 등)에 의해, 무기 재료 또는 유기 재료를 사용하여 단층 또는 적층으로 형성된다. 또한, 절연층(762)은 0.75 ㎛～3 ㎛의 두께로 형성되는 것이 바람직한다.
계속하여, 포토리소그래피법에 의해 절연층(762)를 에칭하여, 도전층(757, 759, 761)을 노출시키는 콘택트 홀을 형성한다. 그 다음, 이 콘택트 홀을 충전하도록 도전층을 형성한다. 이 도전층은 공지의 수단(플라즈마 CVD법이나 스퍼터링법 등)에 의해 도전성 재료를 사용하여 형성된다. 다음에, 이 도전층을 패터닝하여 도전층(763～765)을 형성한다. 도전층(763～765)은 기억 소자에 포함되는 한 쌍의 도전층 중 하나의 도전층에 상당한다. 따라서, 도전층(763～765)은 티탄, 또는 티탄을 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 단층 또는 적층으로 형성되는 것이 바람직하다. 티탄은 저항값이 낮기 때문에, 기억 소자의 사이즈 축소를 가능하게 하여, 고집적화를 실현할 수 있다. 또한, 도전층(763～765)을 형성하기 위한 포토리소그래피 공정에서는, 하층의 박막트랜지스터(744～748)에 손상을 주지 않기 위해, 습식 에칭 가공을 행하는 것이 좋고, 에칭제로서는 불화 수소(HF) 또는 암모니아와 과산화 수소수의 혼합액(NH3와 H2O2)을 사용하는 것이 좋다.
다음에, 도전층(763～765)을 덮도록 절연층(766)을 형성한다. 이 절연층(766)은 공지의 수단(SOG법, 액적 토출법 등)에 의해 무기 재료 또는 유기 재료 를 사용하여 단층 또는 적층으로 형성된다. 또한, 이 절연층(762)은 0.75 ㎛～3 ㎛의 두께로 형성되는 것이 바람직하다. 그 다음, 포토리소그래피법에 의해 절연층(766)을 에칭하여, 도전층(763～765)을 노출시키는 콘택트 홀(767～769)을 형성한다.
다음에, 도전층(765)에 접하는, 안테나로서 기능하는 도전층(786)을 형성한다(도 14(A)). 이 도전층(786)은 공지의 수단(플라즈마 CVD법, 스퍼터링법, 인쇄법, 액적 토출법 등)에 의해 도전성 재료를 사용하여 형성된다. 바람직하게는, 도전층(786)은 알루미늄(Al), 티탄(Ti), 은(Ag), 구리(Cu)로부터 선택된 원소 또는 이 원소를 주성분으로 하는 합금 재료 또는 화합물 재료를 사용하여 단층 또는 적층으로 형성된다. 구체적으로는, 도전층(786)은 스크린 인쇄법에 의해, 은을 함유하는 페이스트를 사용하여 형성되고, 그 후, 50～350℃의 가열처리를 행하여 형성된다. 또는, 스퍼터링법에 의해 알루미늄층을 형성하고, 이 알루미늄층을 패터닝하여 도전층(786)을 형성한다. 알루미늄층의 패터닝은 습식 에칭에 의해 행해지는 것이 좋고, 습식 에칭 후에 200～300℃의 가열처리를 행하는 것이 좋다.
다음에, 도전층(763, 764)에 접하도록 유기 화합물층(787)을 형성한다(도 14(B)). 이 유기 화합물층(787)은 공지의 수단(액적 토출법이나 증착법 등)에 의해 형성된다. 계속하여, 유기 화합물층(787)에 접하도록 도전층(771)을 형성한다. 이 도전층(771)은 공지의 수단(스퍼터링법이나 증착법 등)에 의해 형성된다.
이상의 공정을 거쳐, 도전층(763), 유기 화합물층(787) 및 도전층(771)을 포함하는 기억 소자부(789)와, 도전층(764), 유기 화합물층(787) 및 도전층(771)을 포함하는 기억 소자부(790)가 완성된다.
또한, 상기 제작공정에서는, 유기 화합물층(787)의 내열성이 높지 않기 때문에, 안테나로서 기능하는 도전층(786)을 형성하는 공정 후에, 유기 화합물층(787)을 형성하는 공정을 행하는 것을 특징으로 한다.
다음에, 기억 소자부(789, 790), 및 안테나로서 기능하는 도전층(786)을 덮도록 공지의 수단(SOG법, 스크린 인쇄법, 액적 토출법 등)에 의해 보호층으로서 기능하는 절연층(772)을 형성한다. 이 절연층(772)은, DLC(Diamond Like Carbon) 등의 탄소를 함유하는 층, 질화규소를 함유하는 층, 질화산화규소를 함유하는 층, 또는 유기 재료로 형성되고, 바람직하게는 에폭시 수지로 형성된다.
다음에, 박리층(702)이 노출되도록, 포토리소그래피법에 의해 절연층을 에칭 하여, 개구부(773, 774)를 형성한다(도 15(A)).
다음에, 개구부(773, 774)에 에칭제를 주입하여 박리층(702)을 제거한다(도 15(B)). 에칭제로서는, 불화 할로겐 또는 할로겐간(interhalogen) 화합물을 함유하는 기체 또는 액체를 사용한다. 예를 들어, 불화 할로겐을 함유하는 기체로서 삼불화 염소(ClF3)를 사용한다. 그렇게 하면, 박막 집적회로(791)가 기판(701)으로부터 박리된 상태가 된다. 여기서, 박막 집적회로(791)는 박막트랜지스터(744～748)와 기억 소자부(789, 790)를 포함하는 소자군과, 안테나로서 기능하는 도전층(786)을 합한 것을 말한다. 또한, 박리층(702)은 모두 제거하지 않고 일부분을 잔존시켜도 좋다. 이와 같이 박리층(702)의 일부를 잔존시킴으로써, 제조 시간을 단축시킬 수 있다.
박막 집적회로(791)가 박리된 기판(701)은 비용 삭감을 위해 재사용하면 좋다. 또한, 절연층(772)은 박리층(702)을 제거한 후에, 박막 집적회로(791)가 비산하지 않도록 형성되는 것이다. 박막 집적회로(791)는 작고 얇고 가볍기 때문에, 박리층(702)을 제거한 후에는, 기판(701)에 밀착하고 있지 않으므로 비산하기 쉽다. 그러나, 박막 집적회로(791) 위에 절연층(772)을 형성함으로써, 박막 집적회로(791)에 중량감이 붙어, 기판(701)으로부터의 비산을 방지할 수 있다. 또한, 절연층(772)을 형성함으로써, 얇고 가벼운 박막 집적회로(791) 단체(單體)가 기판(701)의 분리 후에 감겨지 않고, 어느 정도의 강도가 확보될 수 있다.
다음에, 박막 집적회로(791)의 한쪽 면을 제1 지지체(support)(776)에 접착시켜, 박막 집적회로(791)를 기판(701)으로부터 완전히 박리한다(도 16). 계속하여, 박막 집적회로(791)의 다른쪽 면에 제2 지지체(775)를 제공하고, 가열처리와 가압처리 중 어느 하나 또는 모두를 행하여, 제1 지지체(776)와 제2 지지체(775)에 의해 박막 집적회로(791)를 봉지(封止)한다. 제1 지지체(776)와 제2 지지체(775)는 폴리프로필렌, 폴리에스터, 비닐, 폴리불화비닐, 폴리염화비닐 등으로 형성된 필름, 섬유질 재료로 된 종이, 베이스 필름(폴리에스터, 폴리아미드, 무기 증착 필름, 종이 등)과 접착성 합성수지 필름(아크릴계 합성수지, 에폭시계 합성수지 등)과의 적층 필름 등에 상당한다. 이들 필름에는 열 압착 접합에 의해 가열처리와 가압처리가 행해진다. 즉, 필름의 맨 외측 층에 제공된 접착층이나, 또는 맨 외측 층에 제공된 층(접착층이 아님)을 가열처리에 의해 녹인 다음, 가압에 의해 필름들을 접착한다. 또한, 제1 지지체(776) 또는 제2 지지체(775)의 표면에는 접착층이 제공되어 있어도 좋고, 또는 접착층이 제공되지 않아도 좋다. 접착층은 열 경화 수지, 자외선 경화 수지, 에폭시 수지계 접착제, 수지 첨가제 등의 접착제를 함유하는 층에 상당한다.
이상의 공정에 의해, 가요성을 가지는 반도체장치가 제작될 수 있다.
또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합하여 실시될 수 있다.
[실시형태 5]
본 실시형태에서는, 본 발명의 반도체장치를 비접촉으로 데이터의 송수신이 가능한 무선 칩으로서 사용한 경우에 대하여 도 8(A)～도 8(C)를 사용하여 설명한다.
무선 칩(20)은 비접촉으로 데이터를 교신하는 기능을 가지고, 전원 회로(11), 클록 발생 회로(12), 데이터 복조/변조 회로(13), 다른 회로들을 제어하는 제어 회로(14), 인터페이스 회로(15), 기억 회로(16), 데이터 버스(17), 안테나(안테나 코일)(18)을 가진다(도 8(A)). 전원 회로(11)는, 안테나(18)로부터 입력된 교류 신호를 기초로 하여 반도체장치 내부의 각 회로에 공급되는 각종 전원을 생성하는 회로이다. 클록 발생 회로(12)는 안테나(18)로부터 입력된 교류 신호를 기초로 하여 반도체장치 내의 각 회로에 공급되는 각종 클록 신호를 생성하는 회로이다. 데이터 복조/변조 회로(13)는 리더/라이터(19)와 교신하는 데이터를 복조/변조하는 기능을 가진다. 제어 회로(14)는 기억 회로(16)을 제어하는 기능을 가진 다. 안테나(18)는 전계 또는 전자파의 송수신을 행하는 기능을 가진다. 리더/라이터(19)는 반도체장치와의 교신, 반도체장치의 제어 및 그의 데이터에 관한 처리를 제어한다.
또한, 기억 회로(16)는 상기 실시형태들에서 나타낸 유기 메모리의 어느 하나의 구성를 가진다. 또한, 무선 칩은 상기 구성에 한정되지 않고, 예를 들어, 전원 전압의 리미터 회로나 암호 처리 전용 하드웨어와 같은 다른 요소를 추가한 구성이어도 좋다.
또한, 본 실시형태의 무선 칩에서는, 각 회로에의 전원 전압의 공급을 전원(배터리)을 탑재하지 않고 전파에 의해 행하는 타입이어도 좋고, 각 회로에의 전원 전압의 공급을 안테나 대신에 전원(배터리)을 탑재시켜 행하는 타입이어도 좋고, 전파와 전원에 의해 전원 전압을 공급하는 타입이어도 좋다.
본 발명의 반도체장치를 무선 칩 등에 사용한 경우, 비접촉으로 통신을 행하는 점, 복수 판독이 가능한 점, 데이터 기입이 가능한 점, 다양한 형상으로 가공 가능한 점, 선택하는 주파수에 따라서는 지향성이 넓고, 인식 범위가 넓은 점 등의 이점을 가진다. 무선 칩은 비접촉에 의한 무선 통신에 의해 사람이나 물건의 개개의 정보가 식별 가능한 IC 태그, 라벨 가공을 하여 목표물에의 부착을 가능하게 한 라벨, 이벤트나 어뮤즈먼트(amusement) 전용의 리스트 밴드 등에 적용할 수 있다. 또한, 무선 칩을 수지 재료에 의해 성형 가공하여도 좋고, 무선 통신을 저해하는 금속에 직접 고정하여도 좋다. 또한, 무선 칩은 입퇴실 관리 시스템이나 정산 시스템과 같은 시스템의 운용에 활용될 수 있다.
다음에, 본 발명의 반도체장치를 무선 칩으로 실제로 사용할 때의 일 형태에 대하여 설명한다. 표시부(321)를 포함하는 휴대 단말기의 측면에는 리더/라이터(320)가 제공되고, 물품(322)의 측면에는 무선 칩(323)이 제공된다(도 8(B)). 물품(322)에 포함된 무선 칩(323)에 리더/라이터(320)를 보유시키면, 표시부(321)에, 물품의 원재료나 원산지, 생산 공정마다의 검사 결과나 유통 과정의 이력 등, 상품의 설명 등의 상품에 관한 정보가 표시된다. 또한, 상품(326)을 컨베이어 벨트에 의해 반송할 때, 리더/라이터(324)와, 상품(326)에 제공된 무선 칩(325)을 사용하여 이 상품(326)의 검품을 행할 수 있다(도 8(C)). 이와 같이, 시스템에 무선 칩을 활용함으로써, 정보의 취득을 간단하게 행할 수가 있고, 고기능화와 고부가가치화를 실현한다.
또한, 본 실시형태는 상기 실시형태들 중 어느 것과도 자유롭게 조합하여 실시될 수 있다.
[실시형태 6]
본 발명의 반도체장치의 용도는 넓은 범위에 이르고, 예를 들어, 이 반도체장치는 정보를 기억하고 표시하는 전자기기에 사용될 수 있다. 예를 들어, 텔레비전 수상기, 컴퓨터, 휴대 전화기를 비롯한 휴대형 정보 단말기, 디지털 카메라, 비디오 카메라, 내비게이션 시스템 등의 전자기기에 사용될 수 있다. 본 발명의 반도체장치를 휴대 전화기에 적용한 경우에 대하여 도 9를 사용하여 설명한다.
휴대 전화기는 케이스(2700, 2706), 패널(2701), 하우징(2702), 프린트 배선 기판(2703), 조작 버튼(2704), 배터리(2705)를 가진다. 패널(2701)은 하우징(2702)에 탈착 가능하게 조립되고, 하우징(2702)은 프린트 배선 기판(2703)에 결합된다. 하우징(2702)의 형상이나 치수는 패널(2701)이 조립되는 전자기기에 맞추어 적절히 변경될 수 있다. 프린트 배선 기판(2703)에는, 패키징된 복수의 반도체장치가 실장되어 있고, 이 중의 하나로서 본 발명의 반도체장치를 사용할 수 있다. 프린트 배선 기판(2703)에 실장되는 복수의 반도체장치는, 컨트롤러, 중앙 처리 유닛(CPU, Central Processing Unit), 메모리, 전원 회로, 음성 처리 회로, 송수신 회로 등 중 어느 하나의 기능을 가진다.
패널(2701)은 접속 필름(2708)을 통하여 프린트 배선 기판(2703)에 접속된다. 상기한 패널(2701), 하우징(2702), 및 프린트 배선 기판(2703)은 조작 버튼(2704)이나 배터리(2705)와 함께 케이스(2700, 2706)의 내부에 수납된다. 패널(2701)에 포함된 화소 영역(2709)은, 케이스(2700)에 형성된 개구창(開口窓)을 통해 시인(視認)할 수 있도록 배치되어 있다.
본 발명의 반도체장치는 소형, 박형, 경량인 것을 특징으로 하고, 이 특징에 의해, 전자기기의 케이스(2700, 2706) 내부의 한정된 공간을 유효하게 이용할 수 있다. 또한, 본 발명의 반도체장치는 단순한 구조의 기억 회로를 가지는 것을 특징으로 하고, 이 특징에 의해, 저렴하고 고집적화된 기억 회로를 가지는 반도체장치를 사용한 전자기기를 제공할 수 있다. 또한, 본 발명의 반도체장치는 불휘발성이고 추기가 가능한 기억 회로를 가지는 것을 특징으로 하고, 이 특징에 의해, 고기능화와 고부가가치화를 실현한 전자기기를 제공할 수 있다.
또한, 본 발명의 반도체장치는 무선 칩으로서도 사용 가능하고, 예를 들어, 지폐, 경화, 유가증권류, 증서류, 무기명 채권류, 포장용 용기류, 서적류, 기록 매체, 신변용품, 탈것류, 식품류, 의류, 보건용품류, 생활용품류, 약품류 및 전자기기 등에 제공하여 사용될 수 있다. 이들 예에 관하여 도 10(A)～도 10(H)를 사용하여 설명한다.
지폐 및 경화란 시장에 유통하는 금전이고, 특정 지역에서 화폐와 같이 통용되는 것(금권), 기념 주화 등을 포함한다. 유가증권류란 수표, 증권, 약속어음 등을 가리킨다(도 10(A) 참조). 증서류란 운전 면허증, 주민등록증 등을 가리킨다(도 10(B) 참조). 무기명 채권류란 우표, 식권, 각종 상품권 등을 가리킨다(도 10(C) 참조). 포장용 용기류란 도시락 등의 포장지, 패트병 등을 가리킨다(도 10(D) 참조). 서적류란 책, 도서 등을 가리킨다(도 10(E) 참조). 기록 매체란 DVD 소프트웨어, 비디오 테이프 등을 가리킨다(도 10(F) 참조). 탈것류란 자전거 등의 차량, 선박 등을 가리킨다(도 10(G) 참조). 신변용품이란 가방, 안경 등을 가리킨다(도 10(H) 참조). 식품류란 식료품, 음료 등을 가리킨다. 의류란 의복, 신발 등을 가리킨다. 보건용품류란 의료 기구, 건강 기구 등을 가리킨다. 생활용품류란 가구, 조명기구 등을 가리킨다. 약품류란 의약품, 농약 등을 가리킨다. 전자기기란 액정 표시장치, EL 표시장치, 텔레비전 장치(텔레비전 수상기, 박형 텔레비전 수상기), 휴대 전화기 등을 가리킨다.
지폐, 경화, 유가증권류, 증서류, 무기명 채권류 등에 무선 칩을 제공함으로써, 위조를 방지할 수 있다. 또한, 포장용 용기류, 서적류, 기입 매체 등, 신변용품, 식품류, 생활용품류, 전자기기 등에 무선 칩을 제공함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 탈것류, 보건용품류, 약품류 등에 무선 칩을 제공함으로써, 위조나 도난의 방지, 약품류라면 약의 오용을 방지할 수 있다. 무선 칩의 제공 방법으로서는, 물품의 표면에 붙이거나 물품에 묻거나 하여 제공한다. 예를 들어, 책이라면 종이에 묻거나 유기 수지로 된 패키지라면 이 유기 수지에 묻거나 하면 좋다. 또한, 후에 광학적 작용을 가하여 기입(추기)을 하는 경우에는, 칩에 제공된 기억 소자의 부분에 광을 조사할 수 있도록 투명한 재료를 사용하는 것이 바람직하다. 또한, 한 번 기입한 데이터의 재기입이 불가능한 기억 소자를 사용하는 것에 의해, 효과적으로 위조를 방지하는 것이 가능하게 된다. 또한, 사용자가 상품을 구입한 후의 프라이버시 등의 문제에 대해서도, 무선 칩에 제공된 기억 소자의 데이터를 소거하는 시스템을 제공해 두는 것에 의해 해결할 수 있다.
이와 같이, 포장용 용기류, 기입 매체, 신변용품, 식품류, 의류, 생활용품류, 전자기기 등에 무선 칩을 제공함으로써, 검품 시스템이나 렌탈점의 시스템 등의 효율화를 도모할 수 있다. 또한, 탈것류에 무선 칩을 제공함으로써, 위조나 도난을 방지할 수 있다. 또한, 동물 등의 생물에 무선 칩을 묻음으로써, 개개의 생물의 식별을 용이하게 할 수 있다. 예를 들어, 가축 등의 생물에 무선 칩을 묻는 것에 의해, 태어난 해나 성별 또는 종류 등을 용이하게 식별하는 것이 가능하게 된다.
이상과 같이, 본 발명의 반도체장치는 데이터를 기억하는 물품이라면 어떠한 것이라도 제공하여 사용할 수 있다. 또한, 본 실시형태는 상기 실시형태들 중 어 느 것과도 자유롭게 조합하여 실시될 수 있다.
[실시예 1]
본 실시예에서는, 기판 위에 기억 소자부를 제작하고, 그 기억 소자부에 전기적 작용에 의해 데이터 기입을 행한 결과에 대하여 설명한다.
기억 소자부는, 기판 위에, 제1 도전층, 유기 화합물층(유기 화합물 재료와 무기 화합물 재료와의 혼합층과, 유기 화합물 재료로 형성된 층), 제2 도전층이 이 순서로 적층된 소자이다(이하, 이 구조를 "소자 구조 1"이라 표기함). 또한, 제1 도전층에는 산화규소를 함유하는 인듐 주석 산화물을 사용하였다. 유기 화합물층에는, 유기 화합물 재료와 무기 화합물 재료와의 혼합층과, 유기 화합물 재료로 된 층의 적층 구조를 사용하였다. 유기 화합물 재료와 무기 화합물 재료와의 혼합층은, 4,4'-비스[N-(1-나프틸)-N-페닐아미노]비페닐(α-NPD로 약칭되기도 함)과 MoO3를 공증착하여 성막되었다. 유기 화합물 재료로 된 층에는, 4,4'-비스[N-(3-메틸페닐)-N-페닐아미노]비페닐(TPD로 약칭되기도 함)을 사용하였다. 제2 도전층에는, 알루미늄을 사용하였다.
또한, 상기 구성을 가지는 기억 소자부와 비교하기 위하여, 기판 위에, 제1 도전층, 유기 화합물 재료로 된 층, 제2 도전층이 이 순서로 적층된 소자를 형성하였다(이하, 이 구조를 "소자 구조 2"라 표기함). 제1 도전층은 산화규소를 함유하는 인듐 주석 산화물의 화합물을 사용하여 형성되었고, 유기 화합물 재료로 된 층은 TPD를 사용하여 형성되었고, 제2 도전층은 알루미늄을 사용하여 형성되었다. 즉, 이 구성은, 상기 구성으로부터, 유기 화합물 재료와 무기 화합물 재료와의 혼합층을 제외한 구성으로 되어 있다.
다음에, 전기적 작용에 의해 기억 소자부를 단락시키기 전과, 전기적 작용에 의해 기억 소자부를 단락시킨 후의 소자 구조 1과 소자 구조 2의 전류-전압 특성의 측정 결과를 도 17에 나타낸다. 또한, 도 17에서, 횡축은 전압값(V)을 나타내고, 종축은 전류 밀도(mA/cm2)를 나타내고 있다. 또한, 도 17에서, 플롯(plot)(261a)은 전기적 작용에 의해 기억 소자부를 단락시키기 전의 소자 구조 1의 전류-전압 특성을 나타내고, 플롯(261b)은 전기적 작용에 의해 기억 소자부를 단락시킨 후의 소자 구조 1의 전류-전압 특성을 나타낸다. 또한, 플롯(262a)은 전기적 작용에 의해 기억 소자부를 단락시키기 전의 소자 구조 2의 전류-전압 특성을 나타내고, 플롯(262b)은 전기적 작용에 의해 기억 소자부를 단락시킨 후의 소자 구조 2의 전류-전압 특성을 나타낸다.
도 17로부터, 기억 소자부를 단락시키기 전과 단락시킨 후에서 소자 구조 1 및 소자 구조 2의 전류-전압 특성에는 큰 변화가 보인다. 예를 들어, 인가 전압 1 V에서, 기억 소자부를 단락시키기 전의 소자 구조 1 및 소자 구조 2의 전류 밀도는 각각 1.6×10-4 mA/cm2, 2.4×10-4 mA/cm2인 것에 대하여, 기억 소자부를 단락시킨 후의 소자 구조 1 및 소자 구조 2의 전류 밀도는 각각 2.5×102 mA/cm2, 4.3×102 mA/cm2이며, 따라서, 기억 소자부를 단락시키기 전과 단락시킨 후에는, 전류 밀도에 6 자릿수의 변화가 발생하였다. 즉, 기억 소자부를 단락시킨 후에는 소자 구조 1 및 소자 구조 2의 저항값이 단락시키기 전의 저항값에 비하여 큰 폭으로 감소하고 있다.
이와 같이, 기억 소자부를 단락시키기 전과 기억 소자부를 단락시킨 후에는, 기억 소자부의 저항값에 변화가 생기고, 이 소자 구조 1 또는 소자 구조 2의 저항값의 변화를 전압값 또는 전류 밀도값에 의해 판독함으로써, 기억 소자부는 기억 회로로서 기능할 수 있다.
또한, 도 17에 나타낸 바와 같이, 전기적 작용에 의해 소자 구조 1과 소자 구조 2의 기억 소자부를 단락시킬 때의 인가 전압은 각각 9.6 V, 18.2 V이었고, 소자 구조 1의 기억 소자부를 낮은 전압으로 단락시키는 것이 가능했다. 즉, 유기 화합물층으로서, 유기 화합물 재료로 된 층에 무기 화합물 재료와 유기 화합물 재료와의 혼합층을 적층시킨 것을 형성한 경우, 기억 소자부를 단락시켜 데이터를 기입할 때의 구동 전압을 낮게 하는 것이 가능하게 된다. 그 결과, 유기 화합물층에, 유기 화합물 재료로 된 층에 추가하여, 유기 화합물 재료와 무기 화합물 재료와의 혼합층을 제공함으로써, 기억 소자부의 후막화와 저소비전력화를 동시에 달성할 수 있다.
[실시예 2]
본 실시예에서는, 유기 메모리 소자의 기입 전압, 기입 전류값, 전류 밀도에 대한 유기 화합물층의 막 두께 의존성을 나타낸다. 또한, 여기서는, 유기 메모리 소자에 전압을 인가하여, 유기 메모리를 단락시켜 기입을 행하였다.
유리 기판 위에, 제1 도전층으로서, 스퍼터링법에 의해 산화규소를 함유하는 ITO를 형성하고, 제1 도전층 위에, 무기 화합물과 유기 화합물을 혼합하여 제공되는 층으로서, 산화 몰리브덴과 DNTPD(4,4'-비스(N-{4-[N,N-비스(3-메틸페닐)아미노]페닐}-N-페닐아미노]비페닐)를 2:4의 비율로 공증착하고, 유기 화합물층으로서, NPB를 무기 화합물과 유기 화합물을 혼합하여 형성된 층 위에 증착하고, 제2 도전층으로서, 알루미늄층을 유기 화합물층 위에 증착하였다. 그리하여, 유기 메모리 소자의 수평면에서의 크기가 100 ㎛×100 ㎛인 유기 메모리 소자가 형성되었다.
또한, 무기 화합물과 유기 화합물을 혼합하여 형성된 층의 두께를 80 nm로 하고, 각각의 유기 화합물층의 두께가 10 nm, 20 nm, 30 nm, 40 nm, 50 nm인 유기 메모리 소자를 형성하였다. 또한, 유기 화합물층의 두께가 10 nm인 유기 메모리 소자를 시료 1이라 하고, 유기 화합물층의 두께가 20 nm인 유기 메모리 소자를 시료 2라 하고, 유기 화합물층의 두께가 30 nm인 유기 메모리 소자를 시료 3이라 하고, 유기 화합물층의 두께가 40 nm인 유기 메모리 소자를 시료 4라 하고, 유기 화합물층의 두께가 50 nm인 유기 메모리 소자를 시료 5라 하였다. 각 시료의 기입 시의 전압, 전류값, 및 전류 밀도를 표 1에 나타낸다.
[표 1]

시료
유기 화합물층의
두께 (nm)
기입 전압(V)
전류값(A)
전류밀도 (A/㎛2)
1 10 8.4 25×10-3 2.52×10-6
2 20 11.3 67×10-3 6.7×10-6
3 30 12.3 48×10-3 4.7×10-6
4 40 12.0 2.5×10-3 2.5×10-6
5 50 19.2 2.0×10-3 0.20×10-6
무기 화합물과 유기 화합물을 혼합하여 형성된 층의 두께 : 80 nm
표 1에 나타내는 바와 같이, 유기 화합물층의 막 두께를 얇게 함으로써, 기입 전압을 저하시키는 것이 가능하다.
다음에, 유기 메모리 소자의 수평면에서의 크기, 및 무기 화합물과 유기 화합물이 혼합하여 형성된 층의 두께가 다른 유기 메모리 소자의 기입 시의 전압 및 전류값를 나타낸다. 여기서도 마찬가지로 유기 메모리 소자에 전압을 인가하고, 유기 메모리 소자를 단락시켜 기입을 행하였다.
유리 기판 위에 제1 도전층으로서 스퍼터링법에 의해 티탄층을 형성하고, 제1 도전층 위에, 무기 화합물과 유기 화합물을 혼합하여 형성된 층으로서 산화 몰리브덴과 NPB를 공증착하고, 무기 화합물과 유기 화합물을 혼합하여 형성된 층 위에, 유기 화합물층으로서 NPB를 증착하고, 유기 화합물층 위에, 제2 도전층으로서 알루미늄층을 증착하여, 유기 메모리 소자를 형성하였다.
또한, 무기 화합물과 유기 화합물을 혼합하여 형성된 층의 두께를 20 nm로 하고, 산화 몰리브덴과 NPB의 혼합비를 1:4로 하고, 유기 메모리 소자의 한 변의 길이를 3 ㎛, 5 ㎛로 하는 유기 메모리 소자를 각각 시료 6, 시료 7이라 하여, 이들 시료의 기입 시의 전압 및 전류값를 표 2에 나타낸다.
[표 2]

시료
유기 메모리 소자의
한 변의 길이 (㎛)
기입 전압(V)
전류값(A)
6 3 2.7 385×10-6
7 5 39.3 23×10-12
무기 화합물과 유기 화합물을 혼합하여 형성된 층의 두께 : 20 nm
또한, 무기 화합물과 유기 화합물을 혼합하여 형성된 층의 두께를 40 nm로 하고, 산화 몰리브덴과 NPB의 혼합비를 1:4로 하고, 유기 메모리 소자의 한 변의 길이를 2 ㎛, 5 ㎛ 및 10 ㎛로 하는 유기 메모리 소자를 각각 시료 8, 시료 9, 및 시료 10이라 하여, 이들 시료의 기입시의 전압, 및 전류값를 표 3에 나타낸다.
[표 3]

시료
유기 메모리 소자의
한 변의 길이 (㎛)
기입 전압(V)
전류값(A)
8 2 22.9 0.1×10-6
9 5 11.3 1374×10-6
10 10 9.4 1910×10-6
무기 화합물과 유기 화합물을 혼합하여 형성된 층의 두께 : 30 nm
표 1～표 3에 나타내는 바와 같이, 제1 도전층 및 유기 화합물층 사이에, 무기 화합물과 유기 화합물을 혼합하여 형성된 층을 가지는 유기 메모리 소자에서, 전기적 작용에 의해 기입하는 것이 가능하였다.

Claims (28)

  1. 제1 방향으로 연장된 복수의 비트선;
    상기 비트선과 교차하여 상기 비트선과 워드선의 교차부가 복수 형성되도록 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선;
    상기 교차부들 중 하나에 접속된 메모리 셀을 복수 가지는 메모리 셀 어레이; 및
    상기 메모리 셀 내에 제공된 기억 소자를 포함하고,
    상기 기억 소자가 상기 비트선과, 유기 화합물층과, 상기 워드선을 포함하고,
    상기 기억 소자 내의 상기 비트선과 상기 유기 화합물층이 서로 접하여 있고,
    상기 기억 소자 내의 상기 유기 화합물층과 상기 워드선이 서로 접하여 있으며,
    상기 유기 화합물층은 무기 화합물과 유기 화합물이 혼합된 층을 포함하고 있는, 반도체장치.
  2. 제1 방향으로 연장된 복수의 비트선;
    상기 비트선과 교차하여 상기 비트선과 워드선의 교차부가 복수 형성되도록 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선;
    상기 교차부들 중 하나에 접속된 메모리 셀을 복수 가지는 메모리 셀 어레이; 및
    상기 메모리 셀 내에 제공된 기억 소자를 포함하고,
    상기 기억 소자가 상기 비트선과, 유기 화합물층과, 상기 워드선을 포함하고,
    상기 기억 소자 내의 상기 비트선과 상기 유기 화합물층이 서로 접하여 있고,
    상기 기억 소자 내의 상기 유기 화합물층과 상기 워드선이 서로 접하여 있으며,
    상기 유기 화합물층은 무기 화합물과 제1 유기 화합물이 혼합된 층과, 제2 유기 화합물을 함유하는 층을 포함하는 적층 구조인, 반도체장치.
  3. 기판 위에 형성된, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터;
    제1 방향으로 연장된 복수의 비트선;
    상기 비트선과 교차하여 상기 비트선과 워드선의 교차부가 복수 형성되도록 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선;
    상기 교차부들 중 하나에 접속된 메모리 셀을 복수 가지는 메모리 셀 어레이;
    상기 메모리 셀 내에 제공된 기억 소자; 및
    상기 제1 트랜지스터에 전기적으로 접속된, 안테나로서 기능하는 도전층을 포함하고,
    상기 기억 소자가 상기 비트선과, 유기 화합물층과, 상기 워드선을 포함하고,
    상기 기억 소자 내의 상기 비트선과 상기 유기 화합물층이 서로 접하여 있고,
    상기 기억 소자 내의 상기 유기 화합물층과 상기 워드선이 서로 접하여 있으며,
    상기 비트선과 상기 워드선 중 적어도 하나가 상기 제2 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 무기 화합물과 유기 화합물이 혼합된 층을 포함하고 있는, 반도체장치.
  4. 기판 위에 형성된, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터;
    제1 방향으로 연장된 복수의 비트선;
    상기 비트선과 교차하여 상기 비트선과 워드선의 교차부가 복수 형성되도록 상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선;
    상기 교차부들 중 하나에 접속된 메모리 셀을 복수 가지는 메모리 셀 어레이;
    상기 메모리 셀 내에 제공된 기억 소자; 및
    상기 제1 트랜지스터에 전기적으로 접속된, 안테나로서 기능하는 도전층을 포함하고,
    상기 기억 소자가 상기 비트선과, 유기 화합물층과, 상기 워드선을 포함하고,
    상기 기억 소자 내의 상기 비트선과 상기 유기 화합물층이 서로 접하여 있고,
    상기 기억 소자 내의 상기 유기 화합물층과 상기 워드선이 서로 접하여 있으며,
    상기 비트선과 상기 워드선 중 적어도 하나가 상기 제2 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 무기 화합물과 제1 유기 화합물이 혼합된 층과, 제2 유기 화합물을 함유하는 층을 포함하는 적층 구조인, 반도체장치.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 안테나로서 기능하는 도전층이 상기 비트선 또는 상기 워드선과 동일한 층에 제공되어 있는, 반도체장치.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비트선과, 상기 유기 화합물층과, 상기 워드선이 적층되어 있는, 반도체장치.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비트선과 상기 워드선이 동일 평면에 배치되고, 상기 유기 화합물층이 상기 비트선과 상기 워드선 사이에 제공되어 있는, 반도체장치.
  8. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비트선과 상기 워드선 중 어느 한쪽 또는 양쪽 모두가 투광성을 가지는, 반도체장치.
  9. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 비트선을 구성하는 도전층과 상기 유기 화합물층 사이 또는 상기 유기 화합물층과 상기 워드선을 구성하는 상기 도전층 사이에, 정류성을 가지는 소자가 제공되어 있는, 반도체장치.
  10. 제1 방향으로 연장된 복수의 비트선;
    상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선; 및
    상기 비트선과 상기 워드선에 의해 둘러싸인 메모리 셀을 복수 포함하는 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 각각은 트랜지스터와, 상기 트랜지스터에 전기적으로 접속된 기억 소자를 포함하고,
    상기 기억 소자는 제1 도전층과, 유기 화합물층과, 제2 도전층을 포함하고,
    상기 제1 도전층과 상기 유기 화합물층이 서로 접하여 있고,
    상기 유기 화합물층과 상기 제2 도전층이 서로 접하여 있으며,
    상기 유기 화합물층은 무기 화합물과 유기 화합물이 혼합된 층을 포함하고 있는, 반도체장치.
  11. 제1 방향으로 연장된 복수의 비트선;
    상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선; 및
    상기 비트선과 상기 워드선에 의해 둘러싸인 메모리 셀을 복수 가지는 메모리 셀 어레이를 포함하고,
    상기 메모리 셀 각각은 트랜지스터와, 상기 트랜지스터에 전기적으로 접속된 기억 소자를 포함하고,
    상기 기억 소자는 제1 도전층과, 유기 화합물층과, 제2 도전층을 포함하고,
    상기 제1 도전층과 상기 유기 화합물층이 서로 접하여 있고,
    상기 유기 화합물층과 상기 제2 도전층이 서로 접하여 있으며,
    상기 유기 화합물층은 무기 화합물과 제1 유기 화합물이 혼합된 층과, 제2 유기 화합물을 함유하는 층을 포함하는 적층 구조인, 반도체장치.
  12. 기판 위에 형성된, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터;
    제1 방향으로 연장된 복수의 비트선;
    상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선;
    상기 비트선들과 상기 워드선들에 의해 둘러싸인 메모리 셀을 복수 가지는 메모리 셀 어레이; 및
    상기 제1 트랜지스터에 전기적으로 접속된, 안테나로서 기능하는 도전층을 포함하고,
    상기 메모리 셀들 각각은 상기 제2 트랜지스터와, 상기 제2 트랜지스터에 전기적으로 접속된 기억 소자를 포함하고,
    상기 기억 소자는 제1 도전층과, 유기 화합물층과, 제2 도전층을 포함하고,
    상기 제1 도전층과 상기 유기 화합물층이 서로 접하여 있고,
    상기 유기 화합물층과 상기 제2 도전층이 서로 접하여 있으며,
    상기 비트선과 상기 워드선 중 적어도 하나가 상기 제2 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 무기 화합물과 유기 화합물이 혼합된 층을 포함하고 있는, 반도체장치.
  13. 기판 위에 형성된, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터;
    제1 방향으로 연장된 복수의 비트선;
    상기 제1 방향과 다른 제2 방향으로 연장된 복수의 워드선;
    상기 비트선과 상기 워드선에 의해 둘러싸인 메모리 셀을 복수 가지는 메모리 셀 어레이; 및
    상기 제1 트랜지스터에 전기적으로 접속된, 안테나로서 기능하는 도전층을 포함하고,
    상기 메모리 셀들 각각은 상기 제2 트랜지스터와, 상기 제2 트랜지스터에 전기적으로 접속된 기억 소자를 포함하고,
    상기 기억 소자는 제1 도전층과, 유기 화합물층과, 제2 도전층을 포함하고,
    상기 제1 도전층과 상기 유기 화합물층이 서로 접하여 있고,
    상기 유기 화합물층과 상기 제2 도전층이 서로 접하여 있으며,
    상기 비트선과 상기 워드선 중 적어도 하나가 상기 제2 트랜지스터에 전기적으로 접속되어 있고,
    상기 유기 화합물층은 무기 화합물과 제1 유기 화합물이 혼합된 층과, 제2 유기 화합물을 함유하는 층을 포함하는 적층 구조인, 반도체장치.
  14. 제 12 항 또는 제 13 항에 있어서,
    상기 안테나로서 기능하는 도전층이 상기 제1 도전층 또는 상기 제2 도전층과 동일한 층에 제공되어 있는, 반도체장치.
  15. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제1 도전층과, 상기 유기 화합물층과, 상기 제2 도전층이 적층되어 있는, 반도체장치.
  16. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층이 동일 평면에 배치되고, 상기 유기 화합물층이 상기 제1 도전층과 상기 제2 도전층 사이에 제공되어 있는, 반도체장치.
  17. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제1 도전층과 상기 제2 도전층 중의 어느 하나 또는 양쪽 모두가 투광성을 가지는, 반도체장치.
  18. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 제1 도전층과 상기 유기 화합물층 사이 또는 상기 유기 화합물층과 상기 제2 도전층 사이에, 정류성을 가지는 소자가 제공되어 있는, 반도체장치.
  19. 제 3 항, 제 4 항, 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 트랜지스터가 유기(有機) 트랜지스터인, 반도체장치.
  20. 제 3 항, 제 4 항, 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 트랜지스터가 유리 기판 위에 제공되어 있는, 반도체장치.
  21. 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 트랜지스터가 가요성 기판 위에 제공되어 있는, 반도체장치.
  22. 제 1 항 내지 제 4 항, 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 무기 화합물이 금속 산화막 또는 금속 질화막인, 반도체장치.
  23. 제 1 항 내지 제 4 항, 제 10 항 내지 제 13 항 중 어느 한 항에 있어서,
    상기 유기 화합물층이 전자 수송 재료 또는 정공 수송 재료를 함유하는, 반도체장치.
  24. 기판 위에, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터를 형성하는 공정;
    상기 제1 트랜지스터에 전기적으로 접속되는 제1 도전층과, 상기 제2 트랜지스터에 전기적으로 접속되는 제2 도전층을 형성하는 공정;
    상기 제1 도전층의 단부 및 상기 제2 도전층의 단부를 덮도록 절연층을 선택적으로 형성하는 공정;
    상기 제1 도전층에 전기적으로 접속하도록 안테나로서 기능하는 도전층을 형성하는 공정;
    상기 안테나로서 기능하는 도전층을 형성한 후에 상기 제2 도전층을 덮도록 유기 화합물층을 형성하는 공정; 및
    상기 유기 화합물층을 덮도록 제3 도전층을 형성하는 공정을 포함하는, 반도체장치 제작방법.
  25. 제 24 항에 있어서,
    상기 안테나로서 기능하는 도전층이 스크린 인쇄법 또는 액적 토출법에 의해 제공된 도전성 페이스트를 가열함으로써 형성되는, 반도체장치 제작방법.
  26. 기판 위에, 적어도 제1 트랜지스터와 제2 트랜지스터를 포함하는 복수의 트랜지스터를 형성하는 공정;
    상기 제1 트랜지스터에 전기적으로 접속되는, 안테나로서 기능하는 제1 도전층과, 상기 제2 트랜지스터에 전기적으로 접속되는 제2 도전층을 형성하는 공정;
    상기 제1 도전층 및 상기 제2 도전층의 단부를 덮도록 절연층을 선택적으로 형성하는 공정;
    상기 제2 도전층을 덮도록 유기 화합물층을 형성하는 공정; 및
    상기 유기 화합물층을 덮도록 제3 도전층을 형성하는 공정을 포함하는, 반도체장치 제작방법.
  27. 제 26 항에 있어서,
    상기 안테나로서 기능하는 제1 도전층과, 상기 제2 도전층이 스퍼터링법 또는 CVD법에 의해 형성되는, 반도체장치 제작방법.
  28. 제 24 항 또는 제 26 항에 있어서,
    상기 유기 화합물층이 무기 화합물과 유기 화합물이 혼합된 층으로 형성되는, 반도체장치 제작방법.
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